JP2019500756A - 半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法 - Google Patents

半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法 Download PDF

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Abstract

本開示は、半導体チップの水平ゲートオールアラウンド（ｈＧＡＡ）構造に所望の材料でナノワイヤ構造のためのナノワイヤスペーサを形成するための方法を提供する。一実施例では、基板上にナノワイヤ構造のためのナノワイヤスペースを形成する方法は、処理されるマルチ材料層を上部に有する基板上で横方向エッチング処理を実施することであって、マルチ材料層は第１の層と第２の層のペアの繰り返しを含み、第１の層と第２の層はそれぞれマルチ材料層内で露出される第１の側壁と第２の側壁を有し、横方向エッチング処理は主として、第２の層を通して第２の層をエッチングして第２の層に凹部を形成する、横方向エッチング処理を実施することと、凹部を誘電体材料で充填することと、凹部の外へ延在する誘電体層を除去することとを含む。【選択図】図５Ｆ

Description

［０００１］ 本発明の実施形態は概して、半導体基板上に、所望の材料で垂直に積層したナノワイヤを形成する方法に関し、より具体的には、三次元半導体製造アプリケーション用に、半導体基板上に、所望の材料で垂直に積層したナノワイヤを形成するための方法に関する。
関連技術の説明
［０００２］ 半導体デバイスの次世代の超大規模集積（ＶＬＳＩ）及び極超大規模集積（ＵＬＳＩ）に関しては、サブハーフミクロン以下の特徴を確実に生産することが主要な技術的課題の１つになっている。しかしながら、回路技術の限界が押し上げられるにつれて、ＶＬＳＩ及びＵＬＳＩ技術の寸法は小さくなり、更なる処理能力が要求されることとなった。基板上に信頼度の高いゲート構造を形成することは、ＶＬＳＩ及びＵＬＳＩの成功にとって、また、個々の基板やダイの回路密度や品質を高めるための継続的な取り組みにとっても重要なことである。
［０００３］ 次世代デバイスの回路密度が増大するにつれて、ビア、トレンチ、コンタクト、ゲート構造及びその他の特徴などのインターコネクト、並びにその間の誘電体材料の幅は２５ｎｍ、２０ｎｍ、更にはそれ以下に減少するが、誘電体層の厚みは実質的に一定のままであるため、結果として特徴のアスペクト比が増大する。しかも、チャネル長の短縮は、従来の平面ＭＯＳＦＥＴ構造による重大な短チャネル効果をしばしば引き起こす。次世代デバイス及び構造の製造を可能にするため、トランジスタの性能向上に三次元（３Ｄ）デバイス構造がしばしば利用されている。特に、デバイス性能を高めるためには、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）がしばしば使用される。ＦｉｎＦＥＴデバイスは、トランジスタ用のチャネル及びソース／ドレイン領域が上部に形成される、高アスペクト比の半導体フィンを含む。高速で、信頼性が高く、良好に制御された半導体トランジスタデバイスを製造するため、チャネル及びソース／ドレイン領域のより大きな表面積の利点を活かすように、ゲート電極はフィンデバイスの一部の上及び側面に沿って形成される。ＦｉｎＦＥＴの更なる利点には、短チャネル効果を低減すること、大電流を提供することも含まれる。ｈＧＡＡ構成を有するデバイス構造は多くの場合、ゲートを取り囲むことによって優れた静電制御をもたらし、短チャネル効果及び関連する漏れ電流を抑制する。
［０００４］ 幾つかのアプリケーションでは、水平ゲートオールアラウンド（ｈＧＡＡ）構造が次世代の半導体デバイスアプリケーションに利用される。ｈＧＡＡデバイス構造は、積層構成で懸架され、ソース／ドレイン領域によって接続された幾つかの格子整合チャネル（例えば、ナノワイヤ）を含む。
［０００５］ ｈＧＡＡ構造では、チャネル構造（例えば、ナノワイヤ）の形成に異なる材料が利用されることが多いが、デバイス性能を損なうことなく、これらの材料をすべてナノワイヤ構造に一体化する際には、製造の難易度が上がるため、望ましくないことがある。例えば、ｈＧＡＡ構造に関連する課題の１つは、金属ゲートとソース／ドレインとの間に寄生キャパシタンスが存在することである。このような寄生キャパシタンスの管理が適切でないと、デバイス性能が大きく損なわれる結果となりうる。
［０００６］ そのため、形状と寸法の制御を良好に保ったまま、基板上のｈＧＡＡデバイス構造に適した材料でチャネル構造を形成する方法の改良が必要になっている。
［０００７］ 本開示は、半導体チップの水平ゲートオールアラウンド（ｈＧＡＡ）構造に所望の材料でナノワイヤ構造のためのナノワイヤスペーサを形成するための方法を提供する。一実施例では、基板上にナノワイヤ構造のためのナノワイヤスペースを形成する方法は、処理されるマルチ材料層を上部に有する基板上で横方向エッチング処理を実施することであって、マルチ材料層は第１の層と第２の層のペア（対）の繰り返しを含み、第１の層と第２の層はそれぞれマルチ材料層内で露出される第１の側壁と第２の側壁を有し、横方向エッチング処理は主として、第２の層を通して第２の層をエッチングして第２の層に凹部を形成する、横方向エッチング処理を実施することと、凹部を誘電体材料で充填することと、凹部の外へ延在する誘電体層を除去することとを含む。
［０００８］ 本発明の上述の特徴を詳細に理解しうるように、上記で簡単に要約されている本発明のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態は付随する図面に示されている。しかし、本発明は他の等しく有効な実施形態も許容しうることから、付随する図面は、この発明の典型的な実施形態のみを示しており、従って、発明の範囲を限定していると見なすべきではないことに、留意されたい。
基板上でエッチング処理を実施するために利用されうるプラズマ処理チャンバを示す。 基板上で堆積処理を実施するために利用されうるプラズマ処理チャンバを示す。 組み込まれる予定の図１及び図２のプラズマ処理チャンバを含みうる処理システムを示す。 基板上に形成されるナノワイヤ構造を製造するための方法のフロー図を示す。 図４の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図４の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図４の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図４の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図４の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図４の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図４の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図４の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 基板上に形成されるナノワイヤ構造を製造するための別の方法のフロー図を示す。 図６の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図６の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図６の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図６の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図６の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 基板上に形成されるナノワイヤ構造を製造するための更に別の方法を示す。 図８の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図８の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図８の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 基板上に形成されるナノワイヤ構造を製造するための更に別の方法のフロー図を示す。 図１０の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図１０の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図１０の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 図１０の製造プロセス中に所望の材料でナノワイヤ構造を形成するための手順の一例の断面図を示す。 水平ゲートオールアラウンド（ｈＧＡＡ）構造の一例の概略図を示す。
［００２１］ 理解しやすくするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれ得ると考えられている。
［００２２］ しかしながら、本発明は他の等しく有効な実施形態も許容しうることから、添付の図面はこの発明の例示的な実施形態のみを例示しており、従って本発明の範囲を限定すると見なすべきではないことに、留意されたい。
［００２３］ 水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス構造に対して、制御された寄生キャパシタンスを有するナノワイヤ構造にナノワイヤスペースを製造する方法が提供される。一実施例では、交互積層構造で配置された異なる材料（例えば、第１の材料と第２の材料）を含む超格子構造は、あとで水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス構造のためのナノワイヤ（例えば、チャネル構造）として利用されるように、基板上に形成されてもよい。堆積及びエッチング処理の手順は、低い寄生キャパシタンスを有するナノワイヤ構造にナノワイヤスペーサを形成するために実施されうる。超格子構造内の第１の材料の側壁上に形成されたナノワイヤスペーサは、低減された寄生キャパシタンスを有する材料の群から選択される。ライナ構造は必要に応じて、第１の材料とナノワイヤスペーサとの間に形成されうる。ナノワイヤスペーサに適した材料には、低誘電率材料、誘電体材料、又は空隙が含まれる。
［００２４］ 図１は、金属層をエッチングするための、例示的なエッチング処理チャンバ１００の単純化した断面図である。例示的なエッチング処理チャンバ１００は、基板５０２から一又は複数の膜層を除去するのに適している。本発明から恩恵を受けるように適合されうる処理チャンバの１つの例は、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能なＡｄｖａｎｔＥｄｇｅ Ｍｅｓａ Ｅｔｃｈ処理チャンバである。他の製造業者から入手可能なものを含む他の処理チャンバが、本発明の実施形態を実施するように適合されうることに留意されたい。
［００２５］ エッチング処理チャンバ１００は、内部に画定されるチャンバ空間１０１を有するチャンバ本体１０５を含む。チャンバ本体１０５は側壁１１２及び底部１１８を有し、これらは接地１２６に接続される。側壁１１２は、側壁１１２を保護するためのライナ１１５を有し、エッチング処理チャンバ１００の保守サイクル間の時間を延ばす。チャンバ本体１０５及びエッチング処理チャンバ１００の関連構成要素の寸法は限定的なものではなく、一般的に、処理される基板５０２のサイズに比例して大きくなる。基板サイズの例としては、限定するものではないが、直径２００ｍｍ、直径２５０ｍｍ、直径３００ｍｍ、及び直径４５０ｍｍのものが含まれる。
［００２６］ チャンバ本体１０５は、チャンバ空間１０１を取り囲むチャンバリッドアセンブリ１１０を支持する。チャンバ本体１０５はアルミニウム又は他の適切な材料から作製されうる。チャンバ本体１０５の側壁１１２を貫通して基板アクセスポート１１３が形成されており、これがエッチング処理チャンバ１００内外への基板５０２の移送を容易にする。アクセスポート１１３は、移送チャンバ及び／又は基板処理システムの他のチャンバに連結されていてよい（図示せず）。
［００２７］ チャンバ本体３０５の側壁１１２を貫通してポンピングポート１４５が形成され、チャンバ空間１０１に接続される。ポンピング装置（図示せず）は、内部を排気し圧力制御するために、ポンピングポート１４５を介して処理空間１０１に連結される。ポンピング装置は、一又は複数のポンプ及びスロットルバルブを含みうる。
［００２８］ ガスパネル１６０は、処理ガスをチャンバ空間１０１内に供給するためにチャンバ本体１０５に連結されている。ガスパネル１６０は一又は複数の処理ガス源１６１、１６２、１６３、１６４を含み、所望であれば不活性ガス、非反応性ガス、及び反応性ガスを追加的に含みうる。ガスパネル１６０によって提供されうる処理ガスの実施例には、限定するものではないが、メタン（ＣＨ４）、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、臭化水素（ＨＢｒ）、炭化水素含有ガス、アルゴンガス（Ａｒ）、塩素（Ｃｌ２）、窒素（Ｎ２）、及び酸素ガス（Ｏ２）を含む、炭化水素ガスが含まれる。加えて、処理ガスには、塩素、フッ素、酸素及び水素含有ガス、例えば、ＢＣｌ３、Ｃ４Ｆ８、Ｃ４Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＮＦ３、ＣＯ２、ＳＯ２、ＣＯ及びＨ２などが含まれうる。
［００２９］ バルブ１６６は、ガスパネル１６０のソース１６１、１６２、１６３、１６４からの処理ガスの流れを制御し、コントローラ１６５によって管理される。ガスパネル１６０からチャンバ本体１０５に供給されるガスの流れは、ガスの組み合わせを含みうる。
［００３０］ リッドアセンブリ１１０はノズル１１４を含みうる。ノズル１１４は、ガスパネル１６０のソース１６１、１６２、１６４、１６３からの処理ガスをチャンバ空間１０１に導入するための一又は複数のポートを有する。処理ガスがエッチング処理チャンバ１００に導入された後、プラズマを形成するためガスに通電される。一又は複数のインダクタコイルなどのアンテナ１４８は、エッチング処理チャンバ１００に隣接して提供されうる。アンテナ電源１４２は、処理ガスにエネルギー（ＲＦエネルギーなど）を誘導結合する整合回路１４１を介してアンテナ１４８に給電し、処理ガスから形成されるプラズマをエッチング処理チャンバ１００のチャンバ空間１０１内に維持しうる。アンテナ電源１４２に代えて、又は追加して、基板５０２の下方及び／又は基板５０２の上方の処理電極は、チャンバ空間１０１内にプラズマを維持するため、処理ガスにＲＦ電力を容量結合するために使用されうる。アンテナ電源１４２の動作は、エッチング処理チャンバ１００内の他の構成要素の動作も制御するコントローラ（例えば、コントローラ１６５）によって制御されうる。
［００３１］ 基板支持ペデスタル１３５はチャンバ空間１０１内に配設され、処理中に基板５０２を支持する。基板支持ペデスタル１３５は、処理中に基板５０２を保持するための静電チャック１２２を含みうる。静電チャック（ＥＳＣ）１２２は、基板５０２を基板支持アセンブリ１３５に保持するため、静電引力を利用する。ＥＳＣ１２２は、整合回路１２４と一体化したＲＦ電源１２５から給電される。ＥＳＣ１２２は、誘電体内に埋め込まれた電極１２１を備える。ＲＦ電源１２５は、約２００ボルト〜約２０００ボルトのＲＦチャッキング電圧を電極１２１に供給しうる。ＲＦ電源１２５はまた、基板５０２をチャック及びデチャックするためのＤＣ電流を電極へ案内することによって電極１２１の動作を制御するためのシステムコントローラを含みうる。
［００３２］ ＥＳＣ１２２はまた、内部に配設された電極１５１を含みうる。電極１５１は電源１５０に連結され、チャンバ空間１０１内の処理ガスによって形成されるプラズマイオンを、ＥＳＣ１２２とその上に配置される基板５０２に引き付けるバイアスを提供する。電源１５０は、基板５０２の処理中にオンとオフを繰り返し、パルスを発しうる。ＥＳＣ１２２は、ＥＳＣ１２２の保守寿命を延ばすため、ＥＳＣ１２２の側壁がプラズマに引き寄せられにくくするための絶縁部１２８を有する。加えて、基板支持体ペデスタル１３５は、プラズマガスから基板支持体ペデスタル１３５の側壁を保護し、プラズマエッチング処理チャンバ１００の保守間隔を延ばすカソードライナ１３６を有してもよい。
［００３３］ ＥＳＣ１２２は、内部に配設され、基板加熱用の電源（図示せず）に接続されたヒータを含んでもよく、一方、ＥＳＣ１２２を支持する冷却ベース１２９は、ＥＳＣ１２２とその上に配設される基板５０２の温度を維持する熱伝導流体を循環するための導管を含んでもよい。ＥＳＣ１２２は、基板５０２上に製造されるデバイスの熱収支で要求される温度範囲内で動作するように構成されている。例えば、ある実施形態では、ＥＳＣ１２２は、約−２５°Ｃから約５００°Ｃの温度で基板５０２を維持するように構成されうる。
［００３４］ 冷却ベース１２９は、基板５０２の温度制御を支援するように提供される。処理のドリフトと時間を緩和するため、基板５０２の温度は、基板５０２がエッチングチャンバ内にある間中、冷却ベース１２９によってほぼ一定に維持されうる。一実施形態では、基板５０２の温度は、その後のエッチング処理の間中、約７０°Ｃから９０°Ｃに維持される。
［００３５］ カバーリング１３０はＥＳＣ１２２上に、また、基板支持ペデスタル１３５の周縁に沿って、配設される。カバーリング１３０は、基板５０２の露出した表面の所望の部分にエッチングガスを封じ込めるように構成されている一方で、基板支持ペデスタル１３５の上面をエッチング処理チャンバ１００内部のプラズマ環境から遮蔽している。基板５０２を基板支持ペデスタル１３５の上方に持ち上げて、移送ロボット（図示せず）又はその他の適切な移送機構による基板５０２へのアクセスを容易にするために、リフトピン（図示せず）は、基板支持ペデスタル１３５を通して選択的に移動される。
［００３６］ コントローラ１６５は、処理シーケンスを制御し、ガスパネル１６０からエッチング処理チャンバ１００へのガス流及び他の処理パラメータを調整するように利用可能である。ソフトウェアルーチンは、ＣＰＵによって実行されると、エッチング処理チャンバ１００を制御する特定目的のコンピュータ（コントローラ）１４８にＣＰＵを変換し、その結果、本発明に従って処理が実行される。ソフトウェアルーチンはまた、エッチング処理チャンバ１００と一緒に配置される第２のコントローラ（図示せず）によって格納及び／又は実行されてもよい。
［００３７］ 基板５０２は、少なくとも１つの金属層を含みうる様々な膜層を基板上に有する。様々な膜層は、基板５０２内の他の膜層の異なる組成物に対して固有のエッチングレシピを必要としうる。ＶＬＳＩ及びＵＬＳＩ技術の中心を占めるマルチレベルインターコネクトは、ビアや他のインターコネクトなどの高アスペクト比の特徴の製造を必要としうる。マルチレベルインターコネクトの構築は、様々な膜層にパターンを形成する一又は複数のエッチングレシピを必要としうる。これらのレシピは、１つのエッチング処理チャンバ内で、或いは幾つかのエッチング処理チャンバにわたって実施されうる。各エッチング処理チャンバは、一又は複数のエッチングレシピでエッチングするように構成されうる。一実施形態では、エッチング処理チャンバ１００は、インターコネクション構造を形成するため、少なくとも１つの金属層をエッチングするように構成されている。本書で提供される処理パラメータに関しては、エッチング処理チャンバ１００は、直径３００ｍｍの基板、すなわち、約０．０７０７ｍ２の平面領域を有する基板を処理するように構成されている。フロー及び電力などの処理パラメータは、一般的にチャンバ空間又は基板平面領域の変化に比例して拡大縮小されうる。
［００３８］ 図２は、プラズマ発生領域が分割された流動性化学気相堆積チャンバ２００の一実施形態の断面図である。流動性化学気相堆積チャンバ２００は、基板上にＳｉＯＣ含有層などのライナ層を堆積するために利用されうる。膜の堆積（酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又は酸炭化ケイ素の堆積）中に、処理ガスは、ガス注入口アセンブリ２０５を通って第１のプラズマ領域２１５の中へ流れることができる。遠隔プラズマシステム（ＲＰＳ）２０１内部の第１のプラズマ領域２１５に入る前に、処理ガスを励起させることができる。堆積チャンバ２００は、リッド２１２とシャワーヘッド２２５を含む。リッド２１２は印加されるＡＣ電圧源と共に描かれ、シャワーヘッド２２５は接地され、第１のプラズマ領域２１５のプラズマ発生と、矛盾しない。絶縁リング２２０はリッド２１２とシャワーヘッド２２５との間に位置決めされ、これにより、第１のプラズマ領域２１５に容量結合されたプラズマ（ＣＣＰ）を形成することが可能になる。リッド２１２とシャワーヘッド２２５は間にある絶縁リング２２０と共に示されており、これにより、シャワーヘッド２２５に対してリッド２１２にＡＣ電位を印加することができる。
［００３９］ リッド２１２は、処理チャンバと共に使用されるデュアルソースリッドであってもよい。ガス注入口アセンブリ２０５内部に、２つの個別のガス供給チャネルを見ることができる。第１のチャネル２０２が、遠隔プラズマシステム（ＲＰＳ）２０１を通過するガスを運び、一方、第２のチャネル２０４は、ＲＰＳ２０１を迂回する。第１のチャネル２０２は処理ガス用に使用され、第２のチャネル２０４はトリートメントガス（ｔｒｅａｔｍｅｎｔ ｇａｓ）用に使用されうる。第１のプラズマ領域２１５に流れ込むガスは、バッフル２０６によって分散されうる。
［００４０］ 前駆体などの流体は、シャワーヘッド２２５を通して、堆積チャンバ２００の第２のプラズマ領域２３３に流されてもよい。第１のプラズマ領域２１５の前駆体に由来する励起種は、シャワーヘッド２２５の開孔２１４を通って移動し、シャワーヘッド２２５から第２のプラズマ領域２３３の中へ流れる前駆体と反応する。第２のプラズマ領域２３３には、プラズマはほとんど、或いは全く存在しない。励起された前駆体の誘導体は、第２のプラズマ領域２３３と結合し、基板上に流動性誘電体材料を形成する。誘電体材料が成長するにつれ、更に後から追加された材料は下位層よりも高い移動度を有する。移動度は、蒸発によって有機含有量が減るにつれて低下する。この手法を利用すると、堆積が完了した後に誘電体材料内部の有機含有量を従来の密度で残すことなく、流動性誘電体材料によって隙間を充填することができる。硬化ステップを更に使用して、堆積膜から有機含有量を更に低減する、又は除去することができる。
［００４１］ 第１のプラズマ領域２１５内だけで、或いは遠隔プラズマシステム（ＲＰＳ）２０１と組み合わせて、前駆体を励起することは、幾つかの利点をもたらす。前駆体に由来する励起種の濃度は、第１のプラズマ領域２１５内のプラズマにより、第２のプラズマ領域２３３内部で上昇しうる。この上昇は、第１のプラズマ領域２１５内のプラズマの位置による結果でありうる。第２のプラズマ領域２３３は、遠隔プラズマシステム（ＲＰＳ）２０１よりも第１のプラズマ領域２１５により近く配置され、これにより励起種が他のガス分子、チャンバの壁、及びシャワーヘッド表面と衝突することによって励起状態を離脱する時間が短縮される。
［００４２］ 前駆体に由来する励起種の濃度の均一性はまた、第２のプラズマ領域２３３内部で上昇しうる。これは、第２のプラズマ領域２３３の形状により類似した第１のプラズマ領域２１５の形状に起因しうる。遠隔プラズマシステム（ＲＰＳ）２０１に発生した励起種は、シャワーヘッド２２５のエッジ近辺の開孔２１４を通過するために、シャワーヘッド２２５の中央近辺の開孔２１４を通過する種よりも長い距離を移動する。距離がより長いために励起種の励起状態が低下する場合があり、例えば基板のエッジ近辺の成長速度は遅くなりうる。第１のプラズマ領域２１５の前駆体を励起することで、この変化を軽減することができる。
［００４３］ 前駆体に加え、様々な目的で様々な時点に導入されるその他のガスもありうる。チャンバの壁、基板、堆積膜、及び／又は堆積中の膜から不必要な種を除去するために、トリートメントガスを導入することができる。トリートメントガスは、Ｈ２、Ｈ２／Ｎ２混合物、ＮＨ３、ＮＨ４ＯＨ、Ｏ３、Ｏ２、Ｈ２Ｏ２及び水蒸気からなる群から、少なくとも１つの気体を含みうる。トリートメントガスは、プラズマ内で励起され、その後に堆積した膜から残留有機物含有量を低減又は除去するために使用されることがある。その他の実施形態では、トリートメントガスをプラズマなしで使用することができる。トリートメントガスが水蒸気を含む時は、質量流量計（ＭＦＭ）、注入バルブ、又は他の適切な水蒸気発生器を使用して送ることができる。
［００４４］ 実施形態では、シリコン含有前駆体などの誘電体材料前駆体を導入し、第２のプラズマ領域２３３内で処理前駆体と反応させることで、誘電体層を堆積させることができる。誘電体材料前駆体の例は、シラン、ジシラン、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、テトラエトキシシラン（ＴＥＯＳ）、トリエトキシシラン（ＴＥＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、テトラメチル−ジシロキサン（ＴＭＤＳＯ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、テトラメチル−ジエトキシ−ジシロキサン（ＴＭＤＤＳＯ）、ジメチル−ジメトキシ−シラン（ＤＭＤＭＳ）、又はこれらの組み合わせを含むケイ素含有前駆体である。窒化ケイ素堆積用の追加の前駆体は、トリシリルアミン（ＴＳＡ）及びジシリルアミン（ＤＳＡ）を含むシリル−アミン及びその誘導体などのＳｉｘＮｙＨｚ−含有前駆体、ＳｉｘＮｙＨｚＯｚｚ−含有前駆体、ＳｉｘＮｙＨｚＣｌｚｚ−含有前駆体、又はこれらの組み合わせを含む。
［００４５］ 処理前駆体は、水素含有化合物、酸素含有化合物、窒素含有化合物、或いはこれらの組み合わせを含む。適切な処理前駆体の例には、Ｈ２、Ｈ２／Ｎ２混合物、ＮＨ３、ＮＨ４ＯＨ、Ｏ３、Ｏ２、Ｈ２Ｏ２、Ｎ２、Ｎ２Ｈ４蒸気を含むＮｘＨｙ化合物、ＮＯ、Ｎ２Ｏ、ＮＯ２、水蒸気、又はこれらの組み合わせからなる群から選択される一又は複数の化合物が含まれる。処理前駆体は、Ｎ＊及び／又はＨ＊及び／又はＯ＊含有ラジカル又はプラズマ、例えば、ＮＨ３、ＮＨ２＊、ＮＨ＊、Ｎ＊、Ｈ＊、Ｏ＊、Ｎ＊Ｏ＊など、又はこれらの組み合わせを含むように、ＲＰＳユニットの中などで、プラズマ励起されてもよい。処理前駆体は、代替的には、本書に記載の前駆体のうちの一又は複数を含みうる。
［００４６］ 処理前駆体は、Ｎ＊及び／又はＨ＊及び／又はＯ＊含有ラジカル又はプラズマ、例えば、ＮＨ３、ＮＨ２＊、ＮＨ＊、Ｎ＊、Ｈ＊、Ｏ＊、Ｎ＊Ｏ＊など、又はこれらの組み合わせを含む処理ガスプラズマ及びラジカルを生成するため、第１のプラズマ領域２１５内で、プラズマ励起されてもよい。代替的に、処理前駆体は、第１のプラズマ処理領域２１５に導入される前に遠隔プラズマシステムを通過した後にすでにプラズマ状態であってよい。
［００４７］ 励起された処理前駆体は次いで、前駆体との反応のため、開孔２１４を経由して第２のプラズマ領域２３３に送られる。処理空間内に入ると、処理前駆体は混合して反応し、誘電体材料を堆積させる。
［００４８］ 一実施形態では、堆積チャンバ２００内で実施される流動性ＣＶＤ処理は、誘電体材料をポリシラザンベースのシリコン含有膜（ＰＳＺ膜）として堆積させうる。この膜は、再流動可能で、ポリシラザンベースのシリコン含有膜が堆積する基板内に画定されるトレンチ、特徴、ビア、又は他の開口を充填することができる。
［００４９］ 誘電材料前駆体及び処理前駆体に加えて、様々な目的で様々な時点で導入されるその他のガスもありうる。チャンバ壁、基板、堆積膜、及び／又は堆積中の膜から、水素、炭素、フッ素などの不必要な種を除去するために、トリートメントガスを導入することができる。処理前駆体及び／又はトリートメントガスは、Ｈ２、Ｈ２／Ｎ２混合物、ＮＨ３、ＮＨ４ＯＨ、Ｏ３、Ｏ２、Ｈ２Ｏ２、Ｎ２、Ｎ２Ｈ４蒸気、ＮＯ、Ｎ２Ｏ、ＮＯ２、水蒸気、又はこれらの組み合わせからなる群から、少なくとも１つのガスを含みうる。トリートメントガスは、プラズマ内で励起され、その後に堆積した膜から残留有機物含有量を低減又は除去するために使用されることがある。その他の本本開示の実施形態では、トリートメントガスをプラズマなしで使用することができる。トリートメントガスが水蒸気を含む時は、質量流量計（ＭＦＭ）、注入バルブ、又は市販の水蒸気発生器を使用して送ることができる。トリートメントガスは、ＲＰＳユニットを通してか、ＲＰＳユニットを迂回してかのいずれかで、第１の処理領域から導入することができ、第１のプラズマ領域で更に励起させることができる。
［００５０］ 窒化ケイ素材料には、窒化ケイ素（ＳｉｘＮｙ）、水素含有窒化ケイ素（ＳｉｘＮｙＨｚ）、水素含有酸窒化ケイ素（ＳｉｘＮｙＨｚＯｚｚ）を含む酸窒化ケイ素、及び、塩素化窒化ケイ素（ＳｉｘＮｙＨｚＣｌｚｚ）を含むハロゲン含有窒化ケイ素が含まれる。堆積した誘電体材料は次いで、酸化ケイ素様の材料に変換されうる。
［００５１］ 図３は、本書に記載の方法が実行されうる半導体処理システム３００の平面図を示している。本発明から恩恵を受けるように適合されうる１つの処理システムは、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能な３００ｍｍ又は４５０ｍｍのＰｒｏｄｕｃｅｒ（商標）処理システムである。処理システム３００は一般的に、ＦＯＵＰ３１４に含まれる基板カセット３１８が支持され、ロードロックチャンバ３０９との間で基板が出し入れされるプラットフォーム３０２と、基板ハンドラ３１３を格納する移送チャンバ３１１と、移送チャンバ３１１上に装着された一連のタンデム処理チャンバ３０６とを含む。
［００５２］ タンデム処理チャンバ３０６の各々は、基板を処理するための２つの処理領域を含む。２つの処理領域は、共通のガス供給、共通の圧力制御、及び共通の処理ガス排気／ポンピングシステムを共有する。システムのモジュラー設計により、１つの構成から別の構成への迅速な変換が可能になる。チャンバの配置及び組合せは、具体的な処理ステップを実施するという目的のために、変更されうる。タンデム処理チャンバ３０６のいずれかは、図１及び／又は図２に描かれた処理チャンバ１００、２００を参照して上述された一又は複数のチャンバ構成を含む、以下で説明される発明の態様によるリッドを含みうる。処理システム３００は、必要に応じて、堆積処理、エッチング処理、硬化処理、又は加熱／アニール処理を実行するように構成されうることに留意されたい。一実施形態では、処理チャンバ１００、２００は、図１及び図２で設計されたシングルチャンバとして示されているが、半導体処理システム３００に組み込まれうる。
［００５３］ 一実施形態では、処理システム３００は、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、エッチング、硬化、又は加熱／アニールなどの他の様々な既知の処理に対応することが知られている支持チャンバハードウェアを有するタンデム処理チャンバの一又は複数に適合されうる。例えば、処理システム３００は、誘電体膜などの堆積用のプラズマ堆積チャンバとして、図１の処理チャンバ１００の１つと共に、或いは、基板上に形成された材料層をエッチングするためのプラズマエッチングチャンバとして、図２に描かれている処理チャンバ２００の１つと共に構成可能である。このような構成は、製造利用の研究と開発を最大限に高め、所望であれば、エッチングされる膜の外気への露出をなくすことができる。
［００５４］ 中央処理装置（ＣＰＵ）３４４、メモリ３４２、及びサポート回路３４６を含むコントローラ３４０は、本発明の処理の制御を効率化するため、半導体処理システム３００の様々な構成要素に連結される。メモリ３４２は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスクなどの任意のコンピュータ可読媒体、或いは、半導体処理システム３００又はＣＰＵ３４４に対してローカルの又は遠隔の、他の任意の形態のデジタルストレージであってよい。サポート回路３４６は、従来の方法でＣＰＵをサポートするためにＣＰＵ３４４に連結される。これらの回路は、キャッシュ、電源、クロック回路、入出力回路、及びサブシステムなどを含む。メモリ３４２に記憶されるソフトウェアルーチン、すなわち一連のプログラム命令は、ＣＰＵ３４４で実行されると、タンデム処理チャンバ３０６を実行する。
［００５５］ 図４は、水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス構造のための複合材料によって、ナノワイヤ構造（例えば、チャネル構造）にナノワイヤスペーサを製造する方法４００の一実施例のフロー図である。図５Ａ〜図５Ｆは、方法４００の様々な段階に対応する複合基板の一部の断面図である。方法４００は、基板上の水平ゲートオールアラウンド（ｈＧＡＡ）デバイスのためのナノワイヤ構造に、ナノワイヤスペースを形成するために利用されうる。代替的に、方法４００は、他の種類の構造の製造にも有効に利用されうる。
［００５６］ 方法４００は、図５Ａに示したように、上部に形成された膜スタック５０１を有する基板（例えば、図１に示した基板５０２）を準備する操作４０２から開始される。基板５０２は、結晶シリコン（例えばＳｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ゲルマニウム、ドープされた又はドープされていないポリシリコン、ドープされた又はドープされていないシリコンウエハ、パターン形成された又はパターン形成されていないウエハシリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料であってもよい。基板５０２は、２００ｍｍ、３００ｍｍ、４５０ｍｍ又はその他の直径、並びに長方形又は正方形のパネルなど、様々な寸法を有しうる。別途明記されない限り、本書に記載の実施例は、直径２００ｍｍ、直径３００ｍｍ、直径４５０ｍｍの基板上で実行される。
［００５７］ 膜スタック５０１は、オプションの材料層５０４の上に堆積したマルチ材料層５１２を含む。オプションの材料層５０４が存在しない実施形態では、膜スタック５０１は必要に応じて基板５０２上に直接形成されうる。一実施例では、オプションの材料層５０４は絶縁材料である。絶縁材料の適切な実施例には、酸化ケイ素材料、窒化ケイ素材料、酸窒化ケイ素材料、又は任意の適切な絶縁材料が含まれうる。代替的に、オプションの材料層５０４は、必要に応じて、導電性材料又は非導電性材料を含む任意の適切な材料であってもよい。マルチ材料層５１２は、少なくとも１つのペア層を含み、各ペアは、第１の層５１２ａ及び第２の層５１２ｂを含む。図５Ａに描かれた実施例は４つのペアを示し、各ペアは第１の層５１２ａと第２の層５１２ｂを含み（各ペアが第１の層５１２ａと第２の層５１２ｂからなる交互ペア）、追加の第１の層５１２ａを最上部に有する。ペアの数は、追加の第１の層５１２ａ又は第２の層５１２ｂが必要とされたり必要とされなかったりする処理のニーズに応じて、変化しうることに留意されたい。一実装では、第１の層５１２ａの１つ１つの厚みは約２０Aから約２００Aの間で、例えば、約５０Aになり、また、第２の層５１２ｂの１つ１つの厚みは約２０Aから約２００Aの間で、例えば、約５０Aになりうる。マルチ材料層５１２は全体で、約１０Aから約５０００Aの間で、例えば、約４０Aから約４０００Aの間の厚さを有しうる。
［００５８］ 第１の層５１２ａは、エピタキシャル堆積処理によって形成される、単一の結晶、多結晶又は単結晶シリコン層などの結晶シリコン層であってよい。代替的に、第１の層５１２ａは、ｐ型のドープされたシリコン層又はｎ型のドープされた層を含む、ドープされたシリコン層であってもよい。適切なｐ型ドーパントは、Ｂドーパント、Ａｌドーパント、Ｇａドーパント、Ｉｎドーパントなどを含む。適切なｎ型ドーパントは、Ｎドーパント、Ｐドーパント、Ａｓドーパント、Ｓｂドーパントなどを含む。更に別の実施例では、第１の層５１２ａは、ＧａＡｓ層などの第ＩＩＩ−Ｖ族材料であってもよい。
［００５９］ 第２の層５１２ｂは、ＳｉＧｅ層、Ｇｅ層などのＧｅ含有層、又は他の適切な層であってもよい。代替的に、第２の層５１２ｂは、ｐ型のドープされたシリコン層又はｎ型のドープされた層を含む、ドープされたシリコン層であってもよい。更に別の実施例では、第２の層５１２ａは、ＧａＡｓ層などの第ＩＩＩ−Ｖ族材料であってもよい。なお別の実施例では、第１の層５１２ａはシリコン層であってよく、また、第２の層５１２ｂは、金属材料の外表面上に被覆された高誘電率材料を有する金属材料である。高誘電率材料の適切な例には、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、ハフニウム・アルミネート（ＨｆＡｌＯ）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、二酸化タンタル（ＴａＯ２）、酸化アルミニウム、アルミニウムがドープされた二酸化ハフニウム、ビスマス・ストロンチウム・チタン（ＢＳＴ）、又はプラチナ・ジルコニウム・チタン（ＰＺＴ）などが含まれる。１つの具体的な実装では、被覆層は二酸化ハフニウム（ＨｆＯ２）層である。
［００６０］ 図５Ａに示した具体的な実施例では、第１の層５１２ａは、単一の結晶、多結晶又は単結晶シリコン層などの結晶シリコン層である。第２の層５１２ｂはＳｉＧｅ層である。
［００６１］ 幾つかの実施例では、ハードマスク層（図５Ａには図示せず）及び／又はパターン形成されたフォトレジスト層は、マルチ材料層５１２をパターン形成するため、マルチ材料層５１２上に堆積されうる。図５Ａに示した実施例では、マルチ材料層５１２は、事前のパターン形成処理でパターン形成されており、その後、マルチ材料層５１２にソース／ドレインアンカーが形成されてもよい。
［００６２］ 基板５０２が結晶シリコン層で、オプションの材料層５０４が酸化ケイ素層である実装では、第１の層５１２ａは真性エピシリコン層で、第２の層５１２ｂはＳｉＧｅ層であってよい。別の実装では、第１の層５１２ａはドープされたシリコン含有層で、また、第２の層５１２ｂは真性エピシリコン層であってよい。ドープされたシリコン含有層は、必要に応じて、ｐ型のドーパント又はｎ型のドーパント、或いはＳｉＧｅ層であってよい。基板５０２がＧｅ又はＧａＡｓ基板である更に別の実装では、第１の層５１２ａはＧｅＳｉ層であってよく、また、第２の層５１２ｂは真性エピＧｅ層であってよく、或いはその逆であってもよい。基板５０２が主として＜１００＞の結晶平面を有するＧａＡｓ層であるなお別の実装では、第１の層５１２ａは真性Ｇｅ層であってよく、また、第２の層５１２ｂＧａＡｓ層であってよく、或いはその逆であってもよい。マルチ材料層５１２内の第１の層５１２ａ及び第２の層５１２ｂに沿った基板材料の選択は、上述の材料を用いた異なる組み合わせであってもよいことに留意されたい。
［００６３］ 操作４０４では、図５Ｂに示したように、膜スタック５０１の側壁５２０から第２の層５１２ｂの一部を横方向に除去するため、横方向エッチング処理が実施される。横方向エッチング処理は、基板５０２から１つのタイプの材料を選択的に（部分的に又は全体的に）除去するために実施される。例えば、第２の層５１２ｂは、図５Ｂに示されたように部分的に取り除かれて、第２の層５１２ｂの各側壁５２０に凹部５１６を形成し、第２の層５１２ｂの露出した側壁５２２を形成してもよい。代替的に、選択的エッチング処理中に、第１の層５１２ａは、図５Ｂに示した第２の層５１２ｂではなく、その側壁５１８から必要に応じて（図示せず）部分的に取り除かれうる。
［００６４］ 異なる処理要件に基づいて、凹部５１６を形成するため、基板５０２から第１の層５１２ａ又は第２の層５１２ｂを選択的かつ特異的にエッチングするため、異なるエッチング前駆体が選択される。基板５０２上の第１の層５１２ａと第２の層５１２ｂは、実質的に同一の寸法を有し、エッチング用の露出された側壁５１８、５２０（図５Ａに示す）を有するため、エッチング前駆体は、第１の層５１２ａと第２の層５１２ｂとの間に高い選択性を有するように選択され、したがって、他の（すなわち、非ターゲット）層を浸食又は損傷することなく、第１の層５１２ａ又は第２の層５１２ｂ（図５Ｂに例を示す）のいずれかのみをターゲットとして、横方向にエッチングすることができる。以下で詳細に説明されるように、基板５０２からターゲット材料を所望の幅だけ除去し、ナノワイヤスペーサを製造するための凹部を形成した後、操作４０４の横方向エッチング処理は停止されうる。
［００６５］ 図５Ｂに示した実施例では、エッチング前駆体は、第１の層５１２ａを浸食又は損傷することなく、第２の層５１２ｂを特異的にエッチングするように選択される。図５Ｂに示した実施例では、エッチング前駆体は、第１の層５１２ａを浸食又は損傷することなく、第２の層５１２ｂを特異的にエッチングするように選択される。第１の層５１２ａが真性エピＳｉ層で、第２の層５１２ｂが基板５０２上に形成されたＳｉＧｅ層である一実施例では、第２の層５１２ｂをエッチングするように選択されたエッチング前駆体は少なくとも、図１に示された処理チャンバ１００などのプラズマ処理チャンバに供給されるフッ化炭素含有ガスを含む。フッ化炭素含有ガスの適切な例には、ＣＦ４、Ｃ４Ｆ６、Ｃ４Ｆ８、Ｃ２Ｆ２、ＣＦ４、Ｃ２Ｆ６、Ｃ５Ｆ８などが含まれうる。Ｏ２又はＮ２などの反応ガスにはまた、エッチング処理を促進するため、遠隔プラズマ源からのフッ化炭素含有ガスが供給されうる。更に、ハロゲンガス含有ガスは、エッチング処理を更に支援するため、ＲＦソース電力又はバイアスＲＦ電力、或いはその両方によって、プラズマを生成するため、処理チャンバ１００に供給されうる。適切なハロゲン含有ガスが、ＨＣｌ、Ｃｌ２、ＣＣｌ４、ＣＨＣｌ３、ＣＨ２Ｃｌ２、ＣＨ３Ｃｌなどを含む処理チャンバに供給されうる。一実施形態では、ＣＦ４とＯ２の混合ガスは遠隔プラズマ源から供給されてよく、一方、Ｃｌ２ガスは、処理チャンバ１００内に確定されたチャンバ空間１０１内で、ＲＦソース電力又はバイアスＲＦ電力、或いはその両方によって解離される処理チャンバに供給されてよい。ＣＦ４とＯ２は、約１００：１から約１：１００の間の流量比率を有しうる。
［００６６］ 横方向エッチング処理中、幾つかの処理パラメータは、エッチング処理を実施するエッチング混合ガスを供給しながら制御されてもよい。処理チャンバの圧力は、約０．５ｍＴｏｒｒから約３０００ｍＴｏｒｒの間、例えば、約２ｍＴｏｒｒから約５００ｍＴｏｒｒの間などの範囲で制御されうる。基板温度は、約１５°Ｃから約３００°Ｃの間で、５０°Ｃを超えるように、例えば、約６０°Ｃから約９０°Ｃの間に維持される。ＲＦソース電力は、約５０Ｗから約３０００Ｗまでの間で、また、約４００ｋＨｚから約１３．５６ＭＨｚまでの間の周波数で、横方向エッチング混合ガスに供給されうる。ＲＦバイアス電力はまた、必要に応じて供給されうる。ＲＦバイアス電力は、約０Ｗから約１５００Ｗの間で供給されうる。
［００６７］ 処理パラメータが同様の範囲内で制御されうる間に、横方向エッチング混合物に供給されるように選択された化学前駆体は、種々の膜層エッチング要求に対して変化しうる。例えば、第１の層５１２ａが真性エピＳｉ層で、また、エッチングされる第２の層５１２ｂがドープされたシリコン材料などのＳｉＧｅ以外の材料であるときには、第２の層５１２ｂ（例えば、ドープされたシリコン層）をエッチングするために選択されたエッチング前駆体は、Ｃｌ２、ＨＣｌなどを含む、処理チャンバに供給されるハロゲン含有ガスであってよい。Ｃｌ２ガスなどのハロゲン含有ガスは、処理チャンバ１００内で、ＲＦソース電力又はバイアスＲＦ電力、或いはその両方によって解離される処理チャンバに供給されてよい。
［００６８］ オプションの操作４０５で、ライナ層５２３は、マルチ材料層５１２の側壁５１８、５２２上に、並びに、図５Ｃに示したように、基板５０２及びオプションの材料層５０４の外表面上に形成されうる。ライナ層５２３は、良好な界面接着を有する界面保護、並びに、良好な一様性、共形性、接着及び平面性を有して形成される材料に対して平面性を提供しうる。したがって、マルチ材料層５１２の側壁５１８、５２２が所望の真直度を有して実質的に平坦である実施形態では、操作４０５でのライナ層５２３は除去され、図５Ｄ１及び図５Ｄ２にあとで示すように、その後の操作はマルチ材料層５１２の側壁５１８、５２２上で直接実施されうる。
［００６９］ 図５Ｃに示した構造はライナ層５２３の１つの層のみを含むが、ライナ層５２３は、複合層、二重層、三重層、又は任意の適切な数の層を有する適切な構造など、２つ以上の層を含むように形成されうることに留意されたい。
［００７０］ 一実施例では、ライナ層５２３は、マルチ材料層５１２の側壁５１８、５２２間の接着促進に役立ちうる材料、及び、界面で良好な接着を有してその後形成される材料から選択されうる。更には、ライナ層５２３は、所望のレベルの平面性、平坦性を有し、また、その後のエッチング／パターン形成処理中の浸食からマルチ材料層５１２を保護する障壁機能を有した状態で、その上に材料を形成するのを可能にする、実質的に平坦な面を提供するように、マルチ材料層５１２の側壁５１８、５２２の粗面をナノスケールで充填する十分な厚みを有しうる。一実施例では、ライナ層５２３は、約０．５ｎｍから約５ｎｍの厚みを有しうる。
［００７１］ 一実施形態では、ライナ層５２３は、低誘電率材料などのシリコン含有誘電体層、窒化ケイ素含有層、炭化ケイ素含有層、酸化シリコン含有層、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣ又はドーパントを有する酸炭窒化ケイ素材料などである。一実施例では、ライナ層５２３は、厚みが約５Aから約５０A、例えば、約１０Aの窒化ケイ素層、炭化ケイ素又は酸窒化ケイ素（ＳｉＯＮ）である。ライナ層５２３は、ＣＶＤプロセス、ＡＬＤプロセス、或いはＰＶＤ、ＣＶＤ、ＡＬＤ、又は他の適切なプラズマ処理チャンバ内での適切な堆積技術によって形成されうる。
［００７２］ 操作４０６では、オプションのライナ層５２３がマルチ材料層５１２の側壁５１８、５２２上に形成された後、図５Ｄ１及び図５Ｄ２に示したように、マルチ材料層５１２の基板５０２上に誘電体層５２４充填を形成するため、誘電体充填堆積処理が実施されうる。オプションの操作４０５が実施されず、ライナ層５２３が基板５０２上に存在しない実施形態では、図５Ｄ１に示したように、誘電体層５２４は、マルチ材料層５１２に直接接した基板５０２上に形成されうる。
［００７３］ 基板５０２上に形成された誘電体層５２４は、操作４０４で実施された横方向エッチング処理中に画定された凹部５１６を含む、マルチ材料層５１２の任意の開放領域内に充填されうる。マルチ材料層５１２は、マルチ材料層５１２（図５Ａ〜図５Ｆに描かれた実施形態では示されていない）に開口部を形成するため、あらかじめパターン形成されうるので、実施された誘電体充填堆積処理は、マルチ材料層５１２の開放領域を充填する誘電体層５２４を提供してもよく、これはその後、ナノワイヤスペーサ構造を形成するために利用されうる。
［００７４］ 一実施例では、誘電体充填堆積処理は、流動性ＣＶＤ処理、周期的層堆積（ＣＬＤ）、原子層堆積（ＡＬＤ）、プラズマ化学気相堆積（ＰＥ ＣＶＤ）、物理的気相堆積（ＰＶＤ）、スピンオン被覆処理、或いは、画定された凹部５１６を含むマルチ材料層５１２の構造に誘電体層５２４を充填する任意の適切な堆積処理であってもよい。誘電体層５２４は、凹部５１６を充填するため、十分な厚みを有する基板５０２上のマルチ材料層５１２に、並びに、マルチ材料層５１２の深さ５２５（例えば、全体の厚み）を含むマルチ材料層５１２の開放領域に充填されてもよい。
［００７５］ 一実施例では、流動性ＣＶＤ処理は、図２に描かれた処理チャンバなどの流動性ＣＶＤ処理チャンバ内で誘電体充填堆積処理を実施するために利用される。堆積チャンバ２００内で実施される誘電体充填堆積処理は、ポリシラザンベースのシリコン含有膜（ＰＳＺ膜）として誘電体層５２４を形成する流動性ＣＶＤ処理で、この膜は、トレンチ、特徴、ビア、凹部、又はポリシラザンベースのシリコン含有膜が堆積される基板に画定される他の開孔内で再流動可能かつ充填可能になりうる。
［００７６］ 誘電体層５２４はその後ナノワイヤスペーサ構造の形成に使用されるため、形成される誘電体層５２４の材料は、低誘電率材料などのｈＧＡＡナノワイヤ構造のゲートとソース／ドレイン構造との間の寄生キャパシタンスを低減しうるシリコン含有材料、すなわち、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素、酸炭化ケイ素、炭窒化ケイ素、ドープされたシリコン層などのシリコン含有材料、又は、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓから入手可能なＢｌａｃｋ Ｄｉａｍｏｎｄ（登録商標）などの他の適切な材料、となるように選択される。
［００７７］ 一実施形態では、誘電体層５２４は、低誘電率材料（例えば、４未満の誘電率）、又は酸化ケイ素／窒化ケイ素／炭化ケイ素含有材料で、十分な幅５２６を有して凹部５１６に形成される。
［００７８］ 操作４０８では、主要なエッチング処理は、図５Ｅ１及び図５Ｅ２に示したように、基板５０２に形成された余剰の誘電体層２５４をエッチングし、主として、マルチ材料層５１２に画定された凹部５１６に誘電体層５２４を残すように実施され、これは、デバイス構造が完成した後に、特にｈＧＡＡデバイス構造に対してナノワイヤスペーサを形成するために利用されうる。主要なエッチング処理は、主に凹部５１６を充填する誘電体層５２４を残し、マルチ材料層５１２の第１の層５１２ａから、側壁５１８に揃えられた凹部の外側壁５３０を形成するように、マルチ材料層５１２から（例えば、マルチ材料層５１２の第１の層５１２ａの側壁５１８から）過充填された誘電体層５２４をエッチングするため、連続的に実施されうる。したがって、図５Ｅ１に示したように、凹部５１６に形成された誘電体層５２４は、マルチ材料層５１２の第２の層５１２ｂの側壁５２２に接する凹部の内側壁５３２を有し、一方、マルチ材料層５１２の第１の層５１２ａから側壁５１８によって画定された平面に揃えられた垂直平面を画定する凹部の外側壁５３０を有する。図５Ｅ２に示すように、ライナ層５２３が、マルチ材料層５１２の第１の層５１２ａの側壁５１８及び第２の層５１２ｂの側壁５２２にライナ加工されて、基板５０２上に存在する（オプションの操作４０５から形成される）実施例では、主要なエッチング処理は、ライナ層５２３が露出され、誘電体層５２４が主にマルチ材料層５１２に画定された凹部５１６に形成されるまで、連続的に実施されうる。この実施例では、更に図５Ｆに示したように、基板５０２から（例えば、主としてマルチ材料層の第１の層５１２ａの側壁５１８上に残っている）をライナ層５２３を選択的に除去するため、操作４１２でライナ残留物を除去する追加の処理が実施されることがある。これとは対照的に、ナノワイヤスペーサ構造（例えば、誘電体層５２４）が凹部５１６に形成された後、ライナ層５２３が基板５０２上に存在しないときには、処理は操作４１０で完了したとみなされる。
［００７９］ 操作４０８での主要なエッチング処理中には、少なくともハロゲン含有ガスを含む主たるエッチング混合ガスが、図１のプラズマ処理チャンバ１００などのエッチング処理チャンバに供給されうる。ハロゲン含有ガスの適切な例には、ＣＨＦ３、ＣＨ２Ｆ２、ＣＦ４、Ｃ２Ｆ、Ｃ４Ｆ６、Ｃ３Ｆ８、ＨＣｌ、Ｃ４Ｆ８、Ｃｌ２、ＣＣｌ４、ＣＨＣｌ３、ＣＨＦ３、Ｃ２Ｆ６、ＣＨ２Ｃｌ２、ＣＨ３Ｃｌ、ＳＦ６、ＮＦ３、ＨＢｒ、Ｂｒ２などが含まれる。主要なエッチング混合ガスの供給中には、必要に応じて形状制御を支援するため、エッチング混合ガスに不活性ガスも供給されうる。混合ガスに供給される不活性ガスの例には、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅなどが含まれる。
［００８０］ 処理チャンバ混合物に主要なエッチング混合ガスが供給されると、内部のエッチング混合ガスからプラズマを形成するため、ＲＦソース電力が供給される。ＲＦソース電力は、約１００Ｗ〜約３０００Ｗの間で、約４００ｋＨｚ〜約１３．５６ＭＨｚの間の周波数で、供給されうる。ＲＦバイアス電力はまた、必要に応じて供給されうる。ＲＦバイアス電力は、約０Ｗから約１５００Ｗの間で供給されうる。一実装では、ＲＦソース電力は、約１０％から約９５％までのデューティサイクルで約」５００Ｈｚから約１０ＭＨｚの間の周波数でパルス化されうる。
［００８１］ エッチング処理を実施するため、エッチング混合ガスを供給中に、幾つかの処理パラメータはまた制御されうる。処理チャンバの圧力は、約０．５ｍＴｏｒｒから約５００ｍＴｏｒｒの間、例えば、約２ｍＴｏｒｒから約１００ｍＴｏｒｒの間などの範囲で制御されうる。基板温度は、約１５°Ｃから約３００°Ｃの間で、５０°Ｃを超えて、例えば、約６０°Ｃから約９０°Ｃの間で維持され、エッチング処理は約３０秒から約１８０秒の間実施されうる。
［００８２］ 上述のように、操作４０８の主要なエッチング処理後、操作４１０で示したように、ライナ層５２３が基板上に存在しないとき、処理は完了したとみなされる。これとは対照的に、図５Ｆに示すように、ライナ層５２３が存在し、マルチ材料層５１２の第１の層５１２ａの側壁５１８にライナ加工されて、基板５０２上に露出している残存ライナ層５２３を除去するときには、処理は操作４１２に移行しうる。残存ライナ除去処理は、露出したライナ層５２３（例えば、第１の層５１２ａの側壁５１８に形成されたライナ５２３）を基板５０２から除去する、乾式洗浄処理又は湿式洗浄処理を含む、任意の適切な洗浄処理であってよい。凹部５１６に形成された誘電体層５２４によって、埋め込まれ覆われたライナ層５２３は、操作４１２の残存ライナ除去処理後も基板５０２上に残っていることに留意されたい。このような残存ライナ除去処理は、第１の層５１２ａ及び第２の層５１２ｂを含むマルチ材料層５１２に悪影響を与えて損傷することなく、余剰のライナ層５２３と誘電体層５２４を問題なく除去できるように、マルチ材料層５１２中の真性エピＳｉ層又はＳｉＧｅ材料のように、誘電体層５２４並びにシリコン材料よりもライナ層５２３に対して高い選択性（例えば、酸化ケイ素層よりも、及び／又は真性シリコン層又はドープされたシリコン材料よりも、窒化ケイ素層に対して高い選択性）を有しうる。
［００８３］ 一実施例では、残存ライナ除去処理は、少なくとも水素（Ｈ２）とＮＦ３ガスを含む残存ライナ除去混合ガスを供給することによって実施されうる。残存ライナ除去混合ガスに供給される水素ガスとＮＦ３ガスは、約０．５：１〜約１５：１の比率、例えば、約２：１〜約９：１の比率（Ｈ２ガス：ＮＦ３ガス）を有しうる。このようなガス比率制御下では、残存ライナ除去処理は、約０．７から約２．５までの間の酸化ケイ素対窒化ケイ素（ＳｉＯ２：ＳｉＮ）選択性を有しうる。処理圧力は、約０．１Ｔｏｒｒ〜約１０Ｔｏｒｒに、例えば、約１Ｔｏｒｒ〜５Ｔｏｒｒに制御されうる。幾つかの実施例では、Ｈｅガス又はＡｒガスなどの不活性ガスはまた、残存ライナ除去混合ガスに供給されうる。一実施例では、Ｈｅガスなどの不活性ガスは、約４００ｓｃｃｍから約１２００ｓｃｃｍの間で供給されうる。１５Ｗから約４５Ｗまでの遠隔プラズマ電力は、残存ライナ除去処理を実施するために利用されうる。
［００８４］ ＮＦ３ガスに対するＨ２ガスの比率（Ｈ２ガス：ＮＦ３ガス）が高くなればなるほど、窒化ケイ素層に対する酸化ケイ素層の選択性が高くなると考えられているが、理論によって制約されるわけではない。したがって、Ｈ２ガスとＮＦ３ガスとの間の比率を調整することで、必要に応じて、酸化ケイ素層と窒化ケイ素層との間で望ましい選択性が得られうる。
［００８５］ 図６は、水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス構造のための複合材料により、ナノワイヤ構造（例えば、チャネル構造）にナノワイヤスペーサを製造する方法６００の別の実施例のフロー図である。図７Ａ〜図７Ｄ２は、方法６００の様々な段階に対応する複合基板の一部の概略断面図である。同様に、方法６００は、基板上の水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイスのナノワイヤ構造にナノワイヤスペーサを形成するために利用されうる。代替的に、方法６００は、他の種類の構造の製造にも有効に利用されうる。図７Ａ〜図７Ｄ２に描かれたように、本書で用いられ、その結果として得られる構造（ｒｅｓｕｌｔａｎｔ ｓｔｒｕｃｔｕｒｅ）は、図５Ａ〜図５Ｆに描かれた結果として得られる構造に類似しうることに留意されたい。
［００８６］ 方法６００は、操作６０２で図１及び図５Ａに描かれた基板５０２などの基板を準備することによって開始され、図７Ａに示されたように、その上に膜スタック５０１を形成する。本書に記載の操作６０２及び６０４は、図４に描かれた操作４０２及び４０４に類似している。操作６０４での横方向エッチング処理後、凹部５１６は、図７Ｂに示したように、凹部内側壁５３２によって、マルチ材料層５１２内に画定される。操作４０６と実質的に同様に、ライナ充填処理は、マルチ材料層５１２内に画定される凹部５１６にライナ層７０２を充填するため、操作６０６で実施されうる。操作６０６でライナ層７０２は凹部５１６内に充填されるように要求されるため、ライナ充填処理を実施するために選択される処理は、堆積のため凹部５１６に対して利用しやすい、すなわち、再流動可能なある種の液状前駆体を利用してもよい。例えば、流動性ＣＶＤ処理又はスピンオン堆積処理などの液体ベースの堆積処理が利用されうる。他の適切な堆積処理には、周期的層堆積（ＣＬＤ）、原子層堆積（ＡＬＤ）、プラズマ化学気相堆積（ＰＥ ＣＶＤ）、物理的気相堆積（ＰＶＤ）、或いは、画定された凹部５１６を含むマルチ材料層５１２の構造に誘電体層７０２を充填する任意の適切な堆積処理であってもよい。同様に、ライナ層７０２は、図７Ｃに示したように、凹部５１６を充填するのに十分な厚みと、マルチ材料層５１２の深さ５２５（例えば、図５Ｄ１及び図５Ｄ２に示した全体の厚み）を含む、マルチ材料層５１２内の開放領域とを有する基板５０２上のマルチ材料層５１２に充填されうる。
［００８７］ 一実施例では、流動性ＣＶＤ処理は、図２に示した処理チャンバなどの流動性ＣＶＤ処理チャンバ内でライナ充填堆積処理を実施するために利用される。堆積チャンバ２００内で実施されるライナ充填堆積処理は、ライナ層７０２をポリシラザンベースのシリコン含有膜（ＰＳＺ膜）として形成する流動性ＣＶＤ処理で、この膜は、トレンチ、特徴、ビア、凹部、又はポリシラザンベースのシリコン含有膜が堆積される基板に画定される他の開孔内で再流動可能かつ充填可能になりうる。
［００８８］ ライナ層７０２はその後ナノワイヤスペーサ構造を形成するために利用されるため、形成されるライナ層７０２の材料は、低誘電率材料などのｈＧＡＡナノワイヤ構造のゲートとソース／ドレイン構造との間の寄生キャパシタンスを低減しうるシリコン含有材料、すなわち、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素、酸炭化ケイ素、炭窒化ケイ素などのシリコン含有材料、又は、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓから入手可能なＢｌａｃｋ Ｄｉａｍｏｎｄ（登録商標）などの他の適切な材料、となるように選択される。
［００８９］ 一実施形態では、ライナ層７０２は、低誘電率材料（例えば、４未満の誘電率）、又は、酸化ケイ素／窒化ケイ素／炭化ケイ素含有材料で、十分な幅７０８を有して凹部５１６に形成される。
［００９０］ 操作６０８及び６１０では、凹部にライナ層７０２が充填された後、エッチング処理（操作６１０での等方性エッチング処理、又は操作６０８での非等方性エッチング処理）は、図７Ｄ１及び図７Ｄ２に示したように、剰余のライナ層７０２（例えば、凹部５１６上に形成されたライナ層７０２）をエッチングし、主として、マルチ材料層５１２に画定された凹部５１６にライナ層７０２を残すように実施され、これは、デバイス構造が完成した後に、特にｈＧＡＡデバイス構造に対してナノワイヤスペーサを形成するために利用されうる。
［００９１］ 操作６１０及び６８０でのエッチング処理（等方性エッチング処理又は非等方性エッチング処理のいずれか）は、ライナ層７０２が主として凹部５１６に充填された状態で残り、マルチ材料層５１２の第１の層５１２ａの側壁５１８にほぼ揃えられた凹部外側壁７０４、７０６（操作６１０の等方性エッチング又は操作６０８の非等方性エッチング後の図７Ｄ１及び図７Ｄ２にそれぞれ示されている）を形成するように、マルチ材料層５１２から過充填されたライナ層７０２を（例えば、マルチ材料層５１２の第１の層５１２ａの側壁５１８から）をエッチングするため、連続的に実施されうる。操作６１０での等方性エッチング処理は、何ら特定の指向性を有さないエッチャントを用いて実施されるため、当該エッチャントはライナ層７０２を広く浸食する傾向があり、その結果、図７Ｄ１に示したように、比較的丸い湾曲した、或いは非直線的な凹部外側壁７０４を作り出す。対照的に、操作６０８での非等方性エッチング処理は、エッチング中の基板表面に対して垂直方向など、特定の指向性を有するエッチャントを用いて実施されるため、エッチャントは特定の垂直方向を有するライナ層７０２を浸食する傾向があり、その結果、図７Ｄ２に示したように、比較的直線的、平坦、かつ均一な凹部外側壁７０６を作り出す。操作６０８及び６１０でのエッチング処理は共に、異なる処理要件及びデバイス構造要件に基づいて利用されうることに留意されたい。
［００９２］ 操作６０８での非等方性エッチング処理は、上述の操作４０８での主要なエッチング処理と同様になりうることに留意されたい。操作６１０での等方性エッチング処理に関しては、エッチャントが基板表面全体にわたってランダムに、普遍的に、或いは等方的に分布するように、等方性エッチング処理中にはＲＦバイアス電力は取り除かれてもよい。
［００９３］ 図８は、水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス構造のための複合材料により、ナノワイヤ構造（例えば、チャネル構造）にナノワイヤスペーサを製造する方法８００の別の実施例のフロー図である。図９Ａ〜図９Ｃは、方法８００の様々な段階に対応する複合基板の一部の断面図である。同様に、方法８００は、基板上の水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイスのナノワイヤ構造にナノワイヤスペーサを形成するために利用されうる。代替的に、方法８００は、他の種類の構造の製造にも有効に利用されうる。図９Ａ〜図９Ｃに描かれたように、本書で用いられる結果として得られる構造は、図７Ａ〜図７Ｄ２に描かれた結果として得られる構造に類似しうることに留意されたい。
［００９４］ 方法８００は、図５Ｆに示したように結果として得られる構造と共に、操作４１２でのライナ除去処理を実施した後、操作４１２での処理を継続することによって、操作８０２から開始される。したがって、図９Ａに示された構造は、図８に示された方法８００の説明を容易にするため、図５Ｆの構造のレプリカになっている。既に説明したように、図９Ａの構造（図５Ｆの構造と同じ）は、マルチ材料層５１２に画定された凹部５１６に充填された誘電体層５２４を含み、マルチ材料層５１２の第１の層５１２ａの側壁５１８にほぼ揃えられた凹部外側壁５３０を画定する。
［００９５］ 操作８０４では、誘電体充填除去処理は、図９Ｂに示したように、凹部５１６から誘電体層５２４を除去し、マルチ材料層５１２に画定された凹部に露出されたライナ層５２３を残すように実施される。この具体的な実施例では、誘電体層５２４は除去されるように構成されているため、方法８００に用いられるこの誘電体層５２４の品質要件は、上述の方法４００で要求された誘電体層５２４ほどは高くなくてもよい。例えば、方法８００に関して、図９Ａ〜図９Ｃで描かれている実施例で採用されるように構成された誘電体層５２４は、有機ポリマー層などのダミー材料（例えば、低品質誘電体層）、アモルファスカーボン層、スピンオン被覆処理又は他の任意の適切な低温度処理などの低コスト処理で製造された酸化ケイ素層であってよい。方法８００に関して、図９Ａ〜図９Ｃに描かれている１つの具体的な実施例では、誘電体層５２４はアモルファスカーボン層になっている。
［００９６］ 一実施例では、誘電体充填除去処理は、基板から誘電体層５２４を容易に除去しうる、エッチング処理、アッシュ処理（灰処理）、又はストリップ処理（除去処理）であってよい。誘電体層５２４が図９Ａに描かれているアモルファスカーボン層である実施例では、操作８０４で実施されるアッシュ処理（灰処理）、又はストリップ処理（除去処理）は、酸素含有ガスを利用しうる。代替的に、反応性イオンエッチング処理などの乾式又は湿式のエッチング処理を含む、任意の適切なエッチング処理はまた、必要に応じて、ライナ層５２３又は基板５０２の他の部分を損傷することなく、基板５０２から誘電体層５２４を選択的に除去するために利用されうる。
［００９７］ 操作８０６では、誘電体層５２４が除去された後、図９Ｃに示したように、マルチ材料層５１２の第１の層５１２ａからエピシリコン層９０２を選択的に成長させるため、エピタキシャル堆積処理が実施される。この実施例では、真性シリコン材料から製造するため第１の層５１２ａが選択されるので、操作８０６で実施されるエピタキシャル堆積処理は、凹部５１６に露出しているライナ層（例えば、真性シリコン材料ではなくシリコン誘電体層など）ではなく、第１の層５１２ａ（例えば、シリコンと互換性のある材料）の側壁５１８から成長しうる。第１の層５１２ａの側壁５１８から成長したエピシリコン層９０２だけが、マルチ材料層５１２に画定された凹部５１６に向かってわずかに突出する先端部分９０６を含み、その結果、先端部分９０６によって占有される領域を除き、凹部５１６内の空間の大部分を占める空隙９０４を凹部５１６内に形成する。凹部５１６内に形成される空隙９０４は、基板上の水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイスのナノワイヤ構造にナノワイヤスペーサ（例えば、空隙スペーサ）を形成するため、あとで利用されうる。
［００９８］ 図１０は、水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス構造のための複合材料により、ナノワイヤ構造（例えば、チャネル構造）にナノワイヤスペーサを製造する方法１０００の別の実施例のフロー図である。図１１Ａ〜図１１Ｄは、方法１０００の様々な段階に対応する複合基板の一部の概略断面図である。同様に、方法１０００は、基板上の水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイスのナノワイヤ構造にナノワイヤスペーサを形成するために利用されうる。代替的に、方法１０００は、他の種類の構造の製造にも有効に利用されうる。図１１Ａ〜図１１Ｄに描かれたように、本書で用いられる結果として得られる構造は、図５Ａ〜図５Ｆ、又は図７Ａ〜図７Ｄ２、又は図９Ａ〜図９Ｃに描かれた結果として得られる構造に類似しうることに留意されたい。
［００９９］ 方法１０００は、図５Ｃに示したように結果として得られる構造と共に、操作４０５でのライナ層堆積処理を実施した後、操作４０５での処理を継続することによって、操作１００２から開始される。したがって、図１１Ａに示された構造は、図１０に示された方法１０００の説明を容易にするため、図５Ｃの構造のレプリカになっている。既に説明したように、図１１Ａの構造（図５Ｃの構造と同じ）は、マルチ材料層５１２並びに基板５０２の表面を覆うライナ層５２３を含む。ライナ層５２３は、良好な界面接着を有する界面保護、並びに、良好な一様性、共形性、接着及び平面性を有して形成される材料の平面性を提供しうる。
［００１００］ 操作１００４では、図１１Ｂに示したように、酸化処理工程は、主として第１の層５１２ａの側壁５１８上のライナ層５２３を処理し、第１の層５１２ａの側壁５１８に主として配置されるライナ改質領域１１０２を形成するように実施される。凹部５１６の内表面及び／又は第２の層５１２ｂの側壁５２２上に配置されたライナ層５２３は、ライナ層が第１の層５１２ａによってマルチ材料層５１２から実質的に遮蔽されているため、未改質／未変化のまま留まる。選択的酸化処理によって、ライナ層５２３の部分のみが処理されてライナ改質領域１１０２に変換され、このライナ改質領域は、選択的エッチング処理によって、基板５０２から容易に除去されうる。
［００１０１］ 一実施例では、酸化処理工程は、主として第１の層５１２ａの側壁５１８上に配置される部分を選択的に処理することによって実施される。酸化処理工程は、酸素核種による任意の適切なプラズマ処理であってよい。酸素核種の適切な実施例は、必要に応じて、Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２及びＯ３などの酸素含有ガスから形成されるプラズマからなりうる。
［００１０２］ 一実装では、酸化処理工程は、プラズマ含有環境（分離性プラズマ酸化又は急速熱酸化など）、熱環境（焼成炉など）、又は熱プラズマ環境（ＡＰＣＶＤ、ＳＡＣＶＤ、ＬＰＣＶＤ、又は任意の適切なＣＶＤ処理）で実施されうる。酸化処理工程は、主として第１の層５１２ａの側壁５１８上でライナ層と反応する処理環境内の酸素含有混合ガスを使用することによって、実施されうる。一実装では、酸素含有混合ガスは、不活性ガスを有する又は有さない酸素含有ガスのうちの少なくとも１つを含む。酸素含有ガスの適切な実施例には、Ｏ２、Ｏ３、Ｈ２Ｏ、ＮＯ２、Ｎ２Ｏ、水蒸気、水分などが含まれる。混合ガスと共に供給される不活性ガスの適切な例には、Ａｒ、Ｈｅ、Ｋｒなどのうちの少なくとも１つが含まれる。例示的な実施形態では、酸素含有混合ガスに供給される酸素含有ガスはＯ２ガスである。
［００１０３］ 酸化処理工程中、幾つかの処理パラメータは酸化処理を制御するため調整されうる。一実施形態では、処理圧力は約０．１Ｔｏｒｒから大気圧（例えば、７６０Ｔｏｒｒ）程度の間で制御される。一実施例では、操作３０４で実施される酸化処理は、例えば１００Ｔｏｒｒ以上、例えば約３００Ｔｏｒｒから大気圧までの間など、比較的高い堆積圧力を有するように構成される。操作１００４で選択的な酸化処理工程を実施するために利用されうる適切な技術は、必要に応じて、分離性プラズマ酸化物プロセス（ＤＰＯ）、プラズマ化学気相堆積プロセス（ＰＥＣＶＤ）、低圧力化学気相堆積プロセス（ＬＰＣＶＤ）、準大気圧化学気相堆積プロセス（ＳＡＣＶＤ）、大気圧化学気相堆積プロセス（ＡＰＣＶＤ）、熱焼成炉処理、酸素アニーリング処理、プラズマ浸漬処理、又は任意の適切な処理を含みうる。一実装では、酸化処理は、紫外（ＵＶ）光照射下で実施されうる。
［００１０４］ 操作１００６では、選択的ライナ除去処理は、図１１Ｃに示したように、基板５０２からライナ改質領域１１０２を選択的に除去し、マルチ材料層５１２の凹部にライナ層５２３の一部のみを残すように実施される。ライナ改質領域１１０２が基板５０２から除去されるため、第１の層５１２ａの側壁５１８は露出する。選択的ライナ除去処理は、必要に応じて、基板５０２上に残っているライナ層５２３を浸食することなく、ライナ改質領域１１０２を主に除去する高い選択性をもたらしうる、湿式エッチング又は乾式エッチングを含む、任意の適切なエッチング処理であってよい。
［００１０５］ 操作１００８では、操作８０６と同様に、図１１Ｄに示したように、マルチ材料層５１２の第１の層５１２ａからエピシリコン層１１０４を選択的に成長させるため、エピタキシャル堆積処理が実施される。この実施例の第１の層５１２ａは、真性シリコン材料から作られるように選択され、操作１００６での選択的なライナ除去処理後に露出されるため、操作１００８で実施されるエピタキシャル堆積処理は、凹部５１６に残存しているライナ層５２３（例えば、真性シリコン材料ではなくシリコン誘電体層など）ではなく、第１の層５１２ａ（例えば、シリコンと互換性のある材料）の側壁５１８から成長しうる。第１の層５１２ａの側壁５１８から成長したエピシリコン層１１０４だけが、マルチ材料層５１２に画定された凹部５１６に向かってわずかに突出する先端部分１１０６を含み、その結果、先端部分１１０６によって占有される領域を除き、凹部５１６内の空間の大部分を占める空隙１１０８を凹部５１６内に形成する。凹部５１６内に形成される空隙１１０８は、基板上の水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイスのナノワイヤ構造にナノワイヤスペーサ（例えば、空隙スペーサ）を形成するため、あとで利用されうる。
［００１０６］ 更に別の実施例では、ライナ５２３が操作１００２で図１１Ａの（或いは、操作４０５で図５Ｃの）基板上に形成された後に、空隙が凹部５１６に形成されることが望ましい場合には、図１１Ｃに示したように、主に第１の層５１２ａの側壁５１８に形成されたライナ層５２３を選択的に除去するため、処理はスキップされて操作１００６まで飛び越える。こうすることで、製造コストを削減するため、操作８０２でのダミー誘電体層形成処理、或いは、操作１００４での酸化処理工程は省略しうる。その結果、図１１Ｄに示したように、操作１００８及び操作８０６と同様に、マルチ材料層５１２の第１の層５１２ａからエピシリコン層１１０４を選択的に成長させるため、エピタキシャル堆積処理が実施される。
［００１０７］ 図１２は、第１の層５１２ａと第２の層５１２ｂとのペアを有するマルチ材料層５１２の概略図を示し、そこにおいて形成されたナノワイヤスペーサ１２０２は、水平ゲートオールアラウンド（ｈＧＡＡ）構造１２００内で利用される。水平ゲートオールアラウンド（ｈＧＡＡ）構造１２００は、ソース／ドレインアンカー１２０６（ソースアンカー及びドレインアンカーはそれぞれ１２０６ａ、１２０６ｂとして示されている）とゲート構造１２０４との間ナノワイヤ（例えば、チャネル）として、マルチ材料層を利用する。図１２のマルチ材料層５１２の断面図に示したように、第２の層５１２ｂの底部（例えば、端部）に形成されたナノワイヤスペーサ１２０２（図５Ｅ１、図７Ｄ１及び図７Ｄ２に示した誘電体層５２４、７０２、或いは図９Ｃ及び図１１Ｄに示した空隙９０４、１１０８など）は、寄生キャパシタンスを低減し、最小限のデバイス漏洩を維持するため、第２の層５１２ｂがゲート構造１２０４及び／又はソース／ドレインアンカー１２０６ａに接触する界面の管理を支援しうる。
［００１０８］ このように、水平ゲートオールアラウンド（ｈＧＡＡ）構造のため、寄生キャパシタンスを低減し、デバイス漏洩を最小限に抑えたナノワイヤ構造を形成する方法が提供される。この方法は、あとで水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成するために利用されうる界面で、低減された寄生キャパシタンスと最小限のデバイス漏洩を有するナノワイヤ構造にナノワイヤスペーサとして形成する誘電体層又は空隙を利用する。したがって、特に、水平ゲートオールアラウンド電界効果トランジスタ（ｈＧＡＡ ＦＥＴ）の応用に関しては、希望する種類の材料とデバイス電気性能を有する水平ゲートオールアラウンド（ｈＧＡＡ）構造が得られうる。
［００１０９］ 上記は本発明の実施形態を対象とするが、本発明の基本的な範囲から逸脱することなく、本発明のその他の実施形態及び更なる実施形態を考案してもよく、本発明の範囲は、下記の特許請求の範囲によって決定される。

Claims (20)

  1. 基板上にナノワイヤ構造のためのナノワイヤスペースを形成する方法であって、
    処理されるマルチ材料層を上部に有する基板上で横方向エッチング処理を実施することであって、前記マルチ材料層は第１の層と第２の層のペアの繰り返しを含み、前記第１の層と前記第２の層はそれぞれ前記マルチ材料層内で露出される第１の側壁と第２の側壁を有し、前記横方向エッチング処理は主として、前記第２の層を通して前記第２の層をエッチングして前記第２の層に凹部を形成する、横方向エッチング処理を実施することと、
    前記凹部を誘電体材料で充填することと、
    前記凹部の外へ延在する誘電体層を除去することと
    を含む方法。
  2. 前記凹部に前記誘電体材料を充填する前に、前記凹部にライナ層を形成することを更に含む、請求項１に記載の方法。
  3. 前記凹部に前記誘電体層を充填する前に、前記第１の層の前記第１の側壁上に形成された前記ライナ層を除去することを更に含む、請求項２に記載の方法。
  4. 前記ライナ層は２つ以上の層を含む、請求項２に記載の方法。
  5. 前記ライナ層は、窒化ケイ素、酸窒化ケイ素、酸炭化ケイ素、炭窒化ケイ素、又は酸炭窒化ケイ素、又はドーパントを含むシリコン材料である、請求項２に記載の方法。
  6. 前記ライナ層はＡＬＤ処理で製造される、請求項２に記載の方法。
  7. 前記ライナ層は約０．５ｎｍから約５ｎｍの間の厚さを有する、請求項２に記載の方法。
  8. 前記マルチ材料層の前記第１の層は真性シリコン層であり、前記マルチ材料層の前記第２の層はＳｉＧｅ層であり、一方、前記基板はシリコン基板である、請求項１に記載の方法。
  9. 前記凹部の前記誘電体層を、水平ゲートオールアラウンド（ｈＧＡＡ）構造内のナノワイヤスペーサとして形成することを更に含む、請求項１に記載の方法。
  10. 前記誘電体層は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素、酸炭化ケイ素、炭窒化ケイ素、及びドープされたシリコン層からなる群から選択される、請求項１に記載の方法。
  11. 前記凹部を前記誘電体材料で充填することは、前記基板からアモルファスカーボンを充填することを含む、請求項１に記載の方法。
  12. 前記誘電体層を除去することは更に、
    前記凹部を満たした前記誘電体層を等方性エッチング処理によって、又は異方性エッチング処理によってエッチングすることを含む、請求項１に記載の方法。
  13. 前記マルチ材料層の前記第１の層の第１の側壁からエピシリコン層を形成することを更に含む、請求項３に記載の方法。
  14. 前記凹部に空隙を形成することを更に含む、請求項１３に記載の方法。
  15. 前記凹部の前記空隙を、水平ゲートオールアラウンド（ｈＧＡＡ）構造内のナノワイヤ空隙スペーサとして形成することを更に含む、請求項１４に記載の方法。
  16. 主として前記第１の層の前記第１の側壁上に形成される酸化改質層を形成するため、前記ライナ層上で酸化物処理工程を実施することを更に含む、請求項３に記載の方法。
  17. 前記凹部内の前記ライナ層を、前記酸化物処理工程から変化しないように維持することを更に含む、請求項１６に記載の方法。
  18. 前記凹部内に残された前記ライナ層を維持する間に、前記第１の層の前記第１の側壁から、前記酸化改質層を選択的に除去することを更に含む、請求項１７に記載の方法。
  19. 前記マルチ材料層の前記第１の層の前記第１の側壁からエピシリコン層を形成することを更に含む、請求項１８に記載の方法。
  20. 前記凹部に空隙を形成することを更に含む、請求項１９に記載の方法。
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