CN108475695B - 制造用于半导体应用的环绕式水平栅极器件的纳米线的方法 - Google Patents

制造用于半导体应用的环绕式水平栅极器件的纳米线的方法 Download PDF

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Abstract

本公开内容提供用于在半导体芯片的环绕式水平栅极(hGAA)结构中以期望的材料形成用于纳米线结构的纳米线间隔物的方法。在一个实例中，在基板上形成用于纳米线结构的纳米线间隔物的方法包含：在基板上执行横向蚀刻工艺，该基板上设置有多材料层，其中该多材料层包含重复成对的第一层及第二层，该第一层及该第二层各自具有分别在该多材料层中暴露的第一侧壁及第二侧壁，其中横向蚀刻工艺主要蚀刻该第二层并蚀刻穿过该第二层而在该第二层中形成凹部；以介电质材料填充该凹部；和从该凹部移除过度填充的介电质层。

Description

制造用于半导体应用的环绕式水平栅极器件的纳米线的方法
背景
技术领域
本发明的实施方式一般地涉及用于在半导体基板上形成具有期望的材料的垂直堆叠的纳米线的方法，且尤其是，涉及用于以期望的材料在半导体基板上形成在三维半导体制造应用的垂直堆叠的纳米线的方法。
背景技术
可靠地生产亚半微米(sub-half micron)及更小的特征是半导体器件的下一代超大型集成电路(VLSI)及极大型集成电路(ULSI)的关键技术挑战之一。然而，随着电路技术的限制被推进，VLSI及ULSI技术的缩小的尺寸对处理能力提出了额外的要求。在基板上可靠地形成栅极结构对于VLSI及ULSI的成功及对于持续努力增加单个基板及裸片的电路密度及品质是重要的。
随着下一代装置的电路密度增加，诸如通孔、沟道、接点、栅极结构及其他特征之类的互连的宽度，以及介于其间的介电质材料减小到25nm及20nm尺寸并且超出该范围，而介电质层的厚度则维持实质上恒定，带来的结果为特征的深宽比(aspect ratio)增加。此外，减小的通道长度经常导致具有传统的平面MOSFET架构的显著的短通道效应。为了促使下一代装置及结构的制造，经常采用三维(3D)器件结构以改善晶体管的性能。特定而言，经常采用鳍式场效晶体管(FinFET)以增进器件性能。FinFET器件通常包含具有高深宽比的半导体鳍片，其中在半导体鳍片上形成晶体管的通道及源极区/漏极区。随后在鳍片器件的一部分上方及沿侧边形成栅极电极，从而利用通道及源极区/漏极区的增加的表面积的优点以产生更快、更可靠及更好控制的半导体晶体管器件。FinFET的进一步优点包含减少短通道效应及提供更高的电流。具有hGAA构造的器件结构经常通过环绕栅极以抑制短通道效应及相关的漏电流而提供优异的静电控制。
在一些应用中，针对下一代半导体器件应用采用环绕式水平栅极(horizontalgate-all-around；hGAA)结构。hGAA器件结构包含以堆叠构造悬置且由源极区/漏极区连接的数个晶格匹配通道(例如，纳米线)。
在hGAA结构中，经常采用不同材料来形成通道结构(例如，纳米线)，此举可能非期望地增加将全部这些材料整合在纳米线结构中而不使器件性能变劣的制造困难度。举例而言，与hGAA结构有关的挑战之一包含在金属栅极与源极/漏极之间存在大的寄生电容。该寄生电容的不当管理可能造成器件性能大幅劣化。
因此，需要用于在良好轮廓及尺寸控制下以适当材料在基板上形成用于hGAA器件结构的通道结构的改良的方法。
发明内容
本公开内容提供用于在半导体芯片的环绕式水平栅极(hGAA)结构中以期望的材料形成用于纳米线结构的纳米线间隔物的方法。在一个实例中，一种在基板上形成用于纳米线结构的纳米线间隔物的方法包含：在基板上执行横向蚀刻工艺，该基板上设置有多材料层，其中该多材料层包含重复成对的第一层及第二层，该第一层及该第二层各自具有分别在该多材料层中暴露的第一侧壁及第二侧壁，其中横向蚀刻工艺主要蚀刻该第二层并蚀刻穿过该第二层而在该第二层中形成凹部；以介电质材料填充该凹部；和移除延伸超过该凹部的介电质层。
附图说明
以上简要概述的本发明的上述详述特征能够被具体理解的方式、以及本公开内容的更特定描述，可以通过参照实施方式获得。然而，应注意到，附图仅绘示本发明的典型实施方式，因而不应被视为对本发明的范围的限制，因为本发明可允许其他等同有效的实施方式。
图1描绘等离子体处理腔室，该等离子体处理腔室可用于在基板上执行蚀刻工艺；
图2描绘等离子体处理腔室，该等离子体处理腔室可用于在基板上执行沉积工艺；
图3描绘处理系统，该处理系统可包含将并入该处理系统中的图1及图2的等离子体处理腔室；
图4描绘用于制造形成在基板上的纳米线结构的方法的流程图；
图5A-图5F描绘在图4的制造处理期间用于形成具有期望的材料的纳米线结构的序列的一个实例的截面图；及
图6描绘用于制造形成在基板上的纳米线结构的另一个方法的流程图；
图7A-图7D2描绘在图6的制造处理期间用于形成具有期望的材料的纳米线结构的序列的一个实例的截面图；
图8描绘用于制造形成在基板上的纳米线结构的又另一个方法的流程图；
图9A-图9C描绘在图8的制造处理期间用于形成具有期望的材料的纳米线结构的序列的一个实例的截面图；
图10描绘用于制造形成在基板上的纳米线结构的又另一个方法的流程图；
图11A-图11D描绘在图10的制造处理期间用于形成具有期望的材料的纳米线结构的序列的一个实例的截面图；和
图12描绘环绕式水平栅极(hGAA)结构的实例的示意图。
为了便于理解，已尽可能地使用相同的附图标号来指示附图中共通的相同元件。考虑到，一个实施方式的元件及特征在没有进一步描述的情况下可有益地并入其他实施方式中。
然而，应注意到，附图仅绘示本发明的示例性实施方式，因而不应被视为对本发明的范畴的限制，因为本发明可允许其他等同有效的实施方式。
具体实施方式
提供用于制造针对环绕式水平栅极(hGAA)半导体装置结构具有受控的寄生电容的纳米线结构中的纳米线间隔物的方法。在一个实例中，可在基板上形成超晶格结构，该超晶格结构包括以交替堆叠形成方式安置的不同材料(例如，第一材料及第二材料)，该超晶格结构稍后将用作为环绕式水平栅极(hGAA)半导体装置结构的纳米线(例如，通道结构)。可执行一系列的沉积工艺及蚀刻工艺以在具有低寄生电容的纳米线结构中形成纳米线间隔物。在超晶格结构中的第一材料的侧壁上形成的纳米线间隔物选自具有减少的寄生电容的材料的群组。根据需要可在第一材料与纳米线间隔物之间形成衬垫结构。用于纳米线间隔物的适合的材料包含低介电常数(low-k)材料、介电材料或甚至气隙。
图1为用于蚀刻金属层的示例性蚀刻处理腔室100的简化剖视图。示例性蚀刻处理腔室100适用于从基板502移除一或多个膜层。可经调适以获益于本发明的处理腔室的一个实例为可购自位于加利福尼亚州圣克拉拉的应用材料公司的AdvantEdge Mesa Etch处理腔室。可以预期其他工艺腔室，包含来自其他制造商的处理腔室，可适于实践本发明的实施方式。
蚀刻处理腔室100包含腔室主体105，腔室主体105具有界定于腔室主体105中的腔室容积101。腔室主体105具有侧壁112及底部118，侧壁112及底部118耦接至接地126。侧壁112具有衬垫115以保护侧壁112且延长蚀刻处理腔室100的维护周期之间的时间。腔室主体105及与蚀刻处理腔室100相关的部件的尺寸并不受限制且一般而言成比例地大于将在腔室主体105及蚀刻处理腔室100中处理的基板502的大小。基板大小的实例包含200mm直径、250mm直径、300mm直径及450mm直径以及其他直径。
腔室主体105支撑腔室盖组件110以包围腔室容积101。腔室主体105可由铝或其他适合的材料所制造。基板出入口113穿过腔室主体105的侧壁112而形成，从而促进基板502传送入蚀刻处理腔室100及传送出蚀刻处理腔室100。基板出入口113可耦接至基板处理系统(未示出)的移送腔室和/或其他腔室。
泵送口145穿过腔室主体305的侧壁112而形成，且泵送口145连接至腔室容积101。泵送装置(未示出)穿过泵送口145而耦接至腔室容积101以抽空且控制腔室容积101中的压力。泵送装置可包含一或多个泵及节流阀。
气体面板160由气体接线167耦接至腔室主体105以将工艺气体供应至腔室容积101。气体面板160可包含一或多个工艺气源161、162、163、164，及若需要的话，可额外地包含惰性气体、非反应性气体及反应性气体。可由气体面板160所提供的工艺气体的实例包含但不限于，含烃气体，包含甲烷(CH4)、六氟化硫(SF6)、四氟化碳(CF4)、溴化氢(HBr)、含烃气体、氩气(Ar)、氯(Cl2)、氮(N2)及氧气(O2)。额外地，工艺气体可包含含氯、氟、氧及氢的气体，例如BCl3、C4F8、C4F6、CHF3、CH2F2、CH3F、NF3、CO2、SO2、CO及H2，以及其他含氯、氟、氧及氢的气体。
数个阀166控制来自气体面板160的源161、162、163、164的工艺气体的流动，且由控制器165管理阀166。从气体面板160供应至腔室主体105的气体的流动可包含数种气体的组合。
盖组件110可包含喷嘴114。喷嘴114具有一或多个通口用以将来自气体面板160的源161、162、164、163的工艺气体引入腔室容积101。在将工艺气体引入蚀刻处理腔室100之后，将这些气体激发以形成等离子体。可于邻近蚀刻处理腔室100处提供天线148，例如一或多个电感器线圈。天线电源供应142可经由匹配电路141供电给天线148以将能量(例如RF能量)电感式耦合至工艺气体，以维持由蚀刻处理腔室100的腔室容积101中的工艺气体所形成的等离子体。作为天线电源142的替代或是除了天线电源142之外，基板502下方的处理电极和/或基板502上方的处理电极可用以将RF功率电容式耦合至工艺气体以维持腔室容积101内的等离子体。可由控制器控制天线电源142的操作，例如控制器165，该控制器165亦控制蚀刻处理腔室100中其他部件的操作。
基板支座135设置于腔室容积101中，以在处理期间支撑基板502。基板支座135可包含静电卡盘122，用以在处理期间固持基板502。静电卡盘(ESC)122使用静电吸引以将基板502固持至基板支座135。ESC 122由与匹配电路124整合的RF电源125供电。ESC 122包括嵌入于介电质主体的电极121。RF电源125可提供约200伏特至约2000伏特的RF卡紧电压至电极121。RF电源125亦可包含系统控制器，通过将直流(DC)电流导向电极121以卡紧与解卡紧基板502，以控制电极121的操作。
ESC 122亦可包含设置于ESC 122中的电极151。电极151耦接至电源150且提供偏压至ESC 122及放置于ESC 122上的基板502，该偏压吸引由腔室容积101中的工艺气体所形成的等离子体离子。在基板502的处理期间电源150可循环开启及关闭，或者施以脉冲。ESC122具有隔离器128，用于使ESC 122的侧壁对于等离子体的吸引减少，以延长ESC 122的维护寿命周期。此外，基板支座135可具有阴极衬垫136，以保护基板支座135的侧壁免于等离子体气体影响并且延长等离子体蚀刻处理腔室100的维护之间的时间。
ESC 122可包含设置于ESC 122中且连接至电源(未示出)的加热器，用以加热基板，同时支撑ESC 122的冷却基座129可包含导管，用于使传热流体循环以维持ESC 122及设置在ESC 122上的基板502的温度。ESC 122被构造为在基板502上制造的器件的热预算所需的温度范围内运行。举例而言，针对某些实施方式ESC 122可经构造以将基板502维持在约约负25摄氏度至约500摄氏度的温度。
提供冷却基座129以协助控制基板502的温度。为了减轻工艺漂移及时间，在基板502在蚀刻腔室中的整个时间期间，基板502的温度可由冷却基座129维持实质上恒定。在一个实施方式中，基板502的温度在整个后续蚀刻工艺中维持在约70摄氏度至90摄氏度。
盖环130设置在ESC 122上且沿着基板支座135的周边。盖环130经构造以将蚀刻气体限制于基板502的暴露的顶表面的期望的部分，同时遮蔽基板支座135的顶表面免受蚀刻处理腔室100内的等离子体环境影响。升降杆(未示出)选择性地移动通过基板支座135以将基板502抬升到基板支座135的上方，以促使由传送机械手(未示出)或其他适合的传送机构存取基板502。
可采用控制器165控制工艺序列，从而调节从气体面板160进入蚀刻处理腔室100的气流及其他工艺参数。软件例行程序当由CPU执行时将CPU转换成控制蚀刻处理腔室100的专用计算机(控制器)，使得根据本发明执行处理。软件例行程序亦可由第二控制器(未示出)所储存和/或执行，该第二控制器与蚀刻处理腔室100并列配置。
基板502具有设置于基板502上的各种膜层，这些膜层可包含至少一金属层。各种膜层可能需要对于基板502中其他膜层的不同组成是独特的蚀刻配方。位于VLSI及ULSI技术的核心的多层互连可能需要制造高深宽比特征，例如通孔及其他互连。建构多层互连可能需要一或多个蚀刻配方以在各种膜层中形成图案。这些配方可在单一蚀刻处理腔室中或遍及数个蚀刻处理腔室实施。各蚀刻处理腔室可经构造以由这些蚀刻配方中的一或多种蚀刻。在一个实施方式中，蚀刻处理腔室100被构造成至少蚀刻金属层以形成互连结构。针对本文所提供的处理参数，蚀刻处理腔室100经构造以处理直径300的基板，亦即，具有约0.0707m2的平面面积的基板。诸如流量及功率的工艺参数通常可随着腔室容积或基板平面面积的改变而成比例地缩放。
图2为具有分区的等离子体产生区域的可流动式化学气相沉积腔室200的一个实施方式的截面图。可采用可流动式化学气相沉积腔室200以将衬垫层(例如含SiOC层)沉积到基板上。在膜沉积(氧化硅沉积、氮化硅沉积、氮氧化硅沉积、碳化硅沉积或碳氧化硅沉积)期间，工艺气体可经由气体入口组件205流入第一等离子体区域215。工艺气体可在进入远程等离子体系统(RPS)201内的第一等离子体区域215之前被激发。沉积腔室200包含盖212及喷头225。盖212被描绘为具有施加的交流(AC)电压源且喷头225接地，与第一等离子体区域215中的等离子体产生一致。绝缘环220放置于盖212与喷头225之间，从而促使电容式耦合等离子体(CCP)在第一等离子体区域215中形成。盖212及喷头225示出为具有介于其间的绝缘环220，此举允许AC电位相对于喷头225施加至盖212。
盖212可为供与处理腔室一起使用的双源盖。在气体入口组件205内可看见两个不同的气体供应通道。第一通道202运载通过远程等离子体系统(RPS)201的气体，而第二通道204旁通(bypass)RPS 201。第一通道202可用于工艺气体且第二通道204可用于处理气体(treatment gas)。流入第一等离子体区域215的气体可由挡板206分散。
流体，例如前驱物，可经由喷头225流入沉积腔室200的第二等离子体区域233。源自第一等离子体区域215中的前驱物的被激发物质行进通过喷头225中的孔214，并且与从喷头225流入第二等离子体区域233的前驱物反应。在第二等离子体区域233中几乎不存在或无等离子体。前驱物的被激发的衍生物在第二等离子体区域233中结合，以在基板上形成可流动的介电质材料。随着介电质材料生长，最近添加的材料具有比下方的材料更高的迁移率。随着有机物含量通过蒸发而降低，迁移率降低。可使用此技术由可流动介电质材料填充间隙，而在沉积完成之后不会在介电质材料内留下传统密度的有机物含量。仍可使用固化步骤以进一步从沉积的膜中减少或移除有机物含量。
单独或与远程等离子体系统(RPS)201组合的方式激发第一等离子体区域215中的前驱物提供若干益处。由于第一等离子体区域215中的等离子体，源自前驱物的被激发物质的浓度可在第二等离子体区域233内增加。此增加可起因于第一等离子体区域215中等离子体的位置。第二等离子体区域233比远程等离子体系统(RPS)201更靠近第一等离子体区域215，从而使被激发物质经由与其他气体分子、腔室的壁及喷头的表面的碰撞而让离开激发态的时间减少。
源自前驱物的被激发物质的浓度的均匀性亦可在第二等离子体区域233内增加。此可能起因于第一等离子体区域215的形状，第一等离子体区域215的形状更类似于第二等离子体区域233的形状。相对于通过靠近喷头225的中心的孔214的物质而言，远程等离子体系统(RPS)201中产生的被激发物质行进更远距离以通过靠近喷头225的边缘的孔214。较远的距离造成被激发物质的激发减少，且举例而言，可能造成在基板的边缘附近较慢的生长率。在第一等离子体区域215中激发前驱物减轻此变异。
除了前驱物之外，可为了不同目的在不同时间引入其他气体。在沉积期间可引入处理气体以从腔室壁、基板、沉积的膜和/或膜移除不想要的物质。处理气体可包括来自包括下列的群组的气体中的至少一者：H2、H2/N2混合物、NH3、NH4OH、O3、O2、H2O2及水蒸气。处理气体可在等离子体中被激发，且随后用以从沉积的膜减少或移除残留有机物含量。在其他实施方式中，可在没有等离子体的情况下使用处理气体。当处理气体包含水蒸气时，可使用质量流量计(MFM)及喷射阀或由其他适合的水蒸气产生器来实现输送。
在该实施方式中，可通过引入介电质材料前驱物(例如，含硅前驱物)及在第二等离子体区域233中反应处理前驱物而沉积介电质层。介电质材料前驱物的实例为含硅前驱物，包含硅烷(silane)、乙硅烷(disilane)、甲基硅烷(methylsilane)、二甲基硅烷(dimethylsilane)、三甲基硅烷(trimethylsilane)、四甲基硅烷(tetramethylsilane)、四乙氧基硅烷(tetraethoxysilane；TEOS)、三乙氧基硅烷(triethoxysilane；TES)、八甲基环四硅氧烷(octamethylcyclotetrasiloxane；OMCTS)、四甲基二硅氧烷(tetramethyl-disiloxane；TMDSO)、四甲基环四硅氧烷(tetramethylcyclotetrasiloxane；TMCTS)、四甲基二乙氧基二硅氧烷(tetramethyl-diethoxyl-disiloxane；TMDDSO)、二甲基-二甲氧基-硅烷(dimethyl-dimethoxyl-silane；DMDMS)或上述的组合。用于氮化硅的沉积的另外的前驱物包含含SixNyHz的前驱物，例如硅烷基胺(sillyl-amine)及其衍生物(包含三甲硅烷基胺(TSA)及二硅烷基胺(DSA))、含SixNyHzOzz的前驱物、含SixNyHzClzz的前驱物或上述的组合。
处理前驱物包含含氢化合物、含氧化合物、含氮化合物或上述的组合。适合的处理前驱物的实例包含选自包括下列的群组的化合物中的一或多种：H2、H2/N2混合物、NH3、NH4OH、O3、O2、H2O2、N2、NxHy化合物(包含N2H4蒸气)、NO、N2O、NO2、水蒸气或上述的组合。处理前驱物可为等离子体激发的，例如在RPS单元中，以包含含N*和/或H*和/或O*的自由基或等离子体，举例而言，NH3、NH2*、NH*、N*、H*、O*、N*O*或上述的组合。可替代地，处理前驱物包含本文所述的前驱物中的一或多种。
处理前驱物可在第一等离子体区域215中被等离子体激发，以产生工艺气体等离子体及自由基，包含含N*和/或H*和/或O*的自由基或等离子体，举例而言，NH3、NH2*、NH*、N*、H*、O*、N*O*或上述的组合。或者，处理前驱物可在通过远程等离子体系统之后而在引入第一等离子体区域215之前已处于等离子体状态。
随后将激发的处理前驱物输送到第二等离子体区域233，以经由孔214与前驱物反应。一旦在处理容积中，处理前驱物可混合且反应以沉积介电质材料。
在一个实施方式中，在沉积腔室200中执行的可流动式CVD工艺可将介电质材料沉积为基于聚硅氮烷(polysilazane)的含硅膜(PSZ类膜)，该膜可为可回流的且可填充在该基于聚硅氮烷的含硅膜所沉积处的基板中界定的沟道、特征结构、通孔或其他孔内。
除了介电质材料前驱物及处理前驱物之外，可为了不同目的在不同时间引入其他气体。在沉积期间可引入处理气体以从腔室壁、基板、沉积的膜和/或膜移除不想要的物质，例如氢、碳及氟。处理前驱物和/或处理气体可包括来自包括下列的群组的气体中的至少一者：H2、H2/N2混合物、NH3、NH4OH、O3、O2、H2O2、N2、N2H4蒸气、NO、N2O、NO2、水蒸气或上述的组合。处理气体可在等离子体中被激发，且随后用以从沉积的膜减少或移除残留有机物含量。在其他披露的实施方式中，可在没有等离子体的情况下使用处理气体。当处理气体包含水蒸气时，可使用质量流量计(MFM)及喷射阀或由市售水蒸气产生器来实现输送。可将处理气体经由RPS单元或是走RPS单元的旁路而引入第一处理区域，且该处理气体可进一步在第一等离子体区域中被激发。
硅氮化物材料包含氮化硅SixNy、含氢的硅氮化物SixNyHz、硅氧氮化物(包含含氢的硅氧氮化物SixNyHzOzz)及含卤素的硅氮化物(包含氯化硅氮化物SixNyHzClzz)。随后可将沉积的介电质材料转换成氧化硅类材料。
图3描绘可实践本文所述的方法的半导体处理系统300的平面图。可经调适以获益于本发明的一种处理腔室为可购自加利福尼亚州圣克拉拉的应用材料公司的300mm或450mm ProducerTM处理系统。处理系统300一般地包含前平台302、传送腔室311及一系列串联处理腔室306，于前平台302处支撑包含在数个前开式标准舱(FOUP)314中的数个基板盒318，且将基板装载到装载锁定腔室309中与从装载锁定腔室309卸载基板，移送腔室311容纳基板处理器313，该系列串联处理腔室306安装在移送腔室311上。
各串联处理腔室306皆包含用以处理基板的两个处理区域。该两个处理区域共享共用的气体供应、共用的压力控制及共用的工艺气体排气/泵送系统。系统的模块化设计促使从任何一种构造快速转换到任何其他构造。腔室的构造及组合可为了执行特定工艺步骤的目的而改变。串联处理腔室306中的任一者可包含根据如以下所述的本发明的方面的盖，这些方面包含参照图1和/或图2中描绘的处理腔室100、200的上述一或多个腔室构造。应注意到，处理系统300可经构造以执行所需的沉积工艺、蚀刻工艺、固化工艺或加热/退火工艺。在一个实施方式中，示出为图1及图2中设计的单一腔室的处理腔室100、200可并入半导体处理系统300。
在一个实现方式中，处理系统300可适于使串联处理腔室中的一或多者具有已知用以容纳各种其他已知工艺的支撑腔室硬件，这些工艺例如化学气相沉积(CVD)、物理气相沉积(PVD)、蚀刻、固化或加热/退火及类似者。举例而言，处理系统300可被构造为以图1中的处理腔室100中的一者作为用于沉积(例如介电质膜)的等离子体沉积腔室，或以图2中描绘的处理腔室200中的一者作为用于蚀刻形成在基板上的材料层的等离子体蚀刻腔室。该构造可使研究及开发制造利用最大化，且若期望，消除所蚀刻的膜对于大气的暴露。
控制器340耦接至半导体处理系统300的各种部件以促进本发明的工艺的控制，控制器340包含中央处理单元(CPU)344、存储器342及支援电路346。存储器342可为在半导体处理系统300或CPU 344的本地或远程的任何电脑可读取媒体，例如随机存取存储器(RAM)、唯读存储器(ROM)、软盘、硬盘或任何其他形式的数字储存器。支援电路346耦接至CPU 344，用于以常规的方式支援CPU。这些电路包含缓存(cache)、电源、时脉电路、输入/输出电路系统及子系统，以及类似者。当由CPU 344执行储存在存储器342中的软件例行程序或一系列的程序指令时，执行串联处理腔室306。
图4为采用复合材料制造用于环绕式水平栅极(hGAA)半导体装置结构的纳米线结构(例如，通道结构)中的纳米线间隔物的方法400的一个实例的流程图。图5A-图5F为对应至方法400的各阶段的复合基板的一部分的截面图。可采用方法400以在用于基板上的环绕式水平栅极(hGAA)半导体装置的纳米线结构中形成纳米线间隔物。或者，方法400可有利地用以制造其他类型的结构。
通过提供基板，例如图1中描绘的基板502，于操作402处方法400开始，如图5A所示，该基板具有形成于该基板上的膜堆叠501。基板502可为下列的材料：例如，结晶硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、硅锗、锗、掺杂或未掺杂的多晶硅、掺杂或未掺杂的硅晶片及图案化或未图案化的晶片绝缘体上覆硅(SOI)、碳掺杂的硅氧化物、氮化硅、掺杂的硅、锗、砷化镓、玻璃或蓝宝石。基板502可具有各种尺寸，例如200mm、300mm、450mm或其他直径，以及为矩形或正方形面板。除非另有说明，本文所述的实例是在具有200mm直径、300mm直径或450mm直径基板的基板上进行。
膜堆叠501包含设置在任选的材料层504上的多材料层512。在其中不存在任选的材料层504的实施方式中，膜堆叠501可根据需要直接形成在基板502上。在一个实例中，任选的材料层504为绝缘材料。绝缘材料的适合的实例可包含氧化硅材料、氮化硅材料、氮氧化硅材料或任何适合的绝缘材料。或者，任选的材料层504根据需要可为包含导电材料或非导电材料的任何适合的材料。多材料层512包含至少一对层，各对包括第一层512a及第二层512b。尽管图5A中描绘的实例示出四对，各对包含第一层512a及第二层512b(交替的对，各对包括第一层512a及第二层512b)且在顶部上具有额外的第一层512a，应注意到，可基于不同的工艺需要改变成对的数目，且根据需要具有额外的或无额外的第一层512a或第二层512b。在一个实现方式中，各单一第一层512a的厚度可介于约
Figure GDA0001693169280000111
与约
Figure GDA0001693169280000112
之间，例如约
Figure GDA0001693169280000113
且各单一第二层512b的厚度可介于约
Figure GDA0001693169280000114
与约
Figure GDA0001693169280000115
之间，例如约
Figure GDA0001693169280000116
多材料层512可具有介于约
Figure GDA0001693169280000117
与约
Figure GDA0001693169280000118
之间的总厚度，例如介于约
Figure GDA0001693169280000119
与约
Figure GDA00016931692800001110
之间。
第一层512a可为结晶硅层，例如由外延沉积工艺所形成的单结晶(singlecrystalline)、多晶(polycrystalline)或单晶(monocrystalline)硅层。或者，第一层512a可为掺杂的硅层，包含p型掺杂的硅层或n型掺杂的层。适合的p型掺杂剂包含B掺杂剂、Al掺杂剂、Ga掺杂剂、In掺杂剂或类似物。适合的n型掺杂剂包含N掺杂剂、P掺杂剂、As掺杂剂、Sb掺杂剂或类似物。在又另一个实例中，第一层512a可为III-V族材料，例如GaAs层。
第二层512b可为含Ge层，例如SiGe层、Ge层或其他适合的层。或者，第二层512b可为掺杂的硅层，包含p型掺杂的硅层或n型掺杂的层。在又另一个实例中，第二层512b可为III-V族材料，例如GaAs层。在又另一个实例中，第一层512a可为硅层，且第二层512b为金属材料且于该金属材料的外表面上具有高介电常数材料涂层。高介电常数材料的适合的实例包含二氧化铪(HfO2)、二氧化锆(ZrO2)、硅酸铪氧化物(HfSiO4)、氧化铝铪(HfAlO)、硅酸锆氧化物(ZrSiO4)、二氧化钽(TaO2)、氧化铝、铝掺杂的二氧化铪、铋锶钛(BST)或铂锆钛(PZT)，以及其他高介电常数材料。在一个特定的实现方式中，涂层为二氧化铪(HfO2)层。
在图5A中描绘的特定实例中，第一层512a为结晶硅层，例如单结晶(singlecrystalline)、多晶(polycrystalline)或单晶(monocrystalline)硅层。第二层512b为SiGe层。
在一些实例中，硬掩模层(图5A中未示出)和/或图案化的光刻胶层可设置于多材料层512上，用以图案化多材料层512。在图5A中所示的实例中，多材料层512已经在先前的图案化工艺中被图案化，其随后可在多材料层512中形成源极锚(anchor)/漏极锚。
在其中基板502为结晶硅层且任选的材料层504为氧化硅层的实施方式中，第一层512a可为本质外延硅层且第二层512b为SiGe层。在另一个实现方式中，第一层512a可为掺杂的含硅层且第二层512b可为本质外延硅层。掺杂的含硅层可为p型掺杂剂或n型掺杂剂，或根据需要为SiGe层。在又一另外的实现方式其中基板502为Ge或GaAs基板，第一层512a可为GeSi层且第二层512b可为本质外延Ge层或反之亦然。在又另一个实现方式其中基板502为具有主要于<100>的结晶面(crystalline plane)的GaAs层，第一层512a可为本质Ge层，且第二层512b为GaAs层，或反之亦然。应注意到，在多材料层512中基板材料以及第一层512a及第二层512b的选择可为采用以上所列材料的不同的组合。
在操作404处，如图5B中所示，执行横向蚀刻工艺以从膜堆叠501自第二层512b的侧壁520横向地移除第二层512b的一部分。执行横向蚀刻工艺以从基板502选择性地移除(部分或整个)一种类型的材料。举例而言，如图5B中描绘可部分地移除第二层512b，从而于第二层512b的各侧壁520处形成凹部516，从而形成第二层512b的暴露的侧壁522。或者，在选择性蚀刻工艺期间，根据需要可从第一层512a的侧壁518部分地移除第一层512a(未示出)，而非图5B中描绘的第二层512b。
基于不同工艺需求，选择不同蚀刻前驱物以选择性地且特定地从基板502蚀刻第一层512a或第二层512b任一者以形成凹部516。由于基板502上的第一层512a及第二层512b具有实质上相同的尺寸且具有暴露用于蚀刻的侧壁518、520(第5A图图示)，所选择的蚀刻前驱物在第一层512a与第二层512b之间具有高选择性，因此能够仅将第一层512a或第二层512b任一者为目标且横向蚀刻(图5B中示出的实例)，而不攻击或损坏另一(亦即，非目标)层。在从基板502移除目标材料的期望的宽度之后，形成用于制造纳米线间隔物的凹部(此将在以下详细描述)，随后可终止操作404处的横向蚀刻工艺。
在图5B中描绘的实例中，蚀刻前驱物经特定选择以蚀刻第二层512b而不攻击或损坏第一层512a。在图5B中描绘的实例中，蚀刻前驱物经选择以特定蚀刻第二层512b而不攻击或损坏第一层512a。在一个实例中，其中第一层512a为本质外延硅层且第二层512b为形成在基板502上的SiGe层，选定以蚀刻第二层512b的蚀刻前驱物包含至少供应至等离子体处理腔室(例如图1中描绘的处理腔室100)的含碳氟气体。含碳氟气体的适合的实例可包含CF4、C4F6、C4F8、C2F2、CF4、C2F6、C5F8及类似物。亦可供应反应气体(例如O2或N2)与来自远程等离子体源的含碳氟气体以促进蚀刻工艺。此外，可将含卤素气体供应至处理腔室100中以由RF源功率或偏压RF功率或两者来产生等离子体，以进一步协助蚀刻工艺。可供应至处理腔室中的适合的含卤素气体包含HCl、Cl2、CCl4、CHCl3、CH2Cl2、CH3Cl或类似物。在一个实例中，可从远程等离子体源供应CF4及O2气体混合物，同时可将Cl2气体供应至处理腔室中以由RF源功率或偏压RF功率任一者或两者使Cl2气体在处理腔室100中界定的腔室容积101中被解离。CF4及O2可具有介于约100:1与约1:100之间的流量比(flow rate ratio)。
在横向蚀刻工艺期间，亦可在供应蚀刻气体混合物以执行蚀刻工艺的同时控制数个工艺参数。可将处理腔室的压力控制于介于约0.5毫托与约3000毫托之间，例如介于约2毫托与约500毫托之间。将基板温度维持于介于约15摄氏度至约300摄氏度之间，例如大于50摄氏度，举例而言介于约60摄氏度与约90摄氏度之间。可于横向蚀刻气体混合物处以介于约50瓦(Watt)与约3000瓦之间及介于约400kHz与约13.56MHz之间的频率下供应RF源功率。亦可根据需要供应RF偏压功率。可于介于约0瓦与约1500瓦之间下提供RF偏压功率。
尽管可将工艺参数控制在类似的范围内，但是对于不同的膜层蚀刻要求，可改变在横向蚀刻混合物中经选定而供应的化学前驱物。举例而言，当第一层512a为本质外延硅层且被蚀刻的第二层512b为并非SiGe的材料时，例如掺杂的硅材料，选定以蚀刻第二层512b(例如，掺杂的硅材料)的蚀刻前驱物为供应至处理腔室中的含卤素气体，该含卤素气体包含Cl2、HCl或类似物。可将含卤素气体(例如Cl2气体)供应至处理腔室以由RF源功率或偏压RF功率任一者或两者使该含卤素气体在处理腔室100中被解离。
在任选的操作405处，如图5C中所示，可将衬垫层523形成在多材料层512的侧壁518、522上以及基板502及任选的材料层504的外表面517上。衬垫层523可为该衬垫层523上形成的材料提供具有良好的界面粘着性及平面性的界面保护，而具有良好的均匀性、一致性、粘着性及平面性。因此，在其中多材料层512的侧壁518、522为具有期望的直线度(straightness)的实质上平面的实施方式中，可去除操作405中的衬垫层523，且之后的操作可直接在多材料层512的侧壁518、522上执行，如随后在图5D1图及图5E1中所示。
尽管图5C中所示的结构仅包含单一层衬垫层523，但应注意到可将衬垫层523形成为包含多于一个的层，例如复合层、双层、三层或具有任何适合的层数的任何适合的结构。
在一个实例中，衬垫层523可选自可有助于促进多材料层512的侧壁518、522与随后在这些侧壁上形成的材料之间的粘着性、具有在界面处的良好粘着性的材料。此外，衬垫层523可具有足够的厚度以从多材料层512的侧壁518、522填充纳米级粗糙表面，以便提供实质上平坦的表面，该表面允许随后在该表面上形成具有期望程度的平面性、平坦性及阻挡能力的材料，以保护多材料层512在随后的蚀刻/图案化工艺期间免受攻击。在一个实例中，衬垫层523可具有介于约0.5nm与约5nm之间的厚度。
在一个实施方式中，衬垫层523为含硅介电质层，例如低介电常数材料、含氮化硅层、含碳化硅层、含氧化硅层，举例而言，SiN、SiON、SiC、SiCN、SiOC，或碳氮氧化硅(siliconoxycarbonitride)，或具有掺杂剂的硅材料及类似物。在一个实例中，衬垫层523为具有介于约
Figure GDA0001693169280000141
与约
Figure GDA0001693169280000142
之间的厚度(例如约
Figure GDA0001693169280000151
)的氮化硅层、碳化硅或氮氧化硅(SiON)。衬垫层523可由CVD工艺、ALD工艺或在PVD、CVD、ALD或其他适合的等离子体处理腔室中的任何适合的沉积技术形成。
在操作406处，在将任选的衬垫层523形成在多材料层512的侧壁518、522上之后，如图5D1及5D2中所示，可执行介电质填充沉积工艺以形成填充在多材料层512中的基板502上的介电质层524。在未执行任选的操作405且衬垫层523不存在于基板502上的实施方式中，如参照图5D1，介电质层524可形成在基板502上与多材料层512直接接触。
形成在基板502上的介电质层524可被填充在多材料层512中的任何开口区域中，开口区域包含在操作404处执行的横向蚀刻工艺期间界定的凹部516。由于多材料层512可预先被图案化以在多材料层512中形成开口(在图5A-图5F中描绘的实施方式中未示出)，所实施的介电质填充沉积工艺可提供介电质层524以填充在多材料层512中的开口区域中，此举随后可用以形成纳米线间隔物结构。
在一个实例中，介电质填充沉积工艺可为可流动式CVD工艺、循环式(cyclical)层沉积(CLD)、原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、旋转涂布工艺或任何适合的沉积工艺，以在多材料层512的结构中填充介电质层524，该结构包含界定于该多材料层512中的凹部516。介电质层524可被填充在基板502上的多材料层512中而具有足够的厚度，以填充在凹部516中以及多材料层512中的开口区域中，该厚度包含多材料层512的深度525(举例而言，总厚度)。
在一个实例中，采用可流动式CVD工艺以在可流动式CVD处理腔室(例如图2中描绘的处理腔室)中执行介电质填充沉积工艺。在沉积腔室200中执行的介电质填充沉积工艺为可流动式CVD工艺，该工艺将介电质层524形成为基于聚硅氮烷的含硅膜(PSZ类膜)，该膜可为可回流的且可填充在该基于聚硅氮烷的含硅膜所沉积处的基板中界定的构造、特征结构、通孔、凹部或其他孔内。
由于介电质层524稍后将用来形成纳米线间隔物结构，所形成的介电质层524的材料经选择为可降低hGAA纳米线结构中的栅极与源极/漏极结构之间的寄生电容的含硅材料，例如低介电常数材料，含硅材料，例如氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅(silicon carbide nitride)、掺杂的硅层，或者其他适合的材料，例如可购自应用材料的Black
Figure GDA0001693169280000161
材料。
在一个实施方式中，介电质层524为形成在凹部516中的具有足够宽度526的低介电常数材料(例如，介电常数小于4)或含有氧化硅/氮化硅/碳化硅的材料。
在操作408处，执行主蚀刻工艺以蚀刻形成在基板502上的冗余介电质层254，如图5E1及图5E2中所示，主要将介电质层524留在界定在多材料层512中的凹部516中，该介电质层524可用于在完成装置结构之后形成作为纳米线间隔物，特别是对于hGAA装置结构。可连续地执行主蚀刻工艺以蚀刻穿过从多材料层512过度填充的介电质层524(例如，从多材料层512的第一层512a从侧壁518)，以便留下介电质层524主要填充在凹部516中，从而从多材料层512的第一层512a形成与侧壁518对准的凹部外侧壁530。因此，如图5E1中所示，形成在凹部516中的介电质层524具有与多材料层512的第二层512b的侧壁522接触的凹部内侧壁532，同时使凹部外侧壁530界定垂直平面，该垂直平面与从多材料层512的第一层512a由侧壁518所界定的平面对准。在其中衬垫层523存在(由任选的操作405形成)于基板502上且在多材料层512的第一层512a及第二层512b的侧壁518、522上内衬(lining)的实例中，如图5E2中所示，可连续执行主蚀刻工艺，直到衬垫层523被暴露且介电质层524主要形成在多材料层512中界定的凹部516中。在此实例中，可在操作412处执行额外的衬垫残留物移除工艺以选择性地从基板502移除衬垫层523(例如，主要保留在多材料层512的第一层512a的侧壁518上)，如在图5F中进一步所示。相反地，当衬垫层523不存在基板502上时，在凹部516中形成纳米线间隔物结构(例如，介电质层524)之后，随后在操作410中工艺被视为完成。
在操作408处的主蚀刻工艺期间，可将包含至少含卤素气体的主蚀刻气体混合物供应至蚀刻处理腔室中，例如图1的等离子体处理腔室100。含卤素气体的适合的实例包含CHF3、CH2F2、CF4、C2F、C4F6、C3F8、HCl、C4F8、Cl2、CCl4、CHCl3、CHF3、C2F6、CH2Cl2、CH3Cl、SF6、NF3、HBr、Br2及类似物。在供应主蚀刻气体混合物的同时，亦可将惰性气体供应至蚀刻气体混合物中，以根据需要协助轮廓控制。在气体混合物中供应的惰性气体的实例包含Ar、He、Ne、Kr、Xe或类似物。
在将主蚀刻气体混合物供应至处理腔室混合物之后，供应RF源功率以从处理腔室混合物中的蚀刻气体混合物形成等离子体。可于介于约100瓦与约3000瓦之间且介于约400kHz与约13.56MHz之间的频率下于蚀刻气体混合物处供应RF源功率。亦可根据需要供应RF偏压功率。可于介于约0瓦与约1500瓦之间供应RF偏压功率。在一个实现方式中，RF源功率可于介于约500Hz与约10MHz之间的RF频率下以约10％至约95％之间的工作周期来脉冲。
亦可在供应蚀刻气体混合物以实施蚀刻工艺的同时控制数个工艺参数。可将处理腔室的压力控制于介于约0.5毫托与约500毫托之间，例如介于约2毫托与约100毫托之间。可将基板温度维持于介于约15摄氏度至约300摄氏度之间，例如大于50摄氏度，举例而言介于约60摄氏度与约90摄氏度之间可执行介于约30秒与约180秒之间的蚀刻工艺。
如上所论述的，在操作408处的主蚀刻工艺之后，如操作410所示，当衬垫层523不存在于基板上时，可视为完成该工艺。反之，当衬垫层523存在于基板上时，如图5F中所示，该工艺可前进至操作412以移除暴露在基板502上的残留衬垫层523，该残留衬垫层523在多材料层512的第一层512a的侧壁518上做衬里。衬垫残留物移除工艺可为包含干式清洁或湿式清洁工艺的任何适合的清洁工艺，以从基板502移除暴露的衬垫层523(例如，形成在第一层512a的侧壁518上的衬垫523)。应注意到，在操作412处的衬垫残留物移除工艺之后，由形成在凹部516中的介电质层524嵌入及覆盖的衬垫层523保留在基板502上。该衬垫残留物移除工艺对于衬垫层523对介电质层524以及对多材料层512中的硅材料(例如本质外延硅层或SiGe材料)可具有高选择性(举例而言，对于氮化硅层对氧化硅层和/或亦对本质硅层或掺杂硅材料的高选择性)，以便成功地移除冗余衬垫层523及介电质层524，而不会不利地损坏包含第一层512a及第二层512b的多材料层512。
在一个实例中，可通过供应包含至少氢气(H2)及NF3气体的衬垫残留物移除气体混合物来实施衬垫残留物移除工艺。在衬垫残留物移除气体混合物中供应的氢气及NF3气体可具有介于约0.5:1与约15:1之间的比例(H2气体:NF3气体)，例如介于约2:1与约9:1之间。在此种气体比例控制下，衬垫残留物移除工艺可具有介于约0.7与约2.5之间的氧化硅对氮化硅选择性(SiO2：SiN)。可将工艺压力控制于介于约0.1托与约10托之间，例如约1托与约5托之间。在一些实例中，在衬垫残留物移除气体混合物中亦可供应惰性气体，例如He气体或Ar气体。在一个实例中，可于介于约400sccm与约1200sccm之间供应惰性气体，例如He气体。可采用介于15瓦与约45瓦之间的远程等离子体功率以实行衬垫残留物移除工艺。
据信，但不受理论束缚，H2气体对NF3气体(H2气体：NF3气体)的比例越高，获得氧化硅层对氮化硅层的选择性更高。因此，通过调整H2气体对NF3气体之间的比例，可根据需要获得氧化硅层与氮化硅层之间的期望的选择性。
图6为以复合材料制造用于环绕式水平栅极(hGAA)半导体装置结构的纳米线结构(例如，通道结构)中的纳米线间隔物的方法600的另一个实例的流程图。图7A-图7D2为对应至方法600的各阶段的复合基板的一部分的截面图。类似地，可采用方法600以在基板上形成用于环绕式水平栅极(hGAA)半导体装置的纳米线结构中的纳米线间隔物。或者，方法600可有利地用以制造其他类型的结构。应注意到，图7A图-图7D2中描绘的在此所采用的得到的结构可与图5A-图5F中描绘的得到的结构类似。
通过提供基板，例如图1及图5A中描绘的基板502，于操作602处方法600开始，如图7A中所示，该基板502具有形成于该基板502上的膜堆叠501。在此所述的操作602及604类似于图4中描绘的操作402及404。在操作604处的横向蚀刻工艺之后，如图7B中描绘，在多材料层512中界定凹部516且具有凹部内侧壁532。随后，类似于操作406，可于操作606处执行衬垫填充工艺，以在多材料层512中界定的凹部516中填充衬垫层702。由于在操作606中衬垫层702需要被填充在凹部516内，因此经选择以执行衬垫填充工艺的处理可采用可被杠杆化(leveraged)或回流到凹部516中用于沉积的某些液体型前驱物。举例而言，可采用基于液体的沉积工艺，例如可流动式CVD工艺或旋涂式沉积工艺。其他适合的沉积工艺包含循环式层沉积(CLD)、原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或任何适合的沉积工艺，以在多材料层512的结构中填充衬垫层702，该结构包含界定于多材料层512中的凹部516。类似地，如图7C中所示，衬垫层702可被填充在基板502上的多材料层512中且具有足够的厚度以填充凹部516以及多材料层512中的开口区域，该厚度包含多材料层512的深度525(例如，如图5D1及图5D2中所示的总厚度)。
在一个实例中，采用可流动式CVD工艺以在例如图2中描绘的处理腔室的可流动式CVD处理腔室中执行衬垫填充沉积工艺。在沉积腔室200中执行的衬垫填充沉积工艺为可流动式CVD工艺，该工艺形成衬垫层702作为基于聚硅氮烷的含硅膜(PSZ类膜)，该膜可为可回流的且可填充在该基于聚硅氮烷的含硅膜所沉积处的基板中界定的沟道、特征结构、通孔、凹部或其他孔内。
由于稍后将采用衬垫层702来形成纳米线间隔物结构，所形成的衬垫层702的材料经选择为可降低hGAA纳米线结构中的栅极与源极/漏极结构之间的寄生电容的含硅材料，例如低介电常数材料，含硅材料，例如氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅或其他适合的材料，例如可自应用材料获得的Black
Figure GDA0001693169280000191
材料。
在一个实施方式中，衬垫层702为形成在凹部516中具有足够宽度708的低介电常数材料(例如，介电常数小于4)或含有氧化硅/氮化硅/碳化硅的材料。
在操作608及操作610处，在衬垫层702填充在凹部中之后，可执行蚀刻工艺(在操作610处的等向性蚀刻工艺或在操作608处的非等向性蚀刻工艺)以蚀刻冗余衬垫层702(例如，形成在凹部516上方的衬垫层702)，如图7D1及图7D2所示，从而主要将衬垫层702留在多材料层512中界定的凹部516中，该衬垫层702可用以在装置结构完成之后形成作为纳米线间隔物，特别是用于hGAA器件结构。
可连续地执行在操作610及680的蚀刻工艺(等向性蚀刻工艺或非等向性蚀刻工艺任一者)，以蚀刻穿过从多材料层512过度填充的衬垫层702(例如，从多材料层512的第一层512a从侧壁518)，以便留下衬垫层702主要填充在凹部516中，从而形成凹部外侧壁704、706(在图7D1及图7D2中分别在操作610处的等向性蚀刻或在操作608处的非等向性蚀刻之后)，这些凹部外侧壁704、706与从多材料层512的第一层512a的侧壁518实质上对准。由于利用没有任何特定方向性的蚀刻剂来实施在操作610处的等向性蚀刻工艺，蚀刻剂倾向于到处攻击衬垫层702，因此，如图7D1所示，产生相对圆形、弯曲或非直线的凹部外侧壁704。反之，由于利用具特定方向性的蚀刻剂来实施在操作608处的非等向性蚀刻工艺，例如在蚀刻期间垂直地朝向基板表面，蚀刻剂倾向于以特定垂直方向攻击衬垫层702，因此，如图7D2所示，产生相对直、平坦及平滑的凹部外侧壁706。应注意到，可基于不同的工艺及器件结构需求来采用操作608及610处的蚀刻工艺两者。
应注意到，于操作608处的非等向性蚀刻工艺可类似于上述的于操作408处的主蚀刻工艺。对于操作610处的等向性蚀刻工艺，在等向性蚀刻工艺期间可消除RF偏压功率，以便使蚀刻剂遍及基板表面随机地、到处地或均质地(isotropically)分布。
图8为以复合材料制造用于环绕式水平栅极(hGAA)半导体装置结构的纳米线结构(例如，通道结构)中的纳米线间隔物的方法800的另一个实例的流程图。图9A-图9C为对应至方法800的各阶段的复合基板的一部分的截面图。类似地，可采用方法800以在基板上形成用于环绕式水平栅极(hGAA)半导体装置的纳米线结构中的纳米线间隔物。或者，方法800可有利地用以制造其他类型的结构。应注意到，图9A-图9C中描绘的在此所采用的得到的结构可与图5A-图5F或图7A图7D2中描绘的得到的结构类似。
在操作412处执行衬垫移除工艺而具有图5F中所示的得到的结构之后，通过继续操作412处的工艺，于操作802处方法800开始。因此，为了便于解释图8中描绘的方法800，图9A描绘的结构为图5F的结构的复制品。如先前所论述，图9A的结构(与图5F的结构相同)包含填充在多材料层512中界定的凹部516中的介电质层524，从而界定与多材料层512的第一层512a的侧壁518实质上对准的凹部外侧壁530。
在操作804处，执行介电质填充移除处理以从凹部516移除介电质层524，如图9B中所示，从而留下在多材料层512中界定的凹部516中暴露出的衬垫层523。由于介电质层524经构造以在此特定实例中被移除，因此，用于方法800的此介电质层524的品质要求可能不如上述方法400所要求的介电质层524一般高。举例而言，被构造为在用于方法800的图9A-图9C中描绘的实例中所采用的介电质层524可为仿真(dummy)材料(例如，低品质介电质层)，例如有机聚合物层、非晶形碳层、用低成本工艺(例如旋涂工艺或任何适合的低温工艺)所制造的氧化硅层。在用于方法800的图9A-图9C中描绘的一个特定实例中，介电质层524为非晶形碳层。
在一个实例中，介电质填充移除工艺可为可容易地从基板移除介电质层524的蚀刻工艺、灰化工艺或剥离工艺。在其中介电质层524为图9A中描绘的非晶形碳层的实例中，于操作804处执行的灰化工艺或剥离工艺可采用含氧气体。或者，任何适合的蚀刻工艺，包含干式或湿式蚀刻工艺(例如反应性离子蚀刻工艺)亦可用以从基板502选择性地移除介电质层524而如所需的不损坏衬垫层523或基板502的其他部分。
在操作806处，在移除介电质层524之后，如图9C中所示，执行外延沉积工艺以从多材料层512的第一层512a选择性地生长外延硅层902。由于在此实例中第一层512a经选择为从本质硅材料制造，因此于操作806处执行的外延沉积工艺可从第一层512a的侧壁518生长(例如，硅相容材料)，而非在凹部516中暴露的衬垫层523(例如，硅介电质层或类似者而非本质硅材料)。从第一层512a的侧壁518所生长的外延硅层902仅包含尖端部分906，尖端部分906稍微突出朝向在多材料层512中界定的凹部516，从而在凹部516中形成占据除了由尖端部分906所占据的区域以外的凹部516中的大部分空间的气隙904。在凹部516中形成的气隙904可稍后用以在基板上形成用于环绕式水平栅极(hGAA)半导体装置的纳米线结构的纳米线间隔物(例如，气隙间隔物)。
图10为以复合材料制造用于环绕式水平栅极(hGAA)半导体装置结构的纳米线结构(例如，通道结构)中的纳米线间隔物的方法1000的另一个实例的流程图。图11A-图11D为对应至方法1000的各阶段的复合基板的一部分的截面图。类似地，可采用方法1000以在基板上形成用于环绕式水平栅极(hGAA)半导体装置的纳米线结构中的纳米线间隔物。或者，方法1000可有利地用以制造其他类型的结构。应注意到，图11A-图11D中描绘的在此所采用的得到的结构可与图5A-图5F或图7A-图7D2或图9A-图图9C中描绘的得到的结构类似。
在执行操作405处的衬垫层沉积工艺而具有图5C中所示得到的结构之后，通过继续操作405处的工艺，于操作1002处方法1000开始。因此，为了便于解释图10中描绘的方法1000，图11A中描绘的结构为图5C的结构的复制品。如先前所论述，图11A的结构(与图5C的结构相同)包含覆盖多材料层512的表面及基板502的衬垫层523。衬垫层523可为衬垫层523上形成的材料提供具有良好的界面粘着性及平面性的界面保护，而具有良好的均匀性、一致性、粘着性及平面性。
在操作1004处，执行氧化处理工艺以主要处理第一层512a的侧壁518上的衬垫层523，如图11B中所示，从而形成主要位于第一层512a的侧壁518上的衬垫修饰区域1102。由于衬垫层被第一层512a与多材料层512实质上屏蔽，因此位于凹部516的内表面内和/或第二层512b的侧壁522上的衬垫层523保持未经修饰/未改变。通过选择性氧化处理，仅处理衬垫层523的一部分而转换为衬垫修饰区域1102，衬垫修饰区域1102可稍后由选择性蚀刻工艺容易地从基板502被移除。
在一个实例中，通过选择性处理主要位于第一层512a的侧壁518上的来实施氧化处理工艺。氧化处理工艺可为任何具有氧物质的适合的等离子体工艺。根据需要，氧物质的适合的实例可来自由含氧气体(例如O2、H2O、H2O2及O3)所形成的等离子体。
在一个实施方式中，氧化处理工艺可在含等离子体环境(例如去耦合等离子体氧化或快速热氧化)、热环境(例如炉)或热等离子体环境(例如APCVD、SACVD、LPCVD或任何适合的CVD工艺)中执行。可通过在处理环境中使用含氧气体混合物来执行氧化处理工艺，以主要使在第一层512a的侧壁518上的衬垫层523反应。在一个实现方式中，含氧气体混合物包含具有惰性气体或不具有惰性气体的含氧气体中的至少一者。含氧气体的适合的实例包含O2、O3、H2O、NO2、N2O、蒸气、湿气及类似物。与气体混合物一起供应的惰性气体的适合的实例包含Ar、He、Kr及类似物中的至少一种。在示例性的实施方式中，在含氧气体混合物中供应的含氧气体为O2气体。
在氧化处理工艺期间，可调节数个工艺参数以控制氧化工艺。在一个示例性的实现方式中，将工艺压力调节在介于约0.1托与约大气压(例如，760托)之间。在一个实例中，在操作304处执行的氧化工艺经构造为具有相对高的沉积压力，例如大于100托的压力，例如在介于约300托与大气压之间。可用以于操作1004处执行选择性氧化处理工艺的适合的技术可包含去耦等离子体氧化物工艺(decoupled plasma oxide process；DPO)、等离子体增强化学气相沉积工艺(PECVD)、低压化学气相沉积工艺(LPCVD)、低于大气压的化学气相沉积工艺(sub-atmospheric chemical vapor deposition process；SACVD)、大气化学气相沉积工艺(APCVD)、热炉工艺、氧退火工艺、等离子体浸没工艺或根据需要的任何适合的工艺。在一个实现方式中，可在紫外(UV)光照射下执行氧化工艺。
在操作1006处，执行选择性衬垫移除工艺以选择性地从基板502移除衬垫修饰区域1102，如图11C中所示，仅留下衬垫层523的一部分保留在多材料层512的凹部516中。随着衬垫修饰区域1102从基板502被移除，第一层512a的侧壁518被暴露。选择性衬垫移除工艺根据需要可为包含湿式蚀刻或干式蚀刻的任何适合的蚀刻工艺，该蚀刻可提供高选择性以主要移除衬垫修饰区域1102而不攻击保留在基板502上的衬垫层523。
在操作1008处，与操作806类似，如图11D中所示，执行外延沉积工艺以从多材料层512的第一层512a选择性地生长外延硅层1104。由于在此实例中的第一层512a经选择为从本质硅材料制造并且在操作1006处的选择性衬垫移除工艺之后被暴露，因此在操作1008处实行的外延沉积工艺可从第一层512a的侧壁518生长(例如，硅相容材料)，而非在凹部516中的剩余衬垫层523(例如，硅介电质层或类似者而非本质硅材料)。从第一层512a的侧壁518生长的外延硅层1104仅包含尖端部分1106，尖端部分1106稍微突出朝向在多材料层512中界定的凹部516，因此在凹部516中形成占据除了由尖端部分1106所占据的区域以外的凹部516中的大部分空间的气隙1108。在凹部516中形成的气隙1108可稍后用以在基板上形成用于环绕式水平栅极(hGAA)半导体装置的纳米线结构的纳米线间隔物(例如，气隙间隔物)。
在又另一个实例中，在操作1002处图11A中衬垫523形成于基板上之后(或从操作405处图5C)，当期望在凹部516中形成气隙时，如图11C所示，可跳过该工艺并且跳至操作1006以选择性地移除主要在第一层512a的侧壁518上形成的衬垫层523。通过如此，可消除在操作802处的仿真介电质层形成工艺或在操作1004处的氧化处理工艺，以节省制造成本。随后，如图11D中所示，执行类似于操作1008及806的外延沉积工艺，以从多材料层512的第一层512a选择性地生长外延硅层1104。
图12描绘多材料层512的示意图，该多层材料层512具有成对的第一层512a及第二层512b，且具有在环绕式水平栅极(hGAA)结构1200中采用的在第一层512a及第二层512b中形成的纳米线间隔物1202。环绕式水平栅极(hGAA)结构1200采用多材料层512作为源极锚/漏极锚1206(针对源极锚及漏极锚亦分别示出为1206a、1206b)与栅极结构1204之间的纳米线(例如，通道)。如图12中的多材料层512的截面图所示，形成在第二层512b的底部(例如，或端部)的纳米线间隔物1202(例如图5E1、图7D1及图7D2中描绘的介电质层524、702，或图9C及图11D中描绘的气隙904、1108)可协助管理在其中第二层512b与栅极结构1204和/或源极锚/漏极锚1206a、1206b接触的界面，以便减小寄生电容并且维持最小的器件泄漏。
因此，提供用于形成用于环绕式水平栅极(hGAA)结构的具有减小的寄生电容及最小器件泄漏的纳米线结构的方法。该方法采用介电质层或气隙以形成作为纳米线结构中的纳米线间隔物而于界面处具有减小的寄生电容及最小装置泄漏，所述纳米线间隔物可稍后用以形成环绕式水平栅极(hGAA)结构。因此，可获得具有期望的类型的材料及器件电性性能的环绕式水平栅极(hGAA)结构，特别是对于环绕式水平栅极场效应晶体管(hGAA FET)中的应用。
尽管前述是针对本发明的实施方式，但在不脱离本发明的基本范围的情况下，可设计本发明的其他及进一步的实施方式，且本发明的范围由以下的权利要求书来确定。

Claims (14)

1.一种在基板上形成用于纳米线结构的纳米线间隔物的方法，所述方法包括以下步骤：
在设置于基板上的纳米线结构上执行横向蚀刻工艺，所述基板上设置有多材料层，其中所述多材料层包含重复成对的第一层及第二层，所述第一层及所述第二层各自具有分别在所述多材料层中暴露的第一侧壁及第二侧壁，其中所述横向蚀刻工艺主要蚀刻所述第二层并蚀刻穿过所述第二侧壁而在所述第二层中形成由第三侧壁部分界定的凹部；
由第一沉积工艺形成衬垫层，其中所述衬垫层在所述第一层的所述第一侧壁和所述第二层的所述第三侧壁上形成，以便部分地界定所述凹部；
在所述多材料层中的所述第一层的所述第一侧壁上和所述凹部上方形成外延硅层以在环绕式水平栅极(hGAA)结构中形成纳米线气隙间隔物，所述纳米线气隙间隔物由所述外延硅层、所述第一层、和所述第二层的所述第三侧壁界定。
2.如权利要求1所述的方法，进一步包括以下步骤：
由第二沉积工艺以介电质材料填充所述凹部。
3.如权利要求2所述的方法，进一步包括以下步骤：
在形成所述外延硅层之前，移除形成在所述第一层的所述第一侧壁上的所述衬垫层和所述凹部中的所述介电质材料。
4.如权利要求2所述的方法，其中所述衬垫层包含多于一个层。
5.如权利要求2所述的方法，其中所述衬垫层为氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、碳氧化硅(silicon oxycarbide)、氮碳化硅(siliconcarbonitride)或碳氮氧化硅(silicon oxycarbonitride)或具有掺杂剂的硅材料。
6.如权利要求2所述的方法，其中所述衬垫层是由ALD工艺所制造。
7.如权利要求2所述的方法，其中所述衬垫层具有介于约0.5nm与约5nm之间的厚度。
8.如权利要求1所述的方法，其中所述多材料层的所述第一层为本质硅层且所述多材料层的所述第二层为SiGe层，同时所述基板为硅基板。
9.如权利要求2所述的方法，其中所述介电质材料选自由以下所组成的群组：氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅及掺杂的硅层。
10.如权利要求2所述的方法，其中以所述介电质材料填充所述凹部的步骤包括以下步骤：
从所述基板填充非晶形碳。
11.如权利要求3所述的方法，其中移除所述介电质材料的步骤进一步包括以下步骤：
由等向性蚀刻工艺或由各向异性蚀刻工艺蚀刻填充超过所述凹部的所述介电质材料。
12.如权利要求3所述的方法，进一步包括以下步骤：
在所述衬垫层上实施氧化物处理工艺，以形成主要形成在所述第一层的所述第一侧壁上的氧化修饰层。
13.如权利要求12所述的方法，进一步包括以下步骤：
将所述衬垫层维持在所述凹部内而不受所述氧化物处理工艺改变。
14.如权利要求13所述的方法，进一步包括以下步骤：
从所述第一层的所述第一侧壁选择性地移除所述氧化修饰层，同时维持所述衬垫层保留在所述凹部中。
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