KR101274960B1 - 붕소 질화물 및 붕소-질화물 유도 물질들 증착 방법 - Google Patents

붕소 질화물 및 붕소-질화물 유도 물질들 증착 방법 Download PDF

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Abstract

기판 구조들에 인접한 스페이서 물질들을 형성하기 위한 방법 및 장치가 제공된다. 일 실시예에서, 기판을 처리하기 위한 방법이 제공되고, 상기 방법은 기판 표면에 인접한 기판 구조를 가지는 기판을 증착 챔버에 배치하는 단계, 기판 구조 및 기판 표면 상에 스페이서 층을 증착하는 단계, 및 기판 구조 및 기판 표면의 일부를 노출시키기 위해 스페이서 층을 에칭하는 단계를 포함하고, 여기서 스페이서 층은 기판 구조에 인접하게 배치된다. 스페이서 층은 붕소 질화물 물질을 포함할 수 있다. 스페이서 층은 베이스 스페이서 층 및 라이너 층을 포함할 수 있고, 스페이서 층은 2단계 에칭 공정으로 에칭될 수 있다.

Description

붕소 질화물 및 붕소-질화물 유도 물질들 증착 방법{BORON NITRIDE AND BORON-NITRIDE DERIVED MATERIALS DEPOSITION METHOD}
본 발명의 실시예들은 일반적으로 반도체 기판들 상의 게이트 스택들에 대해 측벽 스페이서들을 생성하기 위한 방법에 관한 것이다.
극초대규모 집적(ULSI) 회로들은 전형적으로 반도체 기판 상에 형성되고 전자 소자 내에서 다양한 기능들을 수행하도록 협동하는 백만개 이상의 트랜지스터들을 포함한다. 이러한 트랜지스터들은 상보성 금속 산화막 반도체(CMOS) 전계 효과 트랜지스터들을 포함할 수 있다.
CMOS 트랜지스터는 반도체 기판에 규정되는 소스 영역과 드레인 영역 사이에 배치되는 게이트 구조를 포함한다. 게이트 구조(스택)는 일반적으로 게이트 유전체 물질 상에 형성된 게이트 전극을 포함한다. 게이트 전극은 드레인 영역과 소스 영역 사이에 형성되는 채널 영역에서, 게이트 유전체 아래에서, 전하 캐리어들의 흐름을 제어하여, 트랜지스터를 턴 온 또는 턴 오프 한다. 측벽을 형성하는 스페이서 층은 전형적으로 게이트 스택에 근접하게 배치된다. 측벽 스페이서들은 몇몇 기능들을 수행하는데, 이러한 기능에는 소스 및 드레인 접촉들 또는 상호접속들로부터 게이트 전극을 전기적으로 격리하는 것, 이후 처리 단계들 동안 물리적 열화(degradation)로부터 게이트 스택을 보호하는 것, 및 게이트 금속을 보호하기 위해 산소 및 수분 배리어를 제공하는 것이 포함된다.
종래의 게이트 스택은 약 5 미만의 유전 상수들(k<5)을 가지는 물질들로 형성되고 실리콘 질화물 스페이서에 의해 전형적으로 보호된다. 트랜지스터 크기들의 추가적인 감소는 10 초과의 유전상수들(k>10)을 가지는 게이트 층들을 필요로 할 가능성이 있다. 측벽 스페이서가 실리콘 질화물과 같은 비교적 하이 k(k>7) 물질로 제조되는 경우, 인접한 상호접속 라인들 사이의 과도한 신호 크로스토크가 완성된 게이트 전극을 포함하는 소자를 이용하는 동안 발생할 수 있다. 울트라-로우 k 물질들(k<3)이 스페이서 층으로 이용될 수 있지만, 이러한 물질들은 때때로 에칭 단계들과 같은 이후 처리 단계들을 견디기 위해 필수적인 구조상의 무결성(integrity) 및/또는 게이트 금속을 부식으로부터 보호하기 위해 요구되는 산소 및 수분 불투과성(imperviousness)이 부족하다.
부가적으로 실리콘 질화물 스페이서들을 준비하는데 이용되는 종래의 열 화학 기상 증착(CVD) 공정들은 600℃가 넘는 높은 증착 온도를 필요로 한다. 높은 온도들에서 증착된 질화물 스페이서들이 매우 양호한 컨포멀리티(conformality)(예를 들어 95% 이상)를 가지는 한편, 높은 증착 온도들은 결과적으로 게이트 소자에 대해 큰 열 사이클을 유발하고 0.09 마이크론 기술 및 그 이상을 위해 개선된 소자 제조와 호환가능하지 않다.
그러므로 낮은 온도 및 로우 k 게이트 스택들에 대한 로우 k 측벽 스페이서들에 대한 필요성이 존재하고, 여기서 측벽 스페이서는 구조상 안정성 및 밀폐도(hermeticity)의 요구되는 물리적 특성들을 가진다.
본 발명은 스페이서를 생성하기 위해 게이트 스택 상에 붕소 함유 물질들 및/또는 실리콘-함유 물질들 중 하나 이상의 층들을 증착함으로써 게이트 스택 상에 측벽 스페이서들을 형성하기 위한 방법을 제공한다.
일 실시예에서, 기판을 처리하기 위한 방법이 제공되고, 상기 방법은 기판 표면에 인접한 기판 구조를 가지는 기판을 증착 챔버에 배치하는 단계, 기판 구조 및 기판 표면 상에 스페이서 층을 증착하는 단계, 및 기판 구조 및 기판 표면의 일부를 노출시키기 위해 스페이서 층을 에칭하는 단계를 포함하고, 여기서 에칭된 스페이서 층의 일부는 기판 구조에 인접한 채 남아 있다.
또 다른 실시예에서, 게이트 전극에 대해 측벽 스페이서를 형성하기 위한 방법은, 기판 표면에 인접한 게이트 구조를 가지는 기판을 증착 챔버에 배치하는 단계, 붕소-함유 전구체 및 질소-함유 전구체를 포함하는 프로세싱 가스를 증착 챔버로 흐르게 하는 단계, 증착 챔버에서 플라즈마를 생성하는 단계, 기판 표면 및 게이트 구조 상에 붕소 질화물 물질 층을 증착하는 단계, 및 게이트 구조 및 기판 표면을 노출시키기 위해 붕소 질화물 물질 층을 에칭하는 단계를 포함하고, 여기서 붕소 질화물 물질 층의 일부는 기판 구조에 인접한 채 남아 있다.
또 다른 실시예에서, 반도체 마스크를 제조하기 위한 방법이 제공되고, 상기 방법은 인접하게 배치된 희생(sacrificial) 마스크를 가지는 반도체 스택을 제공하는 단계, 희생 마스크 및 반도체 스택 상에 컨포멀한 붕소 질화물 물질 층을 증착하는 단계, 희생 마스크의 측벽들에 인접한 스페이서 라인들을 가지는 스페이서 마스크를 제공하고 희생 마스크의 상부 표면을 노출시키기 위해서 붕소 질화물 물질 층을 에칭하는 단계, 및 희생 마스크를 제거하는 단계를 포함한다.
상기 언급한 본 발명의 특징들이 상세하게 이해될 수 있도록 하기 위한 방식으로, 위에서 간단히 요약된 본 발명에 대한 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있고, 이러한 실시예들 중 몇몇은 첨부된 도면들에서 도시된다. 그러나 본 발명은 다른 동일하게 효과적인 실시예들을 허용할 수 있기 때문에 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 예시하는 것이고 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점이 주목되어야 한다.
도 1은 본 발명의 일 실시예에 따라 형성된 게이트 구조를 가지는 트랜지스터를 도시하고;
도 2a 내지 도 2e는 본 발명의 일 실시예에 따라 스페이서들을 형성하기 위한 계층화 공정을 도시하고; 그리고
도 3a 내지 도 3h는 스페이서 마스크 제조 공정들의 예시적인 실시예들을 표현하는 단면도들을 도시한다.
본 발명은, 기판 구조들에 붕소-계(boron-based) 물질을 가함으로써 게이트 스택들 및 이중 패터닝 공정들에 대해 스페이서 물질들을 형성하는 것과 같이, 기판 피처들에 인접한 유전체 물질을 형성하는 것을 포함한다. 일 실시예에서, 스페이서 물질은 붕소 질화물 물질을 증착 및 에칭함으로서 형성되고, 이러한 물질은 선택적으로 수소, 탄소, 산소, 실리콘, 염소 및 이들의 조합물들을 포함할 수 있다. 또 다른 실시예에서, 스페이서 물질은 붕소-질화물 층을 증착하고, 붕소-질화물 층 상에 라이너 층을 증착하고, 라이너 층을 에칭하고, 붕소-질화물 층을 에칭함으로써 형성될 수 있다.
도 1은 본 발명의 일 실시예에 따라 형성된 게이트 구조를 가지는 트랜지스터를 도시한다. 도 1을 참조하면, 다수의 필드 격리 영역들(102)이 기판(100), 예를 들어 실리콘 웨이퍼에 형성된다. 필드 격리 영역들(102)의 다수는 하나의 도전형, 예를 들어 p-타입의 웰 영역(103)을 다른 도전형, 예를 들어 n-타입의 인접 웰들(미도시)로부터 격리시킨다. 그 다음, 게이트 유전체 층(104)이 기판(100) 및 격리 영역들(102) 상에 인접하게, 즉 그 위에 형성된다. 전형적으로 게이트 유전체 층(104)은 산화 실리콘(SiOn) 및/또는 실리콘 산질화물과 같은 물질 층을 증착 또는 성장시킴으로써 형성될 수 있고, 이러한 물질들은 약 5.0 미만의 유전 상수를 가진 층들을 형성한다. 게이트 유전체 기술의 최근 진보들은 보다 높은 유전 상수 물질들(K>10)이 게이트 유전체 층(104)을 형성하기 위해 바람직함을 나타낸다. 그러므로 이용되기에 적합한 물질들의 예들은 금속 산화물들(Al2O3, ZrO2, HfO2, TiO2, Y2O3 및 La2O3), 강유전체들(지르콘산염 티탄산 납(PZT) 및 스트론튬 티탄산 바륨(BST)), 비정질 금속 실리케이트들(HfSixOy and ZrSixOy), 비정질 실리케이트 산화물들(HfO2 및 ZrO2) 및 상유전체들(BaxSr1-xTiO3 and PbZrxTi1-xO3)을 포함하나 이에 제한되지 않는다. 이러한 물질들을 함유하는 하이 k 층들은 다양한 증착 공정들에 의해 형성될 수 있다.
또한, 전기적으로 도전성 게이트 전극 층(106)은 게이트 유전체 층(104) 위에 블랭킷(blanket) 증착된다. 일반적으로 게이트 전극 층(106)은 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘, 실리콘 카바이드, 또는 실리콘-게르마늄 화합물들과 같은 물질을 포함할 수 있지만 이에 제한되지 않는다. 그러나 예상되는 실시예들은 금속, 금속 합금, 금속 산화물, 단일 결정질 실리콘, 비정질 실리콘, 실리사이드, 또는 게이트 전극들을 형성하기 위한 당해 분야에서 공지된 다른 물질을 포함할 수 있다.
질화물 층과 같은 하드 마스크 층(108)은 게이트 전극 층(106) 위에, 예를 들어 CVD 공정에 의해 증착된다. 그 다음 포토리소그래피 공정이 수행되고, 이것은 포토레지스트 마스크(미도시)를 형성하기 위해 포토레지스트 층을 마스킹하는 단계, 노출시키는 단계 및 현상(develop)하는 단계를 포함한다. 포토레지스트 마스크의 패턴은, 에칭을 정렬시키기 위해 포토레지스트 마스크를 이용하여, 게이트 전극 층(106)의 상부까지 하드 마스크 층을 에칭함으로써 하드 마스크 층으로 트랜스퍼되어, 게이트 전극 층(106) 위에 하드 마스크 층(108)을 생성하게 된다.
에칭을 정렬시키기 위해 하드 마스크를 이용하여, 포토레지스트 마스크를 제거하고 하드 마스크 층(108) 및 게이트 전극 층(106)을 게이트 유전체 층(104)의 상부까지 아래로 에칭함으로써 상기 구조가 더 수정되어, 하드 마스크 층(108) 아래 게이트 전극 층(106)의 남아 있는 물질을 포함하는 도전성 구조를 생성한다. 처리 시퀀스를 계속하여, 게이트 유전체 층(104)은 기판(100)의 상부까지, 그리고 격리 영역들(102)의 상부들까지 에칭된다. 게이트 전극 층(106) 및 게이트 유전체 층(104)은 함께, 도 1에 도시된 것처럼 트랜지스터와 같은 집적 소자의 복합 구조(때때로 게이트 스택(124) 또는 게이트라고 알려짐)를 규정한다.
트랜지스터의 추가적인 처리에서, 팁들, 또는 얕은 소스/드레인 연장부들(140)은 팁 주입 공정을 이용함으로써 형성된다. 게이트 전극 층(106)은 이온들로 주입되는 것으로부터 게이트 유전체 층(104) 아래의 기판 영역을 보호한다. 그 후 급속 열 공정(RTP) 어닐링이 수행되어 소스/드레인 연장부들(140)을 부분적으로 게이트 유전체 층(104)의 아래로 내몰게(drive) 된다.
선택적으로 컨포멀한 산화물 층(미도시)이 전체 기판 표면 위에 증착된다. 이러한 산화물 층은, 예를 들어 스페이서 층(126)으로부터의 질소 물질들과 같이 실리콘 표면을 원자 이동(migration)으로부터 보호하기 위해 이용된다. 산화물 층은 높은 온도(600℃ 초과)에서 낮은 압력 화학 기상 증착 챔버에서 TEOS 소스 가스로 증착될 수 있다. 산화물 층은 부가적으로, 스페이서 층(126)으로부터 게이트 모서리들을 보호하면서 실리콘 기판과 스페이서 층(126) 사이의 응력을 완화하기 위해 이용될 수 있다. 본원에서 기술된 붕소 질화물 및 유도체들과 같은 로우 k 및 비-실리콘-질화물 물질들이 스페이서 층(126) 용도로 이용되는 경우, 산화물 층은 이용될 수 없거나 다른 로우 k 물질에 의해 대체될 수 있다.
그 후, 본 발명의 일 실시예에서, 약 200 Å 내지 약 1000 Å, 바람직하게는 약 400 Å 내지 약 800 Å 범위의 두께를 가지는 스페이서 층(126)은 게이트 스택(124)의 상부 위에, 그리고 게이트 스택(124)의 측면들의 전체 길이를 따라 블랭킷 증착되고, 이러한 게이트 스택(124)의 측면들의 전체 길이는 게이트 전극 층(106) 및 게이트 유전체 층(104)의 측벽들의 전체 길이를 포함한다. 동시에 스페이서 층(126)은 격리 영역들(102) 또는 기판(100)의 임의의 노출된 부분의 상부 상에 증착된다. 스페이서 층(126)은 본원에서 기술되는 붕소 질화물 물질 층과 같은 하나 이상의 질화물 층들을 포함할 수 있고, 이것은 플라즈마 강화 화학 기상 증착과 같은 화학 기상 증착에 의해 증착될 수 있다.
그 다음 스페이서 층(126)은 에칭되어, 게이트 전극 층(106)의 상부뿐만 아니라 격리 영역들(102)의 상부 표면 및 게이트 스택(124)에 바로 인접한 부분을 제외한 기판(100)의 상부 표면의 대부분으로부터 스페이서 층(126)을 제거한다. 에칭 공정의 일 실시예에서, 스페이서 층은 이방성 에칭에 의해 에칭되어, 스페이서 층(126)의 일부를 게이트 전극 층(106) 및 게이트 유전체 층(104)의 측벽들의 전체 길이를 따라 남겨두고, 따라서 측벽 스페이서 층(126)을 형성한다. 대안적인 실시예에서, 선택적 라이너 층(127)이 스페이서 층(126)과 함께 증착될 수 있고 본원에서 기술된 것과 같은 다중 에칭 공정이 이용될 수 있다.
다음으로 기판(100)은 깊고, 고농도인(deep, high dose) 주입 공정을 받아, 웰 영역(103)에서 깊은 접합 소스/드레인 영역들(148)을 형성한다. 깊은 주입은 소스/드레인 연장부들(140)을 형성하는데 이용되는 동일한 도전형 불순물들을 가진 이온들을 주입하는 것을 포함한다. 동시에, 전기적으로 전도성의 게이트 전극이 폴리실리콘을 포함하는 경우, 이전에 도핑되지 않았다면 깊은 주입 공정이 게이트 전극 층(106)에서 폴리실리콘을 도핑하는데 이용될 수 있다. 활성화 어닐링이 소스/드레인 연장부들(140) 및 깊은 접합 소스/드레인 영역들(148)을 활성화하기 위해 수행될 수 있다. 어닐링은 급속 열 공정(RTP)과 함께 수행될 수 있다.
도 2a 내지 도 2e는 붕소 함유 스페이서 층 물질을 포함하는 집적 방식을 도시한다. 도 2a는 기판(미도시) 상의 트랜지스터 구조(200)를 도시한다. 트랜지스터 구조(200)는 게이트 스택(224)을 포함한다. 게이트 스택(224)은 게이트 유전체 층(204) 및 게이트 전극 층(206)을 포함한다. 하드 마스크 층(208)은 게이트 전극 층(206) 상에 형성된다. 게이트 스택(224)은 소스 영역(212) 및 드레인 영역(214) 사이에 있다. 구조에 형성된 필드 격리 영역들(202)은 한 유형의 도전형, 예를 들어 n-타입(NMOS)의 웰(203)을 다른 유형의 도전형, 예를 들어 p-타입의 인접 웰들(미도시)로부터 격리시킨다.
스페이서 층(226) 및 라이너 층(227)은 증착 및 에칭되어 게이트 스택(224)의 측벽들에 접촉된다. 본원에서 기술되는 붕소-질화물 물질 및 이들의 유도체들과 같은 스페이서 층(226) 물질은 게이트 스택(224) 및 소스/드레인 영역들(212, 214) 위에 증착된다. 선택적인 라이너 층(227)은 도 2b에 도시된 것처럼 스페이서 층(226) 상에 증착된다. 라이너 층(227)은 실리콘 질화물과 같은 질화물 물질을 포함할 수 있고, 스페이서 층(226) 및 라이너 층(227)의 전체 두께의 약 1% 내지 약 99%, 예를 들어 약 10% 내지 약 20%의 두께까지 증착될 수 있다. 다음의 설명은 선택적인 라이너 층(227)의 포함으로 지향되지만, 본 발명은 라이너 층의 존재 없이 이후 공정이 수행되는 것을 예상한다.
그 후 라이너 층(227)은 도 2c에 도시된 것처럼 스페이서 층(226)의 기저의 스페이서 층 물질(228)의 수평 부분들을 노출시키기 위해 이방성 에칭될 수 있다. 이방성 에칭 공정은 예를 들어 CF4를 포함하는, 무 수소 플루오로카본 및/또는 예를 들어 CHF3을 포함하는 수소 함유 플루오로카본과 같은 화학적 에칭제 가스 및 헬륨(He)과 같은 선택적 비활성 가스를 이용하는 플라즈마 또는 비-플라즈마 에칭 공정을 포함할 수 있다.
그 후 노출된 기저의 스페이서 층(226) 물질은 등방성 에칭되어 게이트 스택(224) 및 소스/드레인 영역들(212, 214)의 상부 일부를 노출시킬 수 있고, 도 2d에 도시된 것처럼 스페이서 층(226) 및 라이너 층(227)의 스페이서들을 형성한다. 대안적으로, 라이너 층(227)은 스페이서 층(226) 에칭 공정 동안 또는 이후 처리 단계에 의해 스페이서 층(226)으로부터 완전히 또는 실질적으로 제거될 수 있다. 등방성 에칭 공정은 예를 들어 C2F2를 포함하는 무 수소 플루오로카본 및/또는 예를 들어 CHF3을 포함하는 수소 함유 플루오로카본과 같은 화학적 에칭제 가스, 예를 들어 산소(O2)를 포함하는 산화 가스 및 아르곤(Ar)과 같은 선택적 비활성 가스를 이용하는 플라즈마 또는 비-플라즈마 에칭 공정을 포함할 수 있다.
도 2e는 소자(201)에 대한 잔존 증착 층 및 비아 형성을 도시한다. 라이너(230)는 구조(200) 상에 증착되고, 붕소-함유 물질일 수 있는 스트레인-유도(strain-inducing) 층(232)이 라이너(230) 상에 증착된다. 그 다음 캡(234)이 스트레인-유도 층(232) 상에 증착된다. 금속-전(pre-metal) 유전체 층(PMD)(236)은 그 후 캡(234) 상에 증착되고 화학적 기계적 연마(CMP)를 이용하여 처리된다. 금속-전 유전체 층(236)은 그 후 패터닝되고 금속-전 유전체 층(236), 캡(234), 붕소-함유 막과 같은 스트레인-유도 층(232), 및 라이너(230)가 에칭되어 게이트 스택(224)으로의 컨택 비아(238)를 형성한다.
본원에서 제공되는 붕소 질화물 층들은 또한 스트레인-유도 층들로 이용될 수 있다. 예를 들어, 붕소 질화물 층은 트랜지스터 채널 영역에서 스트레인을 유도하기 위해 게이트 구조 위에 증착될 수 있다. 스트레인-유도 붕소 질화물 층은 그 아래의 라이너 및/또는 그 위의 캡과 함께 이용될 수 있다. 라이너 및 캡 층들은 스트레인-유도 붕소 함유 층보다 낮은 붕소 함유량을 가진다. 라이너 및 캡 층들의 보다 낮은 붕소 함유량은, 보다 높은 붕소 함유량, 스트레인-유도 붕소 질화물 층들에 비하여, 감소된 누설 전류와 같은 보다 양호한 절연 특성들을 제공함으로써 스트레인-유도 붕소 질화물 층의 이용을 확대한다.
라이너(230) 및 캡(234)은 예를 들어 실리콘 질화물, 붕소 질화물, 또는 붕소 산화물 층들일 수 있다. 라이너(230)는 약 2Å 내지 약 500Å의 두께를 가질 수 있다. 붕소 질화물 및 붕소 산화물 층들은, 붕소 질화물 및 붕소 산화물 층들이 붕소 질화물 층에 비하여 붕소 질화물 또는 산화물 층에서 더 낮은 붕소 농도를 제공하기에 충분한 조건들 하에서 증착된다는 점을 제외하고, 붕소 질화물 층들을 형성하기 위한, 본원에서 제공되는 임의의 방법들에 따라 증착될 수 있다.
트랜지스터 구조 및 그것의 형성 방법에 대한 상기 실시예들은 단지 예시적인 것이다. 게이트 전극들 및 그들의 형성을 위한 대안적인 방법들에 대한 추가적인 실시예들이 본 발명을 실시하는데 이용될 수 있다. 게이트 스택들을 형성하기 위한 예시적인 방법들 및 장치들에 관한 추가적인 세부사항들은 2003년 7월 1일 출원되고, 공동 양도된 미국 특허 출원 번호 제 10/612,642호에 개시되어 있고, 이는 2002년 7월 2일 출원된 미국 임시 특허 출원 번호 제 60/393,393호에 우선권을 주장하며, 양자 모두는 본원과 모순되지 않는 한도에서 참조에 의해 본원에 통합된다.
또 다른 실시예에서, 반도체 마스크를 제조하기 위한 방법이 제공된다. 일련의 라인들 및 일련의 라인들의 측벽들에 인접한 스페이서 라인들의 스페이서 마스크를 포함하는 희생 마스크를 가지는 반도체 스택이 제공될 수 있다. 스페이서 라인들은 본원에서 기술되는 붕소 질화물 물질을 포함한다. 그 후 희생 마스크는 제거되어 반도체 마스크를 형성한다. 선택적으로 스페이서 마스크는 그 후 절단(crop)되어 절단된 스페이서 마스크를 제공할 수 있다.
스페이서 마스크는, 우선 반도체 스택 위에 그리고 희생 마스크와 컨포멀한 스페이서 층을 증착하고, 희생 마스크의 일련의 라인들의 측벽들에 인접한 스페이서 라인들을 가지는 스페이서 마스크를 제공하고 희생 마스크의 상부 표면을 노출시키기 위해 스페이서 층을 에칭하고, 그리고 희생 마스크를 제거함으로써 형성될 수 있다. 스페이서 마스크 패턴은 반도체 스택으로 이후 트랜스퍼된다.
선택적으로 희생 마스크의 제거 이전에, 포토레지스트 층은 스페이서 마스크의 일부를 노출시키기 위해 스페이서 마스크 위에 증착되고 패터닝되며 스페이서 마스크의 노출된 부분들은 에칭되어 스페이서 마스크를 절단한다. 추가적인 옵션에서, 스페이서 마스크는 절단되어 희생 마스크의 제거에 뒤따른다. 희생 마스크의 각 라인과 연관된 스페이서 마스크의 스페이서 영역들의 각각의 쌍은 스페이서 마스크 내의 라인들이 서로 불연속한다는 선호사항을 가지고 연결될 수 있으므로, 희생 마스크 내의 라인들의 단부들 둘레를 감싸는 스페이서 마스크의 부분들이 패터닝/에칭 공정에서 절단될 수 있다.
기술된 공정은 리소그래피 패턴의 주파수가 리소그래피 패터닝된 희생 마스크의 측벽들에 인접하게 형성된 스페이서 라인들에 의해 증배(double)가 되도록 하여 각 라인에 대하여 실질적으로 동일한 임계 치수, 또는 동일한 피처 폭을 제공하나 특정 영역에서 라인들의 밀도를 증배시키는 반도체 패터닝 마스크를 형성하게 된다. 예를 들어, 본 발명의 실시예에 따라 희생 마스크의 피치는, 종국적으로 2의 피치를 가지는 스페이서 마스크를 제공하기 위해, 4가 되도록 선택된다.
스페이서 마스크의 제조는 절단 공정 시퀀스를 포함할 수 있고, 이를 통해 희생 마스크는 스페이서 마스크에 구조적 무결성을 제공하도록 보유된다. 도 3a 내지 도 3h는 본 발명의 실시예에 따라, 반도체 스택에 적용되는 예시적인 방법에 수반하는 단면 및 탑-다운 도면들을 도시한다.
도 3a에서 패터닝된 포토레지스트 층(302)은 반도체 스택(300) 위에 제공된다. 일 실시예에서, 반도체 스택(300)은 반도체 층(308) 위의 제 1 마스크 스택(304) 및 제 2 마스크 스택(306)으로 이루어진다.
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패터닝된 포토레지스트 층(302)은 포지티브 또는 네거티브 포토레지스트들과 같은 리소그래피 공정에서 이용되기에 적합한 임의의 물질로 이루어질 수 있고, 이것들 중 선호되는 포지티브 포토레지스트 물질들은 248nm 레지스트, 193nm 레지스트, 157nm 레지스트 및 다이아조나프토퀴논(diazonaphthoquinone) 감광액을 가진 페놀 레진 매트릭스로 이루어진 그룹으로부터 선택되고, 선호되는 네거티브 물질은 폴리-시스-이소프렌 및 폴리-비닐-신나메이트로 이루어진 그룹으로부터 선택된다.
패터닝된 포토레지스트 층(302)은 스페이서 마스크 제조 공정에 적합한 임의의 치수들을 가질 수 있다. 예를 들어, 패터닝된 포토레지스트 층(302)의 각 피처(303)의 폭 X는 게이트 전극의 폭과 같은 반도체 소자 피처의 요구되는 임계 치수와 실질적으로 상호관련될 수 있고 약 10 나노미터 내지 약 100 나노미터일 수 있다. 스페이서 마스크의 스페이서 라인들의 폭들은 패터닝된 포토레지스트 층(302)의 피처들(303)의 실질적으로 동일한 폭일 수 있다. 라인들 사이의 간격 Y는 주파수 증배 방식을 최적화하도록 선택될 수 있고, 이후 형성된 스페이서 라인들 사이의 간격은 각 스페이서 영역의 폭과 실질적으로 동일하도록 타겟화된다. 예를 들어, 피처들의 주파수가 증배가 되려면, 패터닝된 포토레지스트 층(302)의 각 피처(303) 사이의 간격 Y는 도 3a에 도시된 것처럼 폭 X의 3배 값과 대략 동일하다. 특정 실시예에서, 대략 45 나노미터의 피처 폭 및 대략 135 나노미터의 피처들 사이의 간격을 가지는 패터닝된 포토레지스트 층(302)을 생성하는데 193nm 리소그래피가 이용된다. 부가적으로 패터닝된 포토레지스트 층(302)의 피치는, 대략 2의 피치를 가지는 스페이서 라인들을 갖는 스페이서 마스크를 종국적으로 제공하기 위해, 대략 4가 되도록 선택된다.
패터닝된 포토레지스트 층(302)의 피처들에 대한 대략적인 3:1 간격 대 폭 비율은, 노출 작업에서 포지티브 포토레지스트 층을 과-노출시킴으로써 또는 리소그래피/현상 공정에 이어 포토레지스트 층을 트리밍(trim)함으로써, 성취될 수 있다. 예를 들어, 패터닝된 포토레지스트 층(302)은 플라즈마 에칭 화학을 이용하여 트리밍된 193nm 포지티브 포토레지스트이다. 주파수 증배 방식에 대하여 패터닝된 포토레지스트 층(302) 내의 각 피처의 이상적인 폭은 패터닝된 포토레지스트 층(302)의 피치의 1/4이지만, 최초 타겟화된 폭은 제 1 마스크 스택(304)을 패터닝하는데 이용되는 에칭 공정을 보상하기 위해 약간 더 두껍도록 요구될 수 있다. 따라서 본 발명의 실시예에 따라, 패터닝된 포토레지스트 층(302) 내의 각 라인의 최초 폭은 0.281 내지 0.312 × 피치가 되도록 타겟화된다.
도 3b를 참조하면, 패터닝된 포토레지스트 층(302)의 이미지는 에칭 공정에 의해 제 1 마스크 스택(304)으로 트랜스퍼되어 희생 마스크(310)를 형성한다. 이미지를 트랜스퍼하는데 이용되는 에칭 공정은 패터닝된 포토레지스트 층(302)으로부터 제 1 마스크 스택(304)으로 실질적으로 동일한 이미지를 트랜스퍼하는데 적합한 임의의 공정일 수 있다.
제 1 마스크 스택(304)(희생 마스크(310))은 스페이서 마스크 제조 공정에서 희생 마스크로 작용하기에 적합한 임의의 물질 또는 물질들의 조합을 포함할 수 있고, 도 3a에 도시된 단일한 쉐이딩에 의해 표시되는 단일한 물질 또는 둘 이상의 물질들을 포함할 수 있고, 이들 중 2개의 층 물질(304a, 304b) 또한 도 3a에 도시된다. 제 1 마스크 스택(304)의 조성 및 두께는 바람직하게 에칭 공정으로 에칭하기 위해 적합한 물질로 이루어지고, 이러한 에칭 공정 동안 패터닝된 포토레지스트 층(302)은 실질적으로 손상되지 않고 보유된다. 예를 들어, 패터닝된 포토레지스트 층(302)은 탄소-계 물질을 포함할 수 있고 제 1 마스크 스택(304)은 실리콘 질화물, 실리콘 산화물 및 비정질 또는 폴리결정질 실리콘으로 이루어진 그룹으로부터 선택된 물질을 포함할 수 있다. CH2F2 및 CHF3로 이루어진 그룹으로부터 선택된 가스들을 이용하는 에칭 공정은 제 1 마스크 스택(304)이 실리콘 질화물을 포함할 때 이용될 수 있고, C4F8 및 CHF3로 이루어진 그룹으로부터 선택된 가스들을 이용하는 에칭 공정은 제 1 마스크 스택(304)이 실리콘 산화물을 포함할 때 이용될 수 있고, Cl2 및 HBr으로 이루어진 그룹으로부터 선택된 가스들을 이용하는 에칭 공정은 제 1 마스크 스택(304)이 비정질 또는 폴리결정질 실리콘을 포함할 때 이용될 수 있다.
본 발명의 실시예에 따라, 단일 물질로 이루어진 제 1 마스크 스택(304)의 두께는 주파수 증배 방식에서 스페이서 마스크의 이후 형성을 최적화하도록 선택된다. 제 1 마스크 스택(304)의 두께는 이후 형성된 스페이서 마스크의 스페이서 마스크 라인-붕괴를 방지하도록 충분히 작을 수 있고, 스페이서 마스크 라인들의 임계 치수 제어를 가능하게 하도록 충분히 클 수 있다. 단일 물질로 이루어진 제 1 마스크 스택(304)의 두께는 희생 마스크(310)의 타겟화된 라인 폭 × 약 4.06 내지 약 5.625의 범위일 수 있다.
본 발명의 대안적인 실시예에 따라, 제 1 마스크 스택(304)은 도 3a에 도시된 2개의 층들에 의해 표시되는 것처럼, 제 1 마스크 층(304B) 위의 제 1 하드 마스크 층(304A)으로 이루어지고, 도 3b에 도시되는 것처럼 희생 마스크 부분(310B) 위에 희생 하드 마스크 부분(310A)을 갖는 희생 마스크(310)를 형성한다. 제 1 하드 마스크 층(304A) 및 제 1 마스크 층(304B)은 제 1 하드 마스크 층(304A)을 이용한 2개의 별개 에칭 작업들에서 패터닝된 포토레지스트 층(302)의 이미지를 이용하여 패터닝될 수 있고, 제 1 하드 마스크 층(304A)은 패터닝된 포토레지스트 층(302)의 에칭 특성과 유사한 에칭 특성을 가지는 물질을 포함하는 제 1 마스크 층(304B) 및 패터닝된 포토레지스트 층(302)에 실질적으로 영향을 주지 않는 에칭 공정으로 에칭하기 위해 적합한 임의의 물질을 포함한다. 이러한 체제 하에서, 제 1 하드 마스크 층(304A)이 제 1 마스크 층(304B)의 이후 에칭 동안 패터닝된 포토레지스트 층(302)으로부터 이미지를 보존하기 위해 이용된다고 생각된다.
패터닝된 포토레지스트 층(302) 및 제 1 마스크 층(304B)은 탄소-계 물질들을 포함할 수 있고, 제 1 하드 마스크 층(304A)은 실리콘 질화물, 실리콘 산화물 및 비정질 또는 폴리결정질 실리콘으로 이루어진 그룹으로부터 선택된 물질을 포함할 수 있다. 제 1 하드 마스크 층(304A) 및 제 1 마스크 층(304B)에 대한 에칭 공정은 본원에서 기술된 제 1 마스크 스택(304)에 대해 기술된 것과 동일한 에칭 공정들일 수 있다. 제 1 하드 마스크 층(304A)의 두께는 패터닝된 포토레지스트 층(302)에 대해 고도로 선택적인 에칭을 가능하게 하도록 충분히 작을 수 있고, 제 1 마스크 층(304B)을 바람직하지 않게 노출시킬 수 있는 핀홀들을 회피하도록 충분히 클 수 있다. 일 실시예에서, 제 1 하드 마스크 층(304A)의 두께는 약 20 나노미터 내지 약 50 나노미터 사이의 범위에 있다.
제 1 마스크 층(304B)은 패터닝된 포토레지스트 층(302)과 유사한 에칭 특성들을 가질 수 있고, 패터닝된 포토레지스트 층(302) 및 제 1 마스크 층(304B)의 두께들은, 제 1 하드 마스크 층(304A)의 에칭 이후에 잔존하는 패터닝된 포토레지스트 층(302)의 모든 부분들이 제 1 마스크 층(304B)의 에칭 동안 제거되도록, 선택된다. 예를 들어, 본 발명의 실시예에 따라, 패터닝된 포토레지스트 층(302) 및 제 1 마스크 층(304B)은 실질적으로 탄소 원자들로 이루어진다. 일 실시예에서, 제 1 마스크 층(304B)은 탄화수소 전구체 분자들을 이용하는 화학 기상 증착 공정으로부터 형성되는 sp3(다이아몬드-유사)-, sp2(흑연)-, sp1(열분해)- 혼성화된 탄소 원자들의 혼합물로 이루어진다. 이러한 막은 당업계에서 비정질 탄소 막 또는 APF(Advanced Patterning Film™)로 알려져 있을 수 있다. O2 및 N2의 조합 또는 O2 및 N2 및 CH4의 조합으로 이루어진 그룹으로부터 선택된 가스들을 이용함으로써 에칭 프로세스는 비정질 탄소를 포함하는 제 1 마스크 층(304B)을 에칭하는데 이용될 수 있다. 특정 실시예에서, 실질적으로 모든 패터닝된 포토레지스트 층(302)은 제 1 마스크 층(304B)을 패터닝하는데 이용되는 것과 동일한 에칭 작업에서 제거된다. 제 1 마스크 층(304B)의 두께는 이후 형성되는 스페이서 마스크의 스페이서 마스크 라인-붕괴를 예방하도록 충분히 작을 수 있고, 스페이서 마스크 라인들의 임계 치수 제어를 가능하게 하도록 충분히 클 수 있다. 일 실시예에서, 제 1 하드 마스크 층(304A) 및 제 1 마스크 층(304B)으로 이루어진 제 1 마스크 스택(304)의 전체 두께는 희생 마스크(310)의 타겟화된 라인 폭 × 약 4.06 내지 약 5.625의 범위에 있다.
도 3b 를 다시 참조하면, 제 2 마스크 스택(306)은 제 2 마스크 층(306B) 위에 제 2 하드 마스크 층(306A)을 포함한다. 제 2 하드 마스크 층(306A)은 희생 마스크(310)를 형성하는데 이용되는 에칭 공정으로부터 제 2 마스크 층(306B)을 보호하기에 적합한 임의의 특성들을 가질 수 있다. 제 1 마스크 스택(304)은 본원에서 기술되는 것처럼 단일한 물질을 포함할 수 있고, 이러한 물질은 제 2 하드 마스크 층(306A)의 물질에 선택적으로 에칭된다. 예를 들어, 제 1 마스크 스택(304)이 실리콘 질화물을 포함할 때, 제 2 하드 마스크 층(306A)은 실리콘 산화물 및 비정질 또는 폴리결정질 실리콘으로 이루어진 그룹으로부터 선택된 물질을 포함할 수 있다. 또 다른 예에서, 제 1 마스크 스택(304)이 실리콘 산화물을 포함할 때, 제 2 하드 마스크 층(306A)은 실리콘 질화물 및 비정질 또는 폴리결정질 실리콘으로 이루어진 그룹으로부터 선택된 물질을 포함할 수 있다. 추가적인 예에서, 제 1 마스크 스택(304)이 비정질 또는 폴리결정질 실리콘을 포함할 때, 제 2 하드 마스크 층(306A)은 실리콘 질화물 및 실리콘 산화물로 이루어진 그룹으로부터 선택된 물질을 포함할 수 있다.
본 발명의 대안적인 실시예에 따라, 제 1 마스크 스택(304)은 제 1 하드 마스크 층(304A) 및 제 1 마스크 층(304B)으로 이루어진다. 일 실시예에서, 제 1 마스크 층(304B)은 O2 및 N2의 조합 또는 O2 및 N2 및 CH4의 조합으로 이루어진 그룹으로부터 선택된 가스들에 의해 에칭된 비정질 탄소 막으로 이루어지고 제 2 하드 마스크 층(306A)은 실리콘 질화물, 실리콘 산화물 및 비정질 또는 폴리결정질 실리콘으로 이루어진 그룹으로부터 선택된 물질로 이루어진다. 제 2 하드 마스크 층(306A)의 두께는 이후 제 2 마스크 층(306B)에 대해 고도로 선택적인 에칭을 가능하게 하도록 충분히 작을 수 있고, 제 1 마스크 스택(304)에 적용되는 에칭 공정에 제 2 마스크 층(306B)을 바람직하지 않게 노출시킬 수 있는 핀홀들을 회피하도록 충분히 클 수 있다. 일 실시예에서, 제 2 하드 마스크 층(306A)의 두께는 약 15 나노미터 내지 약 40 나노미터 사이의 범위에 있다.
도 3c를 참조하면, 스페이서 층(312)은 희생 마스크(310) 및 제 2 하드 마스크 층(306A) 위에 컨포멀하게 증착된다. 스페이서 층(312)은 종국적으로 주파수 증배 방식에서 이용되기 위한 스페이서 마스크가 될 물질의 소스이다. 스페이서 층(312)은 본원에서 기술되는 붕소 질화물 물질을 포함할 수 있다. 스페이서 층(312)의 두께는 이후 형성되는 스페이서 마스크의 피처들의 폭을 결정하도록 선택될 수 있고, 예를 들면 스페이서 층(312)의 두께는 도 3c에 도시된 것처럼 희생 마스크(310)의 피처들의 폭과 실질적으로 동일하다. 스페이서 층(312)의 두께는 스페이서 층(312)을 패터닝하는데 이용되는 에칭 공정을 보상하기 위해 희생 마스크의 피처들(303)의 두께보다 클 수 있다. 스페이서 층(312)의 두께는 희생 마스크(310)의 피처들의 폭 또는 이후 형성되는 스페이서 마스크 내의 라인들의 요구되는 피처 폭 × 약 1.06 일 수 있다.
도 3d를 참조하면, 스페이서 층(312)은 에칭되어 스페이서 마스크(314)를 제공하고 희생 마스크(310) 및 제 2 하드 마스크 층(306A)의 상부 표면들을 노출시킨다. 스페이서 마스크(314)의 라인들은 희생 마스크(310)의 피처들의 측벽들과 컨포멀하다. 도 3d는 희생 마스크(310)의 모든 라인에 대해 스페이서 마스크(314)로부터 2개의 라인들이 있음을 도시한다. 스페이서 층(312)은 양호하게-제어된 치수들을 제공하기 위해, 예를 들어 희생 마스크(310)의 임계 치수의 폭을 유지하기 위해 적합한 임의의 공정에 의해 에칭될 수 있다. 스페이서 층(312)은 스페이서 마스크(314)의 라인들이 도 3d에 도시된 것처럼 희생 마스크(310)의 피처들과 실질적으로 동일한 높이가 될 때까지 에칭될 수 있다. 스페이서 마스크(314)의 라인들은, 스페이서 층(312)의 연속성이 스페이서 마스크(314)의 라인들의 위에서 그리고 그 사이에서 깨지는 것을 보장하기 위해 희생 마스크(310)의 피처들의 상부 표면 아래에서 약간 리세스(recess)될 수 있다. 스페이서 마스크(314)의 각 라인의 상부 표면의 폭은, 도 3d에 도시된 것처럼, 스페이서 마스크(314) 및 제 2 하드 마스크 층(306A)의 경계에서의 폭과 실질적으로 동일할 수 있다.
스페이서 층(312)은 또한 에칭되어, 단일 층에 대해 희생 마스크(310)에 대한 높은 에칭 선택비, 스택 층(stacked layer)에 대해 제 1 하드 마스크 층(304A)에 대한 높은 에칭 선택비, 제 2 하드 마스크 층(306A)에 대한 높은 에칭 선택비를 갖는 스페이서 마스크(314)를 형성할 수 있다(예를 들어 도 3d 참조). 본 발명의 특정 실시예에서, 스페이서 마스크(314)를 형성하는데 이용되는 에칭 공정은 희생 마스크(310) 및 제 2 하드 마스크 층(306A)의 상부 표면들의 노출 시에 엔드-포인트된다. 특정 실시예에서, 약간의 과-에칭이 적용되어 스페이서 마스크(314)의 라인들이 희생 마스크(310)의 피처 마다(예를 들어, 라인-대-라인) 불연속하게 되도록 보장하기 위해 엔드-포인트 검출을 뒤따른다. 붕소 질화물 물질을 포함하는 스페이서 층(312)에 대해 적합한 에칭 공정의 예는, 예를 들어 C2F2, CF4 또는 이들의 조합물들을 포함하는 무 수소 플루오로카본 및/또는 예를 들어 CHF3를 포함하는 수소 함유 플루오로카본과 같은 화학적 에칭제 가스, 예를 들어 산소(O2)를 포함하는 산화 가스, 및 아르곤(Ar) 또는 헬륨과 같은 선택적 비활성 가스를 이용하는 플라즈마 또는 비-플라즈마 에칭 공정을 포함한다.
도 3c 내지 도 3d에 도시되는 것처럼 스페이서 마스크(314)를 형성하기 위한 대안적인 공정에서 듀얼 스페이서 층이 이용될 수 있다.
도 3ca, 3cb 및 3da에서, 베이스 스페이서 층(313) 및 라이너 층(315)을 포함하는 듀얼 스페이서 층이 희생 마스크(310) 및 제 2 하드 마스크 층(306A) 위에 컨포멀하게 증착된다. 베이스 스페이서 층(313)은 처음에 희생 마스크(310) 및 제 2 하드 마스크 층(306A) 위에 컨포멀하게 증착되고 본원에서 기술된 붕소-질화물 물질 및 이들의 유도체들을 포함한다. 라이너 층(315)은 도 3ca에 도시된 것처럼 베이스 스페이서 층(313') 상에 증착된다. 라이너 층(315)은 실리콘 질화물과 같은 질화물 물질을 포함할 수 있고, 스페이서 층(312), 즉 베이스 스페이서 층(313) 및 라이너 층(315) 전체 두께의 1% 내지 90%의 두께까지 증착될 수 있다.
그 후 라이너 층(315)은 도 3cb에 도시된 것처럼 스페이서 층(312)의 기저의 베이스 스페이서 층(313)의 수평 부분들을 노출시키기 위해 이방성 에칭될 수 있다. 이방성 에칭 공정은, 예를 들어 C2F2, CF4 또는 이들의 조합물들을 포함하는 무 수소 플루오로카본 및/또는 예를 들어 CHF3를 포함하는 수소 함유 플루오로카본과 같은 화학적 에칭제 가스, 예를 들어 산소(O2)를 포함하는 산화 가스, 및 아르곤(Ar) 또는 헬륨과 같은 선택적 비활성 가스를 이용하는 플라즈마 또는 비-플라즈마 에칭 공정을 포함할 수 있다.
기저의 베이스 스페이서 층(313) 및 라이너 층(315)의 일부의 노출된 물질은 그 후 등방성 에칭되어 희생 마스크의 상부 부분을 노출시키고 도 3da에 도시된 것처럼 그 위에 형성된 라이너 층(315)을 갖는 스페이서 마스크(314)를 형성할 수 있다. 적합한 등방성 에칭 공정은 스페이서 층(312) 에칭을 위해 본원에서 기술되는 에칭 공정들 중 하나일 수 있다. 대안적으로, 라이너 층(127)은 베이스 스페이서 층(313) 에칭 공정 동안 또는 이후 처리 단계에 의해 스페이서 마스크(314)로부터 완전히 또는 실질적으로 제거될 수 있다.
도 3e 및 도 3ea를 참조하면, 스페이서 마스크(314)는 도 3ea의 탑-다운 도면에 도시된 스페이서 마스크(314)의 단부들(316)에 의해 도시된 것처럼, 희생 마스크(310)의 라인들 각각의 단부들 주변에서 연속한 채 남아 있는 희생 마스크(310)로부터의 물질들을 가질 수 있다. 스페이서 라인들의 쌍들 사이의 이러한 연속성은 도 3ea에 도시된 것처럼 포토레지스트 스택(320)을 패터닝할 때 윈도우 영역(330)에 의해 노출되는 단부들(316)의 선택적 에칭에 의해 제거될 수 있다. 포토레지스트 스택(320)은 스페이서 마스크(314), 및 희생 마스크(310) 및 제 2 하드 마스크 층(306A)의 노출된 부분들 위에 증착된다.
도 3e로 돌아오면, 포토레지스트 스택(320)은 도 3a 로부터 패터닝된 포토레지스트 층(302)과 연관되어 기술된 임의의 물질로 이루어진 포토레지스트 층(324)을 가질 수 있다. 부가적으로 포토레지스트 스택(320)은 도 3e에 도시된 것처럼, 포토레지스트 층(324)에 대해 평탄한 표면을 제공하기 위해 스페이서 마스크(314) 및 포토레지스트 층(324) 사이에 바닥-반사-방지-코팅(BARC) 층(322)을 포함할 수 있다. BARC 층은 유기 그룹을 가지는 스핀-온 글래스(spin-on glass) 물질일 수 있다. 대안적으로, 포토레지스트 스택(320)은 전적으로 포토레지스트 층으로 이루어진다. 포토레지스트 스택(320)은 포토레지스트 스택(320)에 대해 평탄한 상부 표면을 제공하는 임의의 공정에 의해 증착될 수 있다. 예를 들어, 본 발명의 실시예에 따라, 포토레지스트 스택(320)은 BARC 층(322) 위에 포토레지스트 층(324)을 포함하고, 포토레지스트 층(324) 및 BARC 층(322)은 스핀-온 공정에 의해 증착되며, 포토레지스트 스택(320)이 포토레지스트 층을 실질적으로 포함할 때, 포토레지스트 층은 스핀-온 공정에 의해 증착될 수 있다. 도 3e 및 도 3ea은 희생 마스크(310)의 보유(retention)를 도시하지만, 본 발명은 스페이서 마스크(314) 공정이 희생 마스크(310) 물질의 제거 이후에 발생할 수 있음을 예상한다.
포토레지스트 스택(320)은 도 3a로부터 패터닝된 포토레지스트 층(302)의 패터닝과 연관하여 기술된 임의의 리소그래피 공정에 의해 패터닝될 수 있어, 스페이서 마스크(314)의 단부들(316)을 노출시키는 윈도우 영역(330)을 형성한다. 윈도우 영역(330)의 크기는 스페이서 마스크(314)를 절단하기에 적합한 임의의 치수일 수 있다. 윈도우 영역(330)은 스페이서 마스크(314)의 적어도 전체 단부들(316)을 노출시킬 수 있다. 윈도우 영역(330)의 치수들은 또한 희생 마스크(310)의 일부를 노출시키도록 선택될 수 있어 패터닝, 그리고 그에 따른 절단 공정에서 임의의 경미한 오프셋을 수용할 수 있다.
스페이서 마스크(314)는 절단된 스페이서 마스크(340)를 형성하도록 절단된다. 스페이서 마스크(314)는 스페이서 마스크(314)의 노출된 부분들을 제거하는 임의의 에칭 공정에 의해 절단될 수 있다. 도시된 것처럼, 포토레지스트 스택(320) 및 제 2 하드 마스크 층(306A)에 선택적인, 단부들(316)은 제거된다. 대안적으로, 에칭은 희생 마스크(310)의 노출된 부분들에 선택적이지 않을 수 있다. 바람직하게, 절단 에칭 공정은 도 3f에 도시된 것처럼 희생 마스크(310)의 노출된 부분들에 선택적이다. 이처럼, 도 3c 및 도 3d와 연관하여 스페이서 층(312)의 에칭에 대해 기술된 임의의 물질 및 에칭 공정 조합은 절단된 스페이서 마스크(340)를 형성하는데 이용될 수 있다.
도 3g 및 도 3ga을 참조하면, 포토레지스트 스택(320) 및 희생 마스크(310)는 제거된다. 따라서 본 발명의 실시예에 따라, 희생 마스크(310)는 스페이서 마스크(314)의 절단을 통하여 구조적 지지부를 제공하도록 보유되어, 절단된 스페이서 마스크(340)를 형성하게 된다. 그러나 일단 절단된 스페이서 마스크가 형성되면, 희생 마스크(310)는 제거되어 주파수 증배 마스크 제조 공정을 완성할 수 있다.
포토레지스트 스택(320)은 희생 마스크(310)의 제거와 동일한 공정 작업에서 또는 선행 공정 작업에서 제거될 수 있다. 일 실시예에서, 포토레지스트 스택은 탄소-함유 종들로 이루어지고 가스들 O2 및 N2를 이용하는 선행하는 습식 또는 건식 애싱(ash) 작업에서 제거된다. 희생 마스크(310) 또는 희생 하드 마스크 부분들(310A/310B)은 절단된 스페이서 마스크(340) 및 제 2 하드 마스크 층(306A)에 고도로 선택적인 임의의 기술에 의해 제거될 수 있다. 예를 들어, 희생 마스크(310)는 고온 H3PO4 습식 에칭, 수성 플루오르화 수소산 습식 에칭, 또는 SiCoNi 에칭으로 이루어진 그룹으로부터 선택된 단일 에칭 작업에 의해 제거된다. 대안적으로 희생 마스크(310)는 선택적 건식 에칭 공정, 예를 들어, Cl2 플라즈마 에칭 및 CF4/O2 플라즈마 에칭으로 이루어진 그룹으로부터 선택된 단일 에칭 작업에 의해 제거될 수 있다.
도 3h를 참조하면, 절단된 스페이서 마스크(340)의 이미지는 제 2 마스크 스택(306)으로 전달되어, 반도체 층(308) 위에 에칭 마스크(370) 또는 에칭 마스크 부분들(370A/370B)을 형성한다. 제 2 마스크 스택(306)은 단일 물질을 포함할 수 있고, 에칭되어 단일 에칭 작업에서 에칭 마스크(370)를 형성한다. 대안적으로 에칭 마스크 부분들(370A/370B)은 2개의 단계 에칭 공정에 의해, 제 1 단계에서 층(370A) 및 제 2 단계에서 층(370B)으로 형성될 수 있다.
일 실시예에서, 제 2 마스크 층(306B)은 제 1 마스크 층(304B)의 조성에 관한 실시예와 관련하여 기술된 비정질 탄소 물질과 같은, 비정질 탄소 물질로 이루어진다. 특정 실시예에서, 제 2 마스크 층(306B)의 두께, 그리고 이에 따른 에칭 마스크(370)의 마스크 부분(370B)의 두께는 에칭 마스크(370)의 라인들 각각의 폭 × 약 3.125 내지 약 6.875 사이의 범위에 있다. 제 2 마스크 층(306B)은 에칭되어, 도 3h에 도시된 것처럼 에칭 마스크(370)의 라인들 각각에 대한 실질적으로 수직의 프로파일을 유지하는 임의의 에칭 공정에 의해 마스크 부분(370B)을 형성할 수 있다. 일 실시예에서, 제 2 마스크 층(306B)은 비정질 탄소로 이루어지고 O2 및 N2의 조합 또는 O2 및 N2, CH4의 조합으로 이루어진 그룹으로부터 선택된 가스들로 이루어진 플라즈마를 이용하는 건식 에칭 공정을 이용하여 제거된다.
다양한 실시예를 통해, 희생 마스크로부터 라인들의 주파수를 증배하는 라인들로 이루어진 에칭 마스크(370)를 제조하기 위한 하나 이상의 방법들이 기술되었다. 에칭 마스크(370)는 그 후 예를 들어 집적 회로 용도의 소자 제조를 위해 반도체 층(308)을 패터닝하는데 이용될 수 있다. 본 발명의 실시예에 따라, 에칭 마스크(370)는 실질적으로 비정질 탄소 물질로 이루어진 마스크 부분(370B)을 가진다. 대안적으로 절단된 스페이서 마스크의 이미지는 도 3g 및 도 3h와 관련하여 기술된 것처럼, 상기 이미지를 반도체 층으로 트랜스퍼하기 전에, 비정질 탄소 물질을 포함하는 층으로 먼저 트랜스퍼된다.
반도체 층(308)은 증배 주파수 마스크를 요구하는 임의의 다른 반도체 구조 제조 또는 소자 제조를 위해 바람직한 임의의 층일 수 있다. 예를 들어, 본 발명의 실시예에 따라 반도체 층(308)은 별개로 규정된 반도체 구조들의 어레이로 적합하게 패터닝될 수 있는 임의의 물질을 포함한다. 일 실시예에서, 반도체 층(308)은 4족-계(group Ⅳ-based) 물질 또는 3족 내지 5족 물질로 이루어진다. 부가적으로, 반도체 층(308)은 별개로 규정된 반도체 구조들의 어레이로 적합하게 패터닝될 수 있는 임의의 모폴로지(morphology)를 포함할 수 있다. 반도체 층(308)의 모폴로지는 비정질, 단일-결정질 및 폴리-결정질로 이루어진 그룹으로부터 선택될 수 있다. 반도체 층(308)은 전하-캐리어 도펀트 불순물 원자들을 더 포함할 수 있다. 추가로 반도체 층(308)은 기판 위에 존재할 수 있다. 기판은 제조 공정을 견디기에 적합한 임의의 물질로 이루어질 수 있다(예를 들어, 기판은 연성 플라스틱 시트로 이루어진다). 기판은 또한 제조 공정을 견디기에 적합하고 그 위에 반도체 층들이 적합하게 존재할 수 있는 물질로 이루어질 수 있다. 실시예에서, 기판은 결정질 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은 4족-계 물질들로 이루어지거나, 대안적으로 기판은 3족 내지 5족 물질로 이루어진다. 상기 기판은 또한 절연 층을 포함할 수 있다. 일 실시예에서, 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물 및 하이-k 유전체 층으로 이루어진 그룹으로부터 선택된 물질로 이루어진다.
본 발명의 다양한 실시예들에서, 스페이서 층(126 또는 312)은 붕소 질화물로 형성될 수 있고, 이것은 도핑되거나 수소, 염소, 실리콘, 산소 또는 탄소를 포함할 수 있다. 이러한 실시예들에서, 결과적인 스페이서 층들은 약 1.1 내지 약 10, 예를 들어 3.0 내지 6.0의 k 값을 가진다. 붕소 질화물 층들은 또한 10 GPa 압축 내지 10 GPa 인장 응력, 예를 들어 약 2.0 GPa보다 큰 인장 응력 또는 약 -3.5GPa보다 작은 압축 응력을 가지는 응력 질화물 층들일 수 있다. 부가적으로 붕소 질화물 층들은 500℃ 미만의 온도에서 PECVD 공정에 의해 증착될 수 있다. 일 실시예에서, 공정 온도는 약 100℃ 내지 약 1000℃, 예를 들어 약 300℃ 내지 약 500℃, 예를 들면 약 400℃ 내지 약 450℃이다.
바람직한 붕소 질화물 물질 층들은 높은 단차 커버리지 및 낮은 패턴 로딩 효과를 가진다. 본원에서 규정된 것처럼, 높은 단차 커버리지를 갖는 층들은 낮은 단차 커버리지를 갖는 층들보다 피처의 상이한 표면들(즉 측벽들, 상부 및 하부) 사이의 층 두께 차이의 보다 낮은 비율을 가진다. 패턴 로딩 효과(PLE)는 몇몇 피처들을 갖는 기판 영역(격리된 영역) 내에 있는 피처의 하부, 상부 또는 측벽과 같은 부분 상의 층 두께와 고 농도의 피처들을 갖는 기판 영역(밀한 영역) 내에 있는 피처의 대응하는 부분 상의 층 두께 사이의 층 두께 차이의 비율로서 정의되고, 따라서 보다 낮은 패턴 로딩 효과 비율은 기판을 통해 보다 높은 층 두께 균일성을 반영한다.
일 실시예에서, 스페이서 층들은 PECVD 챔버 내에서 플라즈마 조건들 하에서 붕소-함유 전구체, 질소-함유 전구체, 및 선택적으로 비활성 가스를 포함하는 가스 혼합물을 반응시킴으로써 붕소-질화물로부터 형성된다. 적합한 PECVD 챔버는 캘리포니아 산타클라라 소재의 어플라이드 머티리얼스 사로부터 상업적으로 이용가능한 DxZ™ 챔버이다.
붕소-함유 전구체들은 디보란(B2H6), B2H6, 보라진(B3N3H6), 보라진의 알킬-치환된 유도체, 트리-메틸 보린(borine), (B(CH3)3), BCl3, 및 이들의 조합물들을 포함한다. 질소-함유 전구체는 암모니아, 히드라진(N2H4), 및 이들의 조합물들을 포함할 수 있다. 적합한 비활성 가스들은 특히 헬륨(He), 아르곤(Ar), 질소(N2), 크세논(Xe) 또는 이들의 조합물들을 포함한다. 부가적으로 질소-함유 전구체는 아르곤, 헬륨, 수소, 또는 크세논과 같은 희석 가스로 희석될 수 있다.
도핑된 붕소 질화물 층들에서, 실리콘-함유 화합물, 탄소-함유 화합물 및 이들의 조합물들로 이루어진 그룹으로부터 선택된 하나 이상의 화합물들은 또한 붕소 질화물 층의 증착 동안 챔버로 유입될 수 있다. 대안적으로, 상기 화합물은 붕소 질화물 층의 증착 이전 또는 이후에 챔버로 유입될 수 있다.
붕소 질화물 물질 층으로 유입될 수 있는 적합한 화합물들은 실란, 트리실릴아민(TSA), 트리메틸실란(TMS), 실라잔들, 헥사메틸사이클로트리실라잔(HMCTZ), SiHxR(4-X)(r은 알킬기), 이들의 할로겐 유도체들 및 이들의 조합물들과 같은 실리콘-함유 전구체들, 메탄(CH4)과 같은 일반식 CXH2X +2, 에틸렌(C2H4)과 같은 CXH2X, CxH2x -2 및 이들의 조합물들을 갖는 탄소-함유 전구체들, 및 산소(O2), 오존(O3), 일산화질소(NO), 아산화질소(N2O), 이산화탄소(CO2), 물(H2O), 및 이들의 조합물들과 같은 산소-함유 전구체들, 및 포스핀(PH3)과 같은 인-함유 화합물들을 포함하나 이에 제한되지 않고, 이들은 붕소-질화물 증착 공정을 위해 프로세스 챔버로 유입될 수 있다. 붕소-질화물 층들을 증착하기 위한 방법들 및 이들의 물리적 특성들에 대한 추가적인 세부사항들은 2007년 6월 19일 출원되고, 공동 양도된 US 특허 출원 번호 제 11/765,257호 및 2007년 7월 13일 출원된 US 임시 특허 출원 번호 제 60/949,796호에서 개시되고, 이들은 모순되지 않는 한도에서 참조에 의해 본원에 통합된다.
붕소 질화물 층은 챔버 내의 플라즈마의 존재 또는 부존재 하에서 붕소-함유 전구체로부터 챔버에서 기판 상에 증착될 수 있다. 이용될 수 있는 적합한 증착 챔버들은 PRODUCER® SE 및 PRODUCER® GT PECVD 챔버들을 포함할 수 있고, 이것들은 캘리포니아 산타클라라 소재의 어플라이드 머티리얼스 사로부터 이용가능하다. 본원에서 제공되는 처리 조건들은 처리 영역 당 하나의 기판을 가지는, 2개의 격리된 처리 영역들을 가지는 300nm PRODUCER® SE 챔버에 대해 제공된다. 따라서 각 기판 처리 영역 및 기판 당 겪게 되는 유속들은 챔버로의 유속들의 절반이다.
붕소 질화물 층이 증착되는 기판은 실리콘, 실리콘-함유, 또는 글래스 기판일 수 있다. 기판은 베어 기판일 수 있거나 그 위에 증착된 하나 이상의 물질 층들 및/또는 그 안에 형성된 피처들을 가질 수 있다.
하나의 실시예에서, 붕소 질화물 층은 열 분해 공정, 즉 비-플라즈마 공정에 의해 증착된다. 챔버 내의 플라즈마 부존재 하에서 붕소 질화물 층의 증착을 위해, 증착 동안 챔버 내의 기판 지지부 온도는 약 100℃ 내지 약 1000℃, 예를 들어 약 300℃ 내지 약 500℃로 설정될 수 있고, 챔버 내의 압력은 약 10 mTorr 내지 약 760 Torr, 예를 들어, 약 2 Torr 내지 약 20 Torr일 수 있다. 붕소-함유, 질소-함유, 탄소-함유, 산소-함유 및 실리콘-함유 전구체들이 동시에 챔버에 유입될 수 있고, 각각은 약 5 sccm 내지 약 50 slm, 예를 들어 10 sccm 내지 약 1 slm의 개별적인 유속으로 유입된다. 비활성 가스는 약 5 sccm 내지 약 50 slm, 예를 들어 약 1 slm 내지 약 10 slm의 유속으로 챔버로 유입될 수 있다. 챔버의 샤워헤드와 기판 지지부 사이의 간격은 약 50 mils 내지 약 5000 mils 일 수 있다.
열 붕소-질화물 증착 공정의 한 예는, 15 초 동안 20 Torr의 챔버 압력에서, 기판 표면으로부터 250 mils 이격된 샤워헤드를 통해, 디보란을 2400 sccm의 유속으로 유입시키는 것, 암모니아를 800 sccm의 유속으로 유입시키는 것, 질소를 2400 sccm의 유속으로 유입시키는 것을 포함한다.
선택적으로, 챔버의 기판 지지 전극 및/또는 샤워헤드 전극에 RF 전력을 인가함으로써 상기 붕소 질화물 증착 공정을 위해 플라즈마가 생성될 수 있다. RF 전력은 약 100 kHz 내지 약 1 MHz, 예를 들어 약 300 kHz 내지 약 400 kHz의 낮은 단일 주파수로, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로, 또는 약 1 MHz를 초과하는, 예를 들어 약 1 MHz 초과 약 60 MHz 까지의, 예를 들어 13.6 MHz의 높은 단일 주파수로, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로 제공될 수 있다. 대안적으로 RF 전력은, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로, 약 100 kHz 내지 약 1 MHz, 예를 들어 약 300 kHz 내지 약 400 kHz의 제 1 주파수, 및 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로 약 1 MHz를 초과하는, 예를 들어 약 1 MHz 초과 약 60 MHz 까지의, 예를 들어 13.6 MHz의 제 2 주파수를 포함하는 혼합된 주파수로 제공될 수 있다.
붕소-함유 전구체 및 질소-함유 전구체가 플라즈마 존재 하에 반응하는 실시예들은 하드 마스크 응용들을 위해 바람직한 특성들을 가지는 붕소 질화물 층들을 제공한다. 붕소 질화물은 폴리실리콘, 실리콘, 텅스텐, 및 유전체 에칭 공정들로서 이용될 수 있다. 예를 들어, 각각 열 산화물 및 열 질화물에 대해 0.03 및 0.3의 습식 에칭률 비율들(100:1 HF)이 획득되었다. 층들의 유전 상수를 줄이고 브레이크다운 전압을 증가시키기 위해 아르곤이 전구체 혼합물에 추가될 수 있다. 붕소-질화물 층들은 또한 구리 배리어 층들과 같은 라인의 백-엔드 응용들을 위해 바람직한 특성들을 가진다.
예시적인 실시예에서, 챔버에서 기판 상에 붕소 질화물 층을 증착하기 위해 질소 및 암모니아로 희석된 디보란이 챔버로 유입되고 RF 전력에 의해 제공되는 플라즈마의 존재 하에 반응된다. 디보란은 N2 중 5%, 약 3000 sccm의 유속으로 챔버로 유입되었고, 암모니아는 약 150 sccm의 유속으로 챔버로 유입되었다. RF 전력은 13.6 MHz의 주파수로 약 300 W로 제공되었다. 챔버 압력은 약 6 Torr, 간격은 약 480 mils 였다. 낮은 습식 에칭률들, 높은 증착 속도들, 및 바람직하게 낮은 유전 상수들을 가지는 붕소 질화물 층들이 획득되었다.
붕소-함유 전구체 및 질소-함유 전구체가 동시에 유입되는 추가적인 실시예에서, 실리콘-함유 전구체 또한 붕소-함유 전구체 및 질소-함유 전구체와 함께 챔버로 유입되어 스페이서 응용들을 위해 SiBN 층을 형성할 수 있다. SiBN 층은 5.5 미만의 유전 상수, 6 MV/cm보다 큰 브레이크다운 전압, 및 2 MV에서 1 e-9 amps/cm2 미만의 누설 전류 가질 수 있다. SiBN 층을 증착하기 위한 예시적인 처리 조건들은, 6 Torr의 챔버 압력 및 480 mils의 간격으로 챔버 조건들을 유지하면서 60 sccm SiH4, 600 sccm NH3, 1000 sccm N2, 100 내지 1000 sccm B2H6로 전구체를 유입시키는 것, 13.6 MHz에서 100 W RF 전력으로 플라즈마를 생성하는 것을 포함한다. 선택적으로 SiBN 층은 400℃에서 10 분 동안 UV 경화(cure)될 수 있다.
증착에 뒤이어, 붕소 질화물 물질 층이, 브레이크다운, 유전 상수 또는 조성과 같은 층 특성들을 수정하도록 처리될 수 있다. 사후-증착 처리들은 플라즈마 공정, 자외선(UV) 경화 공정, 열 어닐링 공정, 이-빔(e-beam) 경화 및 이들의 조합들을 포함한다.
상기 처리가 플라즈마 공정을 포함하는 실시예들에서, 플라즈마 공정은 붕소 질화물 층이 증착된 동일한 챔버 또는 상이한 챔버에서 수행될 수 있다. 플라즈마는 챔버의 샤워헤드 전극 및/또는 기판 지지 전극으로 전달된 RF 전력에 의해 제공될 수 있다. RF 전력은 약 100 kHz 내지 약 1 MHz, 예를 들어 약 300 kHz 내지 약 400 kHz의 낮은 단일 주파수로, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로, 또는 약 1 MHz를 초과하는, 예를 들어 약 1 MHz 초과 약 60 MHz 까지의, 예를 들어 13.6 MHz의 높은 단일 주파수로, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로 제공될 수 있다. 대안적으로 RF 전력은, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로, 약 100 kHz 내지 약 1 MHz, 예를 들어 약 300 kHz 내지 약 400 kHz의 제 1 주파수, 및 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로 약 1 MHz를 초과하는, 예를 들어 약 1 MHz 초과 약 60 MHz 까지의, 예를 들어 13.6 MHz의 제 2 주파수를 포함하는 혼합된 주파수로 제공될 수 있다.
플라즈마 처리는 질소-함유 전구체를 포함하는 플라즈마 처리 가스 및/또는 N2, NH3, N2H4 또는 이들의 조합물들을 포함하는 질소-함유 전구체들을 가지는 하나 이상의 희석 또는 비활성 가스들, 및 Ar, He, H2, Xe 또는 이들의 조합물들을 포함할 수 있는 희석 가스들을 이용할 수 있다. 플라즈마 처리 가스는 처리 동안 약 5 sccm 내지 약 50 slm, 예를 들어 약 100 sccm 내지 약 500 sccm의 유속으로 챔버로 유입될 수 있다. 플라즈마 가스는 일정 시간 기간 동안, 예를 들어 약 1 초 내지 약 2 시간, 예를 들어 약 1 초 내지 약 60 초 동안 챔버로 유입될 수 있다. 챔버 압력은 약 10 mTorr 내지 약 760 Torr 일 수 있고, 챔버 내의 기판 지지대 온도는 처리 동안 약 20 ℃ 내지 약 1000 ℃일 수 있다. 증가된 고 주파수 RF 전력, 증가된 NH3 유속들, 및 플라즈마 공정의 보다 긴 처리 시간들이 결과적인 층들의 굴절률을 낮추고 층들의 유전 특성들을 증가시키기 위해 이용될 수 있다. 플라즈마 공정을 위해 이용될 수 있는 챔버들의 예들은 PRODUCER® SE 및 PRODUCER® GT PECVD 챔버들이다.
상기 처리가 UV 경화 공정을 포함하는 실시예들에서, UV 경화 공정은 증착 챔버와 동일한 챔버에서 또는 붕소 질화물 층이 증착된 증착 챔버를 포함하는 통합된 툴의 일부인 챔버에서 수행될 수 있다. 예를 들어, UV 경화 공정은 붕소 질화물 층이 증착되는 PECVD 챔버를 포함하는 PRODUCER® 플랫폼의 일부인 NANOCURE™ 챔버에서 수행될 수 있다.
이용될 수 있는 예시적인 UV 경화 공정 조건들은 약 10 mTorr 내지 약 760 Torr의 챔버 압력 및 약 20 ℃ 내지 약 1000 ℃의 기판 지지부 온도를 포함한다. UV 경화 공정에 대한 기판 지지부 온도는 증착 공정 동안 기판 지지부 온도보다 크거나, 이보다 작거나, 또는 이와 같을 수 있다.
UV 경화 공정은 비활성 가스, 질소-함유 가스, 산소-함유 가스, 또는 이들의 조합물들을 포함하는 프로세싱 가스를 이용할 수 있고, 이러한 가스들은 처리 동안 약 5 sccm 내지 약 50 sccm 의 유속으로 챔버로 유입될 수 있다. 프로세싱 가스는 일정 시간 기간 동안, 약 1 초 내지 약 2 시간, 예를 들어 약 1 초 내지 약 10 분 동안 챔버로 유입될 수 있다. UV 복사는 임의의 UV 소스, 예를 들어 수은 마이크로파 아크 램프들, 펄스형 크세논 플래시 램프들, 또는 고효율 UV 발광 다이오드 어레이들에 의해 제공될 수 있다. UV 복사는 예를 들어 170 nm 내지 약 400 nm의 파장을 가질 수 있다. UV 복사는 172 nm와 같은 단일 파장을 가질 수 있다. 대안적으로 UV 복사는 200 nm 초과의 파장들을 제공하는 광대역 UV 소스에 의해 제공될 수 있다. 상기 처리는 약 1 Watt/cm2 내지 약 1000 Watt/cm2의 자외선 복사에 증착된 물질을 노출시키는 것을 포함할 수 있고, 자외선 복사는 약 0.5 eV 내지 약 10 eV, 예를 들어, 약 1 eV 내지 약 6 eV의 광자 에너지(전자볼트)를 제공할 수 있다. UV 경화 공정 사후-처리를 수행하는데 이용될 수 있는 챔버의 예는 캘리포니아 산타클라라 소재의 어플라이드 머티리얼스 사로부터 이용가능한 NANOCURE™ 챔버이다.
수소가 층을 통해 기판의 반도체 영역들로 확산할 수 있고 기판 상에 형성된 소자의 신뢰성을 악화시킬 수 있기 때문에, 전형적으로 UV 경화 공정은 상기 층으로부터 수소를 제거하는 것이 바람직하다. UV 경화 공정은 또한 전형적으로 상기 층의 밀도를 높이고 약 2.0 GPa 초과까지 상기 층의 인장 응력을 증가시킨다.
상기 처리가 열 공정을 포함하는 실시예들에서, 열 공정은 붕소 질화물 층이 증착된 동일한 챔버 또는 상이한 챔버에서 수행될 수 있다. 증착된 물질은 증착 온도 보다 높은 온도에서 어닐링된다. 프로세싱 가스는, UV 빔 경화에 대해 위에서 논의된 것처럼, 처리 동안 약 5 sccm 내지 약 50 slm, 예를 들어 약 10 sccm 내지 약 1 slm의 유속으로 챔버로 유입될 수 있다. 프로세싱 가스는 일정 시간 기간 동안, 예를 들어 약 1 초 내지 약 10 시간, 예를 들어 약 10 초 내지 약 20 분 동안 챔버로 유입될 수 있다. 챔버 압력은 약 10 mTorr 내지 약 760 Torr 일 수 있고, 챔버 내의 기판 지지대 온도는 처리 동안 약 20 ℃ 내지 약 1000 ℃일 수 있다. 열 어닐링 공정을 위해 이용될 수 있는 챔버들의 예들은 PRODUCER? SE 및 PRODUCER? GT PECVD 챔버들이다.
추가적인 실시예들은 위에서 기술된 처리들, 즉 UV 경화 공정들, 플라즈마 공정들 및 열 공정들 중 둘 이상을 이용하여 증착된 물질을 처리하는 것을 포함한다. 예를 들어, 증착된 물질은 UV 경화 공정 및 그 후 플라즈마 공정을 이용하여 처리될 수 있다.
붕소 질화물 층이 게이트 스택 위에 스페이서 층으로 증착되는 경우와 같이, 높은 단차 커버리지 및 최소 패턴 로딩 효과가 요구되는 응용들에 대해서, 증착 및 사후-증착 처리의 다수의 사이클들이 수행될 수 있다. 물질의 하나 이상의 층들은 약 1.1 내지 약 10 의 전체적인 k 값을 가지는 복합 스페이서 층을 생성하기 위해 500 ℃보다 작거나 같은 온도에서 플라즈마 강화 화학 기상 증착 반응기들에서 플라즈마 조건들 하에서 순차적으로 또는 동시에 증착될 수 있다.
위에서 기술된 증착 및 사후-처리 단계들이 단일한 사후-처리 단계가 뒤따르는 단일한 증착 단계에 관해 기술되지만, 본 발명의 다른 실시예들에 따라 제공된 붕소 질화물 층들은 증착 및 사후-처리의 다수의 사이클들에 의해 형성될 수 있다. 이러한 실시예들에서, 붕소 질화물 물질은 요구되는 최종 두께의 단지 일부인 두께로 증착되고 그 후 사후-처리된다. 이러한 증착 및 사후-처리 시퀀스는 요구되는 두께가 성취될 때까지 다수 회 수행될 수 있다. 예를 들어, 약 2 Å 내지 약 5000 Å, 예를 들어 약 2 Å 내지 약 1000 Å의 두께를 가지는 층들, 예를 들어 약 20 Å 층들이 각 사이클에서 형성될 수 있다. 각 사이클에서 증착 및 사후-처리 단계들은 동일한 챔버에서, 공통의 전송 챔버를 공유하는 상이한 챔버들에서, 또는 공통의 전송 챔버를 공유하지 않는 상이한 챔버들에서 수행될 수 있다.
붕소 질화물 증착 공정의 한 예에서, 붕소 질화물 층이 다음의 조건들 하에서 형성되었을 때 95% 초과의 단차 커버리지 및 5% 미만의 패턴 로딩 효과가 획득되었다: 5초/사이클 동안 6 Torr의 챔버 압력 및 480 mils의 간격으로 400 sccm의 디보란 및 2000 sccm의 질소를 이용하여 사이클 당 20 Å의 증착 속도로 붕소 질화물 층을 증착하는 것; 및 플라즈마 공정을 이용하여 붕소 질화물 층을 처리하여 상기 층으로 질소를 통합하고 붕소 질화물 층을 형성하는 것, 여기서 상기 플라즈마 공정은 13.6 MHz에서 300 W의 RF 전력을 이용하여 10 초/사이클 동안 100 sccm의 암모니아 및 2000 sccm의 질소를 이용하는 것을 포함함. 붕소 질화물 층은 4.7 의 유전 상수를 가진다.
또 다른 실시예에서, 라이너 층이 스페이서 층들 상에 증착될 수 있다. 대안적으로 라이너 층은 스페이서 층들 이전 및/또는 그 이후에 증착될 수 있다. 라이너 층은 동일한 챔버 또는 동일한 처리 툴에서 스페이서 층과 인 시튜(in situ) 증착될 수 있다. 라이너 층은 실리콘 질화물을 포함할 수 있고 플라즈마 강화 CVD 공정 또는 열 강화 공정에서 1000 ℃ 이하의 증착 온도로 증착될 수 있다. 실리콘 질화물 증착 공정은 실란(SiH4)과 같은 실리콘 소스, 암모니아(NH3)와 같은 질소 소스, 질소 가스(N2)와 같은 비활성 가스를 포함한다.
붕소 질화물 물질 층들은 또한 희생적이거나 패터닝 후에 구조들에 남겨질 수 있는 하드 마스크들을 위해 이용될 수 있다. 예를 들어, 붕소 질화물 물질 층들은 산화물, 질화물, 실리콘, 폴리실리콘, 또는 금속 층들을 에칭하기 위한 하드 마스크들인 붕소 질화물 또는 붕소 산화물 층들일 수 있다. 붕소 질화물 물질 층들은 또한 유전체 라이너를 가진 "갭-충전" 응용들을 위해 이용될 수 있다. 붕소 질화물 물질 층들은 듀얼 패터닝 방식에서 효과적으로 생성되었다.
붕소 질화물 물질 층들은 또한, 예를 들어 CuBN, CuPBN, 또는 CuBCSiN 층들을 그 사이에 형성함으로써, 예를 들어 구리 배리어 층들 또는 구리와 구리 배리어 층들 사이의 접착층들과 같은 백 엔드 응용들을 위해 이용될 수 있다. 구리 배리어 층들은 종래의 다마신 구조들 또는 희생 물질을 증착 후 제거함으로써 형성되는 공기 갭들을 포함하는 구조들에서 이용될 수 있다.
층 조성에 부가하여, 굴절률(RI) 및 단차 커버리지와 같은 붕소 질화물 물질 층들의 다른 특성들은 붕소-함유 전구체의 유입 동안 챔버로 다른 전구체들을 유입함으로써 조정(tailor)될 수 있다. B2H6, B2H6+NH3, B2H6+SiH4, 및 B2H6+NH3+SiH4를 이용하여 증착된 층들이 비교되었다. B2H6+SiH4 층들은 가장 높은 굴절률을 가진다. B2H6 단독으로 보다는 부가적인 전구체를 이용하여 증착된 층들은 개선된 균일성을 가진다. B2H6+NH3+SiH4 층들은 최상의 단차 커버리지를 가진다. 예를 들어, 91%의 하부/상부 단차 커버리지, 91%의 측벽/상부 단차 커버리지, 0%의 상부 PLE, 7%의 측벽 PLE, 및 5%의 하부 PLE가 다음의 조건들을 이용하여 획득되었다: 15 초 동안 400 sccm B2H6(N2 중 5%), 40 sccm SiH4, 200 sccm NH3, 4000 sccm N2 에 뒤따르는 15 초 동안 13.6 MHz에서 600 W RF 전력, 100 sccm NH3 및 6000 sccm N2를 포함하는 질소 플라즈마 처리.
표 1은 붕소 질화물 물질 층들 및 실리콘 질화물 물질들의 특성들의 비교를 보여준다.
표 1
Figure 112010072035473-pct00001
본원에서 제공되는 붕소 질화물 층들은 이들이 패터닝된 기판들 상에 증착될 때 80% 초과의 단차 커버리지를 전형적으로 가진다. 붕소 질화물 물질 층들은 추가적으로 95% 이상의 컨포멀리티 및 5% 미만의 패턴 로딩을 가지는 것처럼 보인다. 붕소 질화물은 플루오르화 수소(HF) 습식 세정을 요구하는 또는 어떠한 세정 단계들도 요구하지 않는 공정 흐름에서 스페이서 층 물질들을 위한 바람직한 에칭 특성을 가지는 것으로 관측되었다. 붕소 질화물 물질 층들은 또한 양호한 갭 충전 특성들을 가지고, 예를 들어 충전된 갭들에서 어떠한 틈 또는 균열 형성이 없다.
표 1의 실리콘 질화물 물질은 100 sccm의 실란(SiH4), 900 sccm의 암모니아(NH3), 1000sccm 공정의 질소(N2)를 흐르게 하고, 6 Torr의 챔버 압력 및 480 mils의 샤워헤드와 기판 사이의 간격으로 150 와트로 플라즈마를 생성함으로써 증착되었다. 400 ℃ 또는 480 ℃에 대한 표 1의 붕소 질화물 물질들은 2400 sccm의 디보란(B2H6), 800 sccm의 암모니아(NH3), 2400 sccm 공정의 질소(N2)를 흐르게 하고, 20 Torr의 챔버 압력 및 480 mils의 샤워헤드와 기판 사이의 간격으로 150 와트로 플라즈마를 생성함으로써 증착되었다.
HF, H3PO4 및 피라냐(Pyranha) 용액(H2SO4:H2O2)에서 붕소 질화물 물질들의 에칭률이 막의 붕소 함유량이 증가함에 따라 감소한다는 것이 관측되었다. 증착된 물질 내의 B-N 결합들이 감소하는 압력과 함께 증가하면서, 붕소 질화물 물질 층의 굴절률도 압력과 함께 감소함이 관측되었다. 붕소 질화물 증착 속도들은 챔버 압력들과 함께 증가함이 관측되었다. 부가적으로 붕소 농도의 증가는 결과적으로 감소된 건식 및 습식 에칭률을 낳고, 이에 의해 산화물 에칭 정지 층에 대한 에칭 선택비를 개선시킨다. 약 1:1 내지 약 1:100, 예를 들어 1:3.7 내지 1:4.5의, 붕소 질화물 물질 층 대 산화물 층의 에칭 선택비가 본원에서 기술된 공정들에 따라 증착된 붕소 질화물 물질들에 대해 관측되었다.
상기 내용은 본 발명의 실시예들에 지향되었지만 본 발명의 다른 실시예들 및 추가적인 실시예들이 본원의 기본 범위를 벗어나지 않고 발명될 수 있고, 본원의 범위는 뒤따르는 청구항들에 의해 결정된다.

Claims (21)

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  15. 반도체 마스크를 제조하기 위한 방법으로서,
    인접하게 배치된 희생 마스크를 갖는 반도체 스택을 제공하는 단계;
    상기 희생 마스크 및 반도체 스택 상에 컨포멀한 붕소 질화물 물질 층을 증착하는 단계;
    상기 희생 마스크의 측벽들에 인접한 스페이서 라인들을 갖는 스페이서 마스크를 제공하고 상기 희생 마스크의 상부 표면을 노출시키기 위해 상기 붕소 질화물 물질 층을 에칭하는 단계;
    상기 스페이서 마스크의 일부를 노출시키기 위해 상기 스페이서 마스크 및 상기 희생 마스크 위에 포토레지스트 층을 증착 및 패터닝하는 단계;
    상기 희생 마스크를 제거하기 전에 스페이서 라인들의 쌍들 사이에서 연속성이 있는 노출된 단부들을 에칭하는 단계; 및
    상기 희생 마스크를 제거하는 단계;
    를 포함하는, 반도체 마스크를 제조하기 위한 방법.
  16. 삭제
  17. 삭제
  18. 제 15 항에 있어서,
    상기 붕소 질화물 물질 층은 탄소, 실리콘, 염소, 산소, 또는 이들의 조합물들을 더 포함하는,
    반도체 마스크를 제조하기 위한 방법.
  19. 제 15 항에 있어서,
    상기 붕소 질화물 물질 층은 베이스 붕소 질화물 물질 층 및 상기 베이스 붕소 질화물 물질 층 상에 증착되는 라이너 층을 포함하는,
    반도체 마스크를 제조하기 위한 방법.
  20. 제 19 항에 있어서,
    스페이서 마스크를 제공하기 위해 상기 붕소 질화물 물질 층을 에칭하는 단계는 상기 베이스 붕소 질화물 물질 층을 노출시키기 위해 상기 라이너 층을 이방성 에칭하는 단계 및 상기 노출된 베이스 붕소 질화물 물질 층을 등방성 에칭하는 단계를 포함하는,
    반도체 마스크를 제조하기 위한 방법.
  21. 제 20 항에 있어서,
    상기 라이너 층은 실리콘 질화물을 포함하고, 상기 희생 마스크는 실리콘 질화물, 실리콘 산화물, 비정질 실리콘, 비정질 탄소, 및 이들의 조합물들로 이루어진 그룹으로부터 선택되는 물질을 포함하는,
    반도체 마스크를 제조하기 위한 방법.
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