KR101159954B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 형성 방법은본 발명의 반도체 소자의 형성 방법은 피식각층이 구비된 반도체 기판 상에 제 1 희생 하드마스크층을 형성하는 단계와, 상기 제 1 희생 하드마스크층 상부에 제 1 스페이서를 형성하는 단계와, 상기 제 1 스페이서를 식각마스크로 상기 제 1 희생 하드마스크층을 식각하여 제 1 희생 하드마스크 패턴을 형성하는 단계와, 상기 제 1 희생 하드마스크 패턴의 양측에 제 2 스페이서를 형성하는 단계와, 상기 제 2 스페이서의 일부를 분리시키는 단계와, 상기 제 2 스페이서 상부에 패드 패턴을 형성하는 단계를 포함하여, 낸드 플레쉬 소자의 컨트롤 게이트와 같은 10nm 급 라인 앤 스페이스 패턴 뿐만 아니라, 주변회로 영역의 엑스 디코더에서 드레인 콘택과 연결되는 패드부의 구현을 용이하게 할 수 있다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 이중 스페이서 패터닝을 이용한 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.
한편, 반도체 소자가 고집적화됨에 따라 NA(numerical aperture) 1.35의 ArF 이머젼 노광장비의 한계상 통상적인 1회의 노광으로는 하프 피치(half pitch) 기준 40nm이하의 라인 앤 스페이스 패턴을 형성하기 어려운 실정이다. 그리하여, HIF(high index fluid) 물질을 적용하여 하이퍼 NA(hyper numerical aperture)를 사용하는 기술이 제안되었지만 적용이 어려워 포기되었고, 그 대안으로 13.4nm의 파장을 갖는 EUV(extreme ultra violet) 노광원의 사용하여 하프 피치 기준 30nm 급 이하의 미세패턴을 구현하는 방법이 제한되었다. 그러나, EUV 공정은 현재까지도 노광 소스, 툴, 감광막 등의 기술적인 한계가 많이 남아있어 EUV 노광원을 이용한 소자의 개발 및 적용은 현 시점에서 어려운 실정이다.
따라서, 20nm 급 이하의 소자, 예를들면 낸드 플래쉬의 컨트롤 게이트(control gate), 주변회로 영역의 엑스 디코더(X-decoder)에서 드레인 콘택(drain contact)과 연결되는 패드 등을 구현할 수 있는 방법이 제안되어야 한다.
본 발명은 ArF 이머젼 노광장비의 한계 및 EUV 노광장비 도입의 어려움 등의 이유로 20nm 급의 반도체 소자를 구현하기 어려운 문제를 해결하고자 한다.
본 발명의 피식각층이 구비된 반도체 기판 상에 제 1 희생 하드마스크층을 형성하는 단계와, 상기 제 1 희생 하드마스크층 상부에 제 1 스페이서를 형성하는 단계와, 상기 제 1 스페이서를 식각마스크로 상기 제 1 희생 하드마스크층을 식각하여 제 1 희생 하드마스크 패턴을 형성하는 단계와, 상기 제 1 희생 하드마스크 패턴의 양측에 제 2 스페이서를 형성하는 단계와, 상기 제 2 스페이서의 일부를 분리시키는 단계와, 상기 제 2 스페이서 상부에 패드 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 희생 하드마스크 층을 형성하는 단계 이후 상기 제 1 희생 하드마스크층 상부에 서브 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 서브 하드마스크층은 폴리 실리콘을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 희생 하드마스크 패턴을 형성하는 단계는 상기 제 1 스페이서를 식각마스크로 상기 서브 하드마스크층을 식각하여 서브 하드마스크 패턴을 형성하는 단계와, 상기 제 1 스페이서를 제거하는 단계와, 상기 서브 하드마스크 패턴을 식각마스크로 상기 제 1 희생 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 스페이서를 제거하는 단계는 습식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 제 1 스페이서를 제거하는 단계는 HF 계열의 식각 용액 또는 인산(H3PO4) 계열의 식각 용액을 이용하는 것을 특징으로 한다.
그리고, 상기 제 1 스페이서를 형성하는 단계는 상기 제 1 희생 하드마스크층 상부에 제 2 희생 하드마스크 패턴을 형성하는 단계와, 상기 제 2 희생 하드마스크 패턴 상부에 제 1 스페이서 물질을 형성하는 단계와, 상기 제 1 스페이서 물질에 1차 에치백 공정을 수행하는 단계와, 상기 제 2 희생 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 스페이서 물질을 형성하는 단계는 20℃ 내지 400℃의 온도에서 진행되는 것을 특징으로 한다.
그리고, 상기 제 2 스페이서를 형성하는 단계는 상기 제 1 희생 하드마스크 패턴 상부에 제 2 스페이서 물질을 형성하는 단계와, 상기 제 2 스페이서 물질에 2차 에치백 공정을 수행하는 단계와, 상기 제 1 희생 하드마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 스페이서 물질을 형성하는 단계는 20℃ 내지 400℃의 온도에서 진행되는 것을 특징으로 한다.
그리고, 상기 제 2 스페이서의 일부를 분리시키는 단계는 상기 제 2 스페이서의 일부를 노출시키는 컷팅 마스크를 형성하는 단계와, 상기 컷팅 마스크를 식각마스크로 상기 제 2 스페이서를 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 피식각층 상에 형성된 타겟 하드마스크층을 더 포함하는 것을 특징으로 한다.
그리고, 상기 타겟 하드마스크층은 폴리 실리콘층을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 스페이서 및 상기 패드 패턴을 식각마스크로 상기 피식각층을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 이중 스페이서 패터닝 기술을 적용하여 낸드 플레쉬 소자의 컨트롤 게이트와 같은 10nm 급 라인 앤 스페이스 패턴 뿐만 아니라, 주변회로 영역의 엑스 디코더에서 드레인 콘택과 연결되는 패드부의 구현을 용이하게 할 수 있다.
도 1a 내지 도 1n은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면으로서, (ⅰ)은 본 발명의 일 실시예에 따른 평면도이고, (ⅱ)는 본 발명의 일 실시예에 따른 x-x'를 자른 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1n은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 도면으로서, (ⅰ)은 본 발명의 일 실시예에 따른 평면도이고, (ⅱ)는 본 발명의 일 실시예에 따른 x-x'를 자른 단면도이다.
본 발명에 따른 반도체 소자의 형성 방법의 설명에 앞서 본 발명의 일 실시예로서 주변회로 영역의 엑스 디코더에서 드레인 콘택과 접속되는 패드 영역의 형성 방법을 나타낸다. 하지만, 본 발명은 엑스 디코더에서 드레인 콘택과 접속되는 패드 영역의 형성 방법에 한정되지 않고 본 발명의 반도체 소자의 형성 방법을 통하여 10nm 급과 같은 미세 소자의 형성 방법이라면 어느 패터닝에도 적용가능하다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 피식각층(102), 타겟 하드마스크층(104), 제 1 희생 하드마스크층(109), 서브 하드마스크층(110), 제 2 희생 하드마스크층(115)을 형성한 후, 제 1 감광막 패턴(116)을 형성한다. 여기서, 제 1 희생 하드마스크층(109)은 제 1 희생막(106) 및 실리콘 산화질화막(108)의 적층구조인 것이 바람직하고, 제 2 희생 하드마스크층(115)은 제 2 희생막(112) 및 실리콘 산화질화막(114)의 적층구조인 것이 바람직하다. 여기서, 피식각층(102) 하부에는 ONO 유전막(Oxide/Nitride/Oxide), 게이트 폴리, 텅스텐, 캐핑 실리콘 질화막의 구조를 포함하는 낸드 플래쉬 컨트롤 게이트가 피식각층(102) 하부에 더 구비될 수 있다. 하지만, 이에 한정되는 것은 아니고 변경가능한 것은 당업자에게 자명하다.
피식각층(102)은 산화막인 것이 바람직하고, 타겟 하드마스크층(104) 및 서브 하드마스크층(110)은 폴리실리콘을 적용하는 것이 바람직하다. 이때, 타겟 하드마스크층(104)을 폴리실리콘으로 적용하는 것은 제조원가가 비싼 비정질 탄소(armorphous carbon) 보다는 비용을 절약할 수 있으며 미세한 패턴을 형성함에 있어 높은 종횡비(aspect ratio)를 갖는 패턴의 식각시 패턴이 좌우로 흔들리는 위글링(wiggling) 현상을 방지할 수 있기 때문에 바람직하다. 하지만, 타겟 하드마스크층(104)의 물질로 폴리실리콘이 한정되는 것은 아니고 변경가능하다.
그리고, 제 1 희생막(106) 및 제 2 희생막(112)은 비정질 탄소 또는 스핀타입의 SOC(spin on carbon)인 것이 바람직하다. 상술한 물질은 산소 애싱(O2 ashing)으로 용이하게 제거되므로. 제 1 희생막(106) 및 제 2 희생막(112) 측벽에 형성된 스페이서들만 남기고 용이하게 제거될 수 있다.
또한, 제 1 감광막 패턴(116)의 피치는 최종 패턴의 피치에 따라 달라질 수 있는데, 예를들어 최종 패턴의 피치가 X 라면 제 1 감광막 패턴(116)의 피치는 4X 가 되도록 하는 것이 바람직하다.
여기서, 실리콘 산화질화막(108) 및 실리콘 산화질화막(114)은 반드시 이 물질에 한정되는 것은 아니고 하드마스크의 역할을 할 수 있는 여러 물질로 변경될 수 있다. 따라서, 실리콘 산화질화막(108) 및 실리콘 산화질화막(114) 이외에 다른 물질을 적용하는 것은 당업자라면 용이하게 변경 실시할 수 있는 범위 내에서 판단되어야 할 것이다.
도 1b에 도시된 바와 같이, 제 1 감광막 패턴(116)을 식각마스크로 하여 제 2 희생하드마스크층(115)을 식각하여 제 2 희생막 패턴(112a) 및 실리콘 질화막 패턴(114a)의 적층구조인 제 2 희생하드마스크 패턴(115a)을 형성한다. 여기서, 제 2 희생막패턴(112a)은 스페이서의 높이를 결정하기 때문에 스페이서를 정의할 수 있을 만큼의 높이를 갖는 것이 바람직하다.
도 1c에 도시된 바와 같이, 전체 상부에 제 1 스페이서 물질(118)을 형성한다. 여기서, 제 1 스페이서 물질(118)은 제 2 희생막(112)의 물질보다 낮은 온도(예를들면 20℃ 내지 400℃)에서 형성할 수 있는 물질인 것이 바람직하다. 그 이유는 제 1 스페이서 물질(118)이 제 2 희생막패턴(112a)의 프로파일에 변형을 주지않고 열적 스트레스로 인한 리프팅을 방지하고 안정하게 형성될 수 있도록 하기 위함이다. 예를 들면, 제 1 스페이서 물질(118)은 스텝 커버리지(step coverage)가 양호한 저온 산화막 또는 저온 질화막인 것이 바람직하다.
도 1d 및 도 1e에 도시된 바와 같이, 제 1 스페이서 물질(118)에 1차 에치백 공정을 수행하여 제 2 희생막패턴(112a)의 상부가 노출되도록 식각하여 제 1 스페이서(118a)를 형성하는 것이 바람직하다(도 1d). 이 식각과정에서 제 2 희생막패턴(112a) 상부에 형성된 실리콘 질화막패턴(114a)은 함께 제거된다. 이어서, 제 2 희생막패턴(112a)을 산소 애싱(O2 ashing)으로 제거하는 것이 바람직하다(도 1e). 여기서 제 1 스페이서(118a)는 상부가 소뿔(horn)모양으로 형성될 수 있다.
도 1f에 도시된 바와 같이, 제 1 스페이서(118a)를 식각마스크로 서브 하드마스크층(110)을 식각하여 서브 하드마스크 패턴(110a)을 형성한다. 여기서, 서브 하드마스크 패턴(110a)을 형성함으로써 소뿔 모양으로 형성된 제 1 스페이서(118a)를 식각마스크로 하부 구조물을 식각할 때, 하부 구조물이 비대칭하게 식각되는 것을 방지할 수 있다. 즉, 제 1 스페이서(118a)를 식각마스크로 서브 하드마스크층(110)을 먼저 식각하여 서브 하드마스크 패턴(110a)을 좌우 대칭 형상으로 형성한 후, 서브 하드마스크 패턴(110a)을 식각마스크로 하부구조물을 식각할때 대칭형상으로 식각되도록 하기 위함이다. 이는 후속 공정에서 형성되는 스페이서 패턴이 용이하게 형성되도록 한다.
이어서, 제 1 스페이서(118a)를 제거하며, 제 1 스페이서(118a)는 습식 식각으로 제거되는 것이 바람직하다. 만약, 제 1 스페이서 물질이 저온 산화막이라면 HF 계열의 식각 용액을 이용하여 식각하는 것이 바람직하고, 스페이서 물질이 저온 질화막이라면 인산(H3PO4) 계열의 식각 용액을 이용하여 식각하는 것이 바람직하다.
도 1g에 도시된 바와 같이, 서브 하드마스크 패턴(110a) 상부에 제 2 감광막 패턴(120)을 형성한다. 이때, 제 2 감광막 패턴(120)의 양단부에는 후속 공정에서 패드 패턴이 형성되므로 제 2 감광막 패턴(120)은 패드 패턴이 이격될 수 있는 충분한 폭을 갖도록 형성되는 것이 바람직하다.
도 1h에 도시된 바와 같이, 서브 하드마스크 패턴(110a) 및 제 2 감광막 패턴(120)을 식각마스크로 제 1 희생 하드마스크층(109)을 식각하여 실리콘 산화질화막 패턴(108a) 및 제 1 희생막 패턴(106a)의 적층구조인 제 1 희생 하드마스크패턴(109a)을 형성한다.
도 1i에 도시된 바와 같이, 전체 상부에 제 2 스페이서 물질(122)을 형성한다. 여기서, 제 2 스페이서 물질(122)은 제 1 희생막(106)의 물질보다 낮은 온도(예를들면 20℃ 내지 400℃)에서 형성할 수 있는 물질인 것이 바람직하다. 그 이유는 제 2 스페이서 물질(122)이 제 1 희생막패턴(106a)의 프로파일에 변형을 주지않고 열적 스트레스로 인한 리프팅을 방지하고 안정하게 형성될 수 있도록 하기 위함이다. 예를 들면, 제 2 스페이서 물질(122)은 스텝 커버리지(step coverage)가 양호한 저온 산화막 또는 저온 질화막인 것이 바람직하다.
도 1j 및 도 1k에 도시된 바와 같이, 제 2 스페이서 물질(122)에 2차 에치백 공정을 수행하여 제 1 희생막패턴(106a)의 상부가 노출되도록 식각하여 제 2 스페이서(122a)를 형성하는 것이 바람직하다(도 1j). 이 식각 과정에서 제 1 희생막패턴(106a) 상부에 형성된 실리콘 산화질화막 패턴(108a)도 함께 제거된다. 이어서, 제 1 희생막패턴(106a)을 산소 애싱(O2 ashing)으로 제거하는 것이 바람직하다(도 1k).
도 1l에 도시된 바와 같이, 전체 상부에 제 3 감광막 패턴(124)을 형성하고 제 3 감광막 패턴(124)을 식각마스크로 제 2 스페이서(122a)의 끝단을 제거한다. 이때, 제 3 감광막 패턴(124)은 컷팅 마스크의 역할을 수행하는 것으로, 제 2 스페이서(122a) 라인 끝단의 연결부분을 분리하기 위하여 제 2 스페이서(122a) 라인 끝단이 노출되도록 형성되는 것이 바람직하다. 이어서, 제 3 감광막 패턴(124)는 제거한다.
도 1m에 도시된 바와 같이, 제 2 스페이서(122a) 상부에 감광막을 도포한 후, 노광마스크를 이용하여 제 4 감광막 패턴(126)을 형성한다. 여기서, 제 4 감광막 패턴(126)은 패드 패턴을 정의하는 것이 바람직하다.
도 1n에 도시된 바와 같이, 제 4 감광막 패턴(126) 및 제 2 스페이서 (122a)를 식각마스크로 하드마스크층(104)을 식각하여 하드마스크 패턴(104a)을 형성한다.
이후 도시되지는 않았지만, 타겟 하드마스크 패턴(104a)을 마스크로 피식각층(102)을 식각하여 셀 영역에서는 스트링(string) 양 끝에 위치하는 셀렉트 트랜지스터, 소스 선택라인(SSL,Source Select Line), 드레인 선택라인(DSL,Drain Select Line)이 정의되고, 주변회로 영역에서는 드레인 콘택과 접속되는 패드 패턴이 정의되는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 이중 스페이서 패터닝 기술을 이용하여 셀 영역에서는 스트링(string) 양 끝에 위치하는 셀렉트 트랜지스터, 소스 선택라인(SSL,Source Select Line), 드레인 선택라인(DSL,Drain Select Line)을, 주변회로 영역에서는 드레인 콘택과 접속되는 패드 패턴을 용이하게 형성할 수 있다.
Claims (14)
- 피식각층이 구비된 반도체 기판 상에 제 1 희생 하드마스크층 및 서브 하드마스크층을 순차적으로 형성하는 단계;
상기 서브 하드마스크층 상부에 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서를 식각마스크로 상기 서브 하드마스크층을 식각하여 서브 하드마스크 패턴을 형성하고 상기 제 1 스페이서를 제거하는 단계;
인접한 패드들 간의 이격을 확보하기 위한 아일랜드 타입의 감광막 패턴을 패드 영역의 상기 서브 하드마스크 패턴 상부에 형성하는 단계;
상기 감광막 패턴 및 상기 서브 하드마스크 패턴을 식각마스크로 상기 제 1 희생 하드마스크층을 식각하여 제 1 희생 하드마스크 패턴을 형성하는 단계;
상기 제 1 희생 하드마스크 패턴의 측벽에 제 2 스페이서를 형성하는 단계;
상기 제 2 스페이서의 일부를 분리시키는 단계; 및
상기 제 2 스페이서 상부에 패드 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 삭제
- 청구항 1에 있어서,
상기 서브 하드마스크층은
폴리 실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 삭제
- 청구항 1에 있어서,
상기 제 1 스페이서를 제거하는 단계는
습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 1 스페이서를 제거하는 단계는
HF 계열의 식각 용액 또는 인산(H3PO4) 계열의 식각 용액을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 1 스페이서를 형성하는 단계는,
상기 서브 하드마스크층 상부에 제 2 희생 하드마스크 패턴을 형성하는 단계;
상기 제 2 희생 하드마스크 패턴 상부에 제 1 스페이서 물질을 형성하는 단계;
상기 제 1 스페이서 물질에 1차 에치백 공정을 수행하는 단계; 및
상기 제 2 희생 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7에 있어서,
상기 제 1 스페이서 물질을 형성하는 단계는
20℃ 내지 400℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 2 스페이서를 형성하는 단계는
상기 제 1 희생 하드마스크 패턴 상부에 제 2 스페이서 물질을 형성하는 단계;
상기 제 2 스페이서 물질에 2차 에치백 공정을 수행하는 단계; 및
상기 제 1 희생 하드마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 9에 있어서,
상기 제 2 스페이서 물질을 형성하는 단계는
20℃ 내지 400℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 2 스페이서의 일부를 분리시키는 단계는
상기 제 2 스페이서의 일부를 노출시키는 컷팅 마스크를 형성하는 단계; 및
상기 컷팅 마스크를 식각마스크로 상기 제 2 스페이서를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 피식각층 상에 형성된 타겟 하드마스크층을 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 12에 있어서,
상기 타겟 하드마스크층은
폴리 실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 2 스페이서 및 상기 패드 패턴을 식각마스크로 상기 피식각층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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