JP3621369B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 111
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 238000000034 method Methods 0.000 claims description 71
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 37
- 230000001681 protective effect Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 229920005989 resin Polymers 0.000 claims description 4
- 239000011347 resin Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 42
- 229920005591 polysilicon Polymers 0.000 description 42
- 238000005468 ion implantation Methods 0.000 description 15
- 238000005530 etching Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000003848 UV Light-Curing Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000001723 curing Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 208000033999 Device damage Diseases 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリに代表される不揮発性半導体記憶装置と通常のＭＯＳ型半導体装置を同一基板上に混載して形成した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
以下に、従来の不揮発性半導体記憶装置と半導体装置が混載された半導体装置の製造方法を、図面を参照しながら説明する。図８から図１２は、従来の半導体装置の製造方法を説明するための工程断面図である。図８から図１２において、不揮発性半導体装置が形成される領域をメモリ領域Ｒｍｅｍ、通常の半導体装置が形成される領域をロジック領域Ｒｌｏｇｉｃとする。
【０００３】
まず、図８（ａ）に示すように、Ｐ型シリコン基板１上に素子分離絶縁膜２とＰウエル３を形成する。次に、Ｐ型シリコン基板１の活性領域上に、第１絶縁膜４、第１ポリシリコン膜５、及び第２絶縁膜６を、順次形成することになる。
【０００４】
そして、図８（ｂ）に示すように、レジストパターン７をマスクとして、通常の半導体装置が形成されるロジック領域Ｒｌｏｇｉｃ上にある第２絶縁膜６と第１ポリシリコン膜５をエッチング除去する。
【０００５】
さらに、図８（ｃ）に示すように、通常の半導体装置が形成されるロジック領域Ｒｌｏｇｉｃの基板表面を酸化することによって、第３絶縁膜８を形成してから、第２ポリシリコン膜９を形成する。このときの第２ポリシリコン膜９の膜厚は、例えば２００ｎｍ程度である。
【０００６】
なお、詳細には図示していないが、一般に第２絶縁膜６は、シリコン酸化膜、シリコン窒化膜（Ｓｉ３Ｎ４）、及びシリコン酸化膜からなる３層構造を有しており、ロジック領域Ｒｌｏｇｉｃ上における第３絶縁膜８形成時の熱酸化によって、第２絶縁膜６の最上面のシリコン酸化膜が形成されることになる。
【０００７】
次に、図９（ａ）に示すように、レジストパターン１０をマスクとしてメモリ領域Ｒｍｅｍにおける第２ポリシリコン膜９、第２絶縁膜６、第１ポリシリコン膜５をエッチングして、それぞれ制御ゲート電極９ａ、容量絶縁膜６ａ、浮遊ゲート電極５ａ、及びトンネル絶縁膜４ａを形成する。
【０００８】
そして、図９（ｂ）に示すように、ＣＶＤ法又は熱酸化法によりシリコン酸化膜１１を全面に形成する。このときのシリコン酸化膜１１は、例えば２０ｎｍ程度である。
【０００９】
次に、図９（ｃ）に示すように、レジストパターン１２をマスクとして、不揮発性半導体記憶装置のソース形成用のイオン注入１３を行なうことで、高濃度ソース領域１４を形成する。
【００１０】
そして、図１０（ａ）に示すように、レジストパターン１５をマスクとして、不揮発性半導体記憶装置のドレイン形成用のイオン注入１６を行なうことで、高濃度ドレイン領域１７を形成する。ここで、シリコン酸化膜１１は、不揮発性半導体記憶装置のゲート電極側面において、不揮発性半導体記憶装置のソース・ドレイン形成用のイオン注入が、トンネル絶縁膜４ａや、容量絶縁膜６ａに損傷を与えないように形成される保護酸化膜である。
【００１１】
そして、図１０（ｂ）に示すように、シリコン酸化膜１１をエッチングで除去した後、図１０（ｃ）に示すように、ロジック領域Ｒｌｏｇｉｃ内に半導体装置のゲート電極を形成するためのレジストパターン１８を形成する。
【００１２】
次に、図１１（ａ）に示すように、レジストパターン１８をマスクとして、ロジック領域Ｒｌｏｇｉｃの第２ポリシリコン膜９をエッチングし、半導体装置のゲート電極９ｂを形成し、その後、レジストパターン１８を除去する。さらに、ロジック領域Ｒｌｏｇｉｃを開口した別のレジストパターン（図示しない）を用いて、ロジック領域Ｒｌｏｇｉｃに低濃度ドレイン領域となるイオン注入を行ない、その後、このレジストパターン（図示しない）を除去する。その結果、図１１（ｂ）に示す形状となる。
【００１３】
次に、図１２（ａ）に示すように、ロジック領域Ｒｌｏｇｉｃの半導体装置のソース・ドレイン領域をＬＤＤ構造にするために、Ｐ型シリコン基板全面に絶縁性材料としてシリコン酸化膜２１をＣＶＤ法により形成する。
【００１４】
そして、図１２（ｂ）に示すように、メモリ領域Ｒｍｅｍの第１ゲート１９の上面とロジック領域Ｒｌｏｇｉｃの第２ゲート２０の上面が露出するまでシリコン酸化膜２１を異方性エッチングすることにより、第１ゲート１９及び第２ゲート２０の側壁に酸化膜からなる側壁酸化膜２２を形成する。その後、ロジック領域Ｒｌｏｇｉｃの半導体装置に対して、必要なイオン注入工程（高濃度ソース・ドレイン領域形成）や配線工程（図示せず）を経て、所望の半導体装置を得ることになる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上述したような従来の半導体装置の製造方法では、素子が微細化するのに伴って、以下に示すような新たな問題点が生じている。
【００１６】
まず第１に、図１０（ｃ）に示すレジストパターン１８の膜厚が、微細パターンを形成するために薄膜化するようになってきている。例えば０．２５μｍ以下のパターンを、ＫｒＦエキシマレーザを用いた光リソグラフィで形成しようとすると、そのレジストパターン１８の膜厚は０．５〜０．７μｍとなる。
【００１７】
この場合、図１０（ｃ）に示すように、ロジック領域Ｒｌｏｇｉｃではほぼ平坦なため光リソグラフィーで形成されたレジストパターン１８の膜厚は０．５〜０．７μｍを保持している。一方、メモリ領域Ｒｍｅｍでは、既に積層型のゲート電極パターンが形成されていることからレジストパターン１８の膜厚は一定にはならず、特にゲート電極パターンの上部においてレジストパターン１８の膜厚が薄くなってしまう。
【００１８】
そして、図１１（ａ）において、形成されたレジストパターン１８をマスクとして第２のポリシリコン膜９をドライエッチングしているが、当該エッチングにおいて、一般にレジストパターンとポリシリコン膜の選択比は低いものになる。そのため、ロジック領域Ｒｌｏｇｉｃでゲート電極パターンをエッチングしている間に、メモリ領域Ｒｍｅｍの電極パターンを被覆しているレジストパターンが先に除去されてしまい、全体のエッチングが終了していない状態であるにもかかわらず、メモリ領域Ｒｍｅｍの電極パターンそのものが露出してしまうことになる。その結果、メモリ領域Ｒｍｅｍの電極パターンを形成している制御ゲート電極９ａ自体がエッチングされてしまい、形状異常が生じることに起因する不良パターンが生ずるおそれがあるという問題点があった。
【００１９】
第２に、図１１（ａ）及び図１１（ｂ）に示すように、ロジック領域Ｒｌｏｇｉｃにおいて、半導体装置の第２ゲート形成及び低濃度ドレイン領域となるイオン注入が行われているが、レジストパターン形成とその除去が繰り返される一連の工程において、その都度洗浄工程が繰り返されるために、不揮発性半導体記憶装置における高濃度ソース領域１４の表面及びドレイン領域１７の表面が、当該洗浄工程によって削られてしまうおそれがあった。これは不揮発性半導体記憶装置を流れる電流の低下や安定した電流供給が妨げられる原因となる。
【００２０】
本発明は、上記問題点を解決するために、半導体装置のゲート電極パターンニング時に、既にパターンニングされている不揮発性半導体装置のゲート電極の形状異常を発生することがなく、また、不揮発性半導体記憶装置の高濃度ソース領域およびドレイン領域表面が削れてトランジスタ電流の低下やばらつきが発生することを抑制し、良好な半導体装置を得ることができる半導体装置の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために本発明に係る半導体装置の製造方法は、半導体基板上の第１領域において、トンネル絶縁膜、浮遊ゲート電極、容量絶縁膜及び制御ゲート電極で構成される第１ゲートを有する半導体記憶装置と、半導体基板上の第２領域において、ゲート絶縁膜及びゲート電極からなる第２ゲートを有する半導体装置とを備えた半導体装置の製造方法であって、第１領域において第１ゲートをパターンニングで形成する第１の工程と、第１の工程の後に少なくとも第１ゲートの上面及び側面を同一材料よりなる保護膜で覆う第２の工程と、第２の工程の後に少なくとも第１ゲートの上面及び側面を保護膜で覆った状態で第２領域において第２ゲートを、レジストパターンを用いてパターンニングで形成する第３の工程とを備え、保護膜はレジストパターンよりも耐ドライエッチング性が高いことを特徴とする。
【００２２】
かかる構成により、半導体装置のゲート電極パターンニングを行う場合に、既にパターンニングされている不揮発性半導体装置のゲート電極が、さらにエッチングされることがないことから、不揮発性半導体記憶装置のゲート電極が形状異常を起こすことがなく、正常な形状の半導体装置を得ることが可能となる。
【００２３】
また、本発明にかかる半導体装置の製造方法は、第１ゲートの高さが第２ゲートの高さより、少なくとも２００ｎｍ高いことが好ましい。
【００２４】
また、本発明にかかる半導体装置の製造方法は、保護膜が、硬化処理が施された感光性樹脂膜であることが好ましい。
【００２５】
また、本発明に係る半導体装置の製造方法は、第２ゲートをパターンニングするのに使用したマスク材料を除去するときに、半導体記憶装置のソース領域上及びドレイン領域上を保護膜が覆っていることが好ましい。
【００２６】
かかる構成により、不揮発性半導体記憶装置の高濃度ソース領域及びドレイン領域表面が削れてしまうことに起因するトランジスタ電流の低下やばらつきの発生を抑制することができるからである。
【００２７】
また、本発明にかかる半導体装置の製造方法は、保護膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちいずれか一つ、又はこれらの積層膜からなることが好ましい。
【００２８】
また、本発明にかかる半導体装置の製造方法は、保護膜をＣＶＤ法で形成することが好ましい。
【００２９】
また、本発明にかかる半導体装置の製造方法は、保護膜がシリコン酸化膜からなり、シリコン酸化膜を熱酸化法で形成することが好ましい。
【００３０】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施の形態１において、図１（ａ）に示す工程までは従来技術の図８（ａ）から図１０（ｂ）までの製造工程と同様の処理を行うため、特に説明は省略する。図１は本発明の実施の形態１にかかる半導体装置の製造方法の工程断面図である。
【００３１】
図１において、不揮発性半導体記憶装置、例えばＥＥＰＲＯＭやフラッシュメモリが形成される第１領域をメモリ領域Ｒｍｅｍ、通常の半導体装置、例えばＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタからなるロジック半導体装置が形成される第２領域をロジック領域Ｒｌｏｇｉｃとしている。
【００３２】
まず図１（ａ）は、メモリ領域Ｒｍｅｍに不揮発性半導体記憶装置の第１ゲート１９が形成された時点における断面図である。メモリ領域Ｒｍｅｍには、トンネル絶縁膜４ａ、浮遊ゲート電極５ａ、容量絶縁膜６、及び制御ゲート電極９ａが順次形成されている。一方、ロジック領域Ｒｌｏｇｉｃには、素子分離絶縁膜２、Ｐウェル３、及びＰ型シリコン基板１上に第３絶縁膜８、及び第２ポリシリコン膜９が形成されている。
【００３３】
次に、図１（ｂ）に示すように、ロジック領域Ｒｌｏｇｉｃ上を開口したレジストパターン２４でメモリ領域Ｒｍｅｍ上を覆い、図１（ｃ）に示すように、メモリ領域Ｒｍｅｍ上を覆うレジストパターン２４に対し、例えばＵＶキュア法により硬化処理を施すことになる。レジストパターン２４に用いる感光性樹脂としては、ノボラック系のフォトレジスト、例えばｉ線用フォトレジストが好ましい。これは、後述するように、この硬化したレジストパターン２５がドライエッチングの際の保護膜として作用することから、耐ドライエッチング性の高いノボラック系樹脂を用いることが好ましいからである。なお、膜厚は０．７〜２μｍ程度であり、本実施の形態１では１μｍとした。また、ＵＶキュアは、水銀灯等によるＵＶ光を照射しながらＰ型シリコン基板１を１００℃〜２００℃に加熱する方法であり、ＵＶキュア処理によりレジストは硬化処理され、耐ドライエッチング性が向上する。なお、単純にレジストを加熱する加熱処理によってもレジストは硬化し、ドライエッチング耐性が向上するが、ＵＶキュア法を用いるのがより望ましい。
【００３４】
次に、図２（ａ）に示すように、Ｐ型シリコン基板１上にレジストパターン１８を形成し、ロジック領域Ｒｌｏｇｉｃにおいて第２ポリシリコン膜９上にゲート電極パターン１８を形成する。このときのレジストパターン１８は、例えばポジ型で膜厚は０．７μｍであり、ＫｒＦエキシマレーザを用いたフォトリソグラフィー法を用いる。また、ゲート電極パターンの寸法は、例えば０．２５μｍである。このとき、メモリ領域Ｒｍｅｍにおける第１ゲート１９上には、レジストパターン２５とレジストパターン１８とが積層されていることになる。
【００３５】
そして、図２（ｂ）に示すように、レジストパターン１８をマスクとして第２ポリシリコン膜９をドライエッチングする。このとき、一般にレジストパターン１８とポリシリコン膜の選択比は低いことから、メモリ領域Ｒｍｅｍにおける第１ゲート１９上のレジストパターン１８はエッチング中に削られていき、場合によっては下層のレジストパターン２５が露出する。しかしながら、レジストパターン２５は硬化処理されているので、レジストパターン１８と比較して耐ドライエッチング性が高い。したがって、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９のエッチング中にレジストパターン２５が削られる量は少なく、結果として、メモリ領域Ｒｍｅｍにおける第２ゲート２０の上部が露出することはない。そして、図２（ｃ）に示すように、レジストパターン１８及び２５を除去することになる。
【００３６】
以降の製造工程は、従来の製造工程と同様の処理を行うことになることから、特に説明は省略する。
【００３７】
以上のように本実施の形態１によれば、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９のエッチング中にレジストパターン２５が大きく削られることがないことから、結果として、メモリ領域Ｒｍｅｍにおける第２ゲート２０の上部が露出することがなくなり、不揮発性半導体記憶装置のゲート電極が形状異常を起こすことがなく、正常な形状の半導体装置を得ることが可能となる。
【００３８】
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施の形態２においても、図３（ａ）に示す工程までは、従来技術の図８（ａ）から図１０（ｂ）までの製造工程と同様の処理を行うため、特に説明は省略する。図３は、本発明の実施の形態２にかかる半導体装置の製造方法の工程断面図である。
【００３９】
図３において、不揮発性半導体記憶装置、例えばＥＥＰＲＯＭやフラッシュメモリが形成される第１領域をメモリ領域Ｒｍｅｍ、通常の半導体装置、例えばＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタからなるロジック半導体装置が形成される第２領域をロジック領域Ｒｌｏｇｉｃで示している。
【００４０】
図３（ａ）はメモリ領域Ｒｍｅｍに不揮発性半導体記憶装置の第１ゲート１９が形成された時点での断面を示す図である。メモリ領域Ｒｍｅｍには、トンネル絶縁膜４ａ、浮遊ゲート電極５ａ、容量絶縁膜６ａ、及び制御ゲート電極９ａが、順次形成されている。一方、ロジック領域Ｒｌｏｇｉｃには、素子分離絶縁膜２、Ｐウェル３、及びＰ型シリコン基板１上に第３絶縁膜８及び第２ポリシリコン膜９が形成されている。
【００４１】
次に、図３（ｂ）に示すように、Ｐ型シリコン基板１の全面に、保護膜として、例えばシリコン酸化膜１１を形成する。その膜厚は例えば２０ｎｍである。このシリコン酸化膜の形成方法としては、熱酸化法やＣＶＤ法、ＳＯＧ法、スパッタ法などを用いることができる。また、シリコン酸化膜の他にシリコン窒化膜やシリコン酸窒化膜といったシリコン系絶縁膜を用いることもできる。さらに、これらのいくつかを積層した膜であっても良い。
【００４２】
なお、この保護膜としてのシリコン酸化膜１１は、以降に行われるイオン注入工程がトンネル絶縁膜４ａや、容量絶縁膜６ａに及ぼす損傷を防ぐための保護膜と兼用することもできる。
【００４３】
次に、図３（ｃ）に示すように、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９上のシリコン酸化膜１１を選択的に除去する。選択的にシリコン酸化膜１１を除去する方法として、メモリ領域Ｒｍｅｍを覆うレジストパターン２３を形成し、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９上のシリコン酸化膜１１をドライエッチングやウェットエッチングにより除去する方法を用いることができる。ここで、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９上のシリコン酸化膜１１を除去する理由は、酸化膜とポリシリコン膜の積層膜のエッチングが制御困難であることによる。
【００４４】
次に、図４（ａ）に示すように、Ｐ型シリコン基板１上にレジストパターン１８を塗布し、フォトリソグラフィー法を用いてロジック領域Ｒｌｏｇｉｃにおいて第２ポリシリコン膜９上にゲート電極パターン１８を形成する。このときのレジストパターン１８は、例えばポジ型であり、膜厚が０．７μｍであって、ＫｒＦエキシマレーザを用いたフォトリソグラフィー法を用いて形成される。また、ゲート電極パターンの寸法は、例えば０．２５μｍである。
【００４５】
このとき、既にメモリ領域Ｒｍｅｍには不揮発性半導体記憶装置の第１ゲート１９が形成されている。この第１ゲート１９は、ポリシリコン膜が２層積層されていることから、その高さはロジック領域Ｒｌｏｇｉｃ上の第３絶縁膜８と第２ポリシリコン膜９との膜厚合計による高さに比べても高くなっている。本実施の形態２においては、第１ゲート１９と第２ポリシリコンの段差は約２００ｎｍである。したがって、第１ゲート１９上のレジストパターン１８の膜厚は０．５μｍ以下と薄くなっている。
【００４６】
次に、図４（ｂ）に示すように、レジストパターン１８をマスクとして第２ポリシリコン膜９をドライエッチングする。このとき、一般にレジストパターン１８とポリシリコン膜の選択比は低いことから、メモリ領域Ｒｍｅｍに形成されたレジストパターン１８もエッチングにより削られていく。しかしながら、エッチング中にレジストが削られて第１ゲート１９が露出したとしても、その表面にシリコン酸化膜による保護膜１１が形成されているのでこの部分はエッチングされない。したがって、不揮発性半導体記憶装置の第１ゲート１９が保護された状態で、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０を形成することができる。
【００４７】
次に、図４（ｃ）に示すように、レジストパターン１８を除去する。このとき、メモリ領域ＲｍｅｍのＰ型シリコン基板１表面はシリコン酸化膜１１で覆われているため、その後の洗浄工程によって、不揮発性半導体記憶装置の高濃度ソース領域及びドレイン領域表面が侵食されることを抑制できる。さらに、ロジック領域Ｒｌｏｇｉｃの半導体装置をＬＤＤ構造にするために、Ｐ型シリコン基板１の全面に絶縁性材料としてシリコン酸化膜２１をＣＶＤ法により形成する。
【００４８】
次に、図５に示すように、メモリ領域Ｒｍｅｍの第１ゲート１９の上面とロジック領域Ｒｌｏｇｉｃの第２ゲート２０の上面が露出するまでシリコン酸化膜２１を異方性エッチングして、第１ゲート１９及び第２ゲート２０の側壁に側壁酸化膜２２を形成する。その後、ロジック領域Ｒｌｏｇｉｃを開口したレジストパターン（図示しない）を用いて、第２ゲート２０及び側壁酸化膜２２をマスクとしてロジック領域Ｒｌｏｇｉｃにイオン注入を行い、高濃度ソース領域１４及び高濃度ドレイン領域１７を形成する。
【００４９】
それ以降は、特に図示してはいないが、配線形成工程及び表面保護膜形成工程を経て、所望の半導体装置を得ることになる。
【００５０】
ここで、図３に示す工程断面図からわかるように、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０の側壁酸化膜は、シリコン酸化膜２２のみの１層であるが、メモリ領域Ｒｍｅｍの第１ゲート１９の側壁酸化膜は保護膜であるシリコン酸化膜１１とＬＤＤ形成用のシリコン酸化膜２２との積層膜になっている。
【００５１】
なお、本実施の形態２においては、メモリ領域Ｒｍｅｍが２層、ロジック領域Ｒｌｏｇｉｃが１層の場合について説明しているが、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０の側壁酸化膜が複数層で形成されていても構わない。この場合、メモリ領域Ｒｍｅｍの第１ゲート１９の側壁酸化膜は、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０の側壁酸化膜の層数以上の層数で形成されることになる。
【００５２】
以上のように本実施の形態２によれば、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９をドライエッチングするとき、メモリ領域Ｒｍｅｍに形成されたレジストパターン１８もエッチングにより削られていくが、エッチング中にレジストパターンが削り取られて第１ゲート１９が露出したとしても、その表面にはシリコン酸化膜による保護膜１１が形成されていることから、露出された部分についてはエッチングされることがない。したがって、不揮発性半導体記憶装置の第１ゲート１９が保護された状態で、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０を形成することができ、不揮発性半導体記憶装置のゲート電極は形状異常を起こすことがなく、正常な形状の半導体装置を得ることが可能となる。また、不揮発性半導体記憶装置の高濃度ソース・ドレイン領域表面が削り取られることに起因するトランジスタ電流の低下やばらつきの発生を抑制することも可能となる。
【００５３】
（実施の形態３）
以下、本発明の実施の形態３にかかる半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施の形態３においては、図６（ａ）に示す工程までは実施の形態２における図３（ｂ）までの製造工程と同様の処理を行うため、特に説明は省略する。図６は、本発明の実施の形態３にかかる半導体装置の製造方法の工程断面図である。
【００５４】
図６において、不揮発性半導体記憶装置、例えばＥＥＰＲＯＭやフラッシュメモリが形成される第１領域をメモリ領域Ｒｍｅｍ、通常の半導体装置、例えばＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタからなるロジック半導体装置が形成される第２領域をロジック領域Ｒｌｏｇｉｃとしている。
【００５５】
図６（ａ）はメモリ領域Ｒｍｅｍに不揮発性半導体記憶装置の第１ゲート１９が形成され、Ｐ型シリコン基板１上に保護膜１１を形成した時点における断面図である。メモリ領域Ｒｍｅｍには、トンネル絶縁膜４ａ、浮遊ゲート電極５ａ、容量絶縁膜６、及び制御ゲート電極９ａが、順次形成されている。一方、ロジック領域Ｒｌｏｇｉｃには、素子分離絶縁膜２、Ｐウェル３、及びＰ型シリコン基板１上に第３絶縁膜８ａ及び第２ポリシリコン膜９が形成されている。
【００５６】
なお、本実施の形態３においては、第２ポリシリコン膜９はこの時点で不純物がドープされていないものである。
【００５７】
次に、図６（ｂ）に示すように、ロジック領域Ｒｌｏｇｉｃにおいて、Ｎチャネル型半導体装置が形成される領域を開口したレジストパターン２６を形成する。次に、このレジストパターン２６をマスクとして第２ポリシリコン膜９上のシリコン酸化膜１１を選択的に除去する。除去はドライエッチングでもウェットエッチングでも良い。
【００５８】
次に、図６（ｃ）に示すように、Ｎチャネル型半導体装置が形成される領域の第２ポリシリコン膜９にイオン注入２７を行い、Ｎ型ポリシリコン２８を形成する。イオン注入には、例えばＰイオンを用いる。なお、シリコン酸化膜１１を除去する工程と、イオン注入工程はどちらが先であってもかまわない。
【００５９】
次に、図７（ａ）に示すように、レジストパターン２６を除去した後、ロジック領域Ｒｌｏｇｉｃにおいて、Ｐチャネル型半導体装置が形成される領域を開口したレジストパターン２９を形成する。次に、このレジストパターン２９をマスクとして第２ポリシリコン膜９上のシリコン酸化膜１１を選択的に除去する。除去はドライエッチングでもウェットエッチングでも良い。
【００６０】
次に、図７（ｂ）に示すように、Ｐチャネル型半導体装置が形成される領域の第２ポリシリコン膜９にイオン注入３０を行い、Ｐ型ポリシリコン３１を形成する。イオン注入には例えばＢイオンを用いる。なお、シリコン酸化膜１１を除去する工程と、イオン注入工程はどちらが先であってもかまわない。そして、図７（ｃ）に示すように、レジストパターン２９を除去することになる。
【００６１】
なお、Ｎ型ポリシリコン２８を形成する工程と、Ｐ型ポリシリコン３１を形成する工程とはどちらが先であってもかまわない。
【００６２】
以降の工程は、実施の形態１における図３（ｃ）以降の工程と同様であるので説明は省略する。
【００６３】
以上のように本実施の形態３によれば、デュアルゲートを形成するためのイオン注入用マスクを用いてロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９上のシリコン酸化膜１１を除去しているので、フォトリソグラフィー工程を追加する必要が無く、低コストで良好な半導体装置を得ることができる。
【００６４】
【発明の効果】
以上のように本発明にかかる半導体装置の製造方法によれば、通常の半導体装置のゲート電極パターンニング時に、既にパターンニングされている不揮発性半導体装置のゲート電極の形状異常を発生することがなく、また、不揮発性半導体記憶装置の高濃度ソース・ドレイン領域表面が削れてトランジスタ電流の低下やばらつきが発生することを抑制し、良好な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法を示す工程断面図
【図２】本発明の実施の形態１にかかる半導体装置の製造方法を示す工程断面図
【図３】本発明の実施の形態２にかかる半導体装置の製造方法を示す工程断面図
【図４】本発明の実施の形態２にかかる半導体装置の製造方法を示す工程断面図
【図５】本発明の実施の形態２にかかる半導体装置の製造方法を示す工程断面図
【図６】本発明の実施の形態３にかかる半導体装置の製造方法を示す工程断面図
【図７】本発明の実施の形態３にかかる半導体装置の製造方法を示す工程断面図
【図８】従来の半導体装置の製造方法を示す工程断面図
【図９】従来の半導体装置の製造方法を示す工程断面図
【図１０】従来の半導体装置の製造方法を示す工程断面図
【図１１】従来の半導体装置の製造方法を示す工程断面図
【図１２】従来の半導体装置の製造方法を示す工程断面図
【符号の説明】
１ Ｐ型シリコン基板
２ 素子分離絶縁膜
３ Ｐウェル
４ 第１絶縁膜
４ａ トンネル酸化膜
５ 第１ポリシリコン
５ａ 浮遊ゲート電極
６ 第２絶縁膜
６ａ 容量絶縁膜
７、１０、１５、１８、２３、２４、２６、２９ レジストパターン
８ 第３絶縁膜
８ａ ゲート酸化膜
９ 第２ポリシリコン
９ａ 制御ゲート電極
９ｂ ゲート電極
１１、２１ シリコン酸化膜
１２ レジスト
１３、１６、２７、３０ イオン注入
１４ 高濃度ソース領域
１７ 高濃度ドレイン領域
１９ 第１ゲート
２０ 第２ゲート
２２ 側壁酸化膜
２５ 硬化レジスト膜
２８ Ｎ型ポリシリコン
３１ Ｐ型ポリシリコン
【発明の属する技術分野】
本発明は、フラッシュメモリに代表される不揮発性半導体記憶装置と通常のＭＯＳ型半導体装置を同一基板上に混載して形成した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
以下に、従来の不揮発性半導体記憶装置と半導体装置が混載された半導体装置の製造方法を、図面を参照しながら説明する。図８から図１２は、従来の半導体装置の製造方法を説明するための工程断面図である。図８から図１２において、不揮発性半導体装置が形成される領域をメモリ領域Ｒｍｅｍ、通常の半導体装置が形成される領域をロジック領域Ｒｌｏｇｉｃとする。
【０００３】
まず、図８（ａ）に示すように、Ｐ型シリコン基板１上に素子分離絶縁膜２とＰウエル３を形成する。次に、Ｐ型シリコン基板１の活性領域上に、第１絶縁膜４、第１ポリシリコン膜５、及び第２絶縁膜６を、順次形成することになる。
【０００４】
そして、図８（ｂ）に示すように、レジストパターン７をマスクとして、通常の半導体装置が形成されるロジック領域Ｒｌｏｇｉｃ上にある第２絶縁膜６と第１ポリシリコン膜５をエッチング除去する。
【０００５】
さらに、図８（ｃ）に示すように、通常の半導体装置が形成されるロジック領域Ｒｌｏｇｉｃの基板表面を酸化することによって、第３絶縁膜８を形成してから、第２ポリシリコン膜９を形成する。このときの第２ポリシリコン膜９の膜厚は、例えば２００ｎｍ程度である。
【０００６】
なお、詳細には図示していないが、一般に第２絶縁膜６は、シリコン酸化膜、シリコン窒化膜（Ｓｉ３Ｎ４）、及びシリコン酸化膜からなる３層構造を有しており、ロジック領域Ｒｌｏｇｉｃ上における第３絶縁膜８形成時の熱酸化によって、第２絶縁膜６の最上面のシリコン酸化膜が形成されることになる。
【０００７】
次に、図９（ａ）に示すように、レジストパターン１０をマスクとしてメモリ領域Ｒｍｅｍにおける第２ポリシリコン膜９、第２絶縁膜６、第１ポリシリコン膜５をエッチングして、それぞれ制御ゲート電極９ａ、容量絶縁膜６ａ、浮遊ゲート電極５ａ、及びトンネル絶縁膜４ａを形成する。
【０００８】
そして、図９（ｂ）に示すように、ＣＶＤ法又は熱酸化法によりシリコン酸化膜１１を全面に形成する。このときのシリコン酸化膜１１は、例えば２０ｎｍ程度である。
【０００９】
次に、図９（ｃ）に示すように、レジストパターン１２をマスクとして、不揮発性半導体記憶装置のソース形成用のイオン注入１３を行なうことで、高濃度ソース領域１４を形成する。
【００１０】
そして、図１０（ａ）に示すように、レジストパターン１５をマスクとして、不揮発性半導体記憶装置のドレイン形成用のイオン注入１６を行なうことで、高濃度ドレイン領域１７を形成する。ここで、シリコン酸化膜１１は、不揮発性半導体記憶装置のゲート電極側面において、不揮発性半導体記憶装置のソース・ドレイン形成用のイオン注入が、トンネル絶縁膜４ａや、容量絶縁膜６ａに損傷を与えないように形成される保護酸化膜である。
【００１１】
そして、図１０（ｂ）に示すように、シリコン酸化膜１１をエッチングで除去した後、図１０（ｃ）に示すように、ロジック領域Ｒｌｏｇｉｃ内に半導体装置のゲート電極を形成するためのレジストパターン１８を形成する。
【００１２】
次に、図１１（ａ）に示すように、レジストパターン１８をマスクとして、ロジック領域Ｒｌｏｇｉｃの第２ポリシリコン膜９をエッチングし、半導体装置のゲート電極９ｂを形成し、その後、レジストパターン１８を除去する。さらに、ロジック領域Ｒｌｏｇｉｃを開口した別のレジストパターン（図示しない）を用いて、ロジック領域Ｒｌｏｇｉｃに低濃度ドレイン領域となるイオン注入を行ない、その後、このレジストパターン（図示しない）を除去する。その結果、図１１（ｂ）に示す形状となる。
【００１３】
次に、図１２（ａ）に示すように、ロジック領域Ｒｌｏｇｉｃの半導体装置のソース・ドレイン領域をＬＤＤ構造にするために、Ｐ型シリコン基板全面に絶縁性材料としてシリコン酸化膜２１をＣＶＤ法により形成する。
【００１４】
そして、図１２（ｂ）に示すように、メモリ領域Ｒｍｅｍの第１ゲート１９の上面とロジック領域Ｒｌｏｇｉｃの第２ゲート２０の上面が露出するまでシリコン酸化膜２１を異方性エッチングすることにより、第１ゲート１９及び第２ゲート２０の側壁に酸化膜からなる側壁酸化膜２２を形成する。その後、ロジック領域Ｒｌｏｇｉｃの半導体装置に対して、必要なイオン注入工程（高濃度ソース・ドレイン領域形成）や配線工程（図示せず）を経て、所望の半導体装置を得ることになる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上述したような従来の半導体装置の製造方法では、素子が微細化するのに伴って、以下に示すような新たな問題点が生じている。
【００１６】
まず第１に、図１０（ｃ）に示すレジストパターン１８の膜厚が、微細パターンを形成するために薄膜化するようになってきている。例えば０．２５μｍ以下のパターンを、ＫｒＦエキシマレーザを用いた光リソグラフィで形成しようとすると、そのレジストパターン１８の膜厚は０．５〜０．７μｍとなる。
【００１７】
この場合、図１０（ｃ）に示すように、ロジック領域Ｒｌｏｇｉｃではほぼ平坦なため光リソグラフィーで形成されたレジストパターン１８の膜厚は０．５〜０．７μｍを保持している。一方、メモリ領域Ｒｍｅｍでは、既に積層型のゲート電極パターンが形成されていることからレジストパターン１８の膜厚は一定にはならず、特にゲート電極パターンの上部においてレジストパターン１８の膜厚が薄くなってしまう。
【００１８】
そして、図１１（ａ）において、形成されたレジストパターン１８をマスクとして第２のポリシリコン膜９をドライエッチングしているが、当該エッチングにおいて、一般にレジストパターンとポリシリコン膜の選択比は低いものになる。そのため、ロジック領域Ｒｌｏｇｉｃでゲート電極パターンをエッチングしている間に、メモリ領域Ｒｍｅｍの電極パターンを被覆しているレジストパターンが先に除去されてしまい、全体のエッチングが終了していない状態であるにもかかわらず、メモリ領域Ｒｍｅｍの電極パターンそのものが露出してしまうことになる。その結果、メモリ領域Ｒｍｅｍの電極パターンを形成している制御ゲート電極９ａ自体がエッチングされてしまい、形状異常が生じることに起因する不良パターンが生ずるおそれがあるという問題点があった。
【００１９】
第２に、図１１（ａ）及び図１１（ｂ）に示すように、ロジック領域Ｒｌｏｇｉｃにおいて、半導体装置の第２ゲート形成及び低濃度ドレイン領域となるイオン注入が行われているが、レジストパターン形成とその除去が繰り返される一連の工程において、その都度洗浄工程が繰り返されるために、不揮発性半導体記憶装置における高濃度ソース領域１４の表面及びドレイン領域１７の表面が、当該洗浄工程によって削られてしまうおそれがあった。これは不揮発性半導体記憶装置を流れる電流の低下や安定した電流供給が妨げられる原因となる。
【００２０】
本発明は、上記問題点を解決するために、半導体装置のゲート電極パターンニング時に、既にパターンニングされている不揮発性半導体装置のゲート電極の形状異常を発生することがなく、また、不揮発性半導体記憶装置の高濃度ソース領域およびドレイン領域表面が削れてトランジスタ電流の低下やばらつきが発生することを抑制し、良好な半導体装置を得ることができる半導体装置の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために本発明に係る半導体装置の製造方法は、半導体基板上の第１領域において、トンネル絶縁膜、浮遊ゲート電極、容量絶縁膜及び制御ゲート電極で構成される第１ゲートを有する半導体記憶装置と、半導体基板上の第２領域において、ゲート絶縁膜及びゲート電極からなる第２ゲートを有する半導体装置とを備えた半導体装置の製造方法であって、第１領域において第１ゲートをパターンニングで形成する第１の工程と、第１の工程の後に少なくとも第１ゲートの上面及び側面を同一材料よりなる保護膜で覆う第２の工程と、第２の工程の後に少なくとも第１ゲートの上面及び側面を保護膜で覆った状態で第２領域において第２ゲートを、レジストパターンを用いてパターンニングで形成する第３の工程とを備え、保護膜はレジストパターンよりも耐ドライエッチング性が高いことを特徴とする。
【００２２】
かかる構成により、半導体装置のゲート電極パターンニングを行う場合に、既にパターンニングされている不揮発性半導体装置のゲート電極が、さらにエッチングされることがないことから、不揮発性半導体記憶装置のゲート電極が形状異常を起こすことがなく、正常な形状の半導体装置を得ることが可能となる。
【００２３】
また、本発明にかかる半導体装置の製造方法は、第１ゲートの高さが第２ゲートの高さより、少なくとも２００ｎｍ高いことが好ましい。
【００２４】
また、本発明にかかる半導体装置の製造方法は、保護膜が、硬化処理が施された感光性樹脂膜であることが好ましい。
【００２５】
また、本発明に係る半導体装置の製造方法は、第２ゲートをパターンニングするのに使用したマスク材料を除去するときに、半導体記憶装置のソース領域上及びドレイン領域上を保護膜が覆っていることが好ましい。
【００２６】
かかる構成により、不揮発性半導体記憶装置の高濃度ソース領域及びドレイン領域表面が削れてしまうことに起因するトランジスタ電流の低下やばらつきの発生を抑制することができるからである。
【００２７】
また、本発明にかかる半導体装置の製造方法は、保護膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちいずれか一つ、又はこれらの積層膜からなることが好ましい。
【００２８】
また、本発明にかかる半導体装置の製造方法は、保護膜をＣＶＤ法で形成することが好ましい。
【００２９】
また、本発明にかかる半導体装置の製造方法は、保護膜がシリコン酸化膜からなり、シリコン酸化膜を熱酸化法で形成することが好ましい。
【００３０】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施の形態１において、図１（ａ）に示す工程までは従来技術の図８（ａ）から図１０（ｂ）までの製造工程と同様の処理を行うため、特に説明は省略する。図１は本発明の実施の形態１にかかる半導体装置の製造方法の工程断面図である。
【００３１】
図１において、不揮発性半導体記憶装置、例えばＥＥＰＲＯＭやフラッシュメモリが形成される第１領域をメモリ領域Ｒｍｅｍ、通常の半導体装置、例えばＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタからなるロジック半導体装置が形成される第２領域をロジック領域Ｒｌｏｇｉｃとしている。
【００３２】
まず図１（ａ）は、メモリ領域Ｒｍｅｍに不揮発性半導体記憶装置の第１ゲート１９が形成された時点における断面図である。メモリ領域Ｒｍｅｍには、トンネル絶縁膜４ａ、浮遊ゲート電極５ａ、容量絶縁膜６、及び制御ゲート電極９ａが順次形成されている。一方、ロジック領域Ｒｌｏｇｉｃには、素子分離絶縁膜２、Ｐウェル３、及びＰ型シリコン基板１上に第３絶縁膜８、及び第２ポリシリコン膜９が形成されている。
【００３３】
次に、図１（ｂ）に示すように、ロジック領域Ｒｌｏｇｉｃ上を開口したレジストパターン２４でメモリ領域Ｒｍｅｍ上を覆い、図１（ｃ）に示すように、メモリ領域Ｒｍｅｍ上を覆うレジストパターン２４に対し、例えばＵＶキュア法により硬化処理を施すことになる。レジストパターン２４に用いる感光性樹脂としては、ノボラック系のフォトレジスト、例えばｉ線用フォトレジストが好ましい。これは、後述するように、この硬化したレジストパターン２５がドライエッチングの際の保護膜として作用することから、耐ドライエッチング性の高いノボラック系樹脂を用いることが好ましいからである。なお、膜厚は０．７〜２μｍ程度であり、本実施の形態１では１μｍとした。また、ＵＶキュアは、水銀灯等によるＵＶ光を照射しながらＰ型シリコン基板１を１００℃〜２００℃に加熱する方法であり、ＵＶキュア処理によりレジストは硬化処理され、耐ドライエッチング性が向上する。なお、単純にレジストを加熱する加熱処理によってもレジストは硬化し、ドライエッチング耐性が向上するが、ＵＶキュア法を用いるのがより望ましい。
【００３４】
次に、図２（ａ）に示すように、Ｐ型シリコン基板１上にレジストパターン１８を形成し、ロジック領域Ｒｌｏｇｉｃにおいて第２ポリシリコン膜９上にゲート電極パターン１８を形成する。このときのレジストパターン１８は、例えばポジ型で膜厚は０．７μｍであり、ＫｒＦエキシマレーザを用いたフォトリソグラフィー法を用いる。また、ゲート電極パターンの寸法は、例えば０．２５μｍである。このとき、メモリ領域Ｒｍｅｍにおける第１ゲート１９上には、レジストパターン２５とレジストパターン１８とが積層されていることになる。
【００３５】
そして、図２（ｂ）に示すように、レジストパターン１８をマスクとして第２ポリシリコン膜９をドライエッチングする。このとき、一般にレジストパターン１８とポリシリコン膜の選択比は低いことから、メモリ領域Ｒｍｅｍにおける第１ゲート１９上のレジストパターン１８はエッチング中に削られていき、場合によっては下層のレジストパターン２５が露出する。しかしながら、レジストパターン２５は硬化処理されているので、レジストパターン１８と比較して耐ドライエッチング性が高い。したがって、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９のエッチング中にレジストパターン２５が削られる量は少なく、結果として、メモリ領域Ｒｍｅｍにおける第２ゲート２０の上部が露出することはない。そして、図２（ｃ）に示すように、レジストパターン１８及び２５を除去することになる。
【００３６】
以降の製造工程は、従来の製造工程と同様の処理を行うことになることから、特に説明は省略する。
【００３７】
以上のように本実施の形態１によれば、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９のエッチング中にレジストパターン２５が大きく削られることがないことから、結果として、メモリ領域Ｒｍｅｍにおける第２ゲート２０の上部が露出することがなくなり、不揮発性半導体記憶装置のゲート電極が形状異常を起こすことがなく、正常な形状の半導体装置を得ることが可能となる。
【００３８】
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施の形態２においても、図３（ａ）に示す工程までは、従来技術の図８（ａ）から図１０（ｂ）までの製造工程と同様の処理を行うため、特に説明は省略する。図３は、本発明の実施の形態２にかかる半導体装置の製造方法の工程断面図である。
【００３９】
図３において、不揮発性半導体記憶装置、例えばＥＥＰＲＯＭやフラッシュメモリが形成される第１領域をメモリ領域Ｒｍｅｍ、通常の半導体装置、例えばＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタからなるロジック半導体装置が形成される第２領域をロジック領域Ｒｌｏｇｉｃで示している。
【００４０】
図３（ａ）はメモリ領域Ｒｍｅｍに不揮発性半導体記憶装置の第１ゲート１９が形成された時点での断面を示す図である。メモリ領域Ｒｍｅｍには、トンネル絶縁膜４ａ、浮遊ゲート電極５ａ、容量絶縁膜６ａ、及び制御ゲート電極９ａが、順次形成されている。一方、ロジック領域Ｒｌｏｇｉｃには、素子分離絶縁膜２、Ｐウェル３、及びＰ型シリコン基板１上に第３絶縁膜８及び第２ポリシリコン膜９が形成されている。
【００４１】
次に、図３（ｂ）に示すように、Ｐ型シリコン基板１の全面に、保護膜として、例えばシリコン酸化膜１１を形成する。その膜厚は例えば２０ｎｍである。このシリコン酸化膜の形成方法としては、熱酸化法やＣＶＤ法、ＳＯＧ法、スパッタ法などを用いることができる。また、シリコン酸化膜の他にシリコン窒化膜やシリコン酸窒化膜といったシリコン系絶縁膜を用いることもできる。さらに、これらのいくつかを積層した膜であっても良い。
【００４２】
なお、この保護膜としてのシリコン酸化膜１１は、以降に行われるイオン注入工程がトンネル絶縁膜４ａや、容量絶縁膜６ａに及ぼす損傷を防ぐための保護膜と兼用することもできる。
【００４３】
次に、図３（ｃ）に示すように、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９上のシリコン酸化膜１１を選択的に除去する。選択的にシリコン酸化膜１１を除去する方法として、メモリ領域Ｒｍｅｍを覆うレジストパターン２３を形成し、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９上のシリコン酸化膜１１をドライエッチングやウェットエッチングにより除去する方法を用いることができる。ここで、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９上のシリコン酸化膜１１を除去する理由は、酸化膜とポリシリコン膜の積層膜のエッチングが制御困難であることによる。
【００４４】
次に、図４（ａ）に示すように、Ｐ型シリコン基板１上にレジストパターン１８を塗布し、フォトリソグラフィー法を用いてロジック領域Ｒｌｏｇｉｃにおいて第２ポリシリコン膜９上にゲート電極パターン１８を形成する。このときのレジストパターン１８は、例えばポジ型であり、膜厚が０．７μｍであって、ＫｒＦエキシマレーザを用いたフォトリソグラフィー法を用いて形成される。また、ゲート電極パターンの寸法は、例えば０．２５μｍである。
【００４５】
このとき、既にメモリ領域Ｒｍｅｍには不揮発性半導体記憶装置の第１ゲート１９が形成されている。この第１ゲート１９は、ポリシリコン膜が２層積層されていることから、その高さはロジック領域Ｒｌｏｇｉｃ上の第３絶縁膜８と第２ポリシリコン膜９との膜厚合計による高さに比べても高くなっている。本実施の形態２においては、第１ゲート１９と第２ポリシリコンの段差は約２００ｎｍである。したがって、第１ゲート１９上のレジストパターン１８の膜厚は０．５μｍ以下と薄くなっている。
【００４６】
次に、図４（ｂ）に示すように、レジストパターン１８をマスクとして第２ポリシリコン膜９をドライエッチングする。このとき、一般にレジストパターン１８とポリシリコン膜の選択比は低いことから、メモリ領域Ｒｍｅｍに形成されたレジストパターン１８もエッチングにより削られていく。しかしながら、エッチング中にレジストが削られて第１ゲート１９が露出したとしても、その表面にシリコン酸化膜による保護膜１１が形成されているのでこの部分はエッチングされない。したがって、不揮発性半導体記憶装置の第１ゲート１９が保護された状態で、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０を形成することができる。
【００４７】
次に、図４（ｃ）に示すように、レジストパターン１８を除去する。このとき、メモリ領域ＲｍｅｍのＰ型シリコン基板１表面はシリコン酸化膜１１で覆われているため、その後の洗浄工程によって、不揮発性半導体記憶装置の高濃度ソース領域及びドレイン領域表面が侵食されることを抑制できる。さらに、ロジック領域Ｒｌｏｇｉｃの半導体装置をＬＤＤ構造にするために、Ｐ型シリコン基板１の全面に絶縁性材料としてシリコン酸化膜２１をＣＶＤ法により形成する。
【００４８】
次に、図５に示すように、メモリ領域Ｒｍｅｍの第１ゲート１９の上面とロジック領域Ｒｌｏｇｉｃの第２ゲート２０の上面が露出するまでシリコン酸化膜２１を異方性エッチングして、第１ゲート１９及び第２ゲート２０の側壁に側壁酸化膜２２を形成する。その後、ロジック領域Ｒｌｏｇｉｃを開口したレジストパターン（図示しない）を用いて、第２ゲート２０及び側壁酸化膜２２をマスクとしてロジック領域Ｒｌｏｇｉｃにイオン注入を行い、高濃度ソース領域１４及び高濃度ドレイン領域１７を形成する。
【００４９】
それ以降は、特に図示してはいないが、配線形成工程及び表面保護膜形成工程を経て、所望の半導体装置を得ることになる。
【００５０】
ここで、図３に示す工程断面図からわかるように、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０の側壁酸化膜は、シリコン酸化膜２２のみの１層であるが、メモリ領域Ｒｍｅｍの第１ゲート１９の側壁酸化膜は保護膜であるシリコン酸化膜１１とＬＤＤ形成用のシリコン酸化膜２２との積層膜になっている。
【００５１】
なお、本実施の形態２においては、メモリ領域Ｒｍｅｍが２層、ロジック領域Ｒｌｏｇｉｃが１層の場合について説明しているが、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０の側壁酸化膜が複数層で形成されていても構わない。この場合、メモリ領域Ｒｍｅｍの第１ゲート１９の側壁酸化膜は、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０の側壁酸化膜の層数以上の層数で形成されることになる。
【００５２】
以上のように本実施の形態２によれば、ロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９をドライエッチングするとき、メモリ領域Ｒｍｅｍに形成されたレジストパターン１８もエッチングにより削られていくが、エッチング中にレジストパターンが削り取られて第１ゲート１９が露出したとしても、その表面にはシリコン酸化膜による保護膜１１が形成されていることから、露出された部分についてはエッチングされることがない。したがって、不揮発性半導体記憶装置の第１ゲート１９が保護された状態で、ロジック領域Ｒｌｏｇｉｃの第２ゲート２０を形成することができ、不揮発性半導体記憶装置のゲート電極は形状異常を起こすことがなく、正常な形状の半導体装置を得ることが可能となる。また、不揮発性半導体記憶装置の高濃度ソース・ドレイン領域表面が削り取られることに起因するトランジスタ電流の低下やばらつきの発生を抑制することも可能となる。
【００５３】
（実施の形態３）
以下、本発明の実施の形態３にかかる半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施の形態３においては、図６（ａ）に示す工程までは実施の形態２における図３（ｂ）までの製造工程と同様の処理を行うため、特に説明は省略する。図６は、本発明の実施の形態３にかかる半導体装置の製造方法の工程断面図である。
【００５４】
図６において、不揮発性半導体記憶装置、例えばＥＥＰＲＯＭやフラッシュメモリが形成される第１領域をメモリ領域Ｒｍｅｍ、通常の半導体装置、例えばＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタからなるロジック半導体装置が形成される第２領域をロジック領域Ｒｌｏｇｉｃとしている。
【００５５】
図６（ａ）はメモリ領域Ｒｍｅｍに不揮発性半導体記憶装置の第１ゲート１９が形成され、Ｐ型シリコン基板１上に保護膜１１を形成した時点における断面図である。メモリ領域Ｒｍｅｍには、トンネル絶縁膜４ａ、浮遊ゲート電極５ａ、容量絶縁膜６、及び制御ゲート電極９ａが、順次形成されている。一方、ロジック領域Ｒｌｏｇｉｃには、素子分離絶縁膜２、Ｐウェル３、及びＰ型シリコン基板１上に第３絶縁膜８ａ及び第２ポリシリコン膜９が形成されている。
【００５６】
なお、本実施の形態３においては、第２ポリシリコン膜９はこの時点で不純物がドープされていないものである。
【００５７】
次に、図６（ｂ）に示すように、ロジック領域Ｒｌｏｇｉｃにおいて、Ｎチャネル型半導体装置が形成される領域を開口したレジストパターン２６を形成する。次に、このレジストパターン２６をマスクとして第２ポリシリコン膜９上のシリコン酸化膜１１を選択的に除去する。除去はドライエッチングでもウェットエッチングでも良い。
【００５８】
次に、図６（ｃ）に示すように、Ｎチャネル型半導体装置が形成される領域の第２ポリシリコン膜９にイオン注入２７を行い、Ｎ型ポリシリコン２８を形成する。イオン注入には、例えばＰイオンを用いる。なお、シリコン酸化膜１１を除去する工程と、イオン注入工程はどちらが先であってもかまわない。
【００５９】
次に、図７（ａ）に示すように、レジストパターン２６を除去した後、ロジック領域Ｒｌｏｇｉｃにおいて、Ｐチャネル型半導体装置が形成される領域を開口したレジストパターン２９を形成する。次に、このレジストパターン２９をマスクとして第２ポリシリコン膜９上のシリコン酸化膜１１を選択的に除去する。除去はドライエッチングでもウェットエッチングでも良い。
【００６０】
次に、図７（ｂ）に示すように、Ｐチャネル型半導体装置が形成される領域の第２ポリシリコン膜９にイオン注入３０を行い、Ｐ型ポリシリコン３１を形成する。イオン注入には例えばＢイオンを用いる。なお、シリコン酸化膜１１を除去する工程と、イオン注入工程はどちらが先であってもかまわない。そして、図７（ｃ）に示すように、レジストパターン２９を除去することになる。
【００６１】
なお、Ｎ型ポリシリコン２８を形成する工程と、Ｐ型ポリシリコン３１を形成する工程とはどちらが先であってもかまわない。
【００６２】
以降の工程は、実施の形態１における図３（ｃ）以降の工程と同様であるので説明は省略する。
【００６３】
以上のように本実施の形態３によれば、デュアルゲートを形成するためのイオン注入用マスクを用いてロジック領域Ｒｌｏｇｉｃにおける第２ポリシリコン膜９上のシリコン酸化膜１１を除去しているので、フォトリソグラフィー工程を追加する必要が無く、低コストで良好な半導体装置を得ることができる。
【００６４】
【発明の効果】
以上のように本発明にかかる半導体装置の製造方法によれば、通常の半導体装置のゲート電極パターンニング時に、既にパターンニングされている不揮発性半導体装置のゲート電極の形状異常を発生することがなく、また、不揮発性半導体記憶装置の高濃度ソース・ドレイン領域表面が削れてトランジスタ電流の低下やばらつきが発生することを抑制し、良好な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法を示す工程断面図
【図２】本発明の実施の形態１にかかる半導体装置の製造方法を示す工程断面図
【図３】本発明の実施の形態２にかかる半導体装置の製造方法を示す工程断面図
【図４】本発明の実施の形態２にかかる半導体装置の製造方法を示す工程断面図
【図５】本発明の実施の形態２にかかる半導体装置の製造方法を示す工程断面図
【図６】本発明の実施の形態３にかかる半導体装置の製造方法を示す工程断面図
【図７】本発明の実施の形態３にかかる半導体装置の製造方法を示す工程断面図
【図８】従来の半導体装置の製造方法を示す工程断面図
【図９】従来の半導体装置の製造方法を示す工程断面図
【図１０】従来の半導体装置の製造方法を示す工程断面図
【図１１】従来の半導体装置の製造方法を示す工程断面図
【図１２】従来の半導体装置の製造方法を示す工程断面図
【符号の説明】
１ Ｐ型シリコン基板
２ 素子分離絶縁膜
３ Ｐウェル
４ 第１絶縁膜
４ａ トンネル酸化膜
５ 第１ポリシリコン
５ａ 浮遊ゲート電極
６ 第２絶縁膜
６ａ 容量絶縁膜
７、１０、１５、１８、２３、２４、２６、２９ レジストパターン
８ 第３絶縁膜
８ａ ゲート酸化膜
９ 第２ポリシリコン
９ａ 制御ゲート電極
９ｂ ゲート電極
１１、２１ シリコン酸化膜
１２ レジスト
１３、１６、２７、３０ イオン注入
１４ 高濃度ソース領域
１７ 高濃度ドレイン領域
１９ 第１ゲート
２０ 第２ゲート
２２ 側壁酸化膜
２５ 硬化レジスト膜
２８ Ｎ型ポリシリコン
３１ Ｐ型ポリシリコン
Claims (7)
- 半導体基板上の第１領域において、トンネル絶縁膜、浮遊ゲート電極、容量絶縁膜及び制御ゲート電極で構成される第１ゲートを有する半導体記憶装置と、前記半導体基板上の第２領域において、ゲート絶縁膜及びゲート電極からなる第２ゲートを有する半導体装置とを備えた半導体装置の製造方法であって、
前記第１領域において前記第１ゲートをパターンニングで形成する第１の工程と、
前記第１の工程の後に少なくとも前記第１ゲートの上面及び側面を同一材料よりなる保護膜で覆う第２の工程と、
前記第２の工程の後に少なくとも前記第１ゲートの上面及び側面を前記保護膜で覆った状態で前記第２領域において前記第２ゲートを、レジストパターンを用いてパターンニングで形成する第３の工程と
を備え、
前記保護膜は前記レジストパターンよりも耐ドライエッチング性が高いこと
を特徴とする半導体装置の製造方法。 - 前記第１ゲートの高さが前記第２ゲートの高さより、少なくとも２００ｎｍ高いことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２ゲートをパターンニングするのに使用したマスク材料を除去するときに、前記半導体記憶装置のソース領域上及びドレイン領域上を前記保護膜が覆っていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記保護膜は、硬化処理が施された感光性樹脂であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記保護膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちいずれか一つ、又はこれらの積層膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記保護膜をＣＶＤ法で形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記保護膜がシリコン酸化膜からなり、前記シリコン酸化膜を熱酸化法で形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332563A JP3621369B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
| US10/271,879 US6753222B2 (en) | 2001-10-30 | 2002-10-15 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332563A JP3621369B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133443A JP2003133443A (ja) | 2003-05-09 |
| JP3621369B2 true JP3621369B2 (ja) | 2005-02-16 |
Family
ID=19147959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001332563A Expired - Fee Related JP3621369B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6753222B2 (ja) |
| JP (1) | JP3621369B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITMI20042532A1 (it) * | 2004-12-28 | 2005-03-28 | St Microelectronics Srl | Metodo per fabbricare dispositivi elettronici di memoria non volatile integrati su un substrato semiconduttore comprendente una fase di deposizione di dielettrico premetal migliorata |
| KR100852236B1 (ko) * | 2006-09-05 | 2008-08-13 | 삼성전자주식회사 | 이이피롬 장치 및 그 제조 방법 |
| KR100847828B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 형성 방법 |
| CN104425366B (zh) * | 2013-08-20 | 2017-12-29 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0023673B1 (en) * | 1979-08-03 | 1985-10-23 | Kabushiki Kaisha Toshiba | Device for performing a heat-sensitive recording, heat-sensitive recording sheet, and a method for performing a heat-sensitive recording |
| JPH04257255A (ja) | 1991-02-08 | 1992-09-11 | Sony Corp | 不揮発性メモリの製造方法 |
| JP2720645B2 (ja) | 1991-08-12 | 1998-03-04 | 富士通株式会社 | 半導体装置の製造方法 |
| TW406207B (en) * | 1994-09-30 | 2000-09-21 | Nippon Electric Co | A method to manufacture an anisotropic conductive film used in liquid crystal display means and a method to meanufacture a liquid crystal panel |
| US5909083A (en) * | 1996-02-16 | 1999-06-01 | Dai Nippon Printing Co., Ltd. | Process for producing plasma display panel |
| JP3080164B2 (ja) | 1998-10-28 | 2000-08-21 | 信越エンジニアリング株式会社 | エレクトロルミネセンス素子封止方法 |
| JP3773728B2 (ja) | 1999-01-26 | 2006-05-10 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6316314B1 (en) * | 1999-01-26 | 2001-11-13 | Nec Corporation | Nonvolatile semiconductor memory device and fabrication method |
| JP3895069B2 (ja) * | 1999-02-22 | 2007-03-22 | 株式会社東芝 | 半導体装置とその製造方法 |
| KR100393228B1 (ko) * | 2001-07-26 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬 무노광 패턴 형성 프로세스를 이용한 플래쉬메모리 소자의 제조 방법 |
-
2001
- 2001-10-30 JP JP2001332563A patent/JP3621369B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-15 US US10/271,879 patent/US6753222B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003133443A (ja) | 2003-05-09 |
| US6753222B2 (en) | 2004-06-22 |
| US20030082878A1 (en) | 2003-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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