KR100847828B1 - 플래시 메모리 소자의 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 53
- 125000006850 spacer group Chemical group 0.000 claims abstract description 65
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000001723 curing Methods 0.000 claims description 5
- 238000001029 thermal curing Methods 0.000 claims description 4
- 239000011800 void material Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Abstract
본 발명은, 반도체 기판상에 스텍 게이트 및 상기 스텍 게이트의 적어도 일측에 구비된 제 1 스페이서를 포함하는 셀(Cell) 영역과 소정의 게이트 전극 및 상기 게이트 전극의 적어도 일측에 구비된 제 2 스페이서를 포함하는 로직(Logic) 영역이 구비된 플래시 메모리 소자에서, 상기 제 1 스페이서를 보호하면서 상기 제 2 스페이서의 소정의 높이까지 상기 반도체 기판 전면에 포토레지스트막을 도포하는 단계와, 상기 포토레지스트막에 대해 경화시키는 단계와, 상기 제 1 스페이서를 식각하되, 상기 제 2 스페이서가 보호되는 높이까지 식각하는 단계를 포함하는 플래시 메모리 소자의 형성 방법에 관한 것이다.
PMD, 스페이서, 보이드(void)
Description
도 1은 종래 기술에 따른 130nm 플래시 공정에서 PMD 물질이 갭필(gap-fill)된 것을 나타낸 주사전자현미경(SEM) 이미지,
도 2는 종래 기술에 따른 90nm 이하의 플래시 공정 중, PMD층을 형성하는 과정에서 발생한 보이드(void)를 나타내는 주사전자현미경(SEM) 이미지.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 순차적인 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
300 : 반도체 기판
310 : 스택 게이트
320 : 제 1 스페이서
330 : 게이트 전극 패턴
340 : 제 2 스페이서
350 : 포토레지스트막
본 발명은 플래시 메모리 소자의 형성 방법에 관한 것으로. 특히 90nm 이하의 플래시 메모리 소자의 형성 공정에서, 별도의 추가 공정 없이도 PMD층의 갭필(gap fill)이 용이한 종횡비(aspect ratio)를 맞추어 보이드(void) 현상을 방지할 수 있는 플래시 메모리 소자의 형성 방법에 관한 것이다.
플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점이 있다.
또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿 게이트형으로 나눌 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러싸인 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
한편, 90nm이하의 NOR형 플래시 메모리 소자에서, PMD (Pre-metal Dielectric) 갭필(gap-fill) 공정은 매우 중요한 요소이다. 그 이유는, 게이트(gate)와 게이트 사이의 거리가 매우 협소하기 때문에 게이트 양측에 스페이서(spacer)를 형성하게 되면 PMD층에 대해 보이드(void)와 같은 문제가 발생함으로 인하여 정상적인 갭필이 어렵게 된다.
이러한 보이드 문제로 인해 다층의 금속 배선 중 첫 번째 금속 배선을 전기적으로 연결하는 콘택(contact)의 형성을 형성하기 위한 텅스텐(W) 등의 금속물질 충전시 보이드 영역에도 금속 물질이 함께 충진될 수 있다. 따라서, NOR형 플래시 메모리 소자의 구조에 의해 드레인(drain)과 드레인이 CVD 방식을 이용하는 텅스텐(W)으로 전부 연결되어 소자의 페일(fail)이 발생한다.
도 1은, 종래 기술에 따른 130nm 플래시 공정에서, PMD 증착시 보이드(void) 없이 정상적으로 갭필(gap-fill)된 주사전자현미경(SEM) 이미지를 나타낸다. 그런데, 도 2에서 보듯이, 90nm 이하의 플래시 공정에서는 130nm 플래시 공정에서와 동일한 조건으로 증착을 하면 보이드(A)의 문제가 발생하는 것을 볼 수 있다. 이것은, 130nm 플래시 공정에서의 종횡비(aspect ratio)는 1.05인데 반해, 90nm의 플래시 공정에서의 종횡비는 1.93으로 급격히 증가했기 때문이다.
따라서, 보이드 등의 결함이 없는 정상적인 갭필을 위해서는 게이트 간의 공간(space)을 넓히거나 게이트 양측의 스페이서의 높이(height)를 낮추어 종횡비를 감소시켜야 하는데 게이트 간의 공간을 넓히면 높은 전압(high voltage)을 요구하는 로직 영역에서 브레이크다운 전압(breakdown voltage)이 낮아져 소자에 문제가 발생하고, 셀 영역의 경우에서 대해서도 신뢰성 저하의 문제가 발생할 수 있다.
즉, 게이트 간의 종횡비를 줄임으로써 게이트 양측에 구비된 스페이서의 높이를 낮추는 방법을 택할 수 있다. 하지만, 종횡비를 더욱 낮추기 위해 스페이서를 과도하게 낮게 식각할 경우, 상대적으로 로직 영역의 스페이서가 과도하게 낮아져 이온주입공정에 의해 체널 길이(channel length)가 줄고 결국 브레이크다운 전입이 낮아져 소자에 문제가 발생한다.
또한, 종횡비를 줄이기 위한 또 다른 방법으로, 스페이서의 증착을 얇게 할 경우, 후속 이온주입공정에 의해 소자의 브레이크다운 전압이 낮아져 신뢰성을 만족시키기 어렵다. 그렇다고 하여 이온주입공정 완료 후, 셀 영역의 스페이서를 제거하기 위해 마스크(mask) 공정을 추가하여 진행하기도 하지만 생산 비용이 증가하기 때문에 바람직하지 않은 방법이다.
전술한 문제를 해결하기 위해 본 발명은, 90nm 이하의 플래시 메모리 소자의 형성 공정에서, 별도의 추가 공정 없이도 PMD층의 갭필(gap fill)이 용이한 종횡비(aspect ratio)를 맞추어 보이드(void) 현상을 방지할 수 있는 플래시 메모리 소자의 형성 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 스텍 게이트 및 상기 스텍 게이트의 적어도 일측에 구비된 제 1 스페이서를 포함하는 셀(Cell) 영역과 소정의 게이트 전극 및 상기 게이트 전극의 적어도 일측에 구비된 제 2 스페이서를 포함하는 로직(Logic) 영역이 구비된 플래시 메모리 소자에서, 상기 제 1 스페이서를 보호하면서 상기 제 2 스페이서의 소정의 높이까지 상기 반도체 기판 전면에 포토레지스트막을 도포하는 단계와, 상기 포토레지스트막에 대해 경화시키는 단계와, 상기 제 1 스페이서를 식각하되, 상기 제 2 스페이서가 보호되는 높이까지 식각하는 단계를 포함하는 플래시 메모리 소자의 형성 방법을 제공한다.
본 발명에서, 상기 포토레지스트막은 상기 제 2 스페이서를 보호하면서 상기 제 1 스페이서의 소정의 높이인 1500 ~ 2000Å의 높이까지 도포한다.
본 발명에서, 상기 포토레지스트막에 대한 경화는 250 ~ 300℃의 온도에서 열적 큐어링(thermal curing) 또는 UV 광원을 조사하여 이루어진다.
본 발명에서, 상기 제 1 스페이서를 식각하는 공정은 50 ~ 200 mTorr의 분위기 압력에서, 50 ~ 500W의 전압을 인가하며, 50 ~ 200 sccm 유량의 Cl2 가스, 10 ~ 100 sccm 유량의 HBr 가스 및 5 ~ 15 sccm 유량의 O2 가스를 주입하여 5 ~ 100초 동안 블랭캣(blanket) 식각방식을 이용한다.
본 발명에서, 상기 제 2 스페이서가 보호되는 높이는 상기 제 1 스페이서를 식각시, 상기 포토레지스트막이 함께 식각되고 남아있는 높이인 500 ~ 1500Å의 높이이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자의 형성 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(300)상에 스텍 게이트(310) 및 스텍 게이트(310)의 적어도 일측에 구비된 제 1 스페이서(320)를 포함하는 셀(Cell) 영역(A)과 소정의 게이트 전극(330) 및 게이트 전극(330)의 적어도 일측에 구비된 제 2 스페이서(340)를 포함하는 로직(Logic) 영역(B)을 구비한다. 여기서, 스택 게이트(310)는 플로팅 게이트(301), 플로팅 게이트(301) 상의 ONO(Oxide-Nitride-Oxide)막(302) 및 ONO막(302) 상의 컨트롤 게이트(303)를 포함할 수 있다.
다음으로, 도 3b에 도시된 바와 같이, 셀 영역(A) 및 로직 영역(B) 상에 제 2 스페이서(340)를 보호하면서 제 1 스페이서(320)의 소정의 높이까지 포토레지스트막(350)을 도포한다. 구체적으로, 포토레지스트막(350)은 제 2 스페이서(340)를 보호하면서 제 1 스페이서(320)에 대해 소정의 높이인 1500 ~ 2000Å의 높이까지 도포하는 것이 적합하다.
즉, 전술한 바와 같은 두께의 포토레지스트막(350)으로 로직 영역(B)의 제 2 스페이서(340)에 대해 충분히 덮어서 후속의 식각에 의한 제 2 스페이서(340)의 로스(loss)를 최소한으로 유도할 수 있고, 셀 영역(A)의 제 1 스페이서(320) 상부를 포토레지스트막(350)이 막고 있지 않기 때문에 후속의 식각 공정시 셀 영역(A)의 제 1 스페이서(320)의 높이만 낮출 수 있다. 또한, 이러한 포토레지스트막(350)은 소자 분리막 영역(미도시)이 후속의 식각으로 인한 로스(loss) 또는 외부로부터의 손상을 방지할 수 있다.
이어서, 전술한 바와 같이, 포토레지스트막(350)을 형성한 후, 포토레지스트막(350)에 대해 경화공정을 수행할 수 있다. 이때, 포토레지스트막(350)에 대한 경화는 250 ~ 300℃의 온도에서 열적 큐어링(thermal curing) 또는 UV 광원을 조사하여 이루어질 수 있다.
다음으로, 도 3c에 도시된 바와 같이, 제 1 스페이서(320)를 식각하되, 제 2 스페이서(340)가 보호되는 높이까지 식각하도록 식각공정을 수행한다. 이때, 식각공정은 블랭캣(blanket) 식각방식을 이용하여 수행할 수 있다. 블랭캣 식각의 공정의 조건은 다음과 같다.
50 ~ 200 mTorr의 분위기 압력에서, 50 ~ 500W의 전압을 인가하며, 50 ~ 200 sccm 유량의 Cl2 가스, 10 ~ 100 sccm 유량의 HBr 가스 및 5 ~ 15 sccm 유량의 O2 가스를 주입하여 5 ~ 100초 동안 식각 공정이 수행되는 것이 적합하다.
또한, 도 3c에서 보듯이, 제 1 스페이서(320)의 높이를 낮추는 식각 공정에 의해 포토레지스트막(350)의 상부가 함께 식각되어질 수 있는데 이때, 포토레지스트막(350)은 제 2 스페이서(340)가 보호되는 높이인 500 ~ 1500Å의 높이가 남겨지도록 식각될 수 있다. 즉, 제 1 스페이서의 높이를 낮춤에 따라 종횡비가 1:1 ~ 1.5:1의 비율을 갖을 수 있다.
이어서, 위와 같이 종횡비를 감소시키기 위하여 제 1 스페이서(320)에 대한 식각이 끝난 후, 남아있는 포토레지스트막에 대해 소정의 건식식각 또는 습식식각 방식을 이용하여 제거할 수 있다. 그 후, PMD층을 형성하는 등의 후속 공정을 수행할 수 있다.
이렇게 하여, 90nm 이하의 플래시 메모리 소자를 형성하는 공정에서, 셀 영역(A)에 구비된 스택 게이트(310)의 적어도 일측에 구비된 제 1 스페이서(320)를 로직 영역(B)의 제 2 스페이서(340)가 보호될 수 있는 높이까지 식각하여 제 1 스페이서(320)의 높이를 낮춤으로써 종횡비(aspect ratio)를 감소시켜 후속의 PMD 갭필 공정 시, 보이드(void) 현상이 발생하는 것을 개선할 수 있다.
또한, 종횡비를 감소시키도록 게이트에 구비된 스페이서를 제거하기 위해 소정의 마스크(mask) 공정을 별도로 추가하지 않아도 되고, PMD 갭필 공정을 위한 장비 투자를 하지 않아도 되기 때문에 비용을 절감 측면에 있어 생산성을 크게 향상시킬 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 90nm 이하의 플래시 메모리 소자를 형성하는 공정에서, 셀 영역에 구비된 스택 게이트의 적어도 일측에 구비된 제 1 스페이서를 로직 영역의 제 2 스페이서가 보호될 수 있는 높이까지 식각하여 제 1 스페이서의 높이를 낮춤으로써 종횡비(aspect ratio)를 감소시켜 후속의 PMD 갭필 공정 시, 보이드(void) 현상이 발생하는 것을 개선할 수 있다.
또한, 종횡비를 감소시키도록 게이트에 구비된 스페이서를 제거하기 위해 소정의 마스크(mask) 공정을 별도로 추가하지 않아도 되고, PMD 갭필 공정을 위한 장비 투자를 하지 않아도 되기 때문에 비용을 절감 측면에 있어 생산성을 크게 향상시킬 수 있다.
Claims (5)
- 반도체 기판상에 스텍 게이트 및 상기 스텍 게이트의 적어도 일측에 구비된 제 1 스페이서를 포함하는 셀(Cell) 영역과 소정의 게이트 전극 및 상기 게이트 전극의 적어도 일측에 구비된 제 2 스페이서를 포함하는 로직(Logic) 영역이 구비된 플래시 메모리 소자에서,상기 제 1 스페이서를 보호하면서 상기 제 2 스페이서의 소정의 높이까지 상기 반도체 전면에 포토레지스트막을 도포하는 단계와,상기 포토레지스트막에 대해 경화시키는 단계와,상기 제 1 스페이서를 식각하되, 상기 제 2 스페이서가 보호되는 높이까지 식각하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 포토레지스트막은 상기 제 2 스페이서를 보호하면서 상기 제 1 스페이서의 소정의 높이인 1500 ~ 2000Å의 높이까지 도포하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 포토레지스트막에 대한 경화는 250 ~ 300℃의 온도에서 열적 큐어링(thermal curing) 또는 UV 광원을 조사하여 이루어지는 것을 특징으로 하는 플래 시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 스페이서를 식각하는 공정은 50 ~ 200 mTorr의 분위기 압력에서, 50 ~ 500W의 전압을 인가하며, 50 ~ 200 sccm 유량의 Cl2 가스, 10 ~ 100 sccm 유량의 HBr 가스 및 5 ~ 15 sccm 유량의 O2 가스를 주입하여 5 ~ 100초 동안 블랭캣(blanket) 식각방식을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 제 2 스페이서가 보호되는 높이는 상기 제 1 스페이서를 식각시, 상기 포토레지스트막이 함께 식각되고 남아있는 높이인 500 ~ 1500Å의 높이인 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137278A KR100847828B1 (ko) | 2006-12-29 | 2006-12-29 | 플래시 메모리 소자의 형성 방법 |
| US11/932,088 US7723222B2 (en) | 2006-12-29 | 2007-10-31 | Method of fabricating flash memory device |
| TW096143547A TWI355717B (en) | 2006-12-29 | 2007-11-16 | Method of fabricating flash memory device |
| CN2007101948976A CN101211859B (zh) | 2006-12-29 | 2007-12-27 | 闪存器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137278A KR100847828B1 (ko) | 2006-12-29 | 2006-12-29 | 플래시 메모리 소자의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080062023A KR20080062023A (ko) | 2008-07-03 |
| KR100847828B1 true KR100847828B1 (ko) | 2008-07-23 |
Family
ID=39582593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060137278A KR100847828B1 (ko) | 2006-12-29 | 2006-12-29 | 플래시 메모리 소자의 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7723222B2 (ko) |
| KR (1) | KR100847828B1 (ko) |
| CN (1) | CN101211859B (ko) |
| TW (1) | TWI355717B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4762118B2 (ja) * | 2006-11-17 | 2011-08-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US20120286402A1 (en) * | 2011-05-12 | 2012-11-15 | Chin-Te Kuo | Protuberant structure and method for making the same |
| US9230613B2 (en) | 2012-04-16 | 2016-01-05 | Nanya Technology Corp. | Power up detecting system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050042704A (ko) * | 2003-11-04 | 2005-05-10 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법 |
| KR20050101318A (ko) * | 2003-01-22 | 2005-10-21 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 어레이 및 그 제조 방법 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5863820A (en) * | 1998-02-02 | 1999-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration of sac and salicide processes on a chip having embedded memory |
| KR100348316B1 (ko) * | 2000-10-18 | 2002-08-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP3621369B2 (ja) * | 2001-10-30 | 2005-02-16 | 松下電器産業株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-12-29 KR KR1020060137278A patent/KR100847828B1/ko not_active IP Right Cessation
-
2007
- 2007-10-31 US US11/932,088 patent/US7723222B2/en not_active Expired - Fee Related
- 2007-11-16 TW TW096143547A patent/TWI355717B/zh not_active IP Right Cessation
- 2007-12-27 CN CN2007101948976A patent/CN101211859B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20050101318A (ko) * | 2003-01-22 | 2005-10-21 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 어레이 및 그 제조 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101211859B (zh) | 2010-06-16 |
| US20080157166A1 (en) | 2008-07-03 |
| KR20080062023A (ko) | 2008-07-03 |
| CN101211859A (zh) | 2008-07-02 |
| TW200828520A (en) | 2008-07-01 |
| US7723222B2 (en) | 2010-05-25 |
| TWI355717B (en) | 2012-01-01 |
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