TWI355717B - Method of fabricating flash memory device - Google Patents

Method of fabricating flash memory device Download PDF

Info

Publication number
TWI355717B
TWI355717B TW096143547A TW96143547A TWI355717B TW I355717 B TWI355717 B TW I355717B TW 096143547 A TW096143547 A TW 096143547A TW 96143547 A TW96143547 A TW 96143547A TW I355717 B TWI355717 B TW I355717B
Authority
TW
Taiwan
Prior art keywords
thickness
layer
flash memory
spacer
photoresist layer
Prior art date
Application number
TW096143547A
Other languages
English (en)
Other versions
TW200828520A (en
Inventor
Cheon Man Shim
Original Assignee
Dongbu Hitek Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Hitek Co Ltd filed Critical Dongbu Hitek Co Ltd
Publication of TW200828520A publication Critical patent/TW200828520A/zh
Application granted granted Critical
Publication of TWI355717B publication Critical patent/TWI355717B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

Γ355717 . * - - -的間隔體厚度薄’那麼裝置的破壤電壓透過後續的離子佈植被降 進崎低了裝置的可靠性。因此,在離子碰完成後,更可 進打光觀絲單福域__體,這樣 【發明内容】 • · . . :私上述問題,本㈣的主要目的在於提供一種快閃記憶體 裝置之製造方法’ P夺止在90nm.或更低的快閃記憶體裝置中產生空 ®以獲得足夠祕前金屬介電f沉積層的間隔填充的妓比,且 無需多餘製程。 • . . , · · . • . · · - 因此’鱗上^目的,本發明所揭露之—種快閃記憶發裝置 之製造.方法’包含下述步少其形成-對彼此_的堆義 問於半導體基板之單涵域上;形成—對第—間隔體於單元區域 .上且與堆疊開至少一侧直接接屬;形成一對彼此間隔的閘極於半 導體基板之轉H域上;形成_職二間隔體於雖區域且盘閉 :極至少-侧直接接觸;塗覆第―雜層於第—間隔體之間^元: £域上,塗覆第二光阵斧於第二間隔寧之間的邏輯區域上;硬t . .......... =..,... 最峰厚度。依照實施例,第 ,阻層具有預設的起始厚度:,足科覆蓋至少部份第二間隔體。:: 、.丰發明所揭露之7種快閃_體裝置,包含:單元區域右邏.. ; ; :70 —對第—.間,形成於旱元區域上且與少:. *. · * . " , · · 丄功717 . *· 、 側直接择觸;一對閘極,彼此間隔形成於邏輯區域上;—對第 一間隔體’形成於邏輯區域上且與閘極至少一側直接接觸;第一 光阻層’形成於第一間隔體之間之單元區域上,第二光阻層,形 4於第二間隔體之間之^邏輯區域上。依照實施例,第二光阻層具 有預設厚度,足夠保護第二間隔體 • * · · * · · · . · • . . ^ 本發明所揭露之另一種快閃記憶體裝置,:包含:邏輯區蜂, 位於半導體基板上;-對閘極,形成於邏辑區蜂上;—對間隔體, 形成於邏輯區域上且與夺個.閘極直接接鵷;以及先阻層,形成於 間隔體之間域之細。郷實鱗[’紐層具有足夠保護間隔 體之預設厚度。 . ‘ . ....- 有關本發_特徵與實作魏合圖式作最佳實_詳細說 明如下。 .. ... ... . V ... 【實施方式】 ’ · · · - , · · · · . ·· ' . . . ' . - . . ^ · :;如「第从圖」所示,本實施例的快閃記憶體裝豈包含位於半 導_梅3G() 將,覆蓋的萆.元區_邏輯區域。: 單元區域包含一對堆_ 31〇和均與各個堆疊間細 -侧才_或接對第一間隔體:32〇。.堆㈣31〇.:.·^ 301,形成在洋動閘301场^或將之駐的氧/氮/氧(湯厂 層梁以及形成在氧/以氧層3〇2上和/或將之覆蓋的控制間 303 ° 至少一侧相鄰 邏輯區域包含一對閘極33.0和與各個.閘極33〇 或直接接觸的一對第二間隔體34〇。. 第圖」所示,光海層350塗覆在第一間隔體mo之間 ^早7G區域和第;間隔體34()之間的邏輯區域上和/或將之覆· 層350具有小於第一間隔. 體32〇厚度的預6又厚度。邏輯區域上或覆蓋邏輯區域的光阻層现 具有足夠駐第二間隔體340:的預設厚度。光阻層35〇具有約為. 1’5〇〇 A至2,000 a之間的厚度。光阻層35〇充分覆蓋邏輯區域内 的第二間隔體340減小了钱刻過程中第二間隔禮34〇的損失人由 於單元區域内的第-間隔體32G的上部未被光阻層35G覆蓋,因 此第-間隔體厚度僅被後續的侧步驟減小。光阻層'35〇可… 防止由後續侧步驟侧的裝置絕緣雜域_失或防止外部導 致的損壞。 .. 在光阻層350形成後.,在其上進行硬化製程。光阻層35〇的 硬化可利用熱固化或紫.夕卜線照射在25〇。〇至3〇此的溫度下進行。 :::如「第3c圖:」所吊:萆一間隔體了21可被蝕刻為足夠核護事. 二間隔體341扁厚度。第一間隔艘:321.可在下述條件神用無圖.: 形飪刻製華被辞刻p首先,可逸過噴射%至2〇〇 sccm乏間的氯氣、 • ··-· · , 1:0.至100 seem之間的溪化氧氣體和4至之蘭的氧氣、在:: . * * ..... - :" ....- 環境壓力約爲50至2GG mTorr之間.的環境壓力下和約5〇至_ & ·· , · ·. , ·.._+· 的電壓下’進行約5.至1.00秒的無圖形蝕刻^ '丨 • · . ·.'·· · . ·, · . . 可在疼小第一間隔體321厚度的钱刻過程中對光阻層351的 • · ·、 . · . · . · ,· 門5進行姓刻。光阻層351可被_至厚度足以保護或覆蓋第二 i 5體341在這點上,光阻層351可被姓刻至厚度約為500 A至
WoA之間。透過降低第一間隔體切的厚度,橫寬比可降低至 約1:1至1.5:1之間。 每钱刻第-間隔體321卩降低橫寬比完成之後,可利用乾式. ,或麵刻移除剩餘的光阻層扣。然後進行用於形成前金屬 介電質_層㈣後辭驟。; . / 在开^成9〇nm或更低的快閃記憶體裝置的製轾中,可透過飯刻 第-間隔體321至足夠保護邏輯區域内的第二間隔體34ι的預設 t準^減小第一喝隔體321的厚度:。因此,可降低撗寬比,進而 解決則金齡電質沉躺隙填充製程巾的空關題。而且也無需 ^規定光罩製程移除接間隔體34!以降低橫寬比。此外,用、於 削金屬.介電質沉綱隙填充製程較備也非必需此在 本_時懒了生鲜….: .在降低成 • . · · ,依輝實施輕,巧形成具有.單祕域的9Gnm ▲更低的快閃記 韓襄置’其中單元―一對堆翻31〇和均與各個堆疊閘、 :^# ^ ^ 32r, : f^ ^ 3 可破姓刻具有足約保護第二南障體341的厚度,其中索二㈣隔 341 .位於邏辑區域上或將之覆蓋。因此,可透過減少索一間隔 取的厚度降低松寬比,以解決前金屬介電質沉積間..陳填 產生的空隙岗題。 .: … · :、 • ' · - . · ·

Claims (1)

  1. 、申請專利範圍:正贿 一種快閃記憶雜置之製造方法,包含有下述步驟: 對彼此間隔的堆疊閘於一半導體基板 开;成一 域上; 100年7月27日替換頁 之一單元區 ::第-間隔趙於該單元區域上且與_閉至少 上; 形成一 對彼此間隔的閛極於該半導體基板 之一邏輯區域 '彳第―間隔體於該邏輯區域且與該閘極至少一側 直接接觸; 上,塗Γ—第一光阻層於該第一間隔體之間的該單元區域 1㈣H紐層於該第二間隔體之間的該邏輯區域上, 且Μ 1光1^層之—預設厚度小於該第—間隔體之厚度,並 W二光阻層形成有—預設起始厚度, 至少部分該第二間隔體; 硬化該第一光阻層和該第二光阻層;以及 伴_第_^製域少該第二光阻層之該起始厚度至足夠 保叹5亥第-間隔體之-最終厚度, 半藤Γ該第1隔體之厚度她彳步驟中減小,並且在侧 體!^該第—光阻層之上部進行姓刻,藉以減小該第一間隔 2.如申請專利範圍第1項所述之快閃記憶體裝置之製造方法,其 12 100年7月27日 一 卜年月土修正替換頁 ,500 A 至 2,00〇 A 中5亥第—㈣層和該第二轨層均具有i 間的預設起始厚度。 中_1項所述之_記紐裝置之製造方法,其 少其-被;層和衫—光阻層·熱㈣或紫外線照射至 之間 進行 =專彻_ 3梅之刪版方法,盆 中雜固化或㈣線照射至少其_在溫度2實至曹c-如申請專概_1項所述之快閃記憶體裝置之製造方法,1 ==:Γ層和該第二光阻層至少其—的厚度係利用 無圖形蝕刻5至100秒進行。 如申請專概㈣5項所述之快閃記憶财置之製造方法,其 中減少該第一間隔體和該第二 /、 心广 的厚度利用在 认壓力下噴射5G至似m之_氣氣、ig至⑽咖 之間的演化氫_ 5至—叫_-無圖職刻 進行。 如申請專利範圍第6項所述之快閃記憶體裂置之製造方法,其 中減少該第-間隔體和該第二間隔體至少其—的厚度利料 5〇至綱祕rr的壓力下和50至· w之間進行一細職 刻。 如申請專利範圍第1項所述之快閃記憶體裝置之製造方法,1 冰畔7!月介修正替換M 中該軸燦織該第二恤層之秘終厚度t 人之間 100年7月275〇^aTT,5〇〇 9.如申請專·_丨項騎之,_賺裝置之製造方法,复 中該堆疊閘包含一浮動閘、一形成在該浮動閑上的該介電質居 以及s玄介電質層上的一控制閘。 、曰 10·如申。胃專利細第9項所述之快閃記憶體裝置之製造方法,发 中該介電質層包含一氧/氣/氧層。 、 11_ 一種快閃記憶體裝置,包含有: 一早π區域和-邏輯區域’形成於—半導體基板上; 對堆疊閘’彼此間隔开)成於該單元區域上; 一對第-間隔體,形成於該單元區域上且與該堆疊間至少 一侧直接接觸; 對閘極,彼此間隔形成於該邏輯區域上; 一對第二間隔體,形成於該邏輯區域上且與該閘極至少一 側直接接觸; 第光阻層,形成於該第一間隔體之間之該單元區域 上,其中該第—光阻層之一預設厚度小於該第一間隔體之厚 又及第一光阻層,形成於該第二間隔體之間之該邏輯區域 上;以及 /、 X苐一光阻層具有足夠保護該第二間隔體之一預設 厚度, 100年7月27日替換頁 年0月咖修正替換頁 其中該第一間隔體之厚度在蝕刻步驟中減小,並且在蝕刻 ν驟中對4第—光阻層之上部進行姓刻,藉以減小該第一間隔 體之厚度。 如申凊專利範圍第u項所述之快閃記憶體裝置,其中該第二 光阻層被钱刻以具有該預設厚度。 3·如申凊專利範圍第^項所述之快閃記憶體裝置,其中該預設 厚度在1,5〇〇 A至2,000 A之間。
    如申W專利$色圍第11項所述之快閃記憶體裝置,其中該第一 光阻層和該第二紐層利賴固化或紫外賴射至少其一被 如申》月專利犯圍第14項所述之快閃記憶體裝置, =料賴紅料_在財2嫩至期。CM進;;熱固 •如申請專利麵第u項所述之__裝置 ::::1 成—二 15
TW096143547A 2006-12-29 2007-11-16 Method of fabricating flash memory device TWI355717B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060137278A KR100847828B1 (ko) 2006-12-29 2006-12-29 플래시 메모리 소자의 형성 방법

Publications (2)

Publication Number Publication Date
TW200828520A TW200828520A (en) 2008-07-01
TWI355717B true TWI355717B (en) 2012-01-01

Family

ID=39582593

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096143547A TWI355717B (en) 2006-12-29 2007-11-16 Method of fabricating flash memory device

Country Status (4)

Country Link
US (1) US7723222B2 (zh)
KR (1) KR100847828B1 (zh)
CN (1) CN101211859B (zh)
TW (1) TWI355717B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4762118B2 (ja) 2006-11-17 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
US20120286402A1 (en) * 2011-05-12 2012-11-15 Chin-Te Kuo Protuberant structure and method for making the same
US9230613B2 (en) 2012-04-16 2016-01-05 Nanya Technology Corp. Power up detecting system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5863820A (en) * 1998-02-02 1999-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of sac and salicide processes on a chip having embedded memory
KR100348316B1 (ko) * 2000-10-18 2002-08-10 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP3621369B2 (ja) * 2001-10-30 2005-02-16 松下電器産業株式会社 半導体装置の製造方法
CN100438045C (zh) * 2003-01-22 2008-11-26 Nxp股份有限公司 制造半导体器件阵列的方法
KR100574952B1 (ko) * 2003-11-04 2006-05-02 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법
KR20060005177A (ko) * 2004-07-12 2006-01-17 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 게이트 전극 및 그 형성방법

Also Published As

Publication number Publication date
KR20080062023A (ko) 2008-07-03
TW200828520A (en) 2008-07-01
CN101211859A (zh) 2008-07-02
US20080157166A1 (en) 2008-07-03
KR100847828B1 (ko) 2008-07-23
CN101211859B (zh) 2010-06-16
US7723222B2 (en) 2010-05-25

Similar Documents

Publication Publication Date Title
TW583449B (en) Reflection type liquid crystal display device and process for manufacturing the same
TW536655B (en) Liquid crystal display device
TWI248223B (en) Organic electroluminescence panel and method for manufacturing thereof
TWI323517B (en) Fabricating method for thin film transistor array substrate and thin film transistor array substrate using the same
TWI332708B (en) Thin film transistor array substrate and method for fabricating the same
TWI249173B (en) Stacked storage capacitor structure for a thin film transistor liquid crystal display
TW533327B (en) Active matrix substrate and manufacturing method thereof
TW567612B (en) Memory cell, memory cell arrangement and fabrication method
TWI456766B (zh) 薄膜電晶體基板及薄膜電晶體基板之製造方法
TW552717B (en) A wire for a display device, a method for manufacturing the same, a thin film transistor array panel including the wire, and a method for manufacturing the same
TWI355717B (en) Method of fabricating flash memory device
TW200913232A (en) Semiconductor device having a resistor and methods of forming the same
TW200935523A (en) Method of producing semiconductor device
TWI358818B (en) Memory device and fabrication thereof
TW200919092A (en) Process for forming pattern
TWI249779B (en) Method for manufacturing NAND flash device
TW588462B (en) Method of fabricating a thin film transistor array panel
JP4290548B2 (ja) アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法
TW396511B (en) Method for manufacturing a semiconductor device
TW200905884A (en) Method for fabricating pixel structures
TW587279B (en) Method for forming bi-layer photoresist and application thereof
TW201222114A (en) Pixel structure and dual gate pixel structure
TWI261339B (en) Non-volatile memory and method of manufacturing the same
TW201001498A (en) Method for producing semiconductor device
TW200913257A (en) Organic electroluminescence device and method for manufacturing the same

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees