JP4290548B2 - アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 - Google Patents

アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法 Download PDF

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Description

この発明は、アクセスゲートを有するゲート構造と、制御ゲートとこの制御ゲートと半導体基体との間に電荷蓄積領域とを有するゲート構造とを含むメモリセルを有する不揮発性メモリを表面に備えた半導体基体を有する半導体装置の製造方法において、この半導体基体の表面に、この表面にほぼ垂直に延びる複数の横壁を有する前記ゲート構造の一つである第１ゲート構造を形成し、この第１ゲート構造上とこれに隣接して導電層を堆積し、そして、第１ゲート構造が露出するまで導電層を平坦化処理して、第１ゲート構造の一つの横壁に隣接する前記ゲート構造の他の一つであるゲート構造の少なくとも一部を形成する製造方法に関する。
実際には、電荷蓄積領域はフローティングゲート又は互いに分離されたトラッピングセンタ（trapping center）が散乱しているゲート誘電体とすることができる。このようなゲート誘電体は、例えば、不純物、例えば金属粒子が内部に散乱しているシリコン酸化膜とすることができ、不純物がトラッピングセンタなる。しかし、さらに普及している方法は、互いに分離されたトラッピングセンタを供給する境界層を形成する２種類の異なる材料の二重層を含むゲート誘電体を用いることである。上記方法により二つのゲート構造が互いに隣接して、小寸法のメモリセルを形成することができる。勿論、実際には不揮発性メモリは非常に多くのこれらのメモリセルを備える。
このような方法はWO０１／６７５１７に記載されている。この方法では、第１ゲート構造上と第１ゲート構造の最初の一つの横壁に隣接する平坦化導電層上にフォトレジストマスクを形成してから平坦化導電層を異方性エッチングによりパターンニングする。
この公知の方法ではフォトレジストマスクを用いるのでメモリセル寸法に影響を与える。フォトレジストマスクは所望の位置に正確に載置することはできず、重ね合わせに誤差が生じることが考慮すべきことになる。これにより、比較的大きなフォトレジストマスクを用いることになり、従って比較的大きなメモリセルが形成されることになる。
この発明の目的は、非常に小さなメモリセルを製造することができる方法を提供するものである。
この発明の方法は、冒頭で述べた方法において、平坦化導電層をパターンニングする際に、エッチマスクを第１ゲート構造上と平坦化導電層上に形成する。ここで、エッチマスクは第１横壁に隣接する平坦化導電層は覆わず、第１横壁と反対側の横壁に隣接する平坦化導電層を覆う。その後、平坦化導電層をエッチバックして第１横壁の上部を露出させ、そしてエッチマスクを除去する。そして第１横壁の露出した上部にスペーサを形成し、スペーサをマスクとして用いて異方性エッチングで導電層をエッチングする。ここで、スペーサに隣接し、且つ、第１横壁と反対側の第１ゲート構造の横壁に隣接する導電層を除去する。
この発明の方法で用いられる、第１横壁に隣接する平坦化導電層は覆わず、第１横壁と反対側の横壁に隣接する平坦化導電層を覆うエッチマスクにより第１横壁と反対側の横壁に隣接する平坦化導電層が保護される。エッチマスクは第１ゲート構造の上部の少なくとも一部をも覆ってもよいので、比較的簡単にエッチマスクを載置することができる。実際には、第１ゲート構造の上部の幅は、考慮すべき重ね合わせ誤差よりも非常に大きくする。
このスペーサは、フォトレジストマスクを用いずに、自己整合的に、最小コストで第１横壁の露出した上部に形成することができる。このような縦壁上のスペーサは、実際には、補助層を堆積し、縦壁にスペーサのみが残るまで補助層を異方性エッチングすることにより形成できる。スペーサの幅はほぼ補助層の厚みと等しくなる。スペーサを非常に小さな幅で形成し、且つ、重ね合わせに誤差も考慮する必要が無いので、非常に小さなメモリセルを実現することができる。
この発明の方法の第１実施形態では、上記ゲート構造の最初の一つであるゲート構造として、制御ゲートと、この制御ゲートと半導体基体間に電荷蓄積領域を有するゲート構造を形成する。このゲート構造の横壁を絶縁膜で覆い、ゲート構造に隣接する半導体基体表面にゲート誘電体を設け、その後、誘電体を堆積し、平坦化し、エッチマスクを形成する。平坦化導電層をエッチバックし、ゲート構造の第１横壁の露出部上にスペーサを形成する。スペーサをマスクとして用いて、エッチバックした導電層をエッチングして第１横壁に隣接するアクセスゲートを有するゲート構造を形成する。上述したように、電荷蓄積領域はフローティングゲートでもよく、又は、互いに分離されたトラッピングセンタが供給されたゲート誘電体でもよい。この制御ゲートと電荷蓄積領域を有するゲート構造は半導体基体表面に形成された積層中に異方性エッチングにより形成することができる。そして自動的に半導体基体表面に垂直に横壁が形成される。これらの横壁は、層を堆積し、そして、異方性エッチングによりゲート構造体上部を露出させ又は、通常、ゲート構造体のゲートを多結晶シリコンで形成する場合は、酸化処理により、簡単に絶縁膜で覆うことができる。これらの層の積層上部に、横壁上に絶縁膜を形成する間の保護層として、そして、平坦化処理中のストップ層としてのさらなる層を堆積してもよい。
この発明の方法の第２実施形態では、上記ゲート構造の最初の一つである、アクセスゲートを有するゲート構造を形成し、このゲート構造の横壁を絶縁膜で覆った後、導電層を堆積し、平坦化し、エッチマスクを形成してこの平坦化導電層をエッチバックし、そして、第１ゲート構造の第１横壁の露出部分上にスペーサを形成し、スペーサをマスクとして、エッチバックした導電層をエッチングして制御ゲートを形成する。このようにして、制御ゲートとこの制御ゲートと半導体基体間の電荷蓄積領域とを備えるゲート構造を形成する。この方法の実施形態では、図面を参照して後述するように、さらなるフォトレジストマスクを用いずに、制御ゲートと電荷蓄積領域を備える多くのゲート構造を実現することができる。
図１乃至図９は、アクセスゲート２１を有するゲート構造４と、制御ゲート５とこの制御ゲートと半導体基体１との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルを有する不揮発性メモリを備えた半導体装置の一連の製造過程を示す概略断面図である。説明を簡単にするために隣り合う二つのセルの製造方法しか示さないが、不揮発性メモリは非常に多くのそのようなセルを備えることは明らかである。
図１に示すように、半導体基体１（ここではｐ型ドープシリコン基体）の表面２上に、ゲート構造の最初の一つ、この例では、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域を有するゲート構造３を形成する。この例では、電荷蓄積領域はフローティングゲート６である。ここで、ゲート構造３はトンネル誘電体７、フローティングゲート６、ゲート間誘電体８そして上部層９を備える。このゲート構造は複数層の積層を異方性エッチングして形成する。トンネル誘電体７は７乃至１０ｎｍ厚みのシリコン酸化膜で形成してもよい。フローティングゲート６は約２２０ｎｍ厚みの多結晶シリコン層で形成してもよい。ゲート間誘電体８は約１８ｎｍ厚みのＯＮＯ層（６ｎｍ厚みのシリコン酸化膜、６ｎｍ厚みのシリコン窒化膜、そして６ｎｍ厚みのシリコン酸化膜）で形成してもよい。制御ゲート５は約２００ｎｍ厚みの多結晶シリコン層で形成してもよい。上部層９は約１００ｎｍ厚みのシリコン窒化膜で形成してもよい。ゲート構造３は異方性エッチングで形成するので、半導体基体１の表面２にほぼ垂直に延びる横壁１０、１１が形成される。
図２に示すように、横壁１０、１１を約３０ｎｍ厚みの絶縁膜１２（ここではシリコン酸化膜）で覆い、ゲート構造３に隣接する表面をゲート誘電体１３（ここでは約６ｎｍ厚みのシリコン酸化膜）で覆う。絶縁膜１２はゲート構造を熱酸化処理して形成してもよく、又は層を堆積して異方性エッチングを行い、上部層９が露出したらエッチングを停止することにより形成してもよい。
ゲート構造３を形成し、その横壁１１，１２を絶縁膜１２で覆った後、比較的厚い導電層１４（ここでは約５００ｎｍ厚みの多結晶シリコン層）を第１ゲート構造３上とこのゲート構造に隣接する部分に堆積する。図３に示すように、第１ゲート構造３の上部層９が露出するまで導電層１４を平坦化処理する。平坦化した導電層１５をパターンニングして第１ゲート構造３に隣接する他のゲート構造４の少なくとも一部分を形成する。
平坦化導電層１５のパターンニングは図４，５、６及び７に示すように行う。第１ステップでは、図４に示すように、第１ゲート構造３と平坦化導電層１５上にエッチマスク１６を形成する。エッチマスク１６は第１横壁１０に隣接する平坦化導電層１５は覆わず、第１横壁１０と反対側の横壁１１に隣接する平坦化導電層を覆う。エッチマスクにより第１横壁１０と反対側の横壁１１に隣接する平坦化導電層１５が保護される。エッチマスク１６は第１ゲート構造３の上部層９の少なくとも一部をも覆ってもよいので、比較的簡単にエッチマスク１６を載置することができる。実際には、第１ゲート構造３の上部層９の幅は、考慮すべき重ね合わせ誤差よりも非常に大きくする。
次のステップで、平坦化導電層１５をエッチバックして第１ゲート構造３の第１横壁１０の上部１７を露出させる。このエッチバックは等方性エッチング又は異方性エッチングでもよく、さらに等方性エッチングと異方性エッチングを組み合わせてもよい。導電層１４から、従って、図４に示す二つのゲート構造３の間に部分１８が残る。横壁１１に隣接する平坦化導電層１５は影響なく残る。第１ゲート構造３の第１横壁１０の露出した上部１７上にスペーサ２０を形成する。スペーサ２０は、通常の方法で、層１９（ここではシリコン酸化膜）を堆積し、第１ゲート構造３の上部層９が露出するまで異方性エッチングして形成する。図７に示すように、スペーサ２０をマスクとして導電層１８の残部を異方性エッチングする。これにより、反対側横壁１１に隣接する導電層１５が除去され、第１ゲート構造３の横壁１０に隣接する部分のみにゲート誘電体１３とアクセスゲート２１を備えた第２ゲート構造４が形成される。
次に、図８に示すように、通常の方法で、イオン注入により、浅くドープしたソース・ドレイン領域２２を形成する。そして、図８に示すように、さらなるスペーサ２３と深くドープしたソース・ドレイン領域２４を形成する。図９に示すように、ソース・ドレイン領域上にシリサイドの上部層２５を設けてもよい。
第１ゲート構造３の第１横壁１０の露出した上部１７上のスペーサ２０は、フォトレジストマスクを用いずに、自己整合的に最小コストで形成することができる。スペーサ２０は非常に小さい幅で形成できるので、非常に小さなメモリセルを実現することができる。
図１乃至９に示すこの方法の第１実施形態では、制御ゲート５と、この制御ゲートと半導体基体の間に電荷蓄積領域６を備えた、ゲート構造の最初の一つである第１ゲート構造３を形成し、その後、このゲート構造の横壁１０，１１を絶縁膜１２で覆い、ゲート構造３に隣接する半導体基体１の表面にゲート誘電体１３を設ける。次に、導電層１４を堆積し、平坦化し、エッチマスクを形成して、平坦化導電層をエッチバックし、第１ゲート構造３の第１横壁１０の露出部１７上にスペーサ２０を形成し，スペーサ２０をマスクとして用いてエッチバックした導電層１８をエッチングして、第１横壁１０に隣接する、アクセスゲート１９を有するゲート構造４を形成する。
以下、後述する各例においては、可能な限り、上述したメモリセルの各部分に対応する部分には同じ参照眼号を付与する。
図１０乃至図１２は、前述の例と同様にアクセスゲート２１を有するゲート構造４と、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルを有する不揮発性メモリを備えた半導体装置の一連の製造過程を示す概略断面図である。ここでは、スペーサ２０を異なる方法で形成する。
図１０に示すように、図４に示す製造工程と比較して、最初に比較的薄い補助絶縁膜２６を堆積する。ここでは、約１０ｎｍ厚みのシリコン酸化膜を形成し、さらなる層２７、この例では、導電層１４と同じ材料である多結晶シリコン層を形成する。ゲート構造３の上部の層２６が露出するまで層２７を異方性エッチングし、上部層９が露出するまで層２６を異方性エッチングする。図１１に示すように、導電層の残部１８がエッチングされ、スペーサの層２７が除去され、層２６内の部分のみが残る。この絶縁膜２６の残部を除去して上記形成されたアクセスゲート２１の上部を露出させる。
図１２に示すように、スペーサ２３を形成するが、アクセスゲート２１の一部を露出したままにする。メモリセルのソース・ドレイン領域上にシリサイド領域２５を形成すると、同じステップでアクセスゲート２１上にシリサイド領域２５が形成される。従って、このゲートの電気抵抗は比較的低くなる。
図１３乃至図１５は、この発明の第三実施形態による不揮発性メモリの一連の製造過程を示す概略断面図である。図１３に示すように、ここでは、電荷蓄積領域をトランッピングセンタを有する絶縁層の積層３０で形成する。ここでは、半導体基体の表面２上に約６ｎｍ厚みのトンネル酸化膜、その上に約６ｎｍ厚みのシリコン窒化膜、そしてその上に約６ｎｍ厚みのシリコン酸化膜を形成する。この積層上に制御電極５と上部層９を形成する。横壁１０，１１に絶縁膜１２を設け、ゲート構造３に隣接する表面にゲート酸化膜１３を設ける。
導電層１４を堆積し、平坦化する。次に、エッチマスク１６を形成し、平坦化導電層１５をエッチバックする。そして、第１ゲート構造３の第１横壁１０の露出部１７上にスペーサ２０を形成し、スペーサ２０をマスクとして用いて、エッチバックした導電層をエッチングして、第１横壁１０に隣接する、アクセスゲート２１を有するゲート構造４を形成する。
図１６乃至図２１は、この発明の方法の第４実施形態による、アクセスゲート２１を有するゲート構造４と、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域６を有するゲート構造３とを含むメモリセルの一連の製造過程を示す概略断面図である。この例では、最初の一つのゲート構造としてアクセスゲート２１を有するゲート構造４を形成する。ここでは、約４００ｎｍ厚みの多結晶シリコンのアクセスゲート２１を約６ｎｍ厚みのゲート酸化膜１３上に形成し、シリコンシリサイドの上部層９で覆う。
図１７に示すように、ここでは、熱酸化処理により、約３０ｎｍ厚みの絶縁膜１２をゲート構造４の横壁１０，１１上に設ける。同時に同じプロセスステップで、ゲート構造４に隣接して約６ｎｍ厚みのシリコン酸化膜を形成する。数ステップ後に、図１８に示すように、導電層１４を堆積する。図１９に示すように、この層１４を平坦化し、エッチマスク１６を形成する。平坦化絶縁層をエッチバックして層１８を形成し、ゲート構造４の第１横壁１０の露出部分１７上にスペーサ２０を形成する。そして、図２０に示すように、スペーサ２０をマスクとしてエッチバックした絶縁層１８をエッチングして制御ゲート５を形成する。このようにして、制御ゲートとこの制御ゲートと半導体基体との間に電荷蓄積領域を有するゲート構造４を形成する。
この方法は、制御ゲート５とこの制御ゲートと半導体基体との間に電荷蓄積領域を有する多くのゲート構造４を実現できる。
この例では、制御ゲート５と半導体基体１との間の電荷蓄積領域を、導電層１４が堆積する前にゲート構造４上に堆積するシリコン窒化物とシリコン酸化膜１３より成る層３２より形成する。制御ゲート５を形成した後、図２０に示すように、浅くドープしたソース・ドレイン領域２２を形成し、スペーサ２３を形成する。そして図２１に示すように、層３２と、半導体基体１の表面２上に形成されたシリコン酸化膜３１とを、スペーサ２３をマスクとしてエッチングし、深くドープしたソース・ドレイン領域２４とシリサイド領域２５を形成する。以上記載した方法により簡単にメモリセルを形成出来る。
次に、図２２乃至２３に示すメモリセルの製造方法の二つの実施形態では、ゲート酸化物１３上にアクセスゲート２１を有するゲート構造４を形成し、ゲート構造４の横壁１０、１１を絶縁膜１２で覆い、ゲート構造４に隣接する半導体基体１をトンネル誘電体膜７で覆う。そして、トンネル誘電体７上でゲート間誘電体３９に覆われたフローティングゲート６をゲート構造４の第１横壁１０に隣接して形成する。このフローティングゲート６はアクセスゲート２１を有するゲート構造４よりも低い上部層を有する。そして、導電層１４を堆積し、平坦化し、エッチマスク１６を形成し、平坦化導電層をエッチバックして層１８を形成する。そして、第１ゲート構造４の第１横壁１０の露出部分上にスペーサ２１を形成し、スペーサ２０をマスクとしてエッチバックした導電層１８をエッチングしてゲート間誘電体３９上に制御ゲート５を形成する。この方法により多くの簡単な構造のメモリセルを実現できる。
図２２乃至２７を参照して第１例について説明する。図２２に示すように、導電材料のさらなる層３３、ここでは、約６００ｎｍ厚みの多結晶シリコンでゲート構造４を覆う。図２３に示すように、上部層９が露出するまで、このさらなる導電層３３を平坦化する。このさらなる層はゲート構造４より厚いので平坦化したさらなる導電層３４に平面３５が形成される。次に、図２３に示すように、第１ゲート構造４と平坦化したさらなる導電層３４に補助マスク１６を形成する。なお、ゲート構造４の第１横壁１０に隣接する平坦化したさらなる導電層３４には露出したままにする。平坦化したさらなる導電層３４をエッチバックして第１横壁１０の上部を露出させる。さらなる導電層の残部３８の厚みは約１００ｎｍとなる。エッチバックしたしたさらなる導電層３８をゲート間誘電体３９の層で覆う。そして、上述した例で用いた方法を実行する。導電層１４を堆積し、平坦化して導電層１５とする。エッチマスク１６を形成して、平坦化導電層１５をエッチバックして導電層１８を形成する。第１ゲート構造４の第１横壁１０の露出部分１７上にスペーサ２０を形成し、スペーサ２０をマスクとしてエッチバックした導電層１８と導電層３８をエッチングして、エッチバックした導電層１８内に制御ゲート５を形成し、エッチバックしたさらなる導電層３８内にフローティングゲート６を形成する。
制御ゲート５形成後、浅くドープしたソース・ドレイン領域２２を形成する。スペーサ２３を形成し、そして、図２７に示すように、深くドープしたソース・ドレイン領域２４とシリサイド領域２５を形成する。
図２７に見られるように、アクセスゲート２１と制御ゲート５との間にゲート間誘電体３９が存在するのでこれらゲート間の電気的結合が比較的小さくなる。
図２８乃至３３を参照して第二例について説明する。この方法で作られるメモリセルでは、制御ゲート５とアクセスゲート２１との間の電気的結合が小さくなるが、フローティングゲート６が完全に制御ゲート５に囲まれるので制御ゲート５とフローティングゲート６との間の電気的結合は比較的大きくなる。
第二例のこの製造方法では、図２８（図２２乃至２４参照）に示す構造から始まり、アクセスゲート２１を有するゲート構造４に隣接して約１００ｎｍ厚みのさらなる導電層３８が形成されている。そして、図２８に示すように、さらなるスペーサ４０を形成し、導電層３８をエッチングして、アクセスゲート２１を有するゲート構造４に隣接するトンネル誘電体層７上にフローティングゲート６を形成する。さらなるスペーサ４０を除去してから、フローティングゲート６に隣接するトンネル誘電体層７を除去して、形成されたフローティングゲート６にゲート間誘電体層３９を設ける。そして、上記例で用いた方法を実行する。導電体層１４を堆積し、平坦化して導電体層１５を形成する。エッチマスク１６を形成して平坦化導電体層１５をエッチバックして導電体層１８を形成する。スペーサ２０を第１ゲート構造４の第横壁１０の露出部分１７上に形成し、スペーサ２０をマスクとしてエッチバックした導電体層１８と導電体層３８をエッチングしてフローティングゲート６上のエッチバックした導電体層１８内に制御ゲート５を形成する。
制御ゲート５を形成後、浅くドープしたソース・ドレイン領域２２を形成する。そしてスペーサ２３を形成して、図３３に示すように、深くドープしたソース・ドレイン領域２４とシリサイド領域２５を形成する。
さらなるスペーサ４０はスペーサ２０より幅が小さいので、フローティングゲート６が完全に制御ゲート５に囲まれる。従って、これらゲート間の電気的結合は良好なものとなる。導電層を堆積して異方性エッチングによりゲート構造４の隣接部分にそのような小さな導電スペーサを形成することもできる。しかし、上述した方法の方が信頼性が高い。
導電層１８をパターンニングした後、二つ目のゲート構造の上部からスペーサを除去してもよいことは明らかである。これらの上部により、図９、１５において、アクセスゲート２１が形成され、又は、図２０，２７そして３２において、制御ゲート５が形成される。導電層１８をパターンニングした後、図１２に示すように、これら露出したゲートにシリサイドの上部層を設けてもよい。一つ目のゲート構造の上部に対しても同様である。
なお、好ましくは、図１０，１１に示すように、比較的薄い第１層２６と比較的厚い第２層２７中にスペーサ２０を形成するとよい。異方性エッチングの間に、一つ目のゲート構造の上部が露出するまで両層がエッチングされる。比較的厚い第２層が比較的薄い第１層に対して選択的にエッチングされるように第１、第２層を選択する。比較的厚い第２層２７を導電層１４と同じ材料とした場合、導電層１８をパターンニングしたのと同じエッチングプロセスでスペーサ２０の比較的厚い部分を除去する。スペーサ２０の下の薄い層部分２６をマスクとして用いる。
この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第一実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第二実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過を示す概略断面図である。 この発明の方法の第三実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第四実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第五実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第六実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第六実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第六実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第六実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第六実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。 この発明の方法の第六実施形態による不揮発性メモリセルの製造の一過程を示す概略断面図である。

Claims (11)

  1. アクセスゲートを有するゲート構造と、制御ゲートと該制御ゲートと半導体基体との間に電荷蓄積領域とを有するゲート構造とを含むメモリセルを有する不揮発性メモリを表面に備えた前記半導体基体を有する半導体装置の製造方法であって、前記半導体基体表面に、該表面にほぼ垂直に延びる複数の横壁を有する前記ゲート構造の一つである第１ゲート構造を形成し、前記第１ゲート構造上と該第１ゲート構造に隣接して導電層を堆積し、前記第１ゲート構造が露出するまで前記導電層を平坦化処理し、該平坦化導電層をパターンニングして前記第１ゲート構造の前記複数の横壁の内の第１横壁に隣接する他のゲート構造の少なくとも一部を形成する製造方法において、前記平坦化導電層をパターンニングするに際し、
    前記第１横壁に隣接する前記平坦化導電層は覆わず、前記第１横壁と反対側の横壁に隣接する前記平坦化導電層を覆うように、前記第１ゲート構造上と前記平坦化導電層上にエッチマスクを形成し、
    前記平坦化導電層をエッチバックして前記第１横壁の上部を露出させ、
    前記エッチマスクを除去して、前記第１横壁の露出上部上にスペーサを形成し、そして
    前記スペーサに隣接する前記導電層と前記第１横壁とは反対側の前記第１ゲート構造の横壁に隣接する前記導電層を除去するように、前記スペーサをマスクとして前記導電層を異方性エッチングすることを特徴とする半導体装置の製造方法。
  2. 前記第１ゲート構造として、前記制御ゲートと該制御ゲートと前記半導体基体との間に前記電荷蓄積領域とを有するゲート構造を形成し、
    該ゲート構造の前記複数の横壁を絶縁膜で覆い、該ゲート構造に隣接する前記半導体基体表面をゲート誘電体で覆い、
    その後、前記導電層を堆積し、平坦化し、前記エッチマスクを形成し、前記平坦化導電層をエッチバックし、前記第１ゲート構造の前記第１横壁の前記露出部分に前記スペーサを形成し、
    そして、前記スペーサをマスクとして用いて前記エッチバックした導電層をエッチングして、前記第１横壁に隣接する、前記アクセスゲートを有するゲート構造を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１ゲート構造として、前記アクセスゲートを有するゲート構造を形成し、
    該ゲート構造の横壁を絶縁膜で覆い、
    前記導電層を堆積し、平坦化し、前記エッチマスクを形成し、前記平坦化導電層をエッチバックし、前記第１ゲート構造の前記第１横壁の前記露出部分に前記スペーサを形成し、
    そして、前記スペーサをマスクとして用いて前記エッチバックした導電層をエッチングして、前記制御ゲートと該制御ゲートと前記半導体基体との間に前記電荷蓄積領域とを有する前記ゲート構造の前記制御ゲートを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記アクセスゲートを有するゲート構造を形成し、該ゲート構造の前記複数の横壁を絶縁膜で覆った後、
    互いに分離されたトラッピングセンタの集合体として電荷蓄積領域を該ゲート構造に隣接して形成し、
    その後、前記導電層を堆積し、平坦化し、前記エッチマスクを形成し、前記平坦化導電層をエッチバックし、前記第１ゲート構造の前記第１横壁の前記露出部分に前記スペーサを形成し、
    そして、前記スペーサをマスクとして用いて前記エッチバックした導電層をエッチングして前記電荷蓄積領域上に前記制御ゲートを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記アクセスゲートを有するゲート構造を形成し、該ゲート構造の前記複数の横壁を絶縁膜で覆った後、
    トンネル誘電体上であってゲート間誘電体で覆われ、前記アクセスゲートを有するゲート構造よりも低い上部表面を有するフローティングゲートを前記ゲート構造の前記第１横壁に隣接して形成し、
    その後、前記導電層を堆積し、平坦化し、前記エッチマスクを形成し、前記平坦化導電層をエッチバックし、前記第１ゲート構造の前記第１横壁の前記露出部分に前記スペーサを形成し、
    前記スペーサをマスクとして用いて前記エッチバックした導電層をエッチングして前記ゲート間誘電体上に前記制御ゲートを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記アクセスゲートを有するゲート構造の第１横壁に隣接して前記フローティングゲートを前記トンネル誘電体上に形成する際に、
    導電材料のさらなる層を堆積し、平坦化して前記アクセスゲートを有するゲート構造を露出させ、
    その後、前記ゲート構造の前記第１横壁に隣接する前記平坦化したさらなる導電層は露出したまま、前記ゲート構造上と前記平坦化したさらなる導電層上に補助マスクを形成し、
    前記さらなる導電層をエッチバックして前記第１横壁の上部を露出させ、
    その後、前記平坦化したさらなる導電層をゲート間誘電体で覆い、
    前記導電層を堆積し、平坦化し、前記エッチマスクを形成し、前記平坦化導電層をエッチバックし、前記第１ゲート構造の前記第１横壁の前記露出部分に前記スペーサを形成し、
    前記スペーサをマスクとして用いて前記エッチバックした導電層をエッチングして前記導電層内に前記制御ゲートを形成し、前記エッチバックしたさらなる導電層内にフローティングゲートを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記アクセスゲートを有するゲート構造の前記第１横壁に隣接する前記トンネル誘電体上に前記フローティングゲートを形成する際に、
    導電材料のさらなる層を堆積し、平坦化して、前記アクセスゲートを有するゲート構造を露出し、
    その後、前記ゲート構造の前記第１横壁に隣接する前記平坦化したさらなる導電層は露出したまま、前記第１ゲート構造上と前記平坦化したさらなる導電層上に補助マスクを形成し、
    前記さらなる導電層をエッチバックして前記第１横壁の上部を露出させ、
    その後、前記第１横壁の前記露出部分上にさらなるスペーサを形成し、
    前記さらなるスペーサをマスクとして用いて前記エッチバックしたさらなる導電層をエッチングし、
    その後、前記さらなるスペーサを除去して、前記形成されたフローティングゲートにゲート間誘電体層を設け、
    前記導電層を堆積し、平坦化し、前記エッチマスクを形成し、前記平坦化導電層をエッチバックし、前記第１ゲート構造の前記第１横壁の前記露出部分に前記スペーサを形成し、
    前記スペーサをマスクとして用いて前記エッチバックした導電層をエッチングして前記フローティングゲート上に前記制御ゲートを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記第１ゲート構造上に前記導電層を堆積する前に、前記導電層の平坦化の間にストップ層として機能することができる絶縁膜を形成することを特徴とする請求項１乃至７いずれかに記載の半導体装置の製造方法。
  9. 前記導電層のパターンニングの後に、前記第１ゲート構造の上部の前記スペーサを除去することを特徴とする請求項１乃至８いずれかに記載の半導体装置の製造方法。
  10. 前記スペーサを形成する際に、
    比較的薄い第１層と比較的厚い第２層を堆積し、
    前記第１ゲート構造の上部が露出するまで前記第１層及び前記第２層をエッチングし、ここで、前記比較的厚い第２層が前記比較的薄い第１層に対して選択的にエッチングされるように前記第１層及び前記第２層を選択することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記比較的厚い第２層は前記導電層と同じ材料の層であることを特徴とする請求項１０に記載の半導体装置の製造方法。
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