JP2002033404A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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JP2002033404A JP2000214397A JP2000214397A JP2002033404A JP 2002033404 A JP2002033404 A JP 2002033404A JP 2000214397 A JP2000214397 A JP 2000214397A JP 2000214397 A JP2000214397 A JP 2000214397A JP 2002033404 A JP2002033404 A JP 2002033404A
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Abstract

(57)【要約】 【課題】 ショートチャネル効果による特性不良を引き
起こすことなく、ＦＮ電流による書き込み消去動作に必
要な高いゲートカップリング比をもつ不揮発性半導体記
憶装置を提供することを課題とする。 【解決手段】 メモリーセルのコントロールゲートを形
成した後、コントロールゲートの側壁にシリコン窒化膜
のサイドウォールスペーサーを形成した後、熱酸化する
ことでコントロールゲートとフローティングゲート間の
絶縁膜に接するフローティングゲート上部が酸化される
のを防ぎ、トンネルゲート酸化領域に接するフローティ
ングゲートの下部のシリコン基板を酸化することにより
上記課題を解決する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、さらに詳しくは、互い
に平行に配置されたビット線を有し、該ビット線の間に
ビット線の長さ方向に隣り合うように複数個のメモリー
セルが配置された不揮発性半導体記憶装置及びその製造
方法に関し、ゲートカップリング比を確保した上で、ス
ケーリングが容易な不揮発性半導体記憶装置及びその製
造方法に係るものである。
【０００２】
【従来の技術】従来技術による不揮発性半導体記憶装置
の平面図を図１２に、また図１２のＸ−Ｘ’（ビット線
に平行）方向及びＹ−Ｙ’（ビット線に垂直）方向の断
面を図１０の左図及び右図に示す。
【０００３】以下に、上記不揮発性半導体記憶装置の製
造工程を順に説明する。
【０００４】シリコン基板１に、トンネルゲート酸化膜
２として８〜１０ｎｍ程度の膜を例えば熱酸化法により
形成し、続いて、例えばＣＶＤ法によりフローティング
ゲート形成用膜として５０〜１５０ｎｍ程度のポリシリ
コン膜を堆積する。
【０００５】次に、シリコン窒化膜を１０〜３０ｎｍ程
度堆積する。
【０００６】次に、フォトリソグラフィ技術によりレジ
ストマスクを形成し、ドライエッチ技術を用いてポリシ
リコン膜をパターニングし、フローティングゲート下層
膜１６を形成する。
【０００７】次に、上記レジストマスク、シリコン窒化
膜、フローティングゲート下層膜をマスクに斜め方向よ
り砒素をイオン注入してＮ-拡散層１０を形成し、その
砒素イオン注入部の一部分を覆うレジストマスクをフォ
トリソグラフィ技術により形成し、さらに高濃度の砒素
をイオン注入してビット線となるＮ+拡散層９を形成す
る。
【０００８】次に、フローティングゲート下層膜１６上
のシリコン窒化膜をマスクに熱酸化を行い、フローティ
ングゲート下層膜側壁部に１０〜４０ｎｍの酸化膜を形
成した後、例えばＣＶＤ法により酸化膜を更に堆積し、
ＣＭＰ法により酸化膜を研磨することで、フローティン
グゲート下層膜間を酸化膜４ａで埋め込む。
【０００９】続いて、シリコン窒化膜をリン酸により除
去した後、露出したフローティングゲート下層膜１６上
にＣＶＤ法により５０ｎｍ程度のポリシリコン膜を堆積
し、リンをイオン注入する。
【００１０】次に、フォトリソグラフィ技術及びエッチ
ング技術を用いて、ポリシリコン膜をパターンニング
し、高いゲートカップリング比を確保するためのフロー
ティングゲート上層膜１７を形成する。
【００１１】その後、ＣＶＤ法により酸化膜を堆積した
後、ＣＭＰ法により酸化膜を研磨することで、フローテ
ィングゲート上層膜１７間を酸化膜４ｂで埋め込む。
【００１２】次に、このフローティングゲート上層膜１
７の上に、熱酸化法等によるＳｉＯ 2膜を、続いて減圧
ＣＶＤ法等によるシリコン窒化膜を、さらに減圧ＣＶＤ
法等によるＳｉＯ2膜を順次形成することで、絶縁膜で
あるＯＮＯ膜５を形成する。
【００１３】次いで、このＯＮＯ膜上に減圧ＣＶＤ法に
より１５０ｎｍ程度のポリシリコン膜を堆積する。次
に、このポリシリコン膜にリンをイオン注入した後、抵
抗を下げるために、例えばタングステンシリサイド膜７
をデポする。
【００１４】次に、フォトリソグラフィ技術により、先
のフローティングゲートパターン上層膜と下層膜に直交
する方向の所定のパターンのレジストマスクを形成し、
このレジストマスクを用いて、例えば反応性イオンエッ
チング等によりタングステンシリサイド膜７、コントロ
ールゲート６、ＯＮＯ膜５、フローティングゲート下層
膜１６及び上層膜１７をエッチングすることで、図１０
に示されるようなメモリーセルが形成される。
【００１５】係る不揮発性半導体記憶装置において、Ｆ
Ｎ電流による書き込み消去動作を行うには、高いゲート
カップリング比を確保する必要がある。ゲートカップリ
ング比（ＧＣＲ）は、以下の式で表される。
【００１６】ＧＣＲ＝Ｃ１／（Ｃ１＋Ｃ２） ここでＣ１はフローティングゲート−コントロールゲー
ト間の容量、Ｃ２はフローティングゲート−基板、及び
フローティングゲート−ビット線間の容量の和である。
【００１７】従来の不揮発性半導体記憶装置において、
フローティングゲートを２層のポリシリコン膜で形成し
て、ゲートカップリング比を高めているが、２層のポリ
シリコン膜をフォトエッチング工程により形成するの
で、メモリーセルのビット線幅は、フローティングゲー
ト上層膜１７を形成する際のフォトリソグラフィ技術で
の最小加工寸法＋フローティングゲート下層膜１６との
アライメント余裕以上とする必要があり、メモリーセル
の微細化を進め、ビット線幅を加工限界寸法とした時、
大きなＣ１を確保するのが困難となる。また、フローテ
ィングゲート−コントロールゲート間の絶縁膜には、通
常、ＯＮＯ膜（シリコン酸化膜ＳｉＯ2／シリコン窒化
膜／シリコン酸化膜ＳｉＯ2の３層）が用いられ、絶縁
耐圧、データの保持特性から、トンネルゲート酸化膜に
比べ、厚い膜厚が必要であり薄膜化によりＣ１を大きく
することも難しい。
【００１８】この問題点を解決するため、例えば特開平
６−２０７２９３号公報に示されているように、フロー
ティングゲートを不純物濃度の低いポリシリコン膜（フ
ローティングゲート上層膜）１９と不純物濃度の高いポ
リシリコン膜（フローティングゲート下層膜）１８の２
層のポリシリコン構造として、コントロールゲートとフ
ローティングゲート間の絶縁膜に接するフローティング
ゲート上層膜１９に比べ、トンネルゲート酸化領域に接
する不純物濃度の高いポリシリコンからなるフローティ
ングゲート下層膜１８を厚く酸化し（高濃度ポリシリコ
ン膜による増速酸化のため）、メモリーセルのチャネル
長を短くすることでＣ２を小さくし、ゲートカップリン
グ比を大きく設定している（図１１参照）。図中、２０
はメモリーセルのソースドレイン領域、２１は熱酸化膜
をそれぞれ意味する。
【００１９】
【発明が解決しようとする課題】しかしながら、上記し
た不揮発性半導体記憶装置では、フローティングゲート
が２層のポリシリコン膜からなり、フローティングゲー
ト下層膜の濃度を高める必要があるため、フローティン
グゲートを構成するポリシリコン膜のグレインバウンダ
リー部にオキサイドリッジ領域が形成され、不純物（例
えばリン）が偏析することで、トンネルゲート酸化膜の
バリアハイトが低くなり、ＦＮトンネル電流がばらつ
く。その結果、ＦＮトンネル電流による書き込み消去特
性がばらつくほか、データの保持特性が劣化するという
問題がある。さらにフローティングゲート下層膜の酸化
を行うとメモリーセルの実行チャネル長が短くなるの
で、セル縮小をしていく上で、ショートチャネル効果に
よりセル特性がばらつくという問題がある。
【００２０】
【課題を解決するための手段】本発明は、上述の課題を
解消するためになされたものであり、メモリーセルのコ
ントロールゲートを形成した後、コントロールゲートの
側壁部にシリコン窒化膜のサイドウォールスペーサーを
形成し、次いで、熱酸化することで、コントロールゲー
トとフローティングゲート間の絶縁膜に接するフローテ
ィングゲート上部が酸化されるのを防いだ上で、トンネ
ルゲート酸化膜に接するフローティングゲートの下部の
シリコン基板を、メモリーセルのチャネル幅を小さくす
るように、厚く酸化することを特徴とするものである。
【００２１】かくして本発明によれば、シリコン基板上
に、互いに平行に配置されたビット線と、該ビット線の
間に該ビット線の長さ方向に隣接する複数個のメモリー
セルが配置された不揮発性半導体記憶装置において、メ
モリーセルが、シリコン基板側からトンネルゲート酸化
膜、フローティングゲート、絶縁膜及びコントロールゲ
ートからなるゲート電極を少なくとも有し、チャネル幅
方向において、フローティングゲートとトンネルゲート
酸化膜とが接する幅が、フローティングゲートと絶縁膜
とが接する幅より小さいことを特徴とする不揮発性半導
体記憶装置提供される。
【００２２】更に、本発明によれば、上記不揮発性半導
体記憶装置の製造方法であって、シリコン基板上に、互
いに平行に配置されたビット線と、該ビット線の間にシ
リコン基板側からトンネルゲート酸化膜、フローティン
グゲート、絶縁膜及びコントロールゲートからなるゲー
ト電極を有し、該ビット線の長さ方向に隣接するように
複数個配置されたメモリーセルとを形成した後、コント
ロールゲートの側壁部にシリコン窒化膜からなるサイド
ウォールスペーサーを形成し、次いで熱酸化すること
で、コントロールゲートとフローティングゲート間の絶
縁膜に接するフローティングゲートの上部を酸化せず、
トンネルゲート酸化膜に接するフローティングゲートの
下部のシリコン基板を酸化することで、チャネル幅方向
において、フローティングゲートとトンネルゲート酸化
膜とが接する幅を、フローティングゲートと絶縁膜とが
接する幅より小さくすることを特徴とする不揮発性半導
体記憶装置の製造方法が提供される。
【００２３】
【発明の実施の形態】実施の形態１ 本発明による不揮発性半導体記憶装置の平面図を図９に
示す。以下に本発明の不揮発性半導体記憶装置の製造方
法について説明する。
【００２４】図１（ａ）〜図２（ｄ）は、本発明の製造
方法による第１の実施例を説明する工程断面図であり、
左図は図９のＸ−Ｘ’（ビット線に平行）方向及び右図
はＹ−Ｙ’（ビット線に垂直）方向の断面を示す。以下
に工程順に説明する。
【００２５】まず、シリコン基板１に、トンネルゲート
酸化膜２を８〜１０ｎｍ程度で、例えば熱酸化法により
形成し、続いて、例えばＣＶＤ法によりフローティング
ゲート形成用膜として５０〜１５０ｎｍ程度のポリシリ
コン膜を堆積する。
【００２６】次に、シリコン窒化膜を１０〜３０ｎｍ程
度を堆積する。
【００２７】次に、フォトリソグラフィ技術及びドライ
エッチ技術を用いてこれら膜をパターニングし、フロー
ティングゲート３を形成する。
【００２８】次に砒素をイオン注入してＮ-拡散層１０
を形成し、その砒素イオン注入部の一部分を覆うレジス
トマスクをフォトリソグラフィ技術により形成し、さら
に高濃度の砒素をイオン注入し、ビット線となるＮ+拡
散層９を形成する。なお、砒素以外にもリンを使用して
もよい。
【００２９】次に、フローティングゲート３上のシリコ
ン窒化膜をマスクに熱酸化を行い、フローティングゲー
ト側壁部に１０〜４０ｎｍの酸化膜を形成した後、例え
ばＣＶＤ法により更に酸化膜を堆積し、ＣＭＰ法により
酸化膜を研磨することで、フローティングゲート間を酸
化膜４で埋め込む。
【００３０】次にフローティングゲート上のシリコン窒
化膜をリン酸により除去した後、次に、このフローティ
ングゲート３の上に、熱酸化法等によるＳｉＯ2膜を、
続いて減圧ＣＶＤ法等によるシリコン窒化膜を、さらに
減圧ＣＶＤ法等によるＳｉＯ 2膜を順次形成し、コント
ロールゲートとフローティングゲート間の絶縁膜である
ＯＮＯ膜５を形成する。さらに、このＯＮＯ膜５上に減
圧ＣＶＤ法により１５０ｎｍ程度のポリシリコン膜を堆
積する。
【００３１】次に、このポリシリコン膜にリンをイオン
注入した後、抵抗を下げるために、例えばタングステン
シリサイド膜７をデポし、次いで、例えばＣＶＤ法によ
りＳｉＯ2膜８をデポする。
【００３２】次に、フォトリソグラフィ技術により先の
フローティングゲートパターンに直交する方向に所定の
パターンを有するレジストマスクを形成し、このレジス
トマスクを用いて、例えば反応性イオンエッチング等に
よりＳｉＯ2膜８、タングステンシリサイド膜７、コン
トロールゲート６、ＯＮＯ膜５、フローティングゲート
３を順次エッチングする（図１（ａ））。
【００３３】次に、例えば減圧ＣＶＤ法等によるシリコ
ン窒化膜１１を１０〜２０ｎｍ程度堆積し（図１
（ｂ））、例えば反応性イオンエッチング等によりエッ
チバックし、コントロールゲート側面にサイドウォール
スペーサー１２を形成する（図２（ｃ））。
【００３４】ここで形成したサイドウォールスペーサー
１２をマスクにコントロールゲート間に、熱酸化を施
す。この時、コントロールゲート及びフローティングゲ
ートの側面をサイドウォールスペーサー１２により覆う
ことで、コントロールゲートとフローティングゲート間
の絶縁膜に接するフローティングゲート上部が酸化され
るのを防いだ上で、トンネルゲート酸化膜に接するフロ
ーティングゲートの下部のシリコン基板が、メモリーセ
ルのチャネル幅を小さくするように、厚く酸化される
（図２（ｄ））。
【００３５】なお、この実施の形態において、フローテ
ィングゲートの上部と下部の幅はほぼ同一である。ま
た、フローティングゲートとトンネルゲート酸化膜とが
接する幅は、フローティングゲートと絶縁膜とが接する
幅の０．９５倍以下であることが好ましく、０．６〜
０．８倍であることがより好ましい。上記工程により不
揮発性半導体記憶装置を製造することができる。
【００３６】実施の形態２ 次に、本発明の第２の実施例を説明する。図３（ａ）、
図３（ｂ）に示すように、前述の実施の形態１と同じ工
程により、コントロールゲート側面にシリコン窒化膜の
サイドウォールスペーサー１２を形成する（図４
（ｃ））。
【００３７】次に、コントロールゲート上のＳｉＯ2膜
８及び側面のサイドウォールスペーサー１２をマスク
に、コントロールゲート間のシリコン基板１を、例えば
反応性イオンエッチング等により異方性エッチングし
て、シリコン基板にトレンチ１４を形成する（図４
（ｄ））。
【００３８】次に、サイドウォールスペーサー１２をマ
スクにコントロールゲート間に、熱酸化を施す。この
時、コントロールゲート側面をサイドウォールスペーサ
ー１２により覆うことで、コントロールゲートとフロー
ティングゲート間の絶縁膜に接するフローティングゲー
ト上部が酸化されるのを防いだ上で、トンネルゲート酸
化領域に接するフローティングゲートの下部のシリコン
基板が、メモリーセルのチャネル幅を小さくするよう
に、厚く酸化される（図５（ｅ））。上記工程により不
揮発性半導体記憶装置を製造することができる。
【００３９】実施の形態３ 次に、本発明の第３の実施の形態を説明する。図６
（ａ）、図６（ｂ）に示すように、前述の実施の形態
１、２と同じ工程により、コントロールゲート側面にシ
リコン窒化膜のサイドウォールスペーサー１２を形成す
る（図７（ｃ））。
【００４０】次に、コントロールゲート上のＳｉＯ2膜
８及び側面のサイドウォールスペーサー１２をマスク
に、コントロールゲート間のシリコン基板１を、例えば
ケミカルドライエッチング等により等方性エッチングし
て、シリコン基板にトレンチ１５を形成する（図７
（ｄ））。
【００４１】次に、サイドウォールスペーサー１２をマ
スクにコントロールゲート間に、熱酸化を施す。この
時、コントロールゲート側面をサイドウォールスペーサ
ー１２により覆うことで、コントロールゲートとフロー
ティングゲート間の絶縁膜に接するフローティングゲー
ト上部が酸化されるのを防いだ上で、トンネルゲート酸
化領域に接するフローティングゲートの下部のみを、す
なわちメモリーセルのチャネル幅を小さくするように、
厚く酸化される（図８（ｅ））。
【００４２】上記工程により不揮発性半導体記憶装置を
製造することができる。
【００４３】以上、フローティングゲート下部の寸法を
チャネル幅方向に小さくする３つの実施例について述べ
たが、その効果は、実施の形態１＜実施の形態２＜実施
の形態３の順であった。
【００４４】なお、上記実施の形態は、単なる例示であ
って、不揮発性半導体記憶装置を構成する各要素及びそ
れを形成するための方法は、当該分野で公知の要素及び
方法をいずれも使用することができる。また、各要素の
厚さ等の構造も、所望の不揮発性半導体記憶装置の特性
に応じて適宜決定することができる。
【００４５】
【発明の効果】本発明によれば、メモリーセルの縮小を
進め、ビット線幅を加工寸法限界まで縮小しても、ショ
ートチャネル効果による特性不良を引き起こすこともな
く、ＦＮトンネル電流による書き込み消去動作に必要な
高いゲートカップリング比を持つ高信頼性の不揮発性半
導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体装置の製造方法の一実
施の形態を示す概略断面図である。
【図２】本発明の不揮発性半導体装置の製造方法の一実
施の形態を示す概略断面図である。
【図３】本発明の不揮発性半導体装置の製造方法の一実
施の形態を示す概略断面図である。
【図４】本発明の不揮発性半導体装置の製造方法の一実
施の形態を示す概略断面図である。
【図５】本発明の不揮発性半導体装置の製造方法の一実
施の形態を示す概略断面図である。
【図６】本発明の不揮発性半導体装置の製造方法の一実
施の形態を示す概略断面図である。
【図７】本発明の不揮発性半導体装置の製造方法の一実
施の形態を示す概略断面図である。
【図８】本発明の不揮発性半導体装置の製造方法の一実
施の形態を示す概略断面図である。
【図９】本発明の不揮発性半導体装置の概略平面図であ
る。
【図１０】従来の不揮発性半導体装置の概略断面図であ
る。
【図１１】従来の不揮発性半導体装置の概略断面図であ
る。
【図１２】従来の不揮発性半導体装置の概略平面図であ
る。
【符号の説明】
１ シリコン基板 ２ トンネルゲート酸化膜 ３ フローティングゲート ４、４ａ、４ｂ 酸化膜 ５ ＯＮＯ膜 ６ コントロールゲート ７ タングステンシリサイド膜 ８ ＳｉＯ2膜 ９ Ｎ+拡散層 １０ Ｎ-拡散層 １１ シリコン窒化膜 １２ サイドウォールスペーサー １３、２１ 熱酸化膜 １４、１５ トレンチ １６、１８ フローティングゲート下層膜 １７、１９ フローティングゲート上層膜 ２０ メモリーセルのソースドレイン領域 ２１ 熱酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 昌久 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F001 AA23 AA25 AA43 AA63 AB08 AD15 AD16 AD19 AD20 AD62 AG02 AG07 AG28 5F083 EP02 EP23 EP41 EP55 EP63 EP68 JA04 JA35 JA39 JA53 KA08 KA13 NA02 PR03 PR12 PR29 5F101 BA05 BA07 BA36 BB05 BD05 BD06 BD10 BD12 BD37 BH03 BH13 BH19

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に、互いに平行に配置さ
    れたビット線と、該ビット線の間に該ビット線の長さ方
    向に隣接する複数個のメモリーセルが配置された不揮発
    性半導体記憶装置において、メモリーセルが、シリコン
    基板側からトンネルゲート酸化膜、フローティングゲー
    ト、絶縁膜及びコントロールゲートからなるゲート電極
    を少なくとも有し、チャネル幅方向において、フローテ
    ィングゲートとトンネルゲート酸化膜とが接する幅が、
    フローティングゲートと絶縁膜とが接する幅より小さい
    ことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 チャネル幅方向において、フローティン
    グゲートの上部と下部の幅がほぼ同一であり、フローテ
    ィングゲートとトンネルゲート酸化膜とが接する幅が、
    フローティングゲートと絶縁膜とが接する幅の０．９５
    倍以下である請求項１に記載の不揮発性半導体記憶装
    置。
  3. 【請求項３】 請求項１又は２に記載の不揮発性半導体
    記憶装置の製造方法であって、シリコン基板上に、互い
    に平行に配置されたビット線と、該ビット線の間にシリ
    コン基板側からトンネルゲート酸化膜、フローティング
    ゲート、絶縁膜及びコントロールゲートからなるゲート
    電極を有し、該ビット線の長さ方向に隣接するように複
    数個配置されたメモリーセルとを形成した後、コントロ
    ールゲートの側壁部にシリコン窒化膜からなるサイドウ
    ォールスペーサーを形成し、次いで熱酸化することで、
    コントロールゲートとフローティングゲート間の絶縁膜
    に接するフローティングゲートの上部を酸化せず、トン
    ネルゲート酸化膜に接するフローティングゲートの下部
    のシリコン基板を酸化することで、チャネル幅方向にお
    いて、フローティングゲートとトンネルゲート酸化膜と
    が接する幅を、フローティングゲートと絶縁膜とが接す
    る幅より小さくすることを特徴とする不揮発性半導体記
    憶装置の製造方法。
  4. 【請求項４】 サイドウォールスペーサーを形成した
    後、熱酸化する前に、コントロールゲート上に予め形成
    した酸化膜及びサイドウォールスペーサーをマスクとし
    て、エッチングすることでシリコン基板にトレンチを形
    成することを特徴とする請求項３に記載の不揮発性半導
    体記憶装置の製造方法。
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