JP2006332130A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ゲート長のバラつきを抑え、さらに微細化したゲート長の異なるゲート電極を形成することができる半導体装置を提供する。
【解決手段】 半導体基板１０上にゲート電極材料２０〜５０を形成する工程と、ゲート電極材料２０〜５０上にダミーパターン６０を形成する工程と、ダミーパターン上にマスク材９０を介して絶縁膜を堆積させる工程と、ダミーパターン上側部の絶縁膜をエッチングし、ダミーパターン６１側部にサイドウォール６６を形成する工程と、サイドウォール６６を除去する工程と、ダミーパターン６２上側部の絶縁膜をエッチングし、ダミーパターン側部にサイドウォール６７を形成する工程と、マスク材９０をエッチングし、ダミーパターン６１側面にサイドウォール９１及びダミーパターン６２側面にサイドウォール９２を形成する工程と、サイドウォール９１、９２をマスクとしてゲート電極材料２０〜５０をエッチングする工程を備える。
【選択図】 図９

Description

本発明は、半導体装置の製造方法に関するものである。

従来から半導体装置の不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。

近年、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの両者の長所を兼ね備えた2トランジスタ型のフラッシュメモリが提案されている。このフラッシュメモリは、2つのトランジスタを含むメモリセルを備えている。このメモリセルは、不揮発性記憶部として機能する一方のトランジスタ（セルトランジスタ）がコントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のトランジスタ（選択トランジスタ）は、ソース線に接続され、メモリセルの選択用として用いられる。

このフラッシュメモリセルの選択トランジスタのゲート電極のゲート長は、セルトランジスタより選択トランジスタの方が高電位で使用されるため、選択トランジスタのゲート長の方が長く形成される。このゲート電極の形成は、ゲート電極となるシリコン膜や絶縁膜を半導体基板上に堆積させた後、選択トランジスタ及びセルトランジスタのゲート電極を形成する箇所に、リソグラフィ技術を用いてレジストマスクを設け、異方性エッチングを行うことにより、所望のゲート電極を形成している。

しかしながら、近年の高集積化、高性能化に伴うゲート電極の微細化に伴い、ゲート電極のゲート長及びゲート電極間隔が小さくなってきている。そのため、上記したレジストマスクの形成のときの露光工程で、光学的近接効果補正（ＯＰＣ：Optical Proximity Collection）を施したマスクを用いても、収差の影響は大きく、隣り合うゲート長の差が発生し、所望のゲート電極に必要なレジストマスクが形成できない。このままの状態でレジストマスクをマスクとして異方性エッチングを行うと、選択トランジスタ及びセルトランジスタのゲート電極のゲート長がばらついてしまうという問題点がある。この問題は、特にセルトランジスタのゲート電極に大きな影響を与える。つまり、セルトランジスタ同士のしきい値がばらつくことになり、セルトランジスタの書き込み（読み出し）動作が正常に行われないという問題がある。

そこで、ゲート電極材料が堆積された半導体基板上にダミーパターンを設け、このダミーパターンに例えばシリコン窒化膜などの絶縁膜を堆積させ、異方性エッチングにより、このダミーパターンの側面にのみシリコン窒化膜をサイドウォールとして残し、このシリコン窒化膜からなるサイドウォールをマスクとして、堆積させたゲート電極材料をエッチングし、ゲート電極を形成するというものがある（例えば、特許文献１参照。）。

しかしながら、この従来技術は、同じゲート長のゲート電極をもつトランジスタを複数形成する場合に適応できるもので、セルトランジスタ及び選択トランジスタのゲート長の異なる複数のトランジスタを形成するためには、この従来技術は利用できない。
特開平８-５５９２０号公報（第６頁、図６）

本発明は、ゲート長のバラつきを抑え、さらに微細化したゲート長の異なるゲート電極を形成することができる半導体装置の製造方法を提供することを目的とする。

本発明の一態様の半導体装置の製造方法は、半導体基板上に半導体材料を形成する工程と、前記半導体材料上にストライプ状の第１のダミーパターン及び第２のダミーパターンを形成する工程と、前記第１のダミーパターン及び前記第２のダミーパターン上にマスク材を介して絶縁膜を堆積させる工程と、前記第１のダミーパターン上部及び側部の前記絶縁膜をエッチングし、前記第１のダミーパターンの側部に前記絶縁膜からなる第１のサイドウォールを形成する工程と、前記第１のサイドウォールが除去されるように前記絶縁膜をエッチングする工程と、前記第２のダミーパターン上部及び側部の前記絶縁膜をエッチングし、前記第２のダミーパターンの側部に前記絶縁膜からなる第２のサイドウォールを形成する工程と、前記マスク材をエッチングし、前記第１のダミーパターンの側面に前記マスク材からなる第３のサイドウォール及び前記第２のダミーパターン側面に前記マスク材及び前記絶縁膜からなる第４のサイドウォールを形成する工程と、前記第３のサイドウォール及び前記第４のサイドウォールをマスクとして前記半導体材料をエッチングする工程と、を備えることを特徴としている。

本発明によれば、ゲート長のバラつきを抑え、さらに微細化したゲート長の異なるゲート電極を形成することができる。

以下、本発明の実施例について、図面を参照して説明する。

本実施例の半導体装置の製造方法を図１乃至図１１を用いて、セルトランジスタ同士、選択トランジスタ同士が、平行に配列した２つのトランジスタを有するフラッシュメモリを例にとって説明する。

一般に、２つのトランジスタを有するフラッシュメモリは、データの書き込み、読み出しを行うセルトランジスタと所望のセルトランジスタを選択する選択トランジスタを備えている。セルトランジスタは、半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、フローティングゲート上に絶縁膜を介して形成されたコントロールゲートを有する積層構造をもったゲート電極を備えている。また、フローティングゲートは、セルトランジスタ毎に分離され、コントロールゲートによってカラム方向にセルトランジスタ同士を電気的に接続している。選択トランジスタもセルトランジスタと同様、フローティングゲートと、フローティングゲート上に絶縁膜を介して形成されたコントロールゲートを有する積層構造をもったゲート電極を備えている。しかし、セルトランジスタと異なり、同一カラム方向の選択トランジスタのフローティングゲートは共通接続され、電気的に接続されている。ロウ方向には、2つの選択トランジスタ及び２つのセルトランジスタが交互に配列した構造を取る。以上より構成される2つのトランジスタを有するフラッシュメモリの選択トランジスタ及びセルトランジスタのゲート長は、選択トランジスタのゲート長の方が長く形成される。

以下にそのフラッシュメモリの製造方法について、図１乃至図１３を用いて説明する。ここで、図１（ａ）から図１３（ａ）は、２つのトランジスタを有するフラッシュメモリの平面図を表し、図１（ｂ）から図１３（ｂ）は、そのフラッシュメモリの断面図を表している。

まず、図１に示すように、半導体基板となるシリコン基板１０上の図外にトレンチ分離法（ＳＴＩ：Shallow Trench Isolation）や選択酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）などの素子分離法を用いて溝を形成し、この溝内に絶縁物を埋め込んで、絶縁膜からなる素子分離領域を形成した後、各トランジスタが所望のしきい値になるように、シリコン基板１０上に不純物イオンの注入を行う。次に、図１に示すように、シリコン基板１０上に、熱酸化法によりゲート絶縁膜となるシリコン酸化膜２０と、ＣＶＤ（Chemical Vapor Deposition）法を用いてゲート電極となる多結晶シリコン膜３０を順次堆積させる。次に、堆積させた多結晶シリコン膜３０に例えば、リンなどの不純物イオンをドープすることにより、多結晶シリコン膜３０のシート抵抗を１００〜２００Ω/□へ下げることができる。

次に、セルトランジスタの1層目のゲート電極をそれぞれのセルトランジスタで分離するために、レジストを塗布し、リソグラフィ技術によりパターニングを行い、パターニングしたレジストをマスクとして、多結晶シリコン膜３０をＲＩＥ（Reactive Ion Etching）法により異方性エッチングする。それにより、多結晶シリコン膜３０にスリット３１が設けられ、多結晶シリコン膜３０からなるセルトランジスタのフローティングゲートが形成される。

次に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造からなる絶縁膜４０（ＯＮＯ膜）をＣＶＤ法を用いて、多結晶シリコン膜３０上に堆積させ、さらにＯＮＯ膜４０上にＣＶＤ法を用いて多結晶シリコン膜５０を堆積させる。

次に、多結晶シリコン膜５０上に本実施例のゲート電極形成のダミーパターンとなるシリコン酸化膜６０（ＴＥＯＳ（Tetraethylorthosilicate）膜）をＣＶＤ法を用いて形成する。

次に、ダミーパターンとなるＴＥＯＳ膜６０をエッチングするために、ＴＥＯＳ膜６０上にリソグラフィのときの露光の反射を防ぐＡＲＣ（Anti Reflection Coat）膜７０を堆積させ、そのＡＲＣ膜７０上にレジスト８０を堆積させ、リソグラフィ技術により所望のレジストパターンをストライプ状の等間隔に形成する。このとき、レジスト８０の間隔Ｘが２トランジスタ型のフラッシュメモリの間隔、レジスト８０の幅Ｙが隣接するセルトランジスタの間隔及び選択トランジスタの間隔となるようにレジストパターンを形成する。これは、従来の選択トランジスタ及びセルトランジスタのゲート電極上に形成していたレジスト及びマスク材の間隔に比べ、レジストの間隔が大きいので、従来のリソグラフィ技術で近接効果の影響を受けず、所望のパターニングを行うことができる。

次に、図２に示すように、レジスト８０をマスクとして、ＲＩＥ法などを用いてＡＲＣ膜７０、ＴＥＯＳ膜６０の異方性エッチングを行う。次に、レジスト８０及びレジスト８０下部に残ったＡＲＣ膜７０を除去することにより、ＴＥＯＳ膜６０からなるストライプ状に配列されたダミーパターンを形成することができる。このときのダミーパターン６０の高さ、つまりＴＥＯＳ膜６０を成膜するときの膜厚が、選択トランジスタのゲート長を決定することになるので、所望のゲート長の選択トランジスタを形成するための、ＴＥＯＳ膜６０の膜厚を決めておく必要がある。

次に、図３に示すように、多結晶シリコン膜５０及びダミーパターン６０上に、セルトランジスタ及び選択トランジスタのゲート電極を形成するためのマスク材となるシリコン窒化膜９０をＣＶＤ法を用いて堆積させ、さらにそのシリコン窒化膜９０上にシリコン酸化膜６５（ＴＥＯＳ膜）をＣＶＤ法を用いて形成する。このときのシリコン窒化膜９０の膜厚が、セルトランジスタのゲート長を決定することになるので、所望のゲート長のセルトランジスタを形成するためのＴＥＯＳ膜９０の膜厚を決めておく必要がある。

次に、図４に示すように、ＴＥＯＳ膜６５上にリソグラフィのときの露光によるＴＥＯＳ膜からの反射を防ぐＡＲＣ膜７１を堆積させ、そのＡＲＣ膜７１上にレジスト８１を堆積させ、リソグラフィ技術により所望のレジストパターンを形成する。このときのレジストパターンは、選択トランジスタを形成するダミーパターン６２上に形成し、セルトランジスタを形成するダミーパターン６１上には形成しない。つまり、本実施例では、ストライプ状のレジスト８１をダミーパターンのストライプの間隔の２倍の間隔で形成することになる。また、このレジストパターンの幅は、ダミーパターン６２の配線幅よりも幅が広く、隣接するダミーパターン６１上に達しない程度、広く形成することができる。

ここでのレジストパターン形成は、ストライプの間隔をダミーパターン形成よりもさらに広くしているので、近接効果の影響を受けず所望のパターニングを行うことができる。

次に、図５に示すように、レジスト８１をマスクとして、ＲＩＥ法により、ＡＲＣ膜７１、ＴＥＯＳ膜６５の異方性エッチングを行う。このとき、レジストによりマスクされていないＴＥＯＳ膜がエッチングされ、ダミーパターン６１上のシリコン窒化膜が露出し、先に形成したダミーパターン６１の側面にＴＥＯＳ膜からなるサイドウォールスペーサ６６が形成される。

次に、図６に示すように、フッ化アンモニウム溶液などで等方性エッチングを行い、ダミーパターン６１側面に形成されたサイドウォールスペーサ６６を除去する。このとき、レジスト８１下部のＴＥＯＳ膜６５の一部もエッチングされる。

次に、図７に示すように、選択トランジスタを形成するダミーパターン６２上のＡＲＣ膜７１及びレジスト８１を除去する。

次に、図８に示すように、ＲＩＥ法によりＴＥＯＳ膜６５の異方性エッチングを行う。このとき、先に形成したダミーパターン６２の側面にＴＥＯＳ膜からなるサイドウォールスペーサ６７が残り、それ以外のシリコン窒化膜上のＴＥＯＳ膜はすべてエッチングされる。

次に、図９に示すように、ＴＥＯＳ膜のサイドウォールスペーサ６７を残したまま、シリコン窒化膜９０をＲＩＥ法を用いて異方性エッチングする。このとき、ダミーパターン６１の側面には、シリコン窒化膜からなるサイドウォールスペーサ９１が形成され、ダミーパターン６２の側面には、ＴＥＯＳ膜のサイドウォールスペーサ６７が残ったまま、シリコン窒化膜９０の異方性エッチングを行うので、サイドウォールスペーサ９１よりも幅の太い、ＴＥＯＳ膜のサイドウォールスペーサ６７を積層したサイドウォールスペーサ９２が形成される。

次に、図１０に示すように、フッ化アンモニウム溶液などを用いて等方性エッチングを行い、ＴＥＯＳ膜からなるダミーパターン６１、６２及びサイドウォールスペーサ６７を除去し、以上より、ゲート電極形成のマスク材となる幅の異なるシリコン窒化膜９１、９２を形成することができる。

ここで、ゲート電極形成のマスク材となるシリコン窒化膜９１，９２の幅は、セルトランジスタのマスク材となるシリコン窒化膜９１の場合は、堆積させるシリコン窒化膜９０の膜厚によって、所望の値を決定することができる。また、選択トラジスタのマスク材となるシリコン窒化膜９２の場合は、堆積させるシリコン窒化膜９０の膜厚と、ダミーパターンの高さで決定される。つまり、ダミーパターンの高さが高いとダミーパターン側壁に形成されるサイドウォールスペーサ６７の厚さも増えるので、このサイドウォールスペーサと堆積させるシリコン窒化膜９０の膜厚によって、選択トランジスタのゲート長を決定することができる。

次に、図１１に示すように、上記までの工程で形成された厚さの異なるシリコン窒化膜９１、９２をマスクとして、ＲＩＥ法により多結晶シリコン膜、ＯＮＯ膜、多結晶シリコン膜、ゲート絶縁膜を順次異方性エッチングする。

次に、図１２に示すように、ゲート電極端の酸化膜信頼性を確保するために、ゲート絶縁膜の膜厚相当の酸化を行う。その後、シリコン基板上に形成したゲート電極を覆うように、ＴＥＯＳ膜をＣＶＤ法で堆積させ、全面に異方性エッチングを施すことによりゲート電極側壁にサイドウォールスペーサ１００を形成する。

次に、図１３に示すように、熱燐酸を用いて、マスクとして使用したシリコン窒化膜９１、９２の除去を行い、さらにフッ化アンモニウム溶液などを用いて等方性エッチングを行い、サイドウォールスペーサ１００のＴＥＯＳ膜の一部を除去する。以上より、ゲート長の異なるセルトランジスタと選択トランジスタのゲート電極を形成することができる。

その後は、ゲート長の異なるゲート電極の両側にソース・ドレイン拡散層を形成するため、不純物イオンを選択的に導入、サイドウォールスペーサの形成、シリサイドの形成、ビット線の形成、コンタクトホールの形成などを行うことにより、異なるゲート長のセルトランジスタ１０１及び選択トランジスタ１０２からなる２トランジスタ型のフラッシュメモリを形成することができる。

以上のように説明した２トランジスタ型のフラッシュメモリの製造方法により、従来のリソグラフィ技術よりもレジストパターンの間隔を緩くして、ゲート長の異なる選択トランジスタ及びセルトランジスタを形成することができるので、微細化に起因したリソグラフィ技術の露光工程での近接効果の影響を緩和することができ、セルトランジスタ及び選択トランジスタのゲート長のバラつきを抑えることができる。また、従来のリソグラフィ技術を用いて、さらにレジスト間隔を狭めることでき、ダミーパターン側壁に形成されるサイドウォールスペーサをマスクとして用いるので、レジストをマスクとしてゲート電極のエッチングを行うよりも、さらにゲート長の細いセルトランジスタ及び選択トランジスタを形成することもでき、高機能、高集積化の２トランジスタ型のフラッシュメモリを形成することができる。

ここで、本実施例では、マスク材にシリコン窒化膜を、絶縁膜及びダミーパターンにシリコン酸化膜を用いていたが、マスク材にシリコン酸化膜を、絶縁膜及びダミーパターンにシリコン窒化膜を用いてもかまわない。

なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。例えば、本実施例では、２トランジスタ型のフラッシュメモリの積層構造のゲート電極の製造方法を例に説明してきたが、それに限定されるわけではなく、それ以外のＭＯＳトランジスタなどで異なるゲート長が必要なときに用いることができる。また、配線の形成で異なる配線幅が必要なときにも適応することができる。

また、本実施例では、異なるゲート電極をもつトランジスタのゲート電極を形成するために、ゲート長の長い方のゲート電極に形成されるダミーパターン上部にダミーパターンの幅よりも広いレジストを周期的に形成させていたが、必ずしも周期的である必要はなく、ゲート長の長いゲート電極が必要な部分、つまり、必要なダミーパターン側壁上にレジストを形成することにより、部分的にゲート長の長いゲート電極を形成することができる。さらに、ダミーパターンを覆い隠すようにレジストを形成してダミーパターン両側壁にゲート長の長いゲート電極を形成していたが、ダミーパターン片側の上部だけをレジストでマスクすることにより、一方の片側にはゲート長の長いゲート電極、他方の片側には、ゲート長の細いゲート電極を形成することができる。つまり、ダミーパターン上部に形成する周期的なレジストを半周期ずらして、ダミーパターンの片側の上部だけレジストマスクしても、上記実施例と同様のゲート長の異なるセルトランジスタ及び選択トランジスタを形成することができる。

本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。 本発明の実施例１に係る半導体装置の製造方法における工程平面図及び断面図。

符号の説明

１０ シリコン基板
２０ シリコン酸化膜（ゲート絶縁膜）
３０ 多結晶シリコン（フローティングゲート）
３１ スリット
４０ ＯＮＯ膜
５０ 多結晶シリコン膜（コントロールゲート）
６０、６１、６２ ＴＥＯＳ膜（ダミーパターン）
６５ ＴＥＯＳ膜
６６、６７ サイドウォールスペーサ（ＴＥＯＳ膜）
７０、７１ ＡＲＣ膜
８０、８１ レジスト
９０ シリコン窒化膜
９１、９２ サイドウォールスペーサ（シリコン窒化膜）
１００ サイドウォールスペーサ
１０１ セルトランジスタ
１０２ 選択トランジスタ

Claims (10)

1. 半導体基板上に導電体材料を形成する工程と、
   前記導電体材料上にストライプ状の第１のダミーパターン及び第２のダミーパターンを形成する工程と、
   前記第１のダミーパターン及び前記第２のダミーパターン上にマスク材を介して絶縁膜を堆積させる工程と、
   前記第１のダミーパターン上部及び側部の前記絶縁膜を開口するようなレジストパターンをマスクにしてエッチングし、前記第１のダミーパターンの側部に前記絶縁膜からなる第１のサイドウォールを形成する工程と、
   前記絶縁膜をエッチングし、前記第１のサイドウォールを除去する工程と、
   前記第２のダミーパターン上部及び側部の前記絶縁膜をエッチングし、前記第２のダミーパターンの側部に前記絶縁膜からなる第２のサイドウォールを形成する工程と、
   前記マスク材をエッチングし、前記第１のダミーパターンの側面に前記マスク材からなる第３のサイドウォール及び前記第２のダミーパターン側面に前記マスク材及び前記絶縁膜からなる第４のサイドウォールを形成する工程と、
   前記第３のサイドウォール及び前記第４のサイドウォールをマスクとして前記導電体材料をエッチングする工程と、
   を備えることを特徴とする半導体装置の製造方法。
2. 前記第４のサイドウォールの幅は、前記第３のサイドウォールの幅よりも広いことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１のダミーパターンと前記第２のダミーパターンの間隔は、前記第３のサイドウォール及び前記第４のサイドウォールの間隔よりも広いことを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
4. 前記レジストの間隔は、前記第１のダミーパターンと前記第２のダミーパターンの間隔よりも広いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第1のサイドウォールを形成する工程、前記第２のサイドウォールを形成する工程、前記第３のサイドウォール及び前記第４のサイドウォールを形成する工程に異方性エッチングを用いることを特徴とする請求項1乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
6. 前記第1のサイドウォールを除去する工程は、等方性エッチングであることを特徴とする請求項1乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
7. 前記マスク材、前記絶縁膜及び前記ダミーパターンに選択比の異なる材料を用いることを特徴とする請求項１乃至請求項６記載の半導体装置の製造方法。
8. 前記マスク材としてシリコン窒化膜を用い、前記絶縁膜及び前記ダミーパターンとしてシリコン酸化膜を用いることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記マスク材としてシリコン酸化膜を用い、前記絶縁膜及び前記ダミーパターンとしてシリコン窒化膜を用いることを特徴とする請求項７に記載の半導体装置の製造方法。
10. 半導体基板上にゲート電極材料を形成する工程と、
    前記ゲート電極材料上にストライプ状の第１のダミーパターン及び第２のダミーパターンを形成する工程と、
    前記第１のダミーパターン及び前記第２のダミーパターン上にマスク材を介して絶縁膜を堆積させる工程と、
    前記第１のダミーパターン上部及び側部の前記絶縁膜を開口するようなレジストパターンをマスクにしてエッチングし、前記第１のダミーパターンの側部に前記絶縁膜からなる第１のサイドウォールを形成する工程と、
    前記絶縁膜をエッチングし、前記第１のサイドウォールを除去する工程と、
    前記第２のダミーパターン上部及び側部の前記絶縁膜をエッチングし、前記第２のダミーパターンの側部に前記絶縁膜からなる第２のサイドウォールを形成する工程と、
    前記マスク材をエッチングし、前記第１のダミーパターンの側面に前記マスク材からなる第３のサイドウォール及び前記第２のダミーパターン側面に前記マスク材及び前記絶縁膜からなる第４のサイドウォールを形成する工程と、
    前記第３のサイドウォール及び前記第４のサイドウォールをマスクとして前記ゲート電極材料をエッチングし、ゲート長の異なるゲート電極を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。

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