CN113113409B - 半导体器件的制造方法 - Google Patents

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Abstract

一种半导体器件的制造方法包括：在器件层上设置多层的掩模、抗灰化层、第一和第二伪置层、定义出第一图案组的第一图案结构，及定义出第二图案组的第二图案结构；其中所述第一伪置层的耐灰化性高于所述第二伪置层；通过所述第一和第二图案结构蚀刻所述第二、第一伪置层，从而形成定义出目标图案的目标图案结构，其中所述抗灰化层被部分地暴露；执行灰化工艺以减缩所述目标图案结构，以暴露出凹陷的所述第一伪置层；和执行图案转印工艺，通过所述凹陷的第一伪置层而蚀刻所述抗灰化层和所述多层的掩模，从而将所述目标图案转印到所述多层的掩模。

Description

半导体器件的制造方法
技术领域
本公开涉及一种用于制造半导体器件的方法，更具体地，是利用双重图案化技术的方法。
背景技术
现代集成电路(IC)设计为包含数百万个具有高器件密度的组件，例如晶体管，电容器，电阻器。可以通过执行某些图案化技术来实现对更高水平集成度的需求。举例来说，双重图案化技术可以应用于诸如动态随机存取存储器(DRAM)之类的存储设备中的线特征，间隔物特征，接触特征和/或凹陷特征的形成。
发明内容
根据一实施例，本公开的一个方面提供了一种方法包括：在器件层上设置多层的掩模(multi-layered mask)；在所述多层的掩模上设置抗灰化层(ashing resistivelayer)；在所述抗灰化层上依次设置第一伪置层和第二伪置层，所述第一伪置层的耐灰化性(ashing resistance)高于所述第二伪置层；依次在所述第二伪置层上形成定义出第一图案组的第一图案结构，及在所述第一图案结构上的定义出第二图案组的第二图案结构，其中所述第二图案结构的至少一部分与所述第一图案结构投影地错位(offset)；通过所述第一和第二图案结构蚀刻所述第二伪置层，以部分地暴露所述第一伪置层，而使凹陷的所述第二伪置层定义出目标图案；通过所述凹陷的第二伪置层执行蚀刻工艺，以凹陷所述第一伪置层的暴露部分，从而形成目标图案结构，其中所述抗灰化层被部分地暴露；执行灰化工艺以减缩(reduce)所述目标图案结构，以暴露出凹陷的所述第一伪置层；和执行图案转印工艺，通过所述凹陷的第一伪置层而蚀刻所述抗灰化层和所述多层的掩模，从而将所述目标图案转印到所述多层的掩模。
根据一实施例，本公开的一个方面提供了一种方法包括：在掩模层上设置陶瓷层；在所述陶瓷层上设置伪置叠层，其中所述伪置叠层的上部包括旋涂硬掩模材料；依次在所述伪置叠层上形成定义出第一图案组的第一图案结构和在所述第一图案结构上且定义出第二图案组的第二图案结构；通过所述第一和第二图案结构对所述伪置叠层进行蚀刻，从而形成目标图案结构，其中所述陶瓷层部分地暴露；执行灰化工艺以去除所述目标图案结构的上部；执行图案转印工艺，藉由通过灰化的所述目标图案结构使所述陶瓷层和所述掩模层凹陷，以将所述目标案转移到所述掩模层上。
附图说明
为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。
图1示出了根据本公开的一些实施例的半导体器件的区域截面图。
图2A和图2B示出了根据本公开的一些实施例的制造半导体器件的中间阶段的平面图和截面图。
图2C和图2D示出了根据本公开的一些实施例的制造半导体器件的中间阶段的平面图和截面图。
图3A，4A，5A，6A，7A，8A，9A，10A，11A，12A，13A，14A，15A，16A，17A示出了根据本公开的一些实施例的制造半导体器件的中间阶段的平面图。
图3B，图4B，图5B，图6B，图7B，图8B，图9B，图10B，图11B，图12B，图13B，图14B，图15B，图16B，图17B示出根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
图11C，12C，13C，14C，15C，16C，17C示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
图18A，19A，20A，21A，22A，23A，24A，25A示出了根据本公开的一些实施例的制造半导体器件的中间阶段的平面图。
图18B，19B，20B，21B，22B，23B，24B，25B和19C，20C，21C，22C，23C，24C，25C示出了根据本公开的一些实施例的制造半导体器件的中间阶段的截面图。
图26-33示出了根据所述本公开的一些实施例的制造半导体器件的中间阶段的截面图。
图34-38示出了根据所述本公开的一些实施例的制造半导体器件的中间阶段的截面图。
然而，应当注意，附图仅示出了本公开的示例性实施例，并且因此不应被认为是对其范围的限制，因为本公开可以允许其他等效的实施例。
应该注意的是，这些附图旨在说明在某些示例实施例中使用的方法，结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不能精确地反映任何给定实施例的精确的结构或性能特征，并且不应被解释为定义或限制示例实施例所涵盖的值或特性的范围。例如，为了清楚起见，可以减小或放大层，区域和/或结构组件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在指示相似或相同的组件或特征的存在。
主要元件符号说明
半导体器件 100
基板 110
器件区域 110a
外围区域 110b
隔离特征 111a
有源区域 112a，112b
位线堆叠特征 140
位线导体 142
存储节点触点 145
着陆台 150
电容器结构 120
下电极 120L
介电层(电介质衬层) 120D
上电极 120U
金属线 170
层间介电层 160
栅极结构 180
栅极电介质 181
栅极导体 182
接触通孔 190
接触台 191
具体实施方式
如下具体实施方式将结合上述附图进一步说明本发明。
现在将在下文中参考附图更全面地描述本公开，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于本文阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。贯穿全文，相似的参考标号指代相似的元件。
本文使用的术语仅用于描述特定示例性实施例的目的，而不意图限制本公开。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“所述”旨在也包括复数形式。此外，当在本文中使用时，“包括”和/或“包含”或“包括”和/或“包括”或“具有”和/或“具有”，整数，步骤，操作，组件和/或组件，但不排除存在或添加一个或多个其它特征，区域，整数，步骤，操作，组件，组件和/或其群组。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。此外，除非文中明确定义，诸如在通用字典中定义的那些术语应所述被解释为具有与其在相关技术和本公开内容中的含义一致的含义，并且将不被解释为理想化或过于正式的含义。
以下将结合图1至图25对示例性实施例进行描述。具体实施方式将参考附图来详细描述本公开，其中所描绘的组件不一定按比例示出。相同或类似的组件将被赋予相同或相似的附图标记表示或类似的技术用语。
图1示出了根据本公开的半导体器件100的区域截面图。为了说明简单和清楚起见，示例性设备的一些细节/子组件在本图中未明确标记。半导体装置100的说明性实施例可以是动态随机存取存储器(DRAM)装置。
示例性半导体器件100包括半导体基板110和形成在基板110上的多层集成电路器件和特征。多个功能区域可以横向地(例如，如图1所示在页面上水平地)布置在其上。作为示例，图1示出了基板110。图1示出了示例性设备的基板，该基板包括在其上限定的两个共面布置的功能区域，例如，器件区域(device region,也可以称为存储单元区域)110a和外围区域110b。
基板110可以包括晶体硅基板。根据设计要求，基板可以包括各种掺杂区域(例如，p型基板或n型基板)。所述掺杂区可以掺杂有p型掺杂剂，例如硼或BF 2；掺杂剂例如可以是硼。n型掺杂剂，例如磷或砷；和/或其组合。在一些替代实施例中，基板110可以由其他合适的元素半导体制成，例如金刚石或锗；合适的化合物半导体材料，例如碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe，SiGeSn，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP。其他合适的材料；或其组合。此外，尽管在本说明性示例中利用了块状基板，但是在一些实施例中，基板可以包括外延层(或磊晶层epi-layer)和/或可以包括绝缘体上半导体结构，例如绝缘体上的SiGe(SiGeOI)，绝缘体上的Ge(GeOI)等。
外围区域110b可以包括被诸如浅沟槽隔离(STI)111b之类的隔离特征横向隔离的各个有源区域112b。在有源区域112b上方可以形成有源电路组件(例如，栅极结构180)，该有源电路组件构成外围支持电路，例如，读出单元，解码器或控制形成在单元区域中的存储单元的放大电路。在有源区域上可以存在一个或多个上部器件间层，可以通过其提供接触通孔190以实现垂直信号传导(例如，从栅极结构180)到更高的器件层。接触通孔190可以以类似于器件区域110a中的方式连接到对应的接触台191。
在图示的实施例中，栅极特征180可以包括在有源区域112b上的栅极电介质181及栅极导体182。
器件区域(或单元区域)110a可以包括通过隔离特征(例如，STI 111a)横向分离的各个有源区域(active regions)112a。
在所示的实施例中，可以在基板110的器件区域110a上形成存储单元的阵列。每个存储单元单元通常包括选择器件诸如晶体管和存储组件(例如，电容器结构120)。
在示例性实施例中，电容器结构120包括下电极120L，衬在下电极120L上的电容介电质120D，以及填充下电极120L之间的间隙的上电极120U。
在说明性实施例中，下电极可以是具有高深宽比的圆柱形或柱状结构，其具有高的且开口向上(即，开口远离基板110)的U形横截面轮廓。下电极120L可以由一种或多种导电材料例如BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3),及TiN所制成的保形导电膜(conformalconductive film)。
在所示的实施例中，电介质衬层120D被设置成延伸到下电极120L的U形轮廓中并且保形地覆盖下电极120L的内表面。
电容介电质120D可以是保形的层，其可以包括氮化物，氧化物，金属氧化物或其组合。例如，电介质衬层120D可以包括由氮化硅，氧化硅，金属氧化物(例如，HfO2，ZrO2，Al2O3，La2O3，Ta2O3和TiO2)，钙钛矿电介质材料(例如，硅酸盐)，STO(SrTiO3)，BST((Ba，Sr)TiO3)，BaTiO3，PZT和PLZT或它们的组合形成的单层或多层膜。在某些实施例中，可以使用高K介电材料来提高电容器的性能，例如，在给定的电极表面积增强电容器的电容量。
上电极120U可以包括一种或多种导电材料，诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。例如，上电极120U可以包括一种或多种导电材料，包括BSRO((Ba，Sr)RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiN，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3)，尽管合适材料的列表仅是示例性的而不是详尽的。
在所示的实施例中，形成层间介电层160以覆盖器件区域110a上方的电容器(例如，电容器120)。可以在层间绝缘层160和上电极120U上方形成另外的导电特征，例如上部金属化特征170和另外的金属间电介质层，以实现电路组件之间的互连。
在所示的实施例中，几个位线(bite lines,BL)堆叠特征140形成在器件区域110a上。在实际应用中，位线堆叠特征140可以是横向地延伸的线性结构(例如，延伸到图1的页面之内/之外)，其投影地截交(intercepts)于多条字线(word lines)。在说明性实施例中，每个位线堆叠部件140包括位线接触(BL contact)141，位线导体142和位线帽盖(BLcapping)143。位线导体142是存储单元选择器件的一部分，该存储单元选择器件通过位线接触141电连接到用作选择器件的源极的有源区112a。位线接触141可以由诸如多晶硅，金属或金属硅化物的导电材料制成。位线导体142可以包括诸如多晶硅，金属或金属硅化物的导电材料。
尽管未在图1中示出，字线可以是存储单元选择器件的一部分。在实际应用中，字线可以是线性结构，其投射地截交多条位线(例如，位线堆栈部件140)。
存储节点触点145建立垂直导电路径，该垂直导电路径连接电容器120的下电极120L和下电极120L下方的基板110的有源区112a的顶表面。存储节点触点(storage nodecontact)145可以通过沉积多晶硅，金属，金属硅化物或金属氮化物的层来形成。替代地，可以通过形成外延(epitaxial)硅层来形成存储节点接触145。不同地，可以通过形成外延硅层并沉积金属层来形成存储节点接触145。
可以另外形成着陆台(landing pad)150，以将下电极120L电连接到存储节点触点145。另外，可以形成着陆台绝缘层151以将着陆台150彼此电隔离。
图2A和图2B示出了根据本公开的一些实施例的制造半导体器件的中间阶段的平面图和截面图。特别地，在一些实施例中，图2B示出了沿图2B中的切割线B-B截取的截面图。
基板210可以形成为具有有源区域210a。有源区210a可以在横截面中具有基本垂直的柱结构(如图2B所示)。可以形成位线接触孔231。例如，位线接触孔231的形成可以包括形成层间绝缘层230并将其图案化以暴露有源区210a。
绝缘衬层233可以分别形成在位线接触孔231中。绝缘衬层233的形成可以包括沉积绝缘材料(例如，氧化硅层或氮化硅层)并执行间隔物形成工艺，其包括各向异性蚀刻步骤。每个绝缘衬层233可以覆盖位线接触孔231的内侧壁并且暴露有源区210a在位线接触孔231下方的顶表面。在一些实施例中，可以省略绝缘衬层233的形成。
位线堆叠特征240可以形成在位线接触孔231处，并且电连接有源区210a中的相应一个。
例如，形成位线堆叠特征240的第一过程可以是在基板210上方顺序地布置并填充位线接触孔231的第一导电层，在第一导电层上方的第二导电层，位于第二导电层上方的绝缘层。随后，可以对绝缘层进行构图以形成多个线性盖(capping)243。然后，可以通过盖243顺序地或同时凹陷(recess)第二导电层和第一导电层。这样，形成了位线堆叠特征240。具体地，在盖(capping)243的下方形成了连接相应的有源区域210a的位线接触241和电连接到位线接触241的位线242。每个位线242可以被图案化为线性形状并且投影地与几条字线280截交。多个位线242中的相邻位线可以彼此间隔开。在一些实施例中，第一导电层可以包括多晶硅。第二导电层可以包括诸如钨的导电材料。绝缘层可以包括氮化硅。在一些实施例中，第一导电层可以包括导电材料，诸如多晶硅，金属或金属硅化物。第二导电层可以包括诸如多晶硅，金属或金属硅化物的导电材料。
可以沉积和图案化覆盖於位线堆叠特征(例如，位线堆叠特征240)的绝缘衬层(例如，氧化硅层或氮化硅层)以形成成对的位线间隔物244，所述成对的位线间隔物244分别覆盖位线堆栈特征的侧表面。在位线间隔物244的形成期间，下部间隔物246可以分别形成在位线接触孔231中。几个下部间隔物246可以同时形成或通过单独的工艺形成。接下来，可以沉积氧化硅层或氮化硅层以形成层间绝缘层245，该层间绝缘层245填充成对的位线间隔物244之间的间隙。
图2C示出了根据所述本公开的一些实施例的制造半导体器件的中间阶段的平面图。图2D示出了根据所述本公开的一些实施例的制造半导体器件的中间阶段的截面图。在一些实施例中，图2D是沿图2C所示的切割线B-B截取的。特别地，图2C示出了排列成阵列的几个存储节点触点255的平面图；而图2D示出了所述存储节点触点255中的每一个被形成为使得能够在对应的有源区域(例如，有源区域210a)和对应的着陆台260之间进行垂直电连接。为了说明的简单和清楚，所述的一些细节/子组件在所述即时图中未明确标记示例性设备。例如，图2C未示出所述着陆台(例如，着陆台260)
存储节点触点255的形成可以包括图案化层间绝缘层(例如，层间绝缘层245和230)，以形成穿过其中的接触孔250，并用导电材料填充接触孔250作为存储节点255。导电材料可以包括多晶硅，金属，金属硅化物，金属氮化物或其组合。在一些实施例中，存储节点触点255可以由外延设置的(epitaxially disposed)硅层形成。在一些实施例中，可以通过形成外延硅层并沉积金属层来形成存储节点接触255。在一些情况下，接触孔250可以暴露位线间隔物244和下部间隔物246。位线间隔物244可以在水平方向上将位线接触241在电性上和空间上与存储节点接触255分开。
在所述图示的实施例中，形成着陆台绝缘层260以覆盖所述位线堆叠特征240。接着形成许多穿透所述着陆台绝缘层260的着陆台265。
在平面图中，接触孔250可以布置成阵列，每个接触孔250与相邻的接触孔250分开。为了能够实现更高的水平集成度，可以减小相邻的接触孔250之间的距离。为此，可以利用双重图案化技术来以减小的间距来对接触孔250进行图案化，所述减小的间距超过当前适用的光刻设备的分辨率极限。
类似于接触孔250，用于容纳穿过所述着陆台绝缘层260的所述着陆台265的凹陷特征彼此相互靠近。所述凹陷特征的制造还可采用双图案化技术。后续将结合图26至33描述根据本公开的实施例的所述凹陷特征的示例性制造。
图3A-17A，3B-17B和11C-17C示出了根据本公开的一些实施例的半导体器件300的示例性制造工艺。
特别地，图3A-17A，3B-17B和11C-17C示出图案化绝缘层(例如，绝缘层245)以形成用于容纳存储节点触点(例如，存储节点)的接触孔(例如，接触孔250)的示例性制造过程。根据本公开的一些实施例的触点255)。在一些实施例中，图3B至图17B分别是沿图3A-17A所示的剖切线B-B截取的截面图。在一些实施例中，图11C至图17C是分别沿图11A-17A中所示的切割线C-C截取的截面图。半导体器件300的说明性实施例可以是例如动态随机存取存储器(DRAM)器件。为了说明的简洁和清楚起见，示例性器件的一些细节/子组件未在本图中明确标记。举例来说，在绝缘层(例如，绝缘层245)下方的结构(例如，基板，位线接触孔和位线堆叠特征)未在图3A-17A，3B-17B，11C-17C中示出。
图3A和3B示出了根据一些实施例的半导体结构的示例性制造工艺的中间阶段。器件层(目标层)310可以用作下部器件层上方(例如，有源区112a中的有源器件上方)的层间介电层(例如，绝缘层245)，接触孔(例如，接触孔250)可以形成为穿过该层间电介质层(例如，绝缘层245)以实现垂直连接。在一些实施例中，器件层310可以用作模制层，该模制层形成在存储节点触点(例如，存储节点触点255)上并且被配置为被图案化以具有多个高深宽比凹陷特征。随后设置在凹陷特征中的下部电极(例如下部电极120L)可以被成形为具有高纵横比的圆柱形结构。
掩模叠层320形成在器件层310上。在一些实施例中，可以通过依次沉积第一掩模层321，第二掩模层322和旋涂硬掩模层323来形成掩模叠层320。第一掩模层321可以包括多晶硅。第二掩模层322可以包括氧化硅。旋涂硬掩模层323可以包含碳。在一些实施例中，第一掩模层321的厚度可以在约50至1000nm的范围内。在一些实施例中，第二掩模层322的厚度可以在大约100至500nm的范围内。在一些实施例中，旋涂硬掺杂层323的厚度可以在约50至500nm的范围内。
多层膜可以设置在掩模叠层320上。可以通过在其上设置第一缓冲层331，第一伪置层332，第一伪掩模层333来形成所述多层结构。在本公开的一些实施例中，第一缓冲层331可以包括氮氧化硅，碳氮化硅或它们的组合。在本公开的一些实施例中，第一伪置层332可以包括碳并且可以通过执行旋涂工艺来形成。在本公开的一些实施例中，第一伪掩模层333可以包括氮化硅氧化物，氮化硅碳或其混合物。第一伪掩模层333的厚度可以在大约10至500nm的范围内。
在一些实施例中，尽管未示出，但是可以在第一伪掩模层333上进一步形成抗反射层。可以设置光刻胶层并将其图案化以在第一伪掩模层333上形成多个并列的线性光刻胶图案334。线性光刻胶图案334沿第一方向D1延伸。
参照图4A和图4B，可以通过线性光刻胶图案334对第一伪掩模层333进行图案化，以形成彼此并排的多个第一初步线性特征401，所述多个第一初步线性特征401沿第一方向D1延伸。
接下来，可以通过第一初步线性特征401蚀刻第一伪置层332的暴露在第一初步线性特征401之间的部分，以部分地暴露第一缓冲层331。这样，多个第一线性伪特征402形成在第一缓冲层331上。第一线性伪特征402彼此并排并且沿着第一方向D1延伸。在一些情况下，当第一伪置层332凹陷时，第一缓冲层331的暴露部分331b可以同时凹陷，使得暴露部分331b变得低于第一缓冲层331的部分331a(在第一线性伪特征402下)。线性光刻胶图案334可以通过例如灰化工艺去除。
参照图5A和5B，形成第一衬层(第一间隔物层)501，并且保形地衬在第一线性伪特征402上方和之间(以及在第一缓冲层331上方)。在本公开的一些实施例中，可以通过执行原子层沉积(atomic layer deposition,ALD)来形成第一衬层501。在一些实施例中，第一衬层501可以包括氧化硅并且被称为第一氧化层。
参照图6A和图6B，执行各向异性蚀刻操作以去除第一衬层501的在第一线性伪特征402之上和之间的水平部分，从而形成多对第一线性图案601a，601b。每对第一线性图案601a，601b与对应的第一线性伪特征402的两个侧壁自对准并且覆盖它们。
图7A和7B示出了伪部件去除工艺，其中执行各向异性蚀刻以去除第一线性伪特征402上方顶部上的第一初步线性特征401。可以在蚀刻操作期间去除第一线性图案601a，601b的边缘部分，从而产生如图所示的楔形轮廓。在一些情况下，第一缓冲层331的暴露部分331c同时凹陷，使得暴露部分331c变得低于(被第一线性图案601a，601b覆盖的)部分331d。在一些实施例中，第一初步线性特征401被同时或通过单独的工艺去除以暴露第一线性伪特征402。随后，可以通过例如灰化工艺去除暴露的第一线性伪特征402。因此暴露了第一缓冲层331的部分331a(在第一线性图案601a/b之间)。
参照图8A和8B，设置多层结构以覆盖暴露的第一线性图案601a，601b。在一些实施例中，在第一缓冲层331上依次设置旋涂硬掩模层801(填充第一线性图案601a，601b之间的间隙)，第二缓冲层802，第二伪置层803，第二伪掩模层804和光刻胶层805。在本公开的一些实施例中，旋涂硬掩模层801可以包括碳。第二缓冲层802可以包括氮氧化硅，碳氮化硅或它们的组合。在本公开的一些实施例中，第二伪置层803可以包括碳并且通过执行旋涂工艺形成。在本公开的一些实施例中，第二伪掩模层804可以包括氮化硅氧化物，碳氮化硅或其混合物。
参照图9A和9B，类似于图案化第一初步线性特征401(图4B所示)的过程，第二伪掩模层804被图案化以形成彼此并排多个第二初步线性特征901。所述第二初步线性特征901延伸在第二方向D2，所述第二方向D2投射地与第一方向D1相交。
通过第二初步线性特征901蚀刻第二伪置层803的暴露部分，以部分地暴露第二缓冲层802。这样，在第二缓冲层802上形成多个第二线性伪特征902。多个第二线性伪特征902彼此并排，并沿第二方向D2延伸。在一些情况下，第二缓冲层802的暴露部分802a被同时蚀刻，使得暴露部分802a变得低于第二缓冲层802的部分802b(在第二线性伪特征902之下)。
参照图10A和图10B，设置第二衬层(第二间隔物层)1001，其保形地衬在第二线性伪特征902上方和之间(以及第二缓冲层802上方)。在本公开的一些实施例中，第二衬层1001可以通过原子层沉积技术形成。在一些实施例中，第二衬层1001可以包括氧化硅并且被称为第二氧化物层。
图11A，11B和11C示出了半导体制造工艺的中间阶段。在本公开的一些实施例中，图11B和11C是分别沿着图11A中所示的切割线B-B和切割线C-C截取的截面图。切割线B-B穿过各个第二线性图案1101a(1101b)，特别地，在第二线性图案1101a(1101b)与对应的第一线性图案601a(601b)相交的部分处。切割线C-C穿过各个第二线性图案1101a(1101b)，特别地，在第二线性图案1101a(1101b)与对应的第一线性图案601b(601a)相交的部分处。
参照图11A，11B和11C，执行各向异性蚀刻操作以去除第二衬层1001的在第二线性伪特征902之上和之间的的水平部分，从而形成多对第二线性图案1101a，1101b。每对第二线性图案1101a，1101b与对应的第二线性伪特征902的两个侧壁自对准并覆盖它们。在一些实施例中，可以通过执行各向异性蚀刻操作来去除第二线性图案1101a，1101b的边缘部分。在一些实施例中，第二初步线性特征901被同时或通过单独的工艺去除，使得第二线性伪特征902被暴露。两对相邻的第二线性图案1101a，1101b之间限定对间间隙(inter-pairsgap)1102。然后凹陷第二缓冲层802的从对间间隙1102暴露的部分，以暴露出旋涂硬掩模层801的部分。
如图12A，12B和12C所示，通过第二线性图案1101a，1101b和第一线性图案601a601b，凹陷旋涂硬掩模层801的在第二线性图案1101a，1101b之间的对间间隙1102下方的暴露部分，以暴露第一缓冲层331的部分。此外，第二线性伪特征902被去除以暴露第二缓冲层802的部分，使得每对第二线性图案1101a，1101b限定对内开口(intra-pair opening)1201。
参照图13A，13B和13C，通过第二线性图案1101a，1101b，蚀刻第二缓冲层802的在对内开口1201下方的暴露部分，以暴露旋涂硬掩模层801的在对内开口1201下方的一部分。另外，通过第一线性图案601a，601b和第二线性图案1101a，1101b，去除在对间间隙1102下方的第一缓冲层331的暴露部分，以暴露掩模堆叠320的部分(例如，旋涂硬掩模层323)的在对间间隙1102下的部分。
参照图14A，图14B和图14C，通过第二线性图案1101a，1101b和第一线性图案601a，601b，蚀刻旋涂硬掩模层801的暴露部分(例如，在对内开口1201处)以暴露其下方的第一缓冲层331的部分。这样，由第二线性图案1101a，1101b定义的图案被转印到凹陷的旋涂硬掩模层801。在一些情况下，掩模叠层320的从对间间隙1102暴露的部分可能同时被蚀刻。例如，掩模叠层320的旋涂硬掩模层323可能被蚀刻，以部分地暴露第二掩模层322。
参照图15A，15B和15C，通过第二线性图案1101a，1101b和第一线性图案601a，601b，蚀刻第一缓冲层331的在对内开口1201处的暴露部分，以暴露掩模叠层320的从对内开口1201暴露的部分。在一些情况下，掩模叠层320的暴露部分(例如，从对间间隙1102暴露)可以同时被进一步凹陷。例如，第二掩模层322的从对间间隙1102暴露的暴露部分可以能被凹陷。在一些情况下，可以去除第二线性图案1101a，1101b和第二缓冲层802的其余部分，以暴露旋涂硬掩模层801的与第二线性图案1101a，1101b重叠的剩余部分。
参照图16A，图16B和图16C，通过旋涂硬掩模层801的剩余部分和第一线性图案601a，601b，凹陷旋涂硬掩模层323的暴露部分(例如，从对内开口1201暴露)，以暴露第二掩模层322的部分。在示例性的实施例中，第二掩模层322的从对内开口1201和对间间隙1102的部分被暴露。因此，可以将由投影的重叠的第一和第二线性图案特征601a/601b，1101a/1101b协同定义的目标图案转移到旋涂硬掩模层323。
参照图17A，图17B和图17C，第二掩模层322的在对内开口1201和对间间隙1102下方的暴露部分被凹陷以暴露其下方的第一掩模层321的部分。因此，由投影重叠的第一和第二线性图案特征601a，601b，1101a，1101b定义的目标图案被转移到第二掩模层322和第一掩模层321。
某些情况下，在工艺期间，第一掩模层321的在对向间隙1102下的部分凹陷，因此第一掩模层321中的厚度可能发生变化。例如，第一掩模层321的在对向间隙1102下的部分的顶表面Sinter变得比从对内开口1201暴露的部分的顶表面Sintra低。
第一掩模层321可以进一步凹陷以形成蚀刻掩模，其用于将目标图案转移到器件层310。可以通过蚀刻掩模(即，凹陷的第一掩模层321)来蚀刻器件层310，在与对间间隙1102和对内开口1201重叠的区域(例如，区域①,②,③及④)产生接触孔。但是，第一掩模层321中的厚度变化可能导致接触孔形成在器件层310中的过程的不利影响。(例如，引起临界尺寸的均匀性不平衡)。
图18A-25A，18B-25B和19C-25C示出了根据本公开的一些实施例的半导体器件的示例性中间阶段。
特别地，图18A-25A，18B-25B和19C-25C示出图案化绝缘层(例如，绝缘层245)以形成用于容纳存储节点触点(例如，存储节点)的接触孔(例如，接触孔250)的示例性制造过程。根据本公开的一些实施例的触点255)。在一些实施例中，图18B至图25B分别是沿图18A-25A所示的剖切线B-B截取的截面图。在一些实施例中，图19C至图25C是分别沿图19A-25A中所示的切割线C-C截取的截面图。半导体器件的说明性实施例可以是例如动态随机存取存储器(DRAM)器件。为了说明的简洁和清楚起见，示例性器件的一些细节/子组件未在本图中明确标记。举例来说，在绝缘层(例如，绝缘层245)下方的结构(例如，基板，位线接触孔和位线堆叠特征)未在图18A-25A，18B-25B和19C-25C中示出。
参照图18A和18B，中间层1801形成在掩模叠层(例如，掩模叠层320)上。随后，在中间层1801上方顺序形成第一缓冲层331，第一伪置层332和第一伪掩模层333。
中间层1801也可以称为预掩模(pre-mask)蚀刻停止层。在本公开的一些实施例中，中间层1801包括对氮化硅(silicon nitride)，氮化硅族(silicon-nitride family)，氮化硅系列(silicon-nitride series)或其组合具有蚀刻选择性的材料。在本公开的一些实施例中，中间层可以选择性地包括Si3N4，SiCN，SiBN，多晶硅和多晶硅掺杂的Si3N4。例如，在一些实施例中，中间层包括Si3N4。在一些实施例中，中间层包括Si3N4，SiCN。在一些实施例中，中间层包括Si3N4，SiCN，SiBN。在本公开的一些实施例中，中间层1801可以以约10至500nm范围内的厚度设置。
参照图19A，19B和19C，第一线性图案601a，601b，旋涂硬掩模层801，第二缓冲层802，第二线性伪特征902和第二线性图案1101a，1101b可以是使用根据前述实施例讨论的过程(例如，结合图3A-11A描述的过程)形成。
随后，执行中间层开口工艺以部分地暴露中间层1801并且使中间层1801的暴露部分凹陷。因此，在掩模叠层320上形成栅格型图案(如图23所示)。19A)。特别地，为了部分地暴露中间层1801，可以同时蚀刻第二线性伪特征902，第二缓冲层802，旋涂硬蚀刻层801和第一缓冲层331(通过第一线性图案601a，601b和第二线性图案1101a，1101b)。中间层开口工艺的细节可以在图20A-24A，20B-24B和20C-24C中描述。
在一些实施例中，第一和第二线性图案601a，601b，1101a，1101b可以包括氧化硅。在这样的实施例中，第一和第二线性图案601a，601b，1101a，1101b分别被称为第一和第二氧化物线性图案。在中间层开口工艺期间，第一层和第二氧化物线性图案的投射相交形成中间层1801上的氧化物网格图案。
参照图20A，图20B和图20C，可以进行结合附图图12A，12B和12C描述的蚀刻工艺。其结果是，第一缓冲层331的在对间间隙1102下的部分及第二缓冲层802的在对内开口1201下部分中的被暴露。
参照图21A，图21B和图21C，可以执行诸如图13A，13B和13C描述的蚀刻工艺。结果，旋涂硬掩模层801的在对内开口1201下方的部分和中间层1801的在对间间隙1102下方的部分被暴露。
参照图22A，22B和22C，执行如附图14A，14B和14C所述的蚀刻工艺。结果，第一缓冲层331在对内开口1201下方的部分被暴露。然而，掩模叠层320受到中间层1801的保护。
参照图23A，图23B和图23C，执行图15A，15B和15C描述的蚀刻工艺。凹陷第一缓冲层331的在对内开口1201下方的部分。结果，中间层1801的在对内开口1201下方的部分被暴露。然而，掩模叠层320受到中间层1801的保护。
然后，中间层1801的在对内开口1201和对间间隙1102下方的暴露部分被凹陷，以在掩模叠层320上形成网格型图案。网格型图案投影地重叠于第一和第二线性图案601a，601b，1101a，1101b。在如图24A，24B和24C所示的实施例中，可以同时或通过单独的工艺使旋涂硬掩模层层323凹陷，以部分地暴露第二掩模层322。
值得一提的是，在中间层开口工艺(例如，图20A至24A，20B至24B和20C至24C所示的过程)中，掩模叠层320的顶部(例如，旋涂硬掩模层323)被中间层320保护。因此，掩模叠层320(特别是旋涂硬掩模层323)的厚度可以保持基本均匀。结果，当部分地蚀刻旋涂硬掩模层323以暴露第二掩模层322时，第二掩模层322的厚度可以保持基本均匀。
参照图25A，图25B和图25C，可以执行类似于图17A，17B和17C描述的蚀刻工艺。使第二掩模层322的在对内开口1201和对间间隙1102下方的暴露部分凹陷，以使第一掩模层321的在对内开口1201和对间间隙1102下方的部分暴露。第一线性图案601a，601b，第一缓冲层331和中间层1801的剩余部分可以同时或通过单独的工艺去除。
第一掩模层321的在对间间隙1102下方的部分的顶表面Sinter与在对内开口1201下方的部分的顶表面Sinter基本上在同一水平。由于第一掩模层321的均匀厚度，随后在器件层310中产生的接触孔的质量提高。
因此，本公开的一些实施例提供了一种制造半导体器件的方法，包括：在器件层(例如器件层310)上形成掩模叠层(例如，掩模叠层320)；在所述掩模叠层上形成中间层(例如，中间层1801)；在所述中间层上形成第一缓冲层(例如，第一缓冲层331)；在所述第一缓冲层上形成多个下部线性特征(例如，第一线性图案601a，601b或第一线性伪特征402)，所述多个下部线性特征彼此并排并沿第一方向延伸；依序在所述多个下部线性特征之间填充旋涂硬掩模层(例如，旋涂硬掩模层801)，并在所述旋涂硬掩模层上沉积第二缓冲层(例如，第二缓冲层802)；在第二缓冲层上形成多个上部线性特征(例如，上部线性特征1101a，1101b或第二线性伪特征902)，所述上部线性特征彼此并排且沿着第二方向延伸，所述第二方向投影地与所述第一方向截交；进行中间层开口工艺，所述中间层开口工艺通过所述上部线性特征和所述下部线性特征，来同时蚀刻所述第二缓冲层、所述旋涂硬掩模层、和所述第一缓冲层，以部分地暴露所述中间层；和蚀刻所述中间层的暴露部分，以在所述掩模叠层上形成网格型图案。
图26-33示出了根据本公开的一些实施例的半导体器件的示例性制造过程。特别地，所述图26-33示出了根据本公开的一些实施例的图案化层间介电层(例如，着陆台绝缘层260)以形成用于容纳着陆台(例如，着陆台265)的凹陷特征的示例性制造过程。所述半导体器件的所述说明性实施例可以是例如动态随机存取存储器(DRAM)器件。在一些实施例中，图34-38所示的制造过程可以在原位(In-Situ)进行。为了说明的简单和清楚起见，所述示例性设备中的一些细节/子组件未在所述即时图中明确标记。例如，在图26-33中未示出着陆台绝缘层下方的结构，诸如基板、位线堆叠特征、位线接触。
参照图26，掩模层420设置在器件层410上。在一些实施例中，所述器件层410用作半导体器件(例如，DRAM)中的层间电介质层(例如，着陆台绝缘层260)，可供形成一个或多个贯穿其中的着陆台。所述掩模层420包括一个或一个以上子层。例如，在所示例的实施例中，掩模层420是多层的掩模，所述形成所述方法包括在所述器件层410上顺序地设置非晶碳层(amorphous carbon layer,ACL)421、设置在非晶碳层421上的氧化硅层422、和设置在所述氧化硅层422上的旋涂硬掩模层423。在一些实施例中，所述ACL 421的厚度为约
Figure GDA0002503000010000201
所述氧化硅层422可以通过执行原子层沉积来形成，并且其厚度在大约
Figure GDA0002503000010000202
至
Figure GDA0002503000010000203
的范围内。在一些实施例中，氧化硅层422具有约
Figure GDA0002503000010000204
的厚度。在一些实施例中，通过执行旋涂工艺形成所述旋涂硬掩模(SOH)层423至约
Figure GDA0002503000010000205
至
Figure GDA0002503000010000206
的厚度。例如，所述SOH层423具有约
Figure GDA0002503000010000207
的厚度。
接下来，在所述多层掩模420上方形成伪置叠层。所述伪置叠层包括多个伪置层。例如，在所述图示的实施例中，第一伪置层430和第二伪置层440顺序地设置在所述多层的掩模420上。所述第二伪置层相较于所述第一伪置层可以具有不同的蚀刻选择性。例如，第一伪置层430包括四乙氧基硅烷(TEOS)层；所述第二伪置层440(所述伪叠层的上部)包括SOH材料，例如含碳材料。所述第一和所述第二伪置层之间的厚度比在大约0.3至0.5的范围内。例如，在所述图示的实施例中，所述第一和所述第二伪置层430、440之间的所述厚度比约为0.44。所述第一伪置层430的厚度为约
Figure GDA0002503000010000211
至
Figure GDA0002503000010000212
例如，所述第一伪置层430具有约
Figure GDA0002503000010000213
的厚度。
在所述伪置叠层之上，顺序地布置第一缓冲层450和定义出第一图案组的第一图案结构460。所述第一缓冲层的厚度为约
Figure GDA0002503000010000214
至
Figure GDA0002503000010000215
所述第一缓冲层可以包括氮氧化硅或氮化硅。例如，所述第一缓冲层450包括氮氧化硅并且厚度为大约
Figure GDA0002503000010000216
在一些实施例中，通过在所述第一缓冲层450上顺序地布置图案层(未示出)并图案化所述图案层以在所述第二伪置层440上形成所述第一图案结构460。在一些实施例中，所述图案层是通过使用包含氧化硅的材料执行原子层沉积而形成的厚度约为
Figure GDA0002503000010000217
的材料。
之后，通过设置第三伪置层470来覆盖所述第一图案结构450。在一些实施例中，所述第三伪置层470具有与所述第二伪置层440基本相同的抗蚀刻性。例如，所述第三伪置层470可以包括SOH。接着，在所述第三伪置层470上依次设置第二缓冲层480和定义出第二图案组的掩模490。第二缓冲层480的厚度为大约
Figure GDA0002503000010000218
至
Figure GDA0002503000010000219
所述第二缓冲层包括氮化硅或氮氧化硅。例如，所述第二缓冲层480包括氮氧化硅并且厚度为大约
Figure GDA00025030000100002110
参照图27，通过所述掩模490对所述第二缓冲层480(图26所示)进行图案化，以在所述第一图案结构460上方形成定义出第二图案组的第二图案结构485。在所示的实施例中，所述第三伪置层470(图26所示)通过所述第二图案结构485被凹陷，使得所述第二图案组被转移到被凹陷的第三伪置层475中。在所示的实施例中，所述第一图案结构460被暴露。
如图28所示，通过进一步凹陷所述被凹陷的第三伪置层475来露出所述第一缓冲层450的部分。所述第二图案结构485被同时蚀刻而变得更薄。
参照图29，经由所述第一图案结构460和所述凹陷的第三伪置层475(其定义所述第二图案组)来凹陷所述第一缓冲层450，以部分地暴露所述第二伪置层440。所述第一和第二图案组被转移到被凹陷的第一缓冲层450'。此外，所述第二图案结构485被去除以暴露所述被凹陷的第三伪置层475。在一些实施例中，第二图案结构485的去除和施加在所述第一缓冲层450上的凹陷工艺可以同时执行(例如，在相同的蚀刻工艺中蚀刻所述第二图案结构485和所述第一缓冲层450)。
图30和图31示出了形成目标图案结构447的工艺，所述工艺通过所述被凹陷的第一缓冲层450'来凹陷的所述伪置叠层(例如，所述第一和第二伪置层430、440)。所述目标图案结构447定义了与所述第一和第二图案组投影地重叠的目标图案。特别地，对所述伪置叠层的所述上部(例如，第二伪置层440)和所述下部(例如，第一伪置层430)进行图案化，以定义出所述目标图案，而所述多层的掩模420被部分暴露。由于所述凹陷的第一缓冲层450'定义了所述第一和第二图案组(转移自所述第一图案结构460和第二图案结构485)，因此，在所述凹陷工艺期间，作为掩模的所述凹陷的第一缓冲层450'可作为所述第一和第二图案结构460、485。
参照图30，使所述第二伪置层440(图29所示)的暴露部分凹陷，直到暴露了其下的所述第一伪置层430的部分。在所示实施例中，由于所述第三伪置层470(图26所示)具有基本等于所述第二伪置层440的抗蚀刻性，因此所述凹陷的第三伪置层475(图29所示)同时被移除，從而暴露了其下的所述第一缓冲层的部分(例如，所述凹陷的第一缓冲层450')。
参照图31，蚀刻并去除所述凹陷的第二伪置层440'上的所述第一缓冲层的剩余部分(例如，所述凹陷的第一缓冲层450')。此外，蚀刻并去除所述第一图案结构460，其部分地覆盖所述第一缓冲层的剩余部分(例如，所述凹陷的第一缓冲层450')。通过所述被凹陷的第二伪置层440'执行刻蚀工艺(例如各向异性刻蚀工艺)来凹陷所述第一伪置层430的暴露部分，使得所述目标图案被转印到所述被凹陷的第一伪置层430'，从而形成目标图案结构447(包括所述被凹陷的第一伪置层430'和剩余的第二伪置层445)。在一些实施例中，可以在各向异性蚀刻工艺中去除所述凹陷的第一缓冲层450’和所述第一图案结构460。在图所示的实施例中，所述目标图案结构447的剩余的第二伪置层445(所述目标图案结构447的上部)的对应于所述第一图案组的部分(例如4451)高于所述剩余的第二伪置层445的对应于所述第二图案组的部分(例如4452)。
参照图32，执行图案转印工艺，藉由通过所述目标图案结构447来凹陷所述多层的掩模420，以将所述目标图案转移到所述多层的掩模420。在一些实施例中，所述图案转印工艺包括通过所述凹陷的第一伪置层430'使所述多层掩模420的所述旋涂硬掩模层423凹陷，以将所述目标图案转移到所述旋涂硬掩模层423。
如图33所示，所述旋涂硬掩模层423进一步被凹陷，以露出所述氧化硅层422。在所述图示的实施例中，同时去除所述凹入的第一伪置层430'上的所述剩余的第二伪置层445(图32所示)。所述凹陷的第一伪置层430'中未被所述剩余的第二伪置层445覆盖的部分被同时地蚀刻。这样，所述凹陷的第一伪置层430’具有第一厚度T1和第二厚度T2，其中T1＞T2。
在随后的制造中，利用所述图案化的多层掩模420对所述器件层410进行图案化。这样，所述目标图案(与所述第一和第二图案组投影重叠)被转移至所述器件层410。在所述器件层410上形成凹陷特征，所述凹陷特征用于容纳后续制造的着陆台。
在一些实施例中，所述形成所述第一和第二图案结构包括以分段的图案部分的形式分别布置所述第一和所述第二图案组，其中所述第一和第二图案结构不投影重叠。例如，在平面图中，所述着陆台可以布置成蜂窝状结构。在这样的实施例中，在所述布置所述着陆台之前，可以利用先前结合图1至图3描述的所述实施例来对器件层(例如，器件层410)进行图案化。如图26-33所示，以蜂窝状布置形成用于容纳所述着陆垫的凹入特征。举例来说，投射地重叠所述目标图案的第一图案结构(例如，第一图案结构460)包括在平面图中基本等距布置的多个岛型点；所述第二图案结构(例如，第二图案结构485)包括多个与所述第一图案组错位(offset,例如，与不投影地重叠)的岛型点。在这样的例子中，所述目标图案所包括的蜂窝状排列的岛型点之间的间距短于所述第一和第二图案结构的岛型点之间的间距。
在一些实施例中，所述形成所述第一和所述第二图案结构包括分别以线性地连续的图案部分的形式布置所述第一和第二图案组，其中所述第一和第二图案结构部分地投影重叠。例如，在平面图中，可以将所述着陆台布置成阵列。对于这样的示例，所述第一图案结构(例如，第一图案结构460)包括在平面图中基本等距布置的多个条状特征；所述第二图案结构(例如，第二图案结构485)包括多个大致等距布置的条形特征，所述第二图案结构的多个条形特征投影地倾斜地与所述第一图案组截交。在这样的示例中，所述目标图案具有依网格结构。
然而，掩模(例如，多层的掩模420)可能具有不对称的轮廓。在图33所示的所述实施例中，遗留在所述凹陷的第一伪置层430'上的所述第二伪置层445(图32所示)，以及所述凹陷的第一伪置层430'未被附盖的部份被同时地蚀刻。这样，所述凹陷的第一伪置层430’具有不均匀的厚度。例如，所述凹陷的第一伪置层430’具有第一厚度T1和第二厚度T2，其中T1＞T2。当经由所述不均匀凹陷的第一伪置层430′对所述氧化硅层422和ACL 421进行图案化时，不对称轮廓会出现。这种不对称性限制了所述最终图案的均匀性的改进，所述最终图案用于图案化用于容纳所述着陆台的所述凹陷特征。在某些情况下，为了减少所述不对称性，可以改变所述最终结构的设计(例如，用于容纳所述着陆台的所述凹陷结构的结构/布置)。然而，所述的这些改变可能需要对的现有制造工艺进行大规模的技术开发或许多额外的步骤。
图34-38示出了根据本公开的一些实施例的半导体器件的示例性制造过程。特别地，所述图34-38示出了根据本公开的一些实施例的图案化层间介电层(例如，着陆台绝缘层260)以形成用于容纳着陆台(例如，着陆台265)的凹陷特征的示例性制造过程。所述半导体器件的所述说明性实施例可以是例如动态随机存取存储器(DRAM)器件。在一些实施例中，图34-38所示的制造过程可以在原位(In-Situ)进行。为了说明的简单和清楚起见，所述示例性设备中的一些细节/子组件未在所述即时图中明确标记。例如，在图34-38中未示出着陆台绝缘层下方的结构，诸如基板、位线堆叠特征、位线接触。
如图34所示，在掩模层(例如，多层掩模420)上设置抗灰化层510和几个上层。所述抗灰化层的形成可以包括沉积陶瓷层以形成所述抗灰化层。例如，所述抗灰化层(陶瓷层)510可以包括氮氧化硅。所述陶瓷层510可具有约
Figure GDA0002503000010000251
Figure GDA0002503000010000252
至
Figure GDA0002503000010000253
的厚度。例如，所述抗灰化层510的厚度约为260埃。在一些实施例中，可以利用类似于结合图26描述的前述实施例的工艺和材料来制造所述多层的掩模420(包括在器件层410上的ACL 421，氧化硅层422和旋涂硬掩模层423)。所述抗灰化层和所述多层掩膜420的最顶层(例如，所述旋涂硬掩模层423)之间的厚度比可以在约0.15至0.25的范围内。在所述说明性实施例中，所述抗灰化层510与所述旋涂硬掩模层423之间的厚度比约为0.21。
在所述的实施例中，所述的几个上层包括伪置叠层(例如，包括第一伪置层430和第二伪置层440)、第一缓冲层450、定义出第一图案组的第一图案结构460、第三伪置层470、第二缓冲层480、和定义出第二图案组的掩模490。在一些实施例中，在一些实施例中，可以利用类似于结合图26描述的前述实施例的工艺和材料来制造所述上层。例如，所述伪置叠层的设置包括在在所述陶瓷层上依次布置第一伪置层430和第二伪置层440。在一些实施例中，所述第一伪置层430的抗灰化性大于所述第二伪置层440的抗灰化性。举例来说，所述第一伪置层430包括TEOS层，所述第二伪置层440包括SOH层。所述抗灰化层与所述伪置叠层的所述最底层之间的厚度比可以在约0.5至0.8的范围内。举例来说，所述抗灰化层510与所述第一伪置层430之间的厚度比约为0.65。
参照图35，对所述伪置叠层的所述上层(例如第二伪置层440)进行图案化以定义出所述目标图案；所述伪置叠层的所述下层(例如，第一伪置层430)被部分地暴露。在一些实施例中，可以采用根据先前结合图28至30描述的实施例的工艺来对所述伪置叠层的图案化。在所述说明性实施例中，所述第二伪置层440被凹陷以形成凹陷的第二伪置层440'，其中所述凹陷的第二伪置层440'定义了所述目标图案。同时，所述第一伪置层430被部分地暴露。
参照图36，蚀刻所述第一图案结构460和所述凹陷的第二伪置层440'上的所述第一缓冲层的剩余部分(例如，所述凹陷的第一缓冲层450)。通过所的凹陷的第二伪置层440'执行蚀刻工艺(例如各向异性刻蚀)以凹陷所述第一伪置层430的暴露部分，使得所述目标图案被转印到所述凹陷第一伪置层430'。所述剩余的第二伪置层445和所述凹陷的第一伪置层430’都定义了所述目标图案。所述剩余的第二伪置层445和所述凹陷的第一伪置层430'被统称为目标图案结构447。在所述的示例性实施例中，所述剩余的第二伪置层445的对应于所述第一图案组的部分高于对应于所述第二图案组的部分。例如，厚度T3大于厚度T4。
参照图37，进行灰化处理以减缩(reduce)目标图案结构447。由于所述第一伪置层440的抗灰化性大于所述第二伪置层430的抗灰化性，所以所述目标图案结构447的所述上部(例如，所述剩余的第二伪置层445，其具有非均匀的厚度)被移除，同时保留并暴露所述目标图案结构447的所述被图案化的下层(例如，凹陷的第一伪置层430')。在所述灰化过程中，所述抗灰化层510保护其下的SOH层423，从而保持所述多层的掩模420的均匀性。
参照图38，执行图案转印工艺，藉由通过所述被灰化的目标图案结构447(所述凹入的第一伪置层430')来凹陷所述陶瓷层510和所述多层的掩模420，以将所述目标图案转印到所述陶瓷层510和所述多层的掩模420。在图所示的实施例中，由所述凹陷的第一伪置层430'所定义的所述目标图案被转移到所述旋涂硬掩模层423上。
之后，可以通过所述多层的掩模420的剩余部分来图案化所述器件层410。这样，所述目标图案(与所述第一和所述第二图案组投影重叠)被转移至所述器件层410，从而形成穿透所述器件层410的凹部特征，所述凹部特征用于容纳后续制造的着陆台。
应当注意者，所述目标图案被转移到所述伪置叠层，其不均匀的上部通过所述灰化过程被去除了，从而留下所述伪置叠层的剩余的下部(例如，凹陷的第一伪置层430')，所述下部定义出目标图案的并且具有基本均匀的厚度。这样，通过所述伪置叠层的所述剩余的下部(例如，所述凹陷的第一伪置层430′)，所述多层的掩模420可以在所述图案转印工艺期间保持其均匀的厚度。换句话说，与所述先前描述的实施例相比，所述图案均匀性得到了改善。而且，所述最终结构(例如，用于容纳所述着陆台的凹陷特征的结构/布置)不变。由于所述现有工艺中的所述变化已被最小化，故可期待在不进行其他工艺技术开发的情况下即可实现图案均匀性之改善。
因此，本公开的一个方面提供了一种方法包括：在器件层上设置多层的掩模(multi-layered mask)；在所述多层的掩模上设置抗灰化层(ashing resistive layer)；在所述抗灰化层上依次设置第一伪置层和第二伪置层，所述第一伪置层的耐灰化性(ashing resistance)高于所述第二伪置层；依次在所述第二伪置层上形成定义出第一图案组的第一图案结构，及在所述第一图案结构上的定义出第二图案组的第二图案结构，其中所述第二图案结构的至少一部分与所述第一图案结构投影地错位(offset)；通过所述第一和第二图案结构蚀刻所述第二伪置层，以部分地暴露所述第一伪置层，而使凹陷的所述第二伪置层定义出目标图案；通过所述凹陷的第二伪置层执行蚀刻工艺，以凹陷所述第一伪置层的暴露部分，从而形成目标图案结构，其中所述抗灰化层被部分地暴露；执行灰化工艺以减缩(reduce)所述目标图案结构，以暴露出凹陷的所述第一伪置层；和执行图案转印工艺，通过所述凹陷的第一伪置层而蚀刻所述抗灰化层和所述多层的掩模，从而将所述目标图案转印到所述多层的掩模。
在根据本公开的一些实施例中，所述第一和第二图案结构的形成包括分别以分段的多个图案部分的形式来布置所述第一和所述第二图案组，其中所述第一和所述第二图案结构不投影地重叠。
在根据本公开的一些实施例中，所述第一和第二图案结构的形成包括分别以多个线性地连续的图案部分的形式来布置所述第一和所述第二图案组，其中所述第一和所述第二图案结构部分地投影地重叠。
在根据本公开的一些实施例中，所述凹陷的第二伪置层包括不对称的横截面轮廓。
在根据本公开的一些实施例中，所述第一和第二图案结构的形成包括:在所述第二伪置层上设置第一缓冲层；在所述第一缓冲层上设置图案层；图案化所述图案层以形成所述第一图案结构；设置覆盖所述第一图案结构的第三伪置层，该第三伪置层的耐蚀性基本上等于所述第二伪置层的耐蚀性；在所述第三伪置层上设置第二缓冲层；和图案化所述第二缓冲层以形成所述第二图案结构。
在根据本公开的一些实施例中，所述凹陷所述第一伪置层以形成所述目标图案结构包括:通过所述第二图案结构凹陷所述第三伪置层，使得由所述第二图案结构定义的所述第二图案组被转移到被凹陷的所述第三伪置层，其中所述第一图案结构和所述第一缓冲层的部分被暴露；去除所述第二图案结构，以暴露所述被凹陷的第三伪置层；通过所述第一图案结构和所述被凹陷的第三伪置层，使所述第一缓冲层凹陷，以部分地暴露所述第二伪置层；使所述第二伪置层的所述暴露部分凹陷，直到所述第一伪置层的在所述第二伪置层的所述暴露部分下的部分被暴露，其中同时移除所述凹陷的第三伪置层，使得所述第一缓冲层的在所述凹陷的第三伪置层下方的部分被暴露；和凹陷部分地覆盖所述第一缓冲层的所述第一图案结构，且凹陷所述被凹陷的第二伪置层上的所述第一缓冲层的其余部分，从而形成所述目标图案结构，其中所述目标图案结构的对应于所述第一图案组部分的高于对应于所述第二图案组的部分。
在根据本公开的一些实施例中，所述依序形成所述第一和第二图案结构包括:设置氮氧化硅层以形成所述第一缓冲层；和设置氮氧化硅层以形成所述第二缓冲层。
在根据本公开的一些实施例中，所述图案层的设置包括执行原子层沉积以形成所述图案层，其中所述图案层包括氧化硅。
在根据本公开的一些实施例中，所述第一伪置层的配置包括布置TEOS层以形成所述第一伪置层。
在根据本公开的一些实施例中，所述抗灰化层与所述第一伪置层之间的厚度比在约0.5至0.8的范围内。
在根据本公开的一些实施例中，所述第一伪置层与所述第二伪置层之间的厚度比在大约0.3至0.5的范围内。
在根据本公开的一些实施例中，所述布置所述抗灰化层的步骤包括沉积陶瓷(ceramic)材料以形成所述抗灰化层。
在根据本公开的一些实施例中，所述设置所述多层的掩模包括：在所述器件层上设置非晶碳层(amorphous carbon layer)；在所述非晶碳层上设置氧化硅层(siliconoxide layer)；进行旋涂工艺以在所述氧化硅层上形成旋涂硬掩模层(spin-on hard masklayer)。
在根据本公开的一些实施例中，所述将氧化硅层设置在所述非晶碳层上包括：进行原子层沉积以形成所述氧化硅层。
在根据本公开的一些实施例中，所述执行所述图案转印工艺包括：通过所述凹入的第一伪置层使所述多层掩模的所述旋涂硬掩模层凹陷，以将所述目标图案转移至所述旋涂硬掩模层。
因此，本公开的一个方面提供了一种方法包括：在掩模层上设置陶瓷层；在所述陶瓷层上设置伪置叠层，其中所述伪置叠层的上部包括旋涂硬掩模材料；依次在所述伪置叠层上形成定义出第一图案组的第一图案结构和在所述第一图案结构上且定义出第二图案组的第二图案结构；通过所述第一和第二图案结构对所述伪置叠层进行蚀刻，从而形成目标图案结构，其中所述陶瓷层部分地暴露；执行灰化工艺以去除所述目标图案结构的上部；执行图案转印工艺，藉由通过灰化的所述目标图案结构使所述陶瓷层和所述掩模层凹陷，以将所述目标案转移到所述掩模层上。
在根据本公开的一些实施例中，所述布置所述陶瓷层包括沉积所述陶瓷层至约150至300nm范围内的厚度。
在根据本公开的一些实施例中，所述布置所述伪置叠层包括：在所述陶瓷层上布置TEOS层；在所述TEOS层上设置旋涂硬掩模层。
在根据本公开的一些实施例中，所述第一和第二图案结构的形成包括分别以多个线性地连续的图案部分的形式来布置所述第一和所述第二图案组，其中所述第一和所述第二图案结构部分地投影地重叠。
在根据本公开的一些实施例中，其中所述目标图案结构包括不对称的截面轮廓。
以上示出和描述的实施例仅是示例。因此，没有示出或描述许多这样的细节。即使在前面的描述中已经陈述了本技术的许多特征和优点以及结构和功能的细节，但是本公开仅是说明性的，并且可以在细节上进行改变，尤其是在形状，尺寸方面。以及在原则范围内的各个部分的排列，直至并包括由权利要求书中所用术语的广义含义所确定的全部范围。因此，将理解，可以在权利要求的范围内修改上述实施例。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
在器件层上设置多层的掩模；
在所述多层的掩模上设置抗灰化层；
在所述抗灰化层上依次设置第一伪置层和第二伪置层，所述第一伪置层的耐灰化性高于所述第二伪置层；
依次在所述第二伪置层上形成定义出第一图案组的第一图案结构，及在所述第一图案结构上的定义出第二图案组的第二图案结构，其中所述第二图案结构的至少一部分与所述第一图案结构投影地错位;
通过所述第一和第二图案结构蚀刻所述第二伪置层，以部分地暴露所述第一伪置层，而使凹陷的所述第二伪置层定义出目标图案；
通过所述凹陷的第二伪置层执行蚀刻工艺，以凹陷所述第一伪置层的暴露部分，从而形成目标图案结构，其中所述抗灰化层被部分地暴露；
执行灰化工艺以减缩所述目标图案结构，以暴露出凹陷的所述第一伪置层；和
执行图案转印工艺，通过所述凹陷的第一伪置层而蚀刻所述抗灰化层和所述多层的掩模，从而将所述目标图案转印到所述多层的掩模。
2.如权利要求1所述的方法，其特征在于，其中所述第一和第二图案结构的形成包括分别以分段的多个图案部分的形式来布置所述第一和所述第二图案组，其中所述第一和第二图案结构不投影地重叠。
3.如权利要求1所述的方法，其特征在于，其中所述第一和第二图案结构的形成包括分别以多个线性地连续的图案部分的形式来布置所述第一和所述第二图案组，其中所述第一和所述第二图案结构部分地投影地重叠。
4.如权利要求1所述的方法，其特征在于，其中所述凹陷的第二伪置层包括不对称的横截面轮廓。
5.如权利要求1所述的方法，其特征在于，其中所述第一和第二图案结构的形成包括:
在所述第二伪置层上设置第一缓冲层；
在所述第一缓冲层上设置图案层；
图案化所述图案层以形成所述第一图案结构；
设置覆盖所述第一图案结构的第三伪置层，该第三伪置层的耐蚀性基本上相同于所述第二伪置层的耐蚀性；
在所述第三伪置层上设置第二缓冲层；和
图案化所述第二缓冲层以形成所述第二图案结构。
6.如权利要求5所述的方法，其特征在于，其中，所述凹陷所述第一伪置层以形成所述目标图案结构包括
通过所述第二图案结构凹陷所述第三伪置层，使得由所述第二图案结构定义的所述第二图案组被转移到被凹陷的第三伪置层，其中所述第一图案结构和所述第一缓冲层的部分被暴露；
去除所述第二图案结构，以暴露所述被凹陷的第三伪置层；
通过所述第一图案结构和所述被凹陷的第三伪置层，使所述第一缓冲层凹陷，以部分地暴露所述第二伪置层；
使所述第二伪置层的暴露部分凹陷直到其下的所述第一伪置层的部分被暴露，并且同时移除所述被凹陷的第三伪置层以使得其下的所述第一缓冲层的部分被暴露；和
凹陷部分地覆盖所述第一缓冲层的所述第一图案结构，且凹陷被凹陷的第二伪置层上的所述第一缓冲层的其余部分，从而形成所述目标图案结构，其中所述目标图案结构的对应于所述第一图案组的部分高于对应于所述第二图案组的部分。
7.如权利要求5所述的方法，其特征在于，其中，依序形成所述第一和第二图案结构包括:
设置氮氧化硅层以形成所述第一缓冲层；和
设置氮氧化硅层以形成所述第二缓冲层。
8.如权利要求5所述的方法，其特征在于，其中所述图案层的设置包括执行原子层沉积以形成所述图案层，其中所述图案层包括氧化硅。
9.如权利要求5所述的方法，其特征在于，其中所述第一伪置层的配置包括布置TEOS层以形成所述第一伪置层。
10.如权利要求1所述的方法，其特征在于，所述抗灰化层与所述第一伪置层之间的厚度比在0.5至0.8的范围内。
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