JP2005051271A

JP2005051271A - 半導体記憶装置及びその製造方法

Info

Publication number: JP2005051271A
Application number: JP2004331059A
Authority: JP
Inventors: 真理子 ▲は▼生; Mariko Habu; Toru Ozaki; 徹尾崎; Hirosuke Koyama; 裕亮幸山; Keiji Hosoya; 啓司細谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-18
Filing date: 2004-11-15
Publication date: 2005-02-24
Anticipated expiration: 2017-02-21
Also published as: JP3688703B2

Abstract

【課題】記憶用のキャパシタの形成に際して平坦化を達成することが可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】第１の導電体膜２５と第１の導電体膜上に形成された第１の絶縁膜２７とこの第１の絶縁膜上に形成された第２の導電体膜２８とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置において、キャパシタは第２の絶縁膜２３の第１の穴部２６に形成されており、この第２の絶縁膜には第２の穴部２９ａ、２９ｂが形成されており、第１の穴部及び第２の穴部には第３の導電体膜３０ａ、３０ｂが埋め込まれており、第１の穴部に埋め込まれた第３の導電体膜３０ａの上面と半導体基板の上面との距離が第２の穴部に埋め込まれた第３の導電体膜３０ｂの上面と半導体基板の上面との距離に概略等しい。
【選択図】図４

Description

本発明は、半導体記憶装置及びその製造方法に関する。

ＤＲＡＭをはじめとする半導体記憶装置において信頼性の高いものを製造しようとした場合、キャパシタ電極や配線の抵抗を下げる、安価なデバイスを提供するために工程を削減する、各工程特にリソグラフィーのためのプロセスマージンを広げるためにリソグラフィーを行う際の表面を平坦化する、といったような様々な要求がある。

従来のスタック型キャパシタを持つＤＲＡＭの製造方法として、ビットライン等の配線を形成した後にキャパシタの蓄積電極のためのコンタクト及び蓄積電極を形成し、その後キャパシタ絶縁膜及び対向電極を形成し、上層の配線を形成するというものがある（例えば非特許文献１）。

しかしながら、上記のような製造方法を用いた場合、対向電極材料を工夫してキャパシタ電極の抵抗を下げることができたとしても、リソグラフィーを行う際の平坦化は実現されていない。したがって、１ＧＤＲＡＭをはじめとする微細パターンを有するデバイスの製造は容易ではない。

一方、従来のスタック型キャパシタの他の例もある（例えば非特許文献２）。以下、この非特許文献２に記載されている従来技術を、図３５を参照して簡単に説明する。

まず、シリコン基板１６１上に厚さ６００ｎｍの熱酸化膜１６２を形成し、この熱酸化膜１６２にコンタクトホールを開口する。続いて、このコンタクトホール内部に多結晶シリコンプラグ１６３を形成する（図３５（ａ））。次に、全面にＴｉＮ膜１６４及び厚さ５００ｎｍのＲｕＯ₂ 膜１６５をスパッタ法を用いて形成する（図３５（ｂ））。次に、リソグラフィー工程を用いて島状のレジストマスク１６６をＲｕＯ₂ 膜１６５上に形成し、これをマスクとしてＲｕＯ₂ 膜１６５及びＴｉＮ膜１６４をＲＩＥ法でパターニングする（図３５（ｃ））。次に、ＲｕＯ₂ 膜１６５に表面処理を施した後、ＥＣＲＭＯＣＶＤ法を用いてＳｒＴｉＯ₃ 膜１６７を４５０℃で堆積する。最後に、ＴｉＮ膜及びＡｌ膜１６８をスパッタ法で全面に形成し、Ａｌをプレート電極１６８、ＳｒＴｉＯ₃ をキャパシタ絶縁膜１６７、ＲｕＯ₂ 膜を蓄積電極１６５とする（Ａｌ／ＴｉＮ／ＳｒＴｉＯ₃ ／ＲｕＯ₂ ／ＴｉＮ／poly−Ｓｉ）積層構造のキャパシタが完成する（図３５（ｄ））。

なお、上記従来技術では蓄積電極コンタクト及びキャパシタのみの製造工程を示しており、実際のＤＲＡＭに適用する場合には、上記工程の他にＭＯＳＦＥＴを形成する工程及びビット線を形成する工程等が付加され、多結晶シリコンプラグはシリコン基板ではなくＭＯＳＦＥＴのソース又はドレインに接続していると考えればよい。

しかしながら、上記従来技術では、島状のレジストパターンをマスクとしてストレージノード用導電体膜をパターニングしてストレージノード間を分離する。従って、リソグラフィーの限界以上に隣接するストレージノード間を近付けることができず、実効的なストレージノード電極面積をあまり増やせないという問題がある。

また、上記従来技術では、複数のストレージノード電極１６５を図３６（Ａ）に示すようにマトリクス状に配置する場合、図３６のＡ−Ａ´に沿った断面図である図３６（Ｂ）に示されるように、ストレージノード電極１６５がストレージノードコンタクト１６３に対して合わせずれた場合、プレート電極１６８とストレージノードコンタクト１６３がキャパシタ絶縁膜１６７を挟んで直接対向する構造のキャパシタが形成され、両者の材料の組み合わせによってキャパシタ絶縁膜１６７の絶縁性が劣化する等、キャパシタ特性の劣化につながってしまうという問題がある。
ＩＥＤＭ９５−９０７ P-Y.Lesaicherre etal., "A Gbit-scale DRAM stacked capacitor technology with ECR MOCVD SrTiO3 and RIE patterned RuO2/TiN storage nodes", IEDM Technical Digest,pp.831-834,1994

以上述べたように、従来はリソグラフィーを行う際の平坦化が困難であり、微細パターンを形成することが容易ではないという問題点があった。

また、リソグラフィーの限界以上にストレージノード間を近付けることができないためストレージノード電極の面積を増やすことが困難であり、またストレージノード電極とストレージノードコンタクトの合わせずれに起因してキャパシタ特性の劣化が生じ易いという問題点があった。

本発明の第１の目的は、キャパシタが形成される領域およびキャパシタと同じ層でキャパシタが形成されない領域を覆うとともに上面が平坦化されている層を、容易に形成することが可能な半導体記憶装置及びその製造方法を提供することにある。

本発明の第２の目的は、広いキャパシタ面積を達成することが可能であるとともに、電気的特性及び信頼性に優れた半導体記憶装置及びその製造方法を提供することにある。

本発明は、第１の導電体膜とこの第１の導電体膜上に形成された第１の絶縁膜とこの第１の絶縁膜上に形成された第２の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置において、前記キャパシタは第２の絶縁膜の第１の凹部に形成されており、この第２の絶縁膜には第２の凹部が形成されており、前記第１の凹部及び第２の凹部には第３の導電体膜が埋め込まれており、前記第１の凹部に埋め込まれた第３の導電体膜の上面と前記半導体基板の上面との距離が前記第２の凹部に埋め込まれた第３の導電体膜の上面と前記半導体基板の上面との距離に概略等しいことを特徴とする。

また、本発明は、第１の導電体膜とこの第１の導電体膜上に形成された第１の絶縁膜とこの第１の絶縁膜上に形成された第２の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置において、前記キャパシタは第２の絶縁膜の第１の凹部に形成されており、この第２の絶縁膜には第２の凹部が形成されており、前記第１の凹部及び第２の凹部には第３の導電体膜が埋め込まれており、前記第１の凹部に形成された前記キャパシタの第２の導電体膜の上面と前記半導体基板の上面との距離が前記第２の凹部に埋め込まれた第３の導電体膜の上面と前記半導体基板の上面との距離以下であることを特徴とする。

上記半導体記憶装置によれば、第３の導電体膜によって低抵抗化を実現することができるとともに、第１の凹部が形成された領域（キャパシタを有する領域に対応）と第２の凹部が形成された領域（キャパシタを有しない領域に対応）とにおいて、第３の導電体膜の高さを略等しくすることができるので、平坦化を達成することが可能となる。

また、本発明は、第１の導電体膜とこの第１の導電体膜上に形成された第１の絶縁膜とこの第１の絶縁膜上に形成された第２の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置の製造方法において、第１の凹部を有する第２の絶縁膜及びこの第１の凹部に設ける前記第１の導電体膜を形成する工程と、前記第２の絶縁膜に第２の凹部を形成する工程と、前記第１の導電体膜、第１の絶縁膜及び第２の導電体膜が形成された前記第１の凹部と前記第２の凹部とに同時に第３の導電体膜を埋め込む工程とを有することを特徴とする（製造方法Ａとする）。

また、本発明は、第１の導電体膜とこの第１の導電体膜上に形成された第１の絶縁膜とこの第１の絶縁膜上に形成された第２の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置の製造方法において、第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に除去する工程と、前記第２の絶縁膜が選択的に除去された部分に前記第１の導電体膜を埋込む工程と、前記第２の絶縁膜をさらに選択的に除去して前記第１の導電体膜を突出させる第１の凹部を形成する工程と、前記第２の絶縁膜に第２の凹部を形成する工程と、前記第１の導電体膜、第１の絶縁膜及び第２の導電体膜が形成された前記第１の凹部と前記第２の凹部とに同時に第３の導電体膜を埋め込む工程とを有することを特徴とする（製造方法Ｂとする）。

この場合、第２の絶縁膜の下に別の絶縁膜を設けて、第２の絶縁膜を選択的に除去（エッチング）して第１の凹部を形成する際のエッチングのストッパーとして用いるようにしてもよい。

上記半導体記憶装置の製造方法Ａ及びＢによれば、第１の凹部と第２の凹部とに同時に第３の導電体膜を埋め込むので、製造工程の増大なしに低抵抗化を実現することができるとともに、第１の凹部が形成された領域（キャパシタを有する領域に対応）と第２の凹部が形成された領域（キャパシタを有しない領域に対応）とにおいて、第３の導電体膜の高さを略等しくすることができるので、平坦化を達成することが可能となり、リソグラフィーにおけるプロセスマージンを高めることができる。

上記製造方法Ａ及びＢにおいて、製造方法Ａにおいては前記第１の凹部を有する第２の絶縁膜及びこの第１の凹部に設ける前記第１の導電体膜を形成する工程の後、製造方法Ｂにおいては前記第２の絶縁膜をさらに選択的に除去して前記第１の導電体膜を突出させる第１の凹部を形成する工程の後、前記第１の絶縁膜及び前記第２の導電体膜を形成する工程と、前記第２の導電体膜、前記第１の絶縁膜及び前記第２の絶縁膜を選択的に除去することによって前記第２の絶縁膜に第２の凹部を形成する工程と、前記第３の導電体膜を形成した後この第３の導電体膜、前記第２の導電体膜及び前記第１の絶縁膜を所定厚さ除去することによって前記第１の導電体膜、前記第１の絶縁膜及び前記第２の導電体膜が形成された前記第１の凹部と前記第２の凹部とに同時に前記第３の導電体膜を埋め込む工程とを有するようにしてもよい。

また、上記製造方法Ａにおいて、前記第２の絶縁膜を絶縁膜Ｘ及びこの絶縁膜Ｘ上の絶縁膜Ｙで構成し、前記第１の凹部を有する第２の絶縁膜及びこの第１の凹部に設ける前記第１の導電体膜を形成する工程を、前記絶縁膜Ｘを形成する工程と、前記絶縁膜Ｘを選択的に除去する工程と、前記絶縁膜Ｘが選択的に除去された部分に前記第１の導電体膜を埋込む工程と、前記絶縁膜Ｘ上及び前記第１の導電体膜上に前記絶縁層Ｙを形成する工程と、前記絶縁膜Ｘ及び前記絶縁膜Ｙを選択的に除去して前記第１の導電体膜が形成された前記第１の凹部を形成する工程とによって行うようにしてもよい。

また、上記製造方法Ａにおいて、前記第１の凹部を有する第２の絶縁膜及びこの第１の凹部に設ける前記第１の導電体膜を形成する工程を、前記第１の導電体膜を形成する工程と、前記第１の導電体膜を覆うように前記第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に除去して前記第１の導電体膜が形成された前記第１の凹部を形成する工程とによって行うようにしてもよい。

また、上記製造方法Ａにおいて、前記第１の凹部を有する第２の絶縁膜及びこの第１の凹部に設ける前記第１の導電体膜を形成する工程を、前記第１の導電体膜、前記第１の絶縁膜及び前記第２の導電体膜を形成する工程と、前記第２の導電体膜を覆うように前記第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に除去して前記第１の導電体膜、前記第１の絶縁膜及び前記第２の導電体膜が形成された前記第１の凹部を形成する工程とによって行うようにしてもよい。

また、本発明は、半導体基板の主面側に形成された第３の絶縁膜と、この第３の絶縁膜内に形成され前記半導体基板に接続される第１のコンタクトと、前記第３の絶縁膜上に形成され前記第１のコンタクトと接する第４の導電体膜と、前記第３の絶縁膜上の前記第４の導電体膜が形成されていない領域を均一な厚さで選択的に覆う第４の絶縁膜とを有することを特徴とする。

また、本発明は、半導体基板の主面側に形成された第３の絶縁膜と、この第３の絶縁膜内に形成され前記半導体基板に接続される第１のコンタクトと、前記第３の絶縁膜上に形成され前記第１のコンタクトと接する第４の導電体膜と、前記第３の絶縁膜上の前記第４の導電体膜が形成されていない領域を均一な厚さで選択的に覆う第４の絶縁膜と、前記第４の導電体膜及び前記第４の絶縁膜上に形成された第５の絶縁膜と、この第５の絶縁膜上に形成された第５の導電体膜とを有することを特徴とする。

前記発明において、前記半導体基板の主面側に形成され素子分離膜に囲まれたＭＯＳ型トランジスタをさらに有し、前記第１のコンタクトは前記ＭＯＳ型トランジスタのソース又はドレインの一方に接続されていることが好ましい。

また、前記発明において、前記第３の絶縁膜内に形成され前記ＭＯＳ型トランジスタのソース又はドレインの他方に接続される第２のコンタクトと、この第２のコンタクトに接続されるビット線とをさらに有することが好ましい。

また、本発明は、半導体基板上に形成され素子分離膜に囲まれたＭＯＳ型トランジスタと、このＭＯＳ型トランジスタが形成された前記半導体基板の主面側に形成された第６の絶縁膜と、この第６の絶縁膜内に形成され前記ＭＯＳ型トランジスタのソース又はドレインの一方に接続された第２のコンタクトと、前記第６の絶縁膜上に形成され前記第２のコンタクトに接続されたビット線と、このビット線が形成された前記第６の絶縁膜上に形成された第７の絶縁膜と、前記第６の絶縁膜及び前記第７の絶縁膜を貫通して形成され前記ＭＯＳ型トランジスタのソース又はドレインの他方に接続される第１のコンタクトと、前記第７の絶縁膜上に形成され前記第１のコンタクトと接する第４の導電体膜と、前記第７の絶縁膜上の前記第４の導電体膜が形成されていない領域を均一な厚さで選択的に覆う第４の絶縁膜と、前記第４の導電体膜及び前記第４の絶縁膜上に形成された第５の絶縁膜と、この第５の絶縁膜上に形成された第５の導電体膜とを有することを特徴とする。

前記半導体装置によれば、第３の絶縁膜上の第４の導電体膜（一般的にはストレージノード電極）が形成されていない領域に第４の絶縁膜（一般的にはエッチング工程におけるストッパー絶縁膜）が形成されているため、第１のコンタクト（一般的にはストレージノードコンタクト）と第４の導電体膜との間にずれがあっても、このずれた領域には第５の絶縁膜（一般的にはキャパシタ絶縁膜）以外に第４の絶縁膜も形成されているので、このずれた領域に形成されるキャパシタ（第４の導電体膜と第５の導電体膜（一般的にはプレート電極）との間に第４の絶縁膜及び第５の絶縁膜を挟んで形成される）に起因する絶縁性の劣化等を抑制することができる。したがって、キャパシタ全体の性能劣化を防止することができ、信頼性の高い半導体装置（ＤＲＡＭ等）を得ることができる。

また、本発明は、半導体基板の主面側に第３の絶縁膜を形成する工程と、この第３の絶縁膜内に前記半導体基板に接続される第１のコンタクトを形成する工程と、前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、この第４の絶縁膜上に第８の絶縁膜を形成する工程と、前記第４の絶縁膜及び前記第８の絶縁膜を貫通し前記第１のコンタクトの表面が露出する溝部を形成する工程と、この溝部内に第４の導電体膜を形成する工程と、前記第８の絶縁膜を除去する工程とを有することを特徴とする。

また、本発明は、半導体基板の主面側に第３の絶縁膜を形成する工程と、この第３の絶縁膜内に前記半導体基板に接続される第１のコンタクトを形成する工程と、前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、この第４の絶縁膜上に第８の絶縁膜を形成する工程と、前記第４の絶縁膜及び前記第８の絶縁膜を貫通し前記第１のコンタクトの表面が露出する溝部を形成する工程と、この溝部内に第４の導電体膜を形成する工程と、前記第８の絶縁膜を除去して前記第４の絶縁膜の表面を露出させる工程と、この露出した第４の絶縁膜及び前記第４の導電体膜上に第５の絶縁膜を形成する工程と、この第５の絶縁膜上に第５の導電体膜を形成する工程とを有することを特徴とする。

前記発明において、前記半導体基板の主面側に素子分離膜に囲まれたＭＯＳ型トランジスタを形成する工程をさらに有し、前記第１のコンタクトを前記ＭＯＳ型トランジスタのソース又はドレインの一方に接続することが好ましい。

また、前記発明において、前記第３の絶縁膜内に前記ＭＯＳ型トランジスタのソース又はドレインの他方に接続される第２のコンタクトを形成する工程と、前記第３の絶縁膜内に前記第２のコンタクトに接続されるビット線を形成する工程とをさらに有することが好ましい。

また、本発明は、半導体基板の主面側に素子分離膜に囲まれたＭＯＳ型トランジスタを形成する工程と、このＭＯＳ型トランジスタが形成された前記半導体基板の主面側に第６の絶縁膜を形成する工程と、この第６の絶縁膜内に前記ＭＯＳ型トランジスタのソース又はドレインの一方と接続する第２のコンタクトを形成する工程と、前記第６の絶縁膜上に前記第２のコンタクトと接続するビット線を形成する工程と、前記ビット線が形成された前記第６の絶縁膜上に第７の絶縁膜を形成する工程と、前記第６の絶縁膜及び前記第７の絶縁膜を貫通し前記ＭＯＳ型トランジスタのソース又はドレインの他方と接続する第１のコンタクトを形成する工程と、前記第７の絶縁膜上に第４の絶縁膜を形成する工程と、この第４の絶縁膜上に第８の絶縁膜を形成する工程と、前記第４の絶縁膜及び前記第８の絶縁膜を貫通し前記第１のコンタクトの表面が露出する溝部を形成する工程と、この溝部内に第４の導電体膜を形成する工程と、前記第８の絶縁膜を除去して前記第４の絶縁膜の表面を露出させる工程と、この露出した第４の絶縁膜及び前記第４の導電体膜上に第５の絶縁膜を形成する工程と、この第５の絶縁膜上に第５の導電体膜を形成する工程とを有することを特徴とする。

前記発明において、前記溝部を形成する工程は、前記第４の絶縁膜をストッパーとして前記第８の絶縁膜を縦方向に異方的にエッチングする工程と、この工程の後に前記第４の絶縁膜をストッパーとして前記第８の絶縁膜を横方向に等方的にエッチングする工程と、この工程の後に露出した前記第４の絶縁膜をエッチングする工程とを有することが好ましい。

前記発明において、前記第４の絶縁膜をエッチングする際に前記第８の絶縁膜をマスクとして用いることが好ましい。

前記半導体装置の製造方法によれば、合わせずれ等によって第１のコンタクト（一般的にはストレージノードコンタクト）と第４の導電体膜（一般的にはストレージノード電極）との間にずれが生じても、このずれた領域には第５の絶縁膜（一般的にはキャパシタ絶縁膜）以外に第４の絶縁膜（一般的にはエッチング工程におけるストッパー絶縁膜）も形成されるので、このずれた領域に形成されるキャパシタ（第４の導電体膜と第５の導電体膜（一般的にはプレート電極）との間に第４の絶縁膜及び第５の絶縁膜を挟んで形成される）に起因する絶縁性の劣化等を抑制することができる。したがって、キャパシタ全体の性能劣化を防止することができ、信頼性の高い半導体装置（ＤＲＡＭ等）を製造することができる。また、第４の導電体膜を溝部に埋め込んでいるので、例えばウエットエッチング等の等方的なエッチングによって溝部を広げるようにすれば、その分溝部に埋め込まれる第４の導電体膜の面積を大きくすることができる。したがって、キャパシタ面積の増大すなわちキャパシタの容量を増大させることができる。

また、本発明の他の態様に係る半導体記憶装置は、半導体基板と、絶縁層の凹部の底面上に形成された蓄積電極、この蓄積電極上に形成されたキャパシタ絶縁膜、およびこのキャパシタ絶縁膜上に形成されて前記凹部の上縁より低く形成されたプレート電極を有して前記半導体基板上に形成された複数の積層型キャパシタと、前記プレート電極に接続されたプレート配線層とを備えて前記半導体基板上に形成されたメモリセル部と、前記メモリセル部に隣接して前記半導体基板上に形成され、配線層を備えた周辺回路部と、を具備し、前記配線層は、前記プレート配線層の上面と実質的に同じ高さの上面を有していることを特徴とするものである。

また、本発明の他の態様に係る半導体記憶装置は、半導体基板と、絶縁層の凹部の底面上に形成された蓄積電極、この蓄積電極上に形成されたキャパシタ絶縁膜、およびこのキャパシタ絶縁膜上に形成されて前記凹部の上縁より低く形成されたプレート電極を有して前記半導体基板上に形成された複数の積層型キャパシタと、前記プレート電極に接続されたプレート配線層とを備えて前記半導体基板上に形成されたメモリセル部と、前記メモリセル部に隣接して前記半導体基板上に形成され、配線層を備えた周辺回路部と、を具備し、前記プレート配線層および前記配線層は同じ材料により形成されているとともに、前記プレート配線層の上面は前記配線層の上面と実質的に同じ高さであることを特徴とするものである。

さらに、本発明の他の態様に係る半導体記憶装置は、半導体基板と、この半導体基板に形成され、ゲート、ソース領域、およびドレイン領域を有するトランジスタと、順番に積層された第１、第２、および表面に凹部を有する第３の絶縁層と、前記第１の絶縁層内に形成され、前記トランジスタの前記ソース領域および前記ドレイン領域のうちの一方に接続された第１のコンタクトプラグと、前記第１の絶縁層上に形成され、前記第１のコンタクトプラグを介して前記トランジスタの前記ソース領域および前記ドレイン領域のうちの一方に接続されたビットラインと、前記第１の絶縁層内に形成され、前記トランジスタの前記ソース領域および前記ドレイン領域のうちの他方に接続された第２のコンタクトプラグと、前記第２の絶縁層内に形成され、前記第２のコンタクトプラグに接続された第３のコンタクトプラグと、前記第２の絶縁層上に形成され、前記第３および第２のコンタクトプラグを介して前記トランジスタの前記ソース領域および前記ドレイン領域のうちの他方に電気的に接続された蓄積電極、キャパシタ絶縁膜、およびプレート電極を有するキャパシタと、前記プレート電極上に形成されたプレート配線層と、周辺回路領域内に形成された配線層と、を具備し、前記プレート配線層および前記配線層は同じ材料により形成されているとともに、前記プレート配線層の上面は前記配線層の上面と実質的に同じ高さであることを特徴とするものである。

本発明における半導体記憶装置では、低抵抗化を実現することができるとともに、第１の穴部が形成された領域と第２の穴部が形成された領域とにおいて、第３の導電体膜の高さを略等しくすることができるので、平坦化を達成することが可能となる。すなわち、キャパシタが形成される領域およびキャパシタと同じ層でキャパシタが形成されない領域を覆うとともに上面が平坦化されている層が、容易に形成されている。

また、本発明における半導体記憶装置の製造方法では、第１の穴部と第２の穴部とに同時に第３の導電体膜を埋め込むので、製造工程の増大なしに低抵抗化を実現することができるとともに、第１の穴部が形成された領域と第２の穴部が形成された領域とにおいて、第３の導電体膜の高さを略等しくすることができるので、平坦化を達成することが可能となり、リソグラフィーにおけるプロセスマージンを高めることができる。すなわち、キャパシタが形成される領域およびキャパシタと同じ層でキャパシタが形成されない領域を覆うとともに上面が平坦化されている層を、容易に形成することが可能である。

また、本発明における半導体記憶装置では、第１のコンタクト（一般的にはストレージノードコンタクト）と第４の導電体膜（一般的にはストレージノード電極）との間にずれがあっても、このずれた領域には第５の絶縁膜（一般的にはキャパシタ絶縁膜）以外に第４の絶縁膜（一般的にはエッチング工程におけるストッパー絶縁膜）も形成されているので、このずれた領域に形成されるキャパシタに起因する絶縁性の劣化等を抑制することができ、キャパシタ全体の性能劣化を防止することができる。

また、本発明における半導体記憶装置の製造方法では、第１のコンタクトと第４の導電体膜と間にずれが生じても、このずれた領域に形成されるキャパシタに起因する絶縁性の劣化等を抑制することができるとともに、第４の導電体膜を溝部に埋め込んでいるので、等方的なエッチングによって溝部を広げるようにすれば、溝部に埋め込まれる第４の導電体膜の面積を大きくすることができ、キャパシタ面積の増大すなわちキャパシタの容量を増大させることができる。

以下、本発明の実施形態について、Stacked Capacitor を搭載したダイナミックＲＡＭに応用した場合を、図面を参照して説明する。

まず、本発明の第１実施形態について、図１（Ａ１）〜図４（Ａ８）に示した製造工程にしたがって説明する。なお、各工程図（Ａ１）〜（Ａ８）において、左側に示した部分は主としてキャパシタを有する領域（メモリアレイ領域）を示したものであり、右側に示した部分は主としてキャパシタを有しない領域（周辺回路領域）を示したものであり、両者は同一の半導体基板に形成されている（他の実施形態に係る図面でも同様）。

まず、素子分離用絶縁膜１２が形成されたシリコン基板１１（半導体基板）上に、図示しないゲート絶縁膜、ゲート配線１４が形成され、図示しないソース・ドレイン拡散層がシリコン基板１１表面に形成されて、トランジスタが複数配列される。さらに、ゲート配線１４の周囲に絶縁膜１５を形成し、ゲート配線１４間に層間絶縁膜１３を埋込み形成する。続いて、層間絶縁膜１３の所定の領域にＲＩＥによってコンタクトホールを形成する。続いて、ポリシリコン等の導電膜を堆積した後、この導電性層をエッチバックして、コンタクトホール内にこの導電膜からなるプラグ１６を形成する（Ａ１）。

次に、層間絶縁膜１７を堆積し、この層間絶縁膜１７及び層間絶縁膜１３をＲＩＥ等によって選択的に除去してコンタクトホール及び配線溝１８ａ、１８ｂを形成する。続いて、Ｗ等の導電膜を堆積した後、この導電膜をＲＩＥやＣＭＰ等の方法によって平坦化して、配線１９を形成する（Ａ２）。

なお、配線１９は、図示していないが、図１（Ａ２）においてＤＲＡＭセルアレイ領域のビット線として機能しているので、このＡ２の工程において、メモリセルアレイのビット線を同時に形成することができる。すなわち、上記コンタクトホールの形成工程で、同時にビット線コンタクトホール、ビット線配線溝を形成することができる。また、配線１９の形成と同一工程で、ビット線プラグやビット線を形成することができる。このビット線は、前記トランジスタのソース・ドレイン拡散層の一方に接続され、その他方には後述するキャパシタが接続される。

次に、層間絶縁膜２０を堆積し、この層間絶縁膜２０及び層間絶縁膜１７をＲＩＥ等によって選択的に除去してコンタクトホール２１を形成し、このコンタクトホール２１内にプラグ１６に接続されるプラグ２２を形成する（Ａ３）。

次に、層間絶縁膜２３を堆積し、この層間絶縁膜２３の所定の領域を除去して穴２４を形成し、プラグ２２の表面を露出させる。続いて、この穴２４内に導電膜を埋め込んだ後、ＲＩＥ等によって層間絶縁膜２３の上面よりもこの導電膜の上面が低くなるようにし、プラグ２２に接続されるキャパシタ用下側電極層２５を形成する。なお、下側電極層２５となる導電膜の構成材料としては、Ｐｔ（プラチナ）やＲｕ（ルテニウム）或いはＲｕＯ₂ 等を用いることができる（Ａ４）。

次に、キャパシタを有しない領域をレジストで覆い、キャパシタを有する領域の層間絶縁膜２３をＣＤＥ（ケミカル・ドライ・エッチング）やウエットエッチング処理等によって除去して層間絶縁膜２０を露出させ、キャパシタ用下側電極層２５を有する穴２６を形成する（Ａ５）。

次に、キャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８を堆積し、キャパシタを有する領域をレジストで覆い、キャパシタを有しない領域のキャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８をエッチング除去してキャパシタを形成する。なお、キャパシタ用絶縁膜２７としては、ＳｒＴｉＯ₃ 、Ｂａ_x Ｓｒ_1-x ＴｉＯ等の高誘電体薄膜を用いることができる。また、キャパシタ用上側電極層２８となる導電膜の構成材料としては、下側電極層２５と同様、ＰｔやＲｕ或いはＲｕＯ₂ 等を用いることができる（Ａ６）。

次に、層間絶縁膜２３及び層間絶縁膜２０をＲＩＥ等によって選択的に除去して、コンタクトホール及び配線溝２９ａ、２９ｂを形成し、配線１９の表面を露出する（Ａ７）。

続いて、Ｗ等の導電膜を堆積した後、この導電膜をエッチバックやＣＭＰ（ケミカル・メカニカル・ポリッシング）等の方法によって平坦化して、キャパシタを有する領域においてはキャパシタ用上側電極層２８の裏打ちとなるプレート配線３０ａを穴２６内に形成するとともに、キャパシタを有しない領域においては配線３０ｂを穴２９ａ及び２９ｂ内に形成する（Ａ８）。

以上の工程によって製造されたものでは、キャパシタ用上側電極層２８の上面とシリコン基板１１の上面との距離が配線３０ｂの上面とシリコン基板１１の上面との距離以下（図４では、キャパシタ用上側電極層２８の上面とシリコン基板１１の上面との距離が、配線３０ｂの上面とシリコン基板１１の上面との距離よりも小さい）となっており、またプレート配線３０ａ、配線３０ｂ及び層間絶縁膜２３の各上面とシリコン基板１１の上面との距離は全て等しくなっている。したがって、キャパシタを有する領域及びキャパシタを有しない領域相互間における平坦化を実現することができる。

また、以上の説明した工程では、導電膜を穴２６及び穴２９ａ、２９ｂ内に同時に埋め込むことによりプレート配線３０ａ及び配線３０ｂを同時に形成するため、製造工程の短縮化を図ることができる。

次に、本発明の第２実施形態について、図５（Ｂ１）〜図７（Ｂ５）に示した製造工程にしたがって説明する。なお、基本的な構成要素は上記第１実施形態と略同様であり、また第１実施形態と共通する製造工程もあるため、特に示さない限りこれらについては第１実施形態の対応する図面及び対応する説明を参照することとし、説明は省略する。

第１実施形態における図２の工程（Ａ３）の後、絶縁膜３１及び層間絶縁膜２３を形成する。絶縁膜３１は後の工程で層間絶縁膜２３に穴を形成する際のエッチングのストッパーとなるものである（Ｂ１）。

次に、層間絶縁膜２３及び絶縁膜３１の所定の領域を除去して穴２４を形成し、プラグ２２の表面を露出させる。続いて、この穴２４内に導電膜を埋め込んだ後、ＲＩＥ等によって層間絶縁膜２３の上面よりもこの導電膜の上面が低くなるようにし、キャパシタ用下側電極層２５を形成する（Ｂ２）。

次に、キャパシタを有しない領域をレジストで覆い、キャパシタを有する領域の層間絶縁膜２３をＣＤＥやウエットエッチング処理等によって除去し、キャパシタ用下側電極層２５を有する穴２６を形成する。このとき、層間絶縁膜２３の下にエッチングのストッパーとなる絶縁膜３１が形成されているため、層間絶縁膜２３のエッチングを絶縁膜３１で止めることができる（Ｂ３）。

次に、キャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８を堆積し、キャパシタを有する領域をレジストで覆い、キャパシタを有しない領域のキャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８をエッチング除去してキャパシタを形成する。次に、層間絶縁膜２３、絶縁膜３１及び層間絶縁膜２０をＲＩＥ等によって選択的に除去して、コンタクトホール及び配線溝２９ａ、２９ｂを形成し、配線１９の表面を露出する（Ｂ４）。

以後、第１実施形態における工程（Ａ８）と同様にして、キャパシタを有する領域においてはキャパシタ用上側電極層２８の裏打ちとなるプレート配線３０ａを穴２６内に形成するとともに、キャパシタを有しない領域においては配線３０ｂを穴２９ａ及び２９ｂ内に形成する（Ｂ５）。

以上の工程によって製造されたものにおいても、上記第１実施形態と同様の作用効果を得ることができる。

次に、本発明の第３実施形態について、図８（Ｃ１）〜図１０（Ｃ６）に示した製造工程にしたがって説明する。なお、基本的な構成要素は上記第１実施形態と略同様であり、また第１実施形態と共通する製造工程もあるため、特に示さない限りこれらについては第１実施形態の対応する図面及び対応する説明を参照することとし、説明は省略する。

第１実施形態における図２の工程（Ａ３）の後、層間絶縁膜３２を堆積し、この層間絶縁膜３２の所定の領域を除去して穴を形成する。続いて、導電膜を堆積し、ＣＭＰ等の手法を用いて平坦化を行うことによってこの導電膜を先程形成した穴に埋め込み、キャパシタ用下側電極層２５を形成する（Ｃ１）。

次に、層間絶縁膜３２上及びキャパシタ用下側電極層２５上に層間絶縁膜３３をさらに堆積する（Ｃ２）。

次に、キャパシタを有しない領域をレジストで覆い、キャパシタを有する領域の層間絶縁膜３２及び３３をＣＤＥやウエットエッチング処理等によって除去して層間絶縁膜２０を露出させ、キャパシタ用下側電極層２５を有する穴２６を形成する（Ｃ３）。

以後の工程（Ｃ４）〜（Ｃ６）は、第１実施形態における工程（Ａ６）〜（Ａ８）と略同様であり、図１０（Ｃ６）に示すように、キャパシタを有する領域においてはキャパシタ用上側電極層２８の裏打ちとなるプレート配線３０ａが穴２６内に形成されるとともに、キャパシタを有しない領域においては配線３０ｂが穴２９ａ及び２９ｂ内に形成される。

次に、本発明の第４実施形態について、図１１（Ｄ１）〜図１２（Ｄ４）に示した製造工程にしたがって説明する。なお、基本的な構成要素は上記第１実施形態と略同様であり、また第１実施形態と共通する製造工程もあるため、特に示さない限りこれらについては第１実施形態の対応する図面及び対応する説明を参照することとし、説明は省略する。

第１実施形態における図２の工程（Ａ３）の後、導電膜を堆積してこれを所定の形状にパターニングし、キャパシタの下側電極層２５を形成する（Ｄ１）。

次に、層間絶縁膜２０上及びキャパシタ用下側電極層２５上に層間絶縁膜３４を、その上面がキャパシタ用下側電極層２５の上面よりも高くなるように堆積する（Ｄ２）。

次に、キャパシタを有しない領域をレジストで覆い、キャパシタを有する領域の層間絶縁膜３４をＣＤＥやウエットエッチング処理等によって除去して層間絶縁膜２０を露出させ、キャパシタ用下側電極層２５を有する穴２６を形成する（Ｄ３）。

以後、第１実施形態における工程（Ａ６）〜（Ａ８）と同様の工程により、図１２（Ｄ４）に示すように、キャパシタを有する領域においてはキャパシタ用上側電極層２８の裏打ちとなるプレート配線３０ａが穴２６内に形成されるとともに、キャパシタを有しない領域においては配線３０ｂが穴２９ａ及び２９ｂ内に形成される（Ｄ４）。

次に、本発明の第５実施形態について、図１３（Ｅ１）〜図１５（Ｅ５）に示した製造工程にしたがって説明する。なお、基本的な構成要素は上記第１実施形態と略同様であり、また第１実施形態と共通する製造工程もあるため、特に示さない限りこれらについては第１実施形態の対応する図面及び対応する説明を参照することとし、説明は省略する。

第１実施形態における図１の工程（Ａ１）〜図３の工程（Ａ５）と同様にして、キャパシタ用下側電極層２５を有する穴２６を形成する（Ｅ１）。なお、第１実施形態以外の各実施形態で用いた方法によって、図１３（Ｅ１）に示すような形状を構成するようにしてもよい。

次に、キャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８を形成するための絶縁膜及び導電膜を順次堆積する（Ｅ２）。

次に、キャパシタ用上側電極層２８、キャパシタ用絶縁膜２７、層間絶縁膜２３及び層間絶縁膜２０をＲＩＥ等によって選択的に除去して、コンタクトホール及び配線溝２９ａ、２９ｂを形成し、配線１９の表面を露出する（Ｅ３）。

次に、Ｗ等の導電膜３０を堆積する（Ｅ４）。

続いて、導電膜３０、キャパシタ用上側電極層２８、キャパシタ用絶縁膜２７をエッチバックやＣＭＰ等の方法によって除去することにより平坦化を行い、キャパシタを有する領域においてはキャパシタ用上側電極層２８の裏打ちとなるプレート配線３０ａを穴２６内に形成するとともに、キャパシタを有しない領域においては配線３０ｂを穴２９ａ及び２９ｂ内に形成する（Ｅ５）。

次に、本発明の第６実施形態について、図１６（Ｆ１）〜図１８（Ｆ６）に示した製造工程にしたがって説明する。なお、基本的な構成要素は上記第１実施形態と略同様であり、また第１実施形態と共通する製造工程もあるため、特に示さない限りこれらについては第１実施形態の対応する図面及び対応する説明を参照することとし、説明は省略する。

第１実施形態における図２の工程（Ａ３）の後、導電膜を堆積してこれを所定の形状にパターニングし、キャパシタ用下側電極層２５を形成する（Ｆ１）。

次に、キャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８を順次堆積し、これらを所定の形状にパターニングしてキャパシタを形成する（Ｆ２）。

次に、層間絶縁膜２０上及びキャパシタ上に層間絶縁膜３５を堆積する（Ｆ３）。

次に、キャパシタを有しない領域をレジストで覆い、キャパシタを有する領域の層間絶縁膜３５をＣＤＥやウエットエッチング処理等によって除去し、キャパシタを有する穴２６を形成する（Ｆ４）。

次に、層間絶縁膜３５及び層間絶縁膜２０をＲＩＥ等によって選択的に除去して、コンタクトホール及び配線溝２９ａ、２９ｂを形成し、配線１９の表面を露出する（Ｆ５）。

続いて、Ｗ等の導電膜を堆積した後、この導電膜をエッチバックやＣＭＰ等の方法によって平坦化して、キャパシタを有する領域においてはキャパシタ用上側電極層２８の裏打ちとなるプレート配線３０ａを穴２６内に形成するとともに、キャパシタを有しない領域においては配線３０ｂを穴２９ａ及び２９ｂ内に形成する（Ｆ６）。

以下、本発明の第７実施形態について、図１９〜図２８を参照して詳細に説明する。

なお、各図（ａ）は各図（ｃ）（フォトリソグラフィーを行う際の平面パターンに対応した図）のＡ−Ａ´断面、各図（ｂ）は各図（ｃ）のＢ−Ｂ´断面を示したものである。

まず、シリコンを用いた半導体基板１０１にＳＴＩ（Shallow Trench Isolation）により素子分離領域１０２を形成し、不純物イオン注入によりＰウエル領域を形成する（図１９）。

次に、トランジスタを形成するために、半導体基板１０１上に例えば６ｎｍのゲート酸化膜（図示せず）を形成した後、ゲート電極１０３として約５０ｎｍの多結晶シリコン膜１０３ａ、約１００ｎｍのタングステンシリサイド（ＷＳｉ）又はタングステン（Ｗ）膜１０３ｂ、約１００ｎｍの窒化シリコン（ＳｉＮ）１０３ｃ膜を堆積する。ゲート電極１０３をパターニングした後、ＰやＡｓなどのＮ型不純物をイオン注入し、ソース／ドレイン拡散層１０４を形成する。続いて、例えば３０ｎｍの窒化シリコン膜１０５を堆積し、エッチバックすることによってゲート電極１０３にサイドウォールを形成する。トランジスタ形成後、約２５０〜３００ｎｍの絶縁膜１０６（例えば、ＢＰＳＧやプラズマＳｉＯ₂ 等）を堆積する（図２０）。

次に、ＳｉＮ膜１０３ｃをストッパーとして絶縁膜１０６をＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化した後、レジストマスク１０７（開口パターン）を用いて絶縁膜１０６をパターニングし、ゲート電極１０３に対して自己整合的にコンタクトホールを形成する（図２１）。

次に、レジストを除去し、プラグを形成するための導電性膜１０８、例えばＰまたはＡｓをドープしたポリＳｉ膜を堆積する（図２２）。

次に、プラグを形成するための導電性膜１０８をＳｉＮ膜１０３ｃをストッパーとしてＣＭＰ法により平坦化する。続いて、１００〜２００ｎｍ程度の絶縁膜１０９（例えばＢＰＳＧやプラズマＳｉＯ₂ 等）を堆積し、これをＣＭＰ法により平坦化し、先に形成したプラグ１０８に達するビット線コンタクト１１０を形成する。続いて、絶縁膜１０９上に例えば２０ｎｍ程度のＴｉ／ＴｉＮ及び１００ｎｍ程度のＷからなる導電性膜１１１ａを堆積し、その上に１５０ｎｍ程度のＳｉＮ膜１１１ｂを堆積し、これらをパターニングすることによりビット線１１１を形成する。さらに、３０ｎｍ程度のＳｉＮ膜１１２を堆積した後これをエッチングし、ビット線側壁にサイドウォールを形成する。

次に、ビット線１１１を覆うように４００ｎｍ程度の絶縁膜１１３（例えばＢＰＳＧやプラズマＳｉＯ₂ 等）を堆積し、これをＣＭＰ法を用いて平坦化する。続いて、レジストマスクを用いて絶縁膜１１３をビット線１１１に対して自己整合的にエッチングし、先に形成したプラグ１０８まで達するようにコンタクト口を開口する。続いて、レジストを除去した後、ストレージノードコンタクト１１４を形成するために、コンタクト口を導電材料、例えばバリアメタル（Ｔｉ／ＴｉＮ）及びＷ、或いはＰをドープしたポリＳｉ等で埋め込み、平坦化する（図２３）。

次に、酸化膜に対してエッチング選択比の高い膜、例えば５０ｎｍのＳｉＮ膜１１５を均一な厚さで全面に、続いて３００ｎｍ程度の絶縁膜１１６（例えばＢＰＳＧやプラズマＳｉＯ₂ 等）を全面に堆積し、穴型パターンを有するレジストマスク１２１を用いて絶縁膜１１６及びＳｉＮ膜１１５をＲＩＥ法を用いてエッチングし、溝部１１７を形成する。（図２４）。

次に、溝１１７が埋まるようにストレージノード電極材料１１８、例えば２００ｎｍの窒化タングステン（Ｗ／Ｎ）、ルテニウム（Ｒｕ）又はルテニウムオキサイド（ＲｕＯ_x ）をスパッタ法により堆積する（図２５）。

次に、ストレージノード電極材料１１８を絶縁膜１１６の上面までＣＭＰ法により研磨して平坦化し、ストレージノード電極を形成する。ストレージノード電極１１８として用いるルテニウムやルテニウム化合物は、チタン酸バリウムストロンチウム（ＢＳＴＯ）等の高誘電体膜を用いたキャパシタの電極として適したものであるが、ＲＩＥ等を用いてエッチングすることは難しい。そこで、本例のように、溝内にルテニウム等を埋め込むことにより、容易にストレージノード電極１１８を形成することができる（図２６）。

次に、ストレージノード電極１１８の側面が露出するように絶縁膜１１６をウエットエッチングにより完全に除去する。この時、ＳｉＮ膜１１５がウエットエッチングのストッパーとして作用するため、絶縁膜１１３がエッチングされることはない。このとき露出したＳｉＮ膜１１５はストレージノード電極１１８が形成されていない領域を均一な厚さで選択的に覆っている。すなわち、ストレージノード電極１１８の側面のＳｉＮ膜１１５の膜厚より上の領域及びストレージノード電極１１８の上面にはＳｉＮ膜１１５は形成されていない（図２７）。

次に、キャパシタ誘電体膜１１９として、例えばチタン酸バリウムストロンチウム（ＢＳＴＯ）等をＣＶＤ法又はスパッタ法により堆積する。続いて、プレート電極１２０として、例えば１００ｎｍ程度の窒化タングステン膜、ルテニウム膜又はルテニウムオキサイド膜を堆積し、これをＣＭＰ法により平坦化して、キャパシタを形成する（図２８）。

その後、通常の方法を用いて配線等を形成することにより、ＤＲＡＭが完成する。

図２９は、ストレージノードコンタクト１１４とストレージノード電極１１８とがずれた場合の状態を示したものである。本実施形態では、キャパシタ誘電体膜１１９の下にストッパー膜１１５が形成されているので、このようにずれが生じたとしても、キャパシタ特性の劣化等を防止することができる。

次に、本発明の第８実施形態について、図３０〜図３４を参照して詳細に説明する。

本第８実施形態は、図１９〜図２８に示した第７実施形態の工程の一部を変更したものであるため、ここでは必要な説明のみ行い、その他については第７実施形態の対応する説明及び対応する図面を参照するものとする。

工程の前半は第７実施形態の工程（図１９〜図２３の工程）と同様であるため、それ以後の工程について以下説明する。なお、以下の図３０〜図３４の工程は、第７実施形態における図２４〜図２８の工程に略対応している。

図２３の工程の後、酸化膜に対してエッチング選択比の高い膜、例えば５０ｎｍのＳｉＮ膜１１５を均一な厚さで全面に堆積し、続いて３００ｎｍ程度の絶縁膜１１６（例えばＢＰＳＧやプラズマＳｉＯ₂ 等）を全面に堆積する。続いて、穴型パターンを有するレジストマスクを用いて絶縁膜１１６をＲＩＥ法により縦方向に異方性エッチングし、溝部１１７を形成する。このとき、ＳｉＮ膜１１５をエッチングのストッパーとする。続いて、ＳｉＮ膜１１５をストッパーとするウエットエッチングを行い、絶縁膜１１６を２０ｎｍ程度横方向に等方的にエッチングする。続いて、パターニングされた絶縁膜１１６をマスクとして、ＲＩＥ法を用いて溝底部に残されたＳｉＮ膜１１５をエッチング除去する。このように、絶縁膜１１６を等方的にエッチングすることにより溝部１１７の幅が広がり（幅Ｌ２が第７実施形態（図２４）における幅Ｌ１よりも広がる）、キャパシタの底面積が大きくなる（図３０）。

次に、溝１１７が埋まるようにストレージノード電極材料１１８として例えば２００ｎｍ程度の窒化タングステン（Ｗ／Ｎ）、ルテニウム（Ｒｕ）又はルテニウムオキサイド（ＲｕＯ_x ）をスパッタ法により堆積する（図３１）。

次に、ストレージノード電極材料１１８を絶縁膜１１６の上面までＣＭＰ法により研磨して平坦化し、ストレージノード電極を形成する（図３２）。

次に、ストレージノード電極１１８の側面が露出するように絶縁膜１１６をウエットエッチングにより完全に除去する。この時、ＳｉＮ膜１１５がウエットエッチングのストッパーとして作用するため、絶縁膜１１３がエッチングされることはない。このとき露出したＳｉＮ膜１１５はストレージノード電極１１８が形成されていない領域を均一な厚さで選択的に覆っている（図３３）。

次に、キャパシタ誘電体膜１１９として、例えばチタン酸バリウムストロンチウム（ＢＳＴＯ）等をＣＶＤ法又はスパッタ法により堆積する。続いて、プレート電極１２０として、例えば１００ｎｍ程度の窒化タングステン膜、ルテニウム膜又はルテニウムオキサイド膜を堆積し、これをＣＭＰ法により平坦化して、キャパシタを形成する（図３４）。

本第８実施形態でも第７実施形態と同様の効果が得られるとともに、溝部の底面積を大きくすることができるので、キャパシタの容量を増大させることが可能となる。

なお、本発明は上記各実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施可能である。

本発明の第１実施形態に係る製造工程の一部を示した断面図。本発明の第１実施形態に係る製造工程の一部を示した断面図。本発明の第１実施形態に係る製造工程の一部を示した断面図。本発明の第１実施形態に係る製造工程の一部を示した断面図。本発明の第２実施形態に係る製造工程の一部を示した断面図。本発明の第２実施形態に係る製造工程の一部を示した断面図。本発明の第２実施形態に係る製造工程の一部を示した断面図。本発明の第３実施形態に係る製造工程の一部を示した断面図。本発明の第３実施形態に係る製造工程の一部を示した断面図。本発明の第３実施形態に係る製造工程の一部を示した断面図。本発明の第４実施形態に係る製造工程の一部を示した断面図。本発明の第４実施形態に係る製造工程の一部を示した断面図。本発明の第５実施形態に係る製造工程の一部を示した断面図。本発明の第５実施形態に係る製造工程の一部を示した断面図。本発明の第５実施形態に係る製造工程の一部を示した断面図。本発明の第６実施形態に係る製造工程の一部を示した断面図。本発明の第６実施形態に係る製造工程の一部を示した断面図。本発明の第６実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。本発明の第７実施形態に係る製造工程の一部を示した断面図。図２８においてパターンがずれた場合の状態を示した断面図。本発明の第８実施形態に係る製造工程の一部を示した断面図。本発明の第８実施形態に係る製造工程の一部を示した断面図。本発明の第８実施形態に係る製造工程の一部を示した断面図。本発明の第８実施形態に係る製造工程の一部を示した断面図。本発明の第８実施形態に係る製造工程の一部を示した断面図。従来技術に係る製造工程を示した断面図。従来技術の問題点について示した図。

符号の説明

１１，１０１…半導体基板、２３，３２，３３，３４，３５…第２の絶縁膜、２５…第１の導電体膜、２６…第１の穴、２７…第１の絶縁膜、２８…第２の導電体膜、２９ａ，２９ｂ…第２の穴、３０ａ，３０ｂ…第３の導電体膜、１０９…第３の絶縁膜（第６の絶縁膜）、１１０…第２のコンタクト、１１１…ビット線、１１３…第３の絶縁膜（第７の絶縁膜）、１１４…第１のコンタクト、１１５…第４の絶縁膜、１１６…第８の絶縁膜、１１８…第４の導電体膜、１１９…第５の絶縁膜、１２０…第５の導電体膜

Claims

第１の導電体膜とこの第１の導電体膜上に形成された第１の絶縁膜とこの第１の絶縁膜上に形成された第２の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置において、
前記キャパシタは第２の絶縁膜の第１の凹部に形成されており、この第２の絶縁膜には第２の凹部が形成されており、前記第１の凹部及び第２の凹部には第３の導電体膜が埋め込まれており、前記第１の凹部に埋め込まれた第３の導電体膜の上面と前記半導体基板の上面との距離が前記第２の凹部に埋め込まれた第３の導電体膜の上面と前記半導体基板の上面との距離に概略等しいことを特徴とする半導体記憶装置。
第１の導電体膜とこの第１の導電体膜上に形成された第１の絶縁膜とこの第１の絶縁膜上に形成された第２の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置において、
前記キャパシタは第２の絶縁膜の第１の凹部に形成されており、この第２の絶縁膜には第２の凹部が形成されており、前記第１の凹部及び第２の凹部には第３の導電体膜が埋め込まれており、前記第１の凹部に形成された前記キャパシタの第２の導電体膜の上面と前記半導体基板の上面との距離が前記第２の凹部に埋め込まれた第３の導電体膜の上面と前記半導体基板の上面との距離以下であることを特徴とする半導体記憶装置。
第１の導電体膜とこの第１の導電体膜上に形成された第１の絶縁膜とこの第１の絶縁膜上に形成された第２の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置の製造方法において、
第１の凹部を有する第２の絶縁膜及びこの第１の凹部に設ける前記第１の導電体膜を形成する工程と、前記第２の絶縁膜に第２の凹部を形成する工程と、前記第１の導電体膜、第１の絶縁膜及び第２の導電体膜が形成された前記第１の凹部と前記第２の凹部とに同時に第３の導電体膜を埋め込む工程とを有することを特徴とする半導体記憶装置の製造方法。
第１の導電体膜とこの第１の導電体膜上に形成された第１の絶縁膜とこの第１の絶縁膜上に形成された第２の導電体膜とによって構成される記憶用のキャパシタが半導体基板の主面側に形成された半導体記憶装置の製造方法において、
第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に除去する工程と、前記第２の絶縁膜が選択的に除去された部分に前記第１の導電体膜を埋込む工程と、前記第２の絶縁膜をさらに選択的に除去して前記第１の導電体膜を突出させる第１の凹部を形成する工程と、前記第２の絶縁膜に第２の凹部を形成する工程と、前記第１の導電体膜、第１の絶縁膜及び第２の導電体膜が形成された前記第１の凹部と前記第２の凹部とに同時に第３の導電体膜を埋め込む工程とを有することを特徴とする半導体記憶装置の製造方法。
前記第１の凹部を有する第２の絶縁膜及びこの第１の凹部に設ける前記第１の導電体膜を形成する工程の後、前記第１の絶縁膜及び前記第２の導電体膜を形成する工程と、前記第２の導電体膜、前記第１の絶縁膜及び前記第２の絶縁膜を選択的に除去することによって前記第２の絶縁膜に第２の凹部を形成する工程と、前記第３の導電体膜を形成した後、この第３の導電体膜、前記第２の導電体膜及び前記第１の絶縁膜を所定厚さ除去することによって前記第１の導電体膜、前記第１の絶縁膜及び前記第２の導電体膜が形成された前記第１の凹部と前記第２の凹部とに同時に前記第３の導電体膜を埋め込む工程とを有することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
半導体基板と、
絶縁層の凹部の底面上に形成された蓄積電極、この蓄積電極上に形成されたキャパシタ絶縁膜、およびこのキャパシタ絶縁膜上に形成されて前記凹部の上縁より低く形成されたプレート電極を有して前記半導体基板上に形成された複数の積層型キャパシタと、前記プレート電極に接続されたプレート配線層とを備えて前記半導体基板上に形成されたメモリセル部と、
前記メモリセル部に隣接して前記半導体基板上に形成され、配線層を備えた周辺回路部と、
を具備し、前記配線層は、前記プレート配線層の上面と実質的に同じ高さの上面を有していることを特徴とする半導体記憶装置。
半導体基板と、
絶縁層の凹部の底面上に形成された蓄積電極、この蓄積電極上に形成されたキャパシタ絶縁膜、およびこのキャパシタ絶縁膜上に形成されて前記凹部の上縁より低く形成されたプレート電極を有して前記半導体基板上に形成された複数の積層型キャパシタと、前記プレート電極に接続されたプレート配線層とを備えて前記半導体基板上に形成されたメモリセル部と、
前記メモリセル部に隣接して前記半導体基板上に形成され、配線層を備えた周辺回路部と、
を具備し、前記プレート配線層および前記配線層は同じ材料により形成されているとともに、前記プレート配線層の上面は前記配線層の上面と実質的に同じ高さであることを特徴とする半導体記憶装置。
半導体基板と、
この半導体基板に形成され、ゲート、ソース領域、およびドレイン領域を有するトランジスタと、
順番に積層された第１、第２、および表面に凹部を有する第３の絶縁層と、
前記第１の絶縁層内に形成され、前記トランジスタの前記ソース領域および前記ドレイン領域のうちの一方に接続された第１のコンタクトプラグと、
前記第１の絶縁層上に形成され、前記第１のコンタクトプラグを介して前記トランジスタの前記ソース領域および前記ドレイン領域のうちの一方に接続されたビットラインと、
前記第１の絶縁層内に形成され、前記トランジスタの前記ソース領域および前記ドレイン領域のうちの他方に接続された第２のコンタクトプラグと、
前記第２の絶縁層内に形成され、前記第２のコンタクトプラグに接続された第３のコンタクトプラグと、
前記第２の絶縁層上に形成され、前記第３および第２のコンタクトプラグを介して前記トランジスタの前記ソース領域および前記ドレイン領域のうちの他方に電気的に接続された蓄積電極、キャパシタ絶縁膜、およびプレート電極を有するキャパシタと、
前記プレート電極上に形成されたプレート配線層と、
周辺回路領域内に形成された配線層と、
を具備し、前記プレート配線層および前記配線層は同じ材料により形成されているとともに、前記プレート配線層の上面は前記配線層の上面と実質的に同じ高さであることを特徴とする半導体記憶装置。
前記キャパシタのプレート電極の上面は、前記プレート配線層の上面よりも低く形成されていることを特徴とする請求項６〜８のうちのいずれかに記載の半導体記憶装置。
前記半導体基板上に複数層に積層された層間絶縁膜と、
この複数層に積層された層間絶縁膜中のビット線と、
をさらに備えており、前記ビット線は前記蓄積電極よりも低い位置に形成されていることを特徴とする請求項６〜８のうちのいずれかに記載の半導体記憶装置。
前記プレート配線層は、前記凹部を埋めるように形成されて前記プレート電極に接続された部分を含むことを特徴とする請求項６〜８のうちのいずれかに記載の半導体記憶装置。