TW201725699A - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件包括：基底、至少兩個堆疊結構、導體結構以及凹陷結構。堆疊結構位於基底上。導體結構位於堆疊結構之間。凹陷結構位於導體結構上。凹陷結構的底面至少低於堆疊結構的頂面。另外，本發明亦提供一種記憶元件的製造方法。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技日新月異，提高記憶元件的積集度且縮小關鍵尺寸已然逐漸成為一種趨勢。在此趨勢下，記憶元件常遭遇字元線漏電（WL leakage）、位元線短路（BL short）以及高溫資料保持（high-temperature data retention，HTDR）不佳的問題。

舉例來說，如圖1所示，在字元線12之間形成源極結構34時，由於源極結構34的頂部關鍵尺寸大於其底部關鍵尺寸，其導致源極結構34的側壁容易形成尖角10。所述尖角10的尖端往字元線12方向突出，其容易產生漏電流，進而導致字元線漏電問題產生。另外，位元線之間的介電層上的鈦金屬殘留或金屬氧化物顆粒也容易導致位元線短路的問題。

本發明提供一種具有凹陷結構的記憶元件及其製造方法，其可解決字元線漏電、位元線短路以及高溫資料保持不佳的問題。

本發明提供一種具有凹陷結構的記憶元件及其製造方法，其可減少製程成本並提升產品良率。

本發明提供一種記憶元件包括：基底、至少兩個堆疊結構、導體結構以及凹陷結構。堆疊結構位於基底上。導體結構位於堆疊結構之間。凹陷結構位於導體結構上。凹陷結構的底面至少低於堆疊結構的頂面。

在本發明的一實施例中，所述凹陷結構的頂面至底面的厚度介於80 nm至120 nm之間。

在本發明的一實施例中，所述記憶元件，更包括：兩個頂蓋層以及間隙壁。頂蓋層分別位於堆疊結構上。間隙壁位於堆疊結構與導體結構之間。。

在本發明的一實施例中，所述凹陷結構的頂面與頂蓋層的頂面為共平面。

在本發明的一實施例中，所述凹陷結構至少暴露出間隙壁的表面。

在本發明的一實施例中，各所述頂蓋層的厚度介於30 nm至70 nm之間。

在本發明的一實施例中，各所述堆疊結構依序包括穿隧介電層、浮置閘極、閘間介電層、控制閘極以及介電層。

在本發明的一實施例中，凹陷結構的底面高於控制閘極的頂面。

在本發明的一實施例中，所述凹陷結構的形狀為半圓形、矩形或其組合。

在本發明的一實施例中，所述凹陷結構包括單層結構、兩層結構或多層結構。

在本發明的一實施例中，所述凹陷結構的材料包括氮化矽、氧化矽或其組合。

在本發明的一實施例中，所述導體結構為源極結構。

在本發明的一實施例中，所述記憶元件更包括金屬內連線位於凹陷結構上。

本發明提供一種記憶元件的製造方法，其步驟如下。於基底上形成至少兩個堆疊結構。於堆疊結構上分別形成兩個頂蓋層。於堆疊結構之間形成導體結構。於堆疊結構與導體結構之間形成間隙壁。於導體結構上形成凹陷結構。凹陷結構的底面至少低於堆疊結構的頂面。

在本發明的一實施例中，形成所述導體結構的步驟如下。於基底上形成導體材料層。導體材料層填入堆疊結構之間的空間且覆蓋頂蓋層的表面。進行平坦化製程，以移除部分導體材料層與部分頂蓋層。

在本發明的一實施例中，所述平坦化製程包括化學機械研磨（CMP）製程、回蝕刻製程或其組合。

在本發明的一實施例中，形成所述凹陷結構的步驟如下。於基底上形成圖案化罩幕層。圖案化罩幕層具有開口。開口至少暴露導體結構的頂面。進行蝕刻製程，移除部分導體結構與部分頂蓋層，以形成凹陷開口。凹陷開口至少暴露出間隙壁的表面。形成至少一介電材料層並填入凹陷開口中。

本發明另提供一種記憶元件的製造方法，其步驟如下。於基底上形成多個導體結構。於導體結構之間形成多個介電層。於導體結構與介電層上形成金屬層。於金屬層上形成圖案化罩幕層。圖案化罩幕層具有多個開口。開口分別對應介電層的頂面。以圖案化罩幕層為幕層，移除部分介電層，使得介電層的頂面低於導體結構的頂面。

在本發明的一實施例中，所述介電層的頂面與導體結構的頂面之間的距離介於10 nm至40 nm之間。

在本發明的一實施例中，所述導體結構為位元線。

基於上述，本發明藉由源極結構上的凹陷結構，其可移除先前技術中的尖角，以解決字元線漏電問題。另外，在本發明中，源極結構上的凹陷結構與字元線上的頂蓋層可增加高溫資料保持（HTDR）能力，並進而提升良率。此外，本發明移除先前技術中的接觸窗的製程步驟，其不僅可解決位元線之間的介電層上的鈦金屬殘留所導致位元線短路的問題，還可減少製程成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖2A至圖2J是依照本發明第一實施例的記憶元件之製造流程的剖面示意圖。

請參照圖2A，本發明之第一實施例提供一種記憶元件的製造方法，其步驟如下。首先，提供基底100。在本實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（SOI）。

接著，於基底100上形成多個堆疊結構102。詳細地說，堆疊結構102由穿隧介電層104、浮置閘極106、閘間介電層108、第一控制閘極110、第二控制閘極112以及介電層114、116依序堆疊而成。在本實施例中，穿隧介電層104的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法等。浮置閘極106的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。閘間介電層108可例如是由氧化層/氮化層/氧化層（Oxide/Nitride/Oxide, ONO）所構成的複合層，此複合層可為三層或更多層，本發明並不限於此，其形成方法可例如是化學氣相沈積法。第一控制閘極110的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。第二控制閘極112的材料可例如是金屬矽化物，所述金屬矽化物可例如是矽化鎢（WSi_x ），其形成方法可以是化學氣相沈積法。介電層114、116可例如是單層結構、雙層結構或多層結構。在本實施例中，介電層114的材料可例如是氮化矽；介電層116的材料可例如是氧化矽、四乙氧基矽烷（TEOS）氧化物或其組合。介電層114、116的形成方法可以是化學氣相沈積法。

之後，在堆疊結構102的兩側形成間隙壁118。詳細地說，間隙壁118可例如是單層結構、雙層結構或多層結構。在本實施例中，間隙壁118可例如是三層結構，從堆疊結構102的內側往外延伸可依序為氧化層120、氮化層122以及氧化層124。氧化層120的材料可例如是高溫氧化物（HTO）；氮化層122的材料可例如是氮化矽；氧化層124的材料可例如是四乙氧基矽烷（TEOS）氧化物。氧化層120、氮化層122以及氧化層124的形成方法為本領域具有通常知識者所習知，於此便不再詳述。

然後，在堆疊結構102上分別形成頂蓋層126。頂蓋層126的材料可例如是氮化矽、氧化物或其組合，其形成方法可以是化學氣相沈積法。

接著，在堆疊結構102與頂蓋層126上共形形成阻障層128。阻障層128的材料可例如是鈦（Ti）、氮化鈦（TiN）或其組合，其形成方法可以是化學氣相沈積法、物理氣相沈積法或原子層沈積法（ALD）。

之後，於基底100上形成導體材料層130。導體材料層130填入堆疊結構102之間的空間且覆蓋堆疊結構102與頂蓋層126的表面。導體材料層130的材料可例如是鎢（W），其形成方法可以是物理氣相沈積法。

請參照圖2A與圖2B，進行平坦化製程，移除部分導體材料層130、部分阻障層128以及部分頂蓋層126，以於堆疊結構102之間分別形成導體結構132、134。在一實施例中，所述平坦化製程可例如是化學機械研磨製程、回蝕刻製程或其組合。在本實施例中，可藉由調整化學機械研磨製程的過蝕刻步驟，以控制頂蓋層126a的厚度。當由氮化矽所構成的頂蓋層126a的厚度愈厚，所屬記憶元件的高溫資料保持能力愈佳。在一實施例中，頂蓋層126a的厚度T1可介於30 nm至70 nm之間。

值得注意的是，在本實施例中，導體結構132可視為汲極結構（以下稱之為汲極結構132）；而導體結構134可視為源極結構（以下稱之為源極結構134）。雖然圖2A並未繪示出汲極結構132與源極結構134的佈局，但從上視方向來看，汲極結構132可例如多個柱狀結構，沿著垂直於紙面的方向排列。從上視方向來看，源極結構134可例如是片狀結構，沿著垂直於紙面的方向延伸，其中源極結構134與汲極結構132沿著平行於紙面的方向相互排列。在本實施例中，每128個柱狀結構的汲極結構132對應1個片狀結構的源極結構134。每兩個片狀結構的源極結構134之間具有1個柱狀結構的源極結構134，以電性連接至後續的金屬內連線中。從另一方面來看，導體結構132可視為位元線（Bit Line）；而堆疊結構102則可視為字元線（Word Line）。

請參照圖2B與圖2C，於基底100上依序形成氧化層136與圖案化罩幕層138。圖案化罩幕層138具有開口140。開口140至少暴露源極結構134的頂面。在一實施例中，開口140的寬度W可藉由微影曝光機台的關鍵尺寸曝光能力來進行調整。從圖2C可知，此寬度W亦可大於源極結構134的頂面寬度。在一實施例中，圖案化罩幕層138的材料可例如是光阻材料或是相較於氧化層136具有高度蝕刻選擇比的材料。圖案化罩幕層138的形成方法可例如是旋轉塗佈法或是化學氣相沈積法。

請參照圖2C與圖2D，以圖案化罩幕層138為罩幕，進行蝕刻製程，移除部分氧化層136、部分源極結構134與部分頂蓋層126a，以形成凹陷開口142。在一實施例中，蝕刻製程可例如是乾式蝕刻製程，所述乾式蝕刻製程可以是反應性離子蝕刻法（Reactive Ion Etching，RIE）。詳細地說，凹陷開口142位於開口140下方，且凹陷開口142至少暴露出間隙壁118a（或氮化層122a）的表面。凹陷開口142的底面可至少低於堆疊結構102的頂面；另一方面，凹陷開口142的底面亦可高於第二控制閘極112的頂面。在一實施例中，此凹陷開口142的深度D（亦即從頂蓋層126b的頂面至凹陷開口142的底面之間的距離）可介於80 nm至120 nm之間。在一實施例中，凹陷開口142的形狀可例如是半圓形、矩形或其組合。值得注意的是，在本實施例中，凹陷開口142可移除先前技術中的尖角10（如圖1所示），以解決字元線漏電問題。

請參照圖2E與圖2F，在移除圖案化罩幕層138之後，於基底100上共形形成介電材料層144，且覆蓋凹陷開口142與氧化層136a的表面。在一實施例中，介電材料層144可例如是氮化矽，其厚度可例如是100 Å至400 Å之間。介電材料層144的形成方法可以是化學氣相沈積法或原子層沈積法（ALD）。之後，於介電材料層144上形成介電材料層146。在一實施例中，介電材料層146可例如是氧化矽、TEOS氧化矽、旋塗式氧化矽（Spin-on silicon oxide）、氮化矽或其組合，其厚度可例如是1000 Å至1500 Å之間。介電材料層146的形成方法可以是化學氣相沈積法。順帶一提的是，由於介電材料層146填入凹陷開口142中，使得介電材料層146對應於凹陷開口142上方的表面上具有凹陷148。

請參照圖2F與圖2G，進行平坦化製程，移除部分介電材料層146，以暴露出介電材料層144的表面。在一實施例中，所述平坦化製程可例如是化學機械研磨製程、回蝕刻製程或其組合。

請參照圖2H與圖2I，進行第一蝕刻步驟，移除部分介電材料層144、146a，以暴露出氧化層136a的表面。在一實施例中，第一蝕刻步驟可例如是乾式蝕刻法，其氧化物與氮化物的蝕刻選擇比約為1：1。接著，進行第二蝕刻步驟，移除氧化層136a，以暴露出頂蓋層126b的表面。在一實施例中，第二蝕刻步驟可例如是乾式蝕刻法，其氧化物與氮化物的蝕刻選擇比約為3：1。

值得注意的是，填入凹陷開口142中的介電材料層144a、146b可視為凹陷結構145。雖然圖2I未繪示出源極結構134a的佈局，但從上視方向來看，凹陷結構145亦與源極結構134a相似，其可例如是條狀結構，其位於片狀結構的源極結構134a上，並沿著垂直於紙面的方向延伸。由於凹陷結構145位於相鄰的堆疊結構102之間的源極結構134a上，其可電性絕緣相鄰的堆疊結構102，以解決字元線漏電問題。另外，凹陷結構145的介電材料層144a可例如是氮化矽，其可增加高溫資料保持（HTDR）能力，並進而提升良率。

請參照圖2I與圖2J，於凹陷結構145上依序形成導體層150、金屬層152、導體層154以及罩幕層156、158。在一實施例中，導體層150、金屬層152以及導體層154可例如是金屬內連線。詳細地說，導體層150的材料可例如是鈦（Ti），其形成方法可以是物理氣相沈積法。金屬層152的材料可例如是鋁、銅或其組合，其形成方法可以是物理氣相沈積法。導體層154的材料可例如是鈦（Ti）、氮化鈦（TiN）或其組合，其形成方法可以是物理氣相沈積法或化學氣相沈積法。罩幕層156、158的材料可例如是氮氧化矽、光阻材料或其組合，其形成方法可以是可以是化學氣相沈積法。

請回到圖2J，本發明第一實施例提供一種記憶元件包括：基底100、多個堆疊結構102、間隙壁118a、頂蓋層126b、汲極結構132、源極結構134a以及凹陷結構145。堆疊結構102位於基底100上。汲極結構132、源極結構134a分別位於堆疊結構102之間。換言之，汲極結構132與源極結構134a之間具有堆疊結構102。凹陷結構145位於源極結構134a上。凹陷結構145的底面至少低於堆疊結構102的頂面，且凹陷結構145的底面亦可高於第二控制閘極112的頂面。在一實施例中，凹陷結構145的厚度T2可介於80 nm至120 nm之間，其中凹陷結構145的頂面與頂蓋層126b的頂面為共平面。另外，本實施例之記憶元件還包括導體層150、金屬層152以及導體層154（可例如是金屬內連線）位於凹陷結構145上。

圖3A至圖3B是依照本發明第二實施例的記憶元件之製造流程的剖面示意圖。

請參照圖3A與圖3B，依照上述實施例的方法進行至形成圖2J的罩幕層156、158。為簡化圖式，在圖3A至圖3B，僅繪示出沿著垂直於紙面的方向的圖2J之汲極結構132的剖面示意圖，而未繪示出圖2J之堆疊結構102與源極結構134a。在此剖面上，基底100中具有多個隔離結構101。相鄰隔離結構101之間的基底100可視為主動區AA。在一實施例中，隔離結構101的材料可例如是摻雜或未摻雜的氧化矽、高密度電漿氧化物、氮氧化矽、旋塗式氧化矽（Spin-on silicon oxide）、低介電常數介電材料（Low-k dielectric）或其組合。隔離結構101可例如是淺溝渠隔離結構。

汲極結構132分別位於主動區AA上。汲極結構132之間具有介電層126c。在本實施例中，介電層126c是與圖2A之頂蓋層126同時形成。由於汲極結構132、介電層126c的材料、形成方法已於上述段落說明過，於此便不再贅述。

導體層150、金屬層152、導體層154以及罩幕層156從下至上依序形成在介電層126c與汲極結構132上。接著，圖案化罩幕層158，以形成多個開口160。開口160對應於介電層126c的頂面。

值得注意的是，在進行上述圖2F至圖2I的化學機械研磨製程所殘留研磨液的顆粒或是金屬氧化物顆粒容易累積在介電層126c的頂面上，所以在進行後續沉積製程後，使得部分介電層126c、部分導體層150、部分金屬層152、部分導體層154以及部分罩幕層156的凸出，而形成凸出部162（如圖3A所示）。

之後，請參照圖3A與圖3B，以圖案化罩幕層158a為幕層，進行蝕刻製程，以移除部分罩幕層156、部分導體層154、部分金屬層152、部分導體層150以及部分介電層126c，使得介電層126d的頂面低於汲極結構132的頂面。在一實施例中，介電層126d的頂面與汲極結構132的頂面之間的距離（或高度差）H可介於10 nm至40 nm之間。在一實施例中，蝕刻製程可例如是乾式蝕刻製程。如圖3B所示，導體層150a、金屬層152a以及導體層154a可例如是金屬內連線M1。換言之，本實施例之汲極結構132是與金屬內連線M1直接接觸，而汲極結構132與金屬內連線M1之間並不具有接觸窗或其類似結構。

在本實施例中，可藉由蝕刻製程中的過蝕刻（over etching）步驟，移除所述凸出部162。如此一來，本實施例可藉由上述過蝕刻步驟解決導體層150（鈦金屬）殘留所導致汲極結構132（位元線）短路的問題。

此外，本實施例可移除先前技術中的接觸窗CT的製程步驟，其不僅可解決汲極結構132（位元線）之間的介電層126d上的導體層150（鈦金屬）殘留所導致位元線短路的問題，還可減少製程成本並增加良率。

綜上所述，本發明藉由源極結構上的凹陷結構，其可移除先前技術中的尖角，以解決字元線漏電問題。另外，在本發明中，源極結構上的凹陷結構與字元線上的頂蓋層可增加高溫資料保持能力，並進而提升良率。此外，本發明移除先前技術中的接觸窗的製程步驟，其不僅可解決位元線之間的介電層上的鈦金屬殘留所導致位元線短路的問題，還可減少製程成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧尖角
12‧‧‧字元線
34‧‧‧源極結構
100‧‧‧基底
102‧‧‧堆疊結構、字元線
104‧‧‧穿隧介電層
106‧‧‧浮置閘極
108‧‧‧閘間介電層
110‧‧‧第一控制閘極
112‧‧‧第二控制閘極
114、116、126c、126d‧‧‧介電層
118、118a‧‧‧間隙壁
120、120a、124、124a、136‧‧‧氧化層
122、122a‧‧‧氮化層
126、126a、126b‧‧‧頂蓋層
128、128a‧‧‧阻障層
130‧‧‧導體材料層
132‧‧‧汲極結構、導體結構、位元線
134、134a‧‧‧源極結構、導體結構、位元線
138、158a‧‧‧圖案化罩幕層
140‧‧‧開口
142‧‧‧凹陷開口
144、144a、146、146b‧‧‧介電材料層
145‧‧‧凹陷結構
148‧‧‧凹陷
150、154‧‧‧導體層
152‧‧‧金屬層
156、158‧‧‧罩幕層
162‧‧‧凸出部
CT‧‧‧接觸窗
D‧‧‧深度
H‧‧‧距離
M1‧‧‧金屬內連線
T1、T2‧‧‧厚度
W‧‧‧寬度

圖1是習知的一種記憶元件的剖面示意圖。 圖2A至圖2J是依照本發明第一實施例的記憶元件之製造流程的剖面示意圖。 圖3A至圖3B是依照本發明第二實施例的記憶元件之製造流程的剖面示意圖。

100‧‧‧基底

102‧‧‧堆疊結構

104‧‧‧穿隧介電層

106‧‧‧浮置閘極

108‧‧‧閘間介電層

110‧‧‧第一控制閘極

112‧‧‧第二控制閘極

114、116‧‧‧介電層

118a‧‧‧間隙壁

120a、124a‧‧‧氧化層

122a‧‧‧氮化層

126b‧‧‧頂蓋層

128a‧‧‧阻障層

132‧‧‧汲極結構

134a‧‧‧源極結構

144a、146b‧‧‧介電材料層

145‧‧‧凹陷結構

150、154‧‧‧導體層

152‧‧‧金屬層

156、158‧‧‧罩幕層

T2‧‧‧厚度

Claims (20)

1. 一種記憶元件，包括： 至少兩個堆疊結構，位於一基底上； 一導體結構，位於該些堆疊結構之間；以及 一凹陷結構，位於該導體結構上，其中該凹陷結構的底面至少低於該些堆疊結構的頂面。
2. 如申請專利範圍第1項所述的記憶元件，其中該凹陷結構的頂面至該底面的厚度介於80 nm至120 nm之間。
3. 如申請專利範圍第1項所述的記憶元件，更包括： 兩個頂蓋層，分別位於該些堆疊結構上； 一間隙壁，位於該些堆疊結構與該導體結構之間。
4. 如申請專利範圍第3項所述的記憶元件，其中該凹陷結構的頂面與該些頂蓋層的頂面為共平面。
5. 如申請專利範圍第3項所述的記憶元件，其中該凹陷結構至少暴露出該間隙壁的表面。
6. 如申請專利範圍第3項所述的記憶元件，其中各該些頂蓋層的厚度介於30 nm至70 nm之間。
7. 如申請專利範圍第1項所述的記憶元件，其中各該些堆疊結構依序包括一穿隧介電層、一浮置閘極、一閘間介電層、一控制閘極以及一介電層。
8. 如申請專利範圍第7項所述的記憶元件，其中該凹陷結構的該底面高於該控制閘極的頂面。
9. 如申請專利範圍第1項所述的記憶元件，其中該凹陷結構的形狀為半圓形、矩形或其組合。
10. 如申請專利範圍第1項所述的記憶元件，其中該凹陷結構包括單層結構、兩層結構或多層結構。
11. 如申請專利範圍第1項所述的記憶元件，其中該凹陷結構的材料包括氮化矽、氧化矽或其組合。
12. 如申請專利範圍第1項所述的記憶元件，其中該導體結構為源極結構。
13. 如申請專利範圍第1項所述的記憶元件，更包括一金屬內連線位於該凹陷結構上。
14. 一種記憶元件的製造方法，包括： 於一基底上形成至少兩個堆疊結構； 於該些堆疊結構上分別形成兩個頂蓋層； 於該些堆疊結構之間形成一導體結構； 於該些堆疊結構與該導體結構之間形成一間隙壁；以及 於該導體結構上形成一凹陷結構，其中該凹陷結構的底面至少低於該些堆疊結構的頂面。
15. 如申請專利範圍第14項所述的記憶元件的製造方法，其中形成該導體結構的步驟包括： 於該基底上形成一導體材料層，該導體材料層填入該些堆疊結構之間的空間且覆蓋該些頂蓋層的表面；以及 進行一平坦化製程，以移除部分該導體材料層與部分該些頂蓋層。
16. 如申請專利範圍第15項所述的記憶元件的製造方法，其中該平坦化製程包括化學機械研磨製程、回蝕刻製程或其組合。
17. 如申請專利範圍第14項所述的記憶元件的製造方法，其中形成該凹陷結構的步驟包括： 於該基底上形成一圖案化罩幕層，該圖案化罩幕層具有一開口，該開口至少暴露該導體結構的頂面； 進行一蝕刻製程，移除部分該導體結構與部分該些頂蓋層，以形成一凹陷開口，該凹陷開口至少暴露出該間隙壁的表面；以及 形成至少一介電材料層並填入該凹陷開口中。
18. 一種記憶元件的製造方法，包括： 於一基底上形成多個導體結構； 於該些導體結構之間形成多個介電層； 於該些導體結構與該些介電層上形成一金屬層； 於該金屬層上形成一圖案化罩幕層，該圖案化罩幕層具有多個開口，該些開口分別對應該些介電層的頂面；以及 以該圖案化罩幕層為幕層，移除部分該些介電層，使得該些介電層的頂面低於該些導體結構的頂面。
19. 如申請專利範圍第18項所述的記憶元件的製造方法，其中該些介電層的該頂面與該些導體結構的該頂面之間的距離介於10 nm至40 nm之間。
20. 如申請專利範圍第18項所述的記憶元件的製造方法，其中該些導體結構為位元線。