JP2004128395A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004128395A JP2004128395A JP2002293714A JP2002293714A JP2004128395A JP 2004128395 A JP2004128395 A JP 2004128395A JP 2002293714 A JP2002293714 A JP 2002293714A JP 2002293714 A JP2002293714 A JP 2002293714A JP 2004128395 A JP2004128395 A JP 2004128395A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- contact
- contact plug
- forming
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】半導体基板１と、半導体基板１上の絶縁層１９と、絶縁層１９内の複数のコンタクトプラグ１６，６６と、絶縁層３０と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ２５，７５、バリアメタル層２７，８７及び銅配線２９，８８とを備えている。半導体基板１の上面内のソース・ドレイン領域９は銅配線２９に電気的に接続されている。また、半導体基板１の上面内のソース・ドレイン領域５９の一方は銅配線８８に電気的に接続されている。そして、ソース・ドレイン領域５９の他方はキャパシタ８２に電気的に接続されている。
【選択図】 図１
【解決手段】半導体基板１と、半導体基板１上の絶縁層１９と、絶縁層１９内の複数のコンタクトプラグ１６，６６と、絶縁層３０と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ２５，７５、バリアメタル層２７，８７及び銅配線２９，８８とを備えている。半導体基板１の上面内のソース・ドレイン領域９は銅配線２９に電気的に接続されている。また、半導体基板１の上面内のソース・ドレイン領域５９の一方は銅配線８８に電気的に接続されている。そして、ソース・ドレイン領域５９の他方はキャパシタ８２に電気的に接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上にメモリデバイスとロジックデバイスとが形成された、メモリ・ロジック混載型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図３９〜５１は、メモリ・ロジック混載型の半導体装置の、従来の製造方法を工程順に示す断面図である。従来のメモリ・ロジック混載型の半導体装置では、メモリデバイスとしては、例えばＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ ｌｉｎｅ）構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。
【０００３】
まず図３９に示すように、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｎ型のシリコン基板である半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、半導体基板１の上面内にｐ型のウェル領域３，５３とｎ型のウェル領域５４とを形成する。具体的には、メモリデバイスが形成される領域（以後、「メモリ形成領域」と呼ぶ）における半導体基板１の上面内にウェル領域５３を形成し、その底部にウェル領域５４を形成する。また、ロジックデバイスが形成される領域（以後、「ロジック形成領域」と呼ぶ）における半導体基板１の上面内にウェル領域３を形成する。そして、チャネル注入を行う。
【０００４】
次に、メモリ形成領域における半導体基板１上に、互いに所定距離を成す複数のゲート構造６１を形成する。各ゲート構造６１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５５と、例えば多結晶シリコン膜が採用されるゲート電極５６と、例えばＴＥＯＳ膜が採用されるシリコン酸化膜５７とがこの順で積層された構造を成している。また、ロジック形成領域における半導体基板１上に、互いに所定距離を成す複数のゲート構造１１を形成する。各ゲート構造１１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５と、例えば多結晶シリコン膜が採用されるゲート電極６と、例えばＴＥＯＳ膜が採用されるシリコン酸化膜７とがこの順で積層された構造を成している。
【０００５】
そして、ゲート構造１１，６１及び素子分離絶縁膜２をマスクに用いて、リンやヒ素等の不純物を、比較的低濃度で半導体基板１の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板１の上面内に、ｎ−型の不純物領域５８ａが形成されるとともに、ロジック形成領域における半導体基板１の上面内に、ｎ−型の不純物領域８ａが形成される。
【０００６】
次に図４０に示すように、例えばＣＶＤ法によってシリコン窒化膜を全面に形成した後、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、ゲート構造６１の側面にサイドウォール６０が形成されるとともに、ゲート構造１１の側面にサイドウォール１０が形成される。
【０００７】
そして、ゲート構造１１，６１、素子分離絶縁膜２及びサイドウォール１０，６０をマスクに用いて、リンやヒ素等の不純物を、比較的高濃度で半導体基板１の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板１の上面内に、ｎ＋型の不純物領域５８ｂが形成されるとともに、ロジック形成領域における半導体基板１の上面内に、ｎ＋型の不純物領域８ｂが形成される。
【０００８】
以上の工程により、それぞれが不純物領域５８ａ，５８ｂから成り、互いに所定距離を成す複数のソース・ドレイン領域５９が、メモリ形成領域における半導体基板１の上面内に形成され、更に、互いに隣り合うソース・ドレイン領域５９の間の半導体基板１の上面上にゲート構造６１が形成される。また、それぞれが不純物領域８ａ，８ｂから成り、互いに所定距離を成す複数のソース・ドレイン領域９が、ロジック形成領域における半導体基板１の上面内に形成され、更に、隣り合うソース・ドレイン領域９の間の半導体基板１の上面上にゲート構造１１が形成される。
【０００９】
なお、以下の理由のために、不純物領域８ｂ，５８ｂは、不純物領域８ａ，５８ａよりも深く形成される。すなわち、後述するコバルトシリサイド膜１２を半導体基板１上に形成する際に、かかるコバルトシリサイド膜１２が部分的に深く形成される場合があり、コバルトシリサイド膜１２とウェル領域３，５３との電気的接続を避けるために、不純物領域８ｂ，５８ｂを、不純物領域８ａ，５８ａよりも深く形成する。このとき、不純物領域５８ｂの濃度があまり高すぎると、チャネル方向のリーク電流が増加し、そのために、メモリデバイスの電荷保持特性（「Ｒｅｆｒｅｓｈ特性」とも呼ばれる）が劣化することがある。かかる劣化を防止するために、メモリ形成領域の不純物領域５８ｂの濃度を、ロジック形成領域の不純物領域８ｂよりも低めに設定する。
【００１０】
次に図４１に示すように、例えばフッ酸を用いてゲート構造６１のシリコン酸化膜５７と、ゲート構造１１のシリコン酸化膜７を除去する。
【００１１】
次に、例えばスパッタ法によりコバルト膜を全面に形成する。そして、例えばランプアニ−ル装置を用いて熱処理を行うことにより、コバルトと、それに接触しているシリコンとを反応させる。これにより、図４２に示すように、半導体基板１の上面が部分的にシリサイド化されて、ソース・ドレイン領域９，５９上にコバルトシリサイド膜１２が形成される。同時に、ゲート電極６，５６の上面がシリサイド化されて、コバルトシリサイド膜１２が形成される。その結果、コバルトシリサイド膜１２をゲート電極６上に有するゲート構造１１と、コバルトシリサイド膜１２をゲート電極５６上に有するゲート構造６１が形成される。その後、未反応のコバルト膜を除去する。
【００１２】
次に図４３に示すように、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層１９を、ゲート構造１１，６１を覆って半導体基板１上に形成する。具体的には、ストッパ膜１３を全面に形成し、その後、層間絶縁膜１４をストッパ膜１３上に形成する。そして、ＣＭＰ法等により層間絶縁膜１４の平坦化を行う。これにより、上面が平坦な絶縁層１９が半導体基板１上に形成される。なお、ストッパ膜１３には例えばシリコン窒化膜が採用され、層間絶縁膜１４には例えばＢＰＴＥＯＳ膜が採用される。
【００１３】
次に図４４に示すように、コンタクトプラグ１６，６６を、絶縁層１９内に形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９の層間絶縁膜１４から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９の層間絶縁膜１４から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【００１４】
まず、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９に形成する。
【００１５】
コンタクトホール１５，６５を形成する際には、まず所定の開口パターンを有するフォトレジスト（図示せず）を、写真製版法によって絶縁層１９の層間絶縁膜１４上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜１３をエッチングストッパとして、層間絶縁膜１４をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトレジストを除去して、露出しているストッパ膜１３をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極６の側方に位置しつつ、ソース・ドレイン領域９の上方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置しつつ、ソース・ドレイン領域５９の上方に位置するコンタクトホール６５とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層１９に形成される。
【００１６】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、全面に形成する。そして、ＣＭＰ法を用いて、絶縁層１９の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール１５内を充填するコンタクトプラグ１６と、バリアメタル層と高融点金属層とから成り、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、図示していないが、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極５６あるいはゲート電極６と電気的に接続されるコンタクトプラグも形成される。
【００１７】
次に図４５に示すように、ストッパ膜１７及び層間絶縁膜１８から成る絶縁層２０を全面に形成する。具体的には、まず、例えばシリコン窒化膜が採用されるストッパ膜１７を全面に形成する。そして、ストッパ膜１７上に層間絶縁膜１８を形成する。これにより、絶縁層１９及びコンタクトプラグ１６，６６の上に、絶縁層２０が設けられる。なお、層間絶縁膜１８には例えばＢＰＴＥＯＳ膜が採用される。
【００１８】
次に図４６に示すように、複数のコンタクトプラグ６６の一部、具体的には、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６を露出させる開口部６９を、絶縁層２０内に形成する。
【００１９】
開口部６９を形成する際には、まず、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２０の層間絶縁膜１８上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトレジストを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、開口部６９が絶縁層２０に形成される。
【００２０】
次に、露出しているコンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタを開口部６９内に形成する。具体的には、まずルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、層間絶縁膜１８の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図４７に示すように、ルテニウム等の高融点金属を含むキャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００２１】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図４８に示すように、五酸化タンタルから成るキャパシタの誘電体膜７１と、ルテニウム等の高融点金属を含むキャパシタの上部電極７２とが形成され、開口部６９内にキャパシタが完成する。
【００２２】
次に図４９に示すように、絶縁層２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う絶縁層２３が絶縁層２０の層間絶縁膜１８上に形成される。絶縁層２３は、例えばＴＥＯＳ膜が採用され、層間絶縁膜として機能する。
【００２３】
次に、コンタクトホール２４，７４を絶縁層２０，２３に形成する。コンタクトホール２４は、絶縁層２３の上面からコンタクトプラグ１６に達しており、コンタクトホール７４は、絶縁層２３の上面から、キャパシタと接触していないコンタクトプラグ６６に達している。
【００２４】
コンタクトホール２４，７４を形成する際、まず、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２３上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、絶縁層２３及び層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトマスクを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、コンタクトホール２４，７４が形成される。なお、図示していないが、絶縁層２３には、その上面から上部電極７２に達するコンタクトホールも、コンタクトホール２４，７４と同時に形成される。
【００２５】
次に図５０に示すように、バリアメタル層と高融点金属層とから成り、コンタクトホール２４内を充填するコンタクトプラグ２５と、バリアメタル層と高融点金属層とから成り、コンタクトホール７４内を充填するコンタクトプラグ７５とを形成する。具体的には、まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、絶縁層２３の上面上の積層膜を除去する。これにより、コンタクトプラグ１６と電気的に接続され、上面が絶縁層２３から露出するコンタクトプラグ２５と、キャパシタ８２と接触していないコンタクトプラグ６６と電気的に接続され、上面が絶縁層２３から露出するコンタクトプラグ７５とが、絶縁層２０，２３内に形成される。
【００２６】
次に図５１に示すように、窒化チタン層１２６，１２８で上下を挟まれたアルミ配線１２７をコンタクトプラグ２５と電気的に接続させて絶縁層２３上に形成するとともに、窒化チタン層１７６，１７８で上下を挟まれたアルミ配線１７７をコンタクトプラグ７５と電気的に接続させて絶縁層２３上に形成する。なお、アルミ配線１７７はＤＲＡＭメモリセルのビット線である。
【００２７】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００２８】
上述の従来技術は、本出願人による先行出願（未公開）に記載されている内容であって、かかる先行出願の出願番号は、「特願２００２−０９０４８３」である。
【００２９】
また、ＤＲＡＭメモリセルを備える半導体装置に関する先行技術文献情報として特許文献１〜３がある。
【００３０】
【特許文献１】
特開平８−１０７１８８号公報
【特許文献２】
特開平１１−３０７７４２号公報
【特許文献３】
特開２０００−３０７０８５号公報
【００３１】
【発明が解決しようとする課題】
上述のように、従来技術では、上層に設けられる配線がアルミ配線であるため、半導体装置の配線抵抗を低減することが困難であった。そのため、メモリ形成領域に設けられるメモリデバイス及びロジック形成領域に設けられるロジックデバイスの高性能化を図ることが困難であった。
【００３２】
そこで、本発明は上述の問題に鑑みて成されたものであり、メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供することを目的とする。
【００３３】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、第１，２の絶縁層と、第１乃至５のコンタクトプラグと、キャパシタと、第１，２の銅配線とを備えている。前記半導体基板は、メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有している。前記第１の絶縁層は、前記半導体基板上に設けられている。各前記第１，２のコンタクトプラグは、その上面が前記第１の絶縁層から露出しつつ、前記第１の領域における前記半導体基板と電気的に接続されて前記第１の絶縁層内に設けられている。前記第３のコンタクトプラグは、その上面が前記第１の絶縁層から露出しつつ、前記第２の領域における前記半導体基板と電気的に接続されて前記第１の絶縁層内に設けられている。前記第２の絶縁層は、前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に設けられている。前記キャパシタは、前記第１のコンタクトプラグと電気的に接続されて前記第２の絶縁層内に設けられている。前記第４，５のコンタクトプラグは、それぞれ前記第２，３のコンタクトプラグと電気的に接続されており、それぞれ前記第２の絶縁層内に設けられている。前記第１，２の銅配線は、それぞれ前記第４，５のコンタクトプラグと電気的に接続されており、それぞれ前記第２の絶縁層内に設けられている。
【００３４】
また、この発明に係る半導体装置の製造方法は、工程（ａ）〜（ｋ）を備えている。前記工程（ａ）は、メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板を準備する工程である。前記工程（ｂ）は、前記半導体基板上に第１の絶縁層を形成する工程である。前記工程（ｃ）は、それぞれが前記第１の領域における前記半導体基板と電気的に接続され、それぞれの上面が前記第１の絶縁層から露出する第１，２のコンタクトプラグと、前記第２の領域における前記半導体基板に電気的に接続され、上面が前記第１の絶縁層から露出する第３のコンタクトプラグとを、前記第１の絶縁層内に形成する工程である。前記工程（ｄ）は、前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に第２の絶縁層を形成する工程である。前記工程（ｅ）は、第１のコンタクトプラグを露出させる第１の開口部を前記第２の絶縁層に形成する工程である。前記工程（ｆ）は、前記第１のコンタクトプラグに接触するキャパシタを前記第１の開口部内に形成する工程である。前記工程（ｇ）は、前記キャパシタを覆って、前記第２の絶縁層上に第３の絶縁層を形成する工程である。前記工程（ｈ）は、前記第２のコンタクトプラグと電気的に接続され、上面が前記第３の絶縁層から露出する第４のコンタクトプラグと、前記第３のコンタクトプラグと電気的に接続され、上面が第３の絶縁層から露出する第５のコンタクトプラグとを、前記第２，３の絶縁層内に形成する工程である。前記工程（ｉ）は、前記第３の絶縁層及び前記第４，５のコンタクトプラグの上に、第４の絶縁層を形成する工程である。前記工程（ｊ）は、前記第４のコンタクトプラグを露出させる第２の開口部と、前記第５のコンタクトプラグを露出させる第３の開口部とを、前記第４の絶縁層に形成する工程である。前記工程（ｋ）は、前記第２の開口部を充填し、前記第４のコンタクトプラグと電気的に接続される第１の銅配線と、前記第３の開口部を充填し、前記第５のコンタクトプラグと電気的に接続される第２の銅配線とを形成する工程である。
【００３５】
また、この発明に係る他の半導体装置の製造方法は、工程（ａ）〜（ｉ）を備えている。前記工程（ａ）は、メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板を準備する工程である。前記工程（ｂ）は、前記半導体基板上に第１の絶縁層を形成する工程である。前記工程（ｃ）は、それぞれが前記第１の領域における前記半導体基板と電気的に接続され、それぞれの上面が前記第１の絶縁層から露出する第１，２のコンタクトプラグと、前記第２の領域における前記半導体基板に電気的に接続され、上面が前記第１の絶縁層から露出する第３のコンタクトプラグとを、前記第１の絶縁層内に形成する工程である。前記工程（ｄ）は、前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に第２の絶縁層を形成する工程である。前記工程（ｅ）は、第１のコンタクトプラグを露出させる第１の開口部を前記第２の絶縁層に形成する工程である。前記工程（ｆ）は、前記第１のコンタクトプラグに接触するキャパシタを前記第１の開口部内に形成する工程である。前記工程（ｇ）は、前記キャパシタを覆って、前記第２の絶縁層上に第３の絶縁層を形成する工程である。前記工程（ｈ）は、前記第２のコンタクトプラグに達する第１のコンタクトホールと、前記第３のコンタクトプラグに達する第２のコンタクトホールとを前記第２，３の絶縁層に形成するとともに、前記第１のコンタクトホールと連通する第２の開口部と、前記第２のコンタクトホールと連通する第３の開口部とを、前記第３の絶縁層に形成する工程である。前記工程（ｉ）は、前記第１のコンタクトホール及び前記第２の開口部に銅材料を一度に充填し、前記第１のコンタクトホールを充填する第４のコンタクトプラグと、前記第２の開口部を充填する第１の銅配線とを形成しつつ、前記第２のコンタクトホール及び前記第３の開口部に銅材料を一度に充填し、前記第２のコンタクトホールを充填する第５のコンタクトプラグと、前記第３の開口部を充填する第２の銅配線とを形成する工程である。
【００３６】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。本実施の形態１に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。
【００３７】
図１に示すように、本実施の形態１に係る半導体装置は、半導体基板１と、半導体基板１上に設けられ、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層１９と、絶縁層１９内に設けられた複数のコンタクトプラグ１６，６６と、絶縁層２０，２３，２８から成る絶縁層３０と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ２５，７５及び銅配線２９，８８とを備えている。
【００３８】
半導体基板１は、例えばｎ型のシリコン基板であって、その上面内には、素子分離絶縁膜２が設けられている。また、ロジック形成領域における半導体基板１の上面内にはｐ型のウェル領域３が設けられており、メモリ形成領域における半導体基板１の上面内には、ｐ型のウェル領域５３が設けられている。そして、ウェル領域５３の底部にはｎ型のウェル領域５４が設けられている。
【００３９】
ウェル領域３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域９が設けられており、ウェル領域５３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域５９が設けられている。
【００４０】
メモリ形成領域における半導体基板１上には、互いに所定距離を成す複数のゲート構造６１が設けられており、各ゲート構造６１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５５と、例えば多結晶シリコン膜が採用されるゲート電極５６と、コバルトシリサイド膜１２とがこの順で積層された構造を成している。そして、各ゲート構造６１は、互いに隣り合うソース・ドレイン領域５９の間の半導体基板１の上面上に設けられており、その側面にはサイドウォール６０が設けられている。
【００４１】
ロジック形成領域における半導体基板１上には、互いに所定距離を成す複数のゲート構造１１が設けられており、各ゲート構造１１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５と、例えば多結晶シリコン膜が採用されるゲート電極６と、コバルトシリサイド膜１２とがこの順で積層された構造を成している。そして、各ゲート構造１１は、互いに隣り合うソース・ドレイン領域９の間の半導体基板１の上面上に設けられており、その側面にはサイドウォール１０が設けられている。
【００４２】
コバルトシリサイド膜１２は、各ソース・ドレイン領域９，５９上にも設けられている。コンタクトプラグ６６は、その上面が絶縁層１９から露出しており、メモリ形成領域における半導体基板１、具体的にはソース・ドレイン領域５９と電気的に接続されている。また、コンタクトプラグ１６は、その上面が絶縁層１９から露出しており、ロジック形成領域における半導体基板１、具体的にはソース・ドレイン領域９と電気的に接続されている。
【００４３】
絶縁層３０は、絶縁層１９及びコンタクトプラグ１６，６６の上に設けられている。キャパシタ８２は、複数のコンタクトプラグ６６の一部、具体的には、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６と電気的に接続されている。
【００４４】
コンタクトプラグ２５はコンタクトプラグ１６と電気的に接続されており、コンタクトプラグ７５は、キャパシタ８２と電気的に接続されていないコンタクトプラグ６６と電気的に接続されている。銅配線２９はバリアメタル層２７を介してコンタクトプラグ２５と電気的に接続されており、銅配線８８はバリアメタル層８７を介してコンタクトプラグ７５と電気的に接続されている。また、銅配線８８はＤＲＡＭメモリセルのビット線であって、キャパシタ８２の上方に位置している。
【００４５】
上述のように、本実施の形態１に係る半導体装置は、メモリ形成領域及びロジック形成領域における上層の配線として、銅配線を備えているため、かかる配線としてアルミ配線を備えている従来の半導体装置（図５１参照）よりも、配線抵抗を低減することができる。そのため、メモリ・ロジック混載型の半導体装置を高性能化することができる。
【００４６】
次に、図１に示す半導体装置の製造方法について説明する。図１〜３は、本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図１〜３を参照して、以下に図１に示す半導体装置の製造方法について説明する。
【００４７】
まず、上述の従来の半導体装置の製造方法を用いて、図５０に示す構造までを形成する。
【００４８】
次に図２に示すように、例えばシリコン酸化膜が採用される絶縁層２８を全面に形成する。これにより、絶縁層２３及びコンタクトプラグ２５，７５の上に絶縁層２８が設けられる。
【００４９】
次に、所定のパターンを有するフォトレジスト（図示せず）を絶縁層２８上に形成し、かかるフォトレジストをマスクに用いて、絶縁層２８をエッチングして除去する。これにより、図３に示すように、コンタクトプラグ２５を露出させる開口部２６と、コンタクトプラグ７５を露出させる開口部８６とが絶縁層２８に形成される。
【００５０】
次に、窒化タンタル等から成るバリアメタル層を全面に形成し、その後、開口部２６，８６を充填する銅材料を全面に形成する。そして、絶縁層２８の上面上のバリアメタル層及び銅材料を、ＣＭＰ法などで除去する。これにより、開口部２６を充填し、バリアメタル層２７を介してコンタクトプラグ２５と電気的に接続される銅配線２９と、開口部８６を充填し、バリアメタル層８７を介して、キャパシタ８２と接触していないコンタクトプラグ６６と電気的に接続される銅配線８８とが形成され、図１に示す構造が完成する。
【００５１】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００５２】
上述のように、本実施の形態１に係る半導体装置の製造方法では、メモリ形成領域及びロジック形成領域の上層に形成される配線に、銅配線を採用しているため、配線にアルミ配線が採用される従来の半導体装置の製造方法よりも、配線抵抗を低減することができる。そのため、メモリ・ロジック混載型の半導体装置を高性能化することができる。
【００５３】
実施の形態２．
上述の実施の形態１に係る半導体装置の製造方法では、開口部６９を形成する際（図４６参照）、あるいはコンタクトホール１５，６５，２４，７４を形成する際（図４４，４９参照）には、ストッパ膜１３，１７をエッチングストッパとして使用して、層間絶縁膜１４，１８をエッチングし、その後にストッパ膜１３，１７をエッチングしている。このとき、上述のような混合ガスを用いて層間絶縁膜１４，１８をエッチングすると、ストッパ膜１３，１７の上面には、フロロカーボン系（ＣｘＦｙ）のデポ膜が堆積される。このデポ膜を生成することによって、層間絶縁膜１４，１８をエッチングする際のストッパ膜１３，１７に対する選択性を高めている。
【００５４】
このデポ膜がストッパ膜１３，１７に堆積した状態で、ストッパ膜１３，１７をエッチングすると、デポ膜がマスクとなって、ストッパ膜１３，１７を正常にエッチングすることができない。この問題を回避するため、ストッパ膜１３，１７をエッチングする前に、フォトレジストの除去工程を行って、かかる工程でデポ膜も除去している。
【００５５】
このように、実施の形態１に係る半導体装置の製造方法では、開口部６９、あるいはコンタクトホール１５，６５，２４，７４を形成する際には、層間絶縁膜１４，１８をエッチングする工程と、ストッパ膜１３，１７をエッチングする工程とが必要であり、かかる工程間には、フォトレジストを除去する工程が必要である。そのため、開口部６９、あるいはコンタクトホール１５，６５，２４，７４を形成する際に、エッチング装置からアッシング装置へと、あるいはアッシング装置からエッチング装置へと、製造装置を入れ替える必要があった。その結果、半導体装置の製造に時間を要していた。
【００５６】
そこで、本実施の形態２及び後述する実施の形態３では、上述の実施の形態１に係る製造方法よりも、半導体装置の製造時間の短縮化を図ることができる製造方法を提供する。
【００５７】
図４〜１１は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図４〜１１を参照して、以下に本実施の形態２に係る半導体装置の製造方法について説明する。
【００５８】
まず、上述の従来の半導体装置の製造方法を用いて、図４２に示す構造までを形成する。
【００５９】
次に図４に示すように、ストッパ膜１３，１７及び層間絶縁膜１４から成る絶縁層１９を、ゲート構造１１，６１を覆って半導体基板１上に形成する。具体的には、ストッパ膜１３を全面に形成し、ストッパ膜１３上に層間絶縁膜１４を形成する。そして、層間絶縁膜１４上にストッパ膜１７を形成する。
【００６０】
上述の実施の形態１では、ストッパ膜１７は絶縁層２０に含まれていたが、本実施の形態２では、ストッパ膜１７を、後述する絶縁層２０ではなく絶縁層１９に含めている。つまり、絶縁層１９は、その上層にストッパ膜１７を含んでおり、後述する絶縁層２０はストッパ膜１７を含んでいない。
【００６１】
次に図５に示すように、コンタクトプラグ１６，６６を、絶縁層１９内に形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９のストッパ膜１７から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９のストッパ膜１７から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【００６２】
まず、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９に形成する。
【００６３】
コンタクトホール１５，６５を形成する際には、まず所定の開口パターンを有するフォトレジスト（図示せず）を、写真製版法によって絶縁層１９のストッパ膜１７上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングして除去する。このときのエッチングでは、例えばＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００６４】
次に、使用するガス等のエッチング条件を変化させ、ストッパ膜１７上のフォトレジストを再度マスクに用いて、絶縁層１９の層間絶縁膜１４をエッチングする。このとき、ストッパ膜１３はエッチングストッパとして機能する。また、このときのエッチングでは、例えばＣ５Ｆ８とＯ２とＡｒとの混合ガスが使用される。
【００６５】
そして、フォトレジストを除去して、全面に対してエッチングを行い、露出しているストッパ膜１３を除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極６の側方に位置しつつ、ソース・ドレイン領域９の上方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置しつつ、ソース・ドレイン領域５９の上方に位置するコンタクトホール６５とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層１９に形成される。なお、ストッパ膜１３をエッチングする際、全面に対してエッチングを行うため、ストッパ膜１７もエッチングされる。従って、ストッパ膜１３のエッチングが完了した際に所定の厚さが残るように、ストッパ膜１７の膜厚を調整しておく。
【００６６】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、全面に形成する。そして、ＣＭＰ法を用いて、絶縁層１９の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール１５内を充填するコンタクトプラグ１６と、バリアメタル層と高融点金属層とから成り、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、図示していないが、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極５６あるいはゲート電極６と電気的に接続されるコンタクトプラグも形成される。
【００６７】
次に図６に示すように、層間絶縁膜１８から成る絶縁層２０を全面に形成する。これにより、絶縁層１９のストッパ膜１７及びコンタクトプラグ１６，６６の上に、絶縁層２０、つまり層間絶縁膜１８が設けられる。そして、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２０上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７及びコンタクトプラグ６６をエッチングストッパとして、絶縁層２０をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６を露出させる開口部６９が絶縁層２０に形成される。
【００６８】
なお、絶縁層２０を除去する際に採用されるエッチング方法では、コンタクトプラグ６６はエッチングされにくく、通常、絶縁層２０とコンタクトプラグ６６との間の選択比は十分に大きい。そのため、ストッパ膜１７と同様に、コンタクトプラグ６６をエッチングストッパとして機能させることができ、開口部６９がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。
【００６９】
次に、コンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、絶縁層２０の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図７に示すように、キャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで絶縁層２０の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００７０】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図８に示すように、キャパシタの誘電体膜７１及び上部電極７２が形成され、開口部６９内にキャパシタ８２が完成する。
【００７１】
次に図９に示すように、絶縁層２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う絶縁層２３が絶縁層２０上に形成される。そして、絶縁層２０，２３に、コンタクトホール２４，７４を形成する。具体的には、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２３上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７及びコンタクトプラグ１６，６６をエッチングストッパとして、絶縁層２０，２３をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００７２】
これにより、絶縁層２３の上面からコンタクトプラグ１６に達するコンタクトホール２４と、絶縁層２３の上面からキャパシタと接触していないコンタクトプラグ６６に達するコンタクトホール７４とが形成される。
【００７３】
なお、絶縁層２０，２３を除去する際に採用されるエッチング方法では、コンタクトプラグ１６，６６はエッチングされにくく、通常、絶縁層２０，２３とコンタクトプラグ１６，６６との間の選択比は十分に大きい。そのため、コンタクトプラグ１６，６６をエッチングストッパとして機能させることができる。また、図示していないが、絶縁層２３には、その上面から上部電極７２に達するコンタクトホールも形成される。
【００７４】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、絶縁層２３の上面上の積層膜を除去する。これにより、図１０に示すように、コンタクトホール２４内を充填するコンタクトプラグ２５と、コンタクトホール７４内を充填するコンタクトプラグ７５とが形成される。
【００７５】
次に、上述の実施の形態１と同様の製造方法にて、絶縁層２８、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図１１に示す構造が得られる。
【００７６】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００７７】
上述のように、本実施の形態２に係る半導体装置の製造方法では、コンタクトプラグ１６，６６がストッパ膜１７内にも形成されるため、開口部６９、あるいはコンタクトホール２４，７４を形成する際には、ストッパ膜１７をエッチングすることがない。本実施の形態２では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、上述の実施の形態１に係る製造方法とは異なり、開口部６９、あるいはコンタクトホール２４，７４を形成する際、アッシング装置からエッチング装置への切り替えは必要でない。そのため、開口部６９、あるいはコンタクトホール２４，７４を形成する際に必要な時間を短縮することができる。その結果、実施の形態１に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
【００７８】
なお、本実施の形態２におけるコンタクトホール１５，６５を形成する工程（図５参照）と、実施の形態１におけるコンタクトホール１５，６５を形成する工程（図４４参照）とを比較すると、本実施の形態２では、ストッパ膜１７をエッチングする工程が更に必要である。しかし、ストッパ膜１７をエッチングした後に続く工程は、層間絶縁膜１４をエッチングする工程であるため、製造装置を切り替える必要はなく、エッチング条件の変更だけで、ストッパ膜１７をエッチングする工程から層間絶縁膜１４をエッチングする工程へと切り替えることができる。そのため、ストッパ膜１７をエッチングする工程の追加によって生じる製造時間の増加は、上述の製造時間の短縮よりも非常に小さいものであり、トータルの製造時間にほとんど影響を及ぼさない。
【００７９】
実施の形態３．
図１２〜１６は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態３に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図１２〜１６を参照して、以下に本実施の形態３に係る半導体装置の製造方法について説明する。
【００８０】
まず、上述の従来の半導体装置の製造方法を用いて、図４４に示す構造までを形成する。
【００８１】
次に図１２に示すように、層間絶縁膜１８から成る絶縁層２０を全面に形成する。これにより、絶縁層１９の層間絶縁膜１４及びコンタクトプラグ１６，６６の上に絶縁層２０が形成される。なお、上述の実施の形態１に係る絶縁層２０はストッパ膜１７を含んでいたが、本実施の形態３に係る絶縁層２０はストッパ膜１７を含んでいない。
【００８２】
次に、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２０上に形成し、かかるフォトレジストをマスクに用いて、絶縁層２０をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ１６を露出させる開口部６９が絶縁層２０に形成される。
【００８３】
なお、絶縁層２０を除去する際に採用されるエッチング方法では、コンタクトプラグ６６はエッチングされにくく、通常、絶縁層２０とコンタクトプラグ６６との間の選択比は十分に大きい。また、絶縁層２０の膜厚の均一性を高め、絶縁層２０のエッチングレートを安定させることにより、絶縁層２０をエッチングする際のオーバーエッチング量を低減することができる。これらによって、開口部６９がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。
【００８４】
次に、コンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、絶縁層２０の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図１３に示すように、キャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで絶縁層２０の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００８５】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図１４に示すように、キャパシタの誘電体膜７１及び上部電極７２が形成され、開口部６９内にキャパシタ８２が完成する。
【００８６】
次に図１５に示すように、絶縁層２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う絶縁層２３が絶縁層２０上に形成される。そして、絶縁層２０，２３に、コンタクトホール２４，７４を形成する。具体的には、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２３上に形成し、かかるフォトレジストをマスクに用いて、絶縁層２０，２３をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００８７】
これにより、絶縁層２３の上面からコンタクトプラグ１６に達するコンタクトホール２４と、絶縁層２３の上面からキャパシタと接触していないコンタクトプラグ６６に達するコンタクトホール７４とが形成される。
【００８８】
なお、絶縁層２０，２３を除去する際に採用されるエッチング方法では、コンタクトプラグ１６，６６はエッチングされにくく、通常、絶縁層２０，２３とコンタクトプラグ１６，６６との間の選択比は十分に大きい。また、絶縁層２０，２３の膜厚の均一性を高め、絶縁層２０，２３のエッチングレートを安定させることにより、絶縁層２０，２３をエッチングする際のオーバーエッチング量を低減することができる。これらによって、コンタクトホール２４，７４を形成する位置がずれた場合であっても、コンタクトホール２４，７４がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。また、図示していないが、絶縁層２３には、その上面から上部電極７２に達するコンタクトホールも形成されている。
【００８９】
次に、実施の形態２と同様の製造方法にて、コンタクトプラグ２５，７５、絶縁層２８、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図１６に示す構造が得られる。
【００９０】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００９１】
上述のように、本実施の形態３に係る半導体装置の製造方法では、ストッパ膜１７を形成していないため、つまり、絶縁層１９及びコンタクトプラグ１６，６６の上に直接層間絶縁膜１８を形成しているため、開口部６９、あるいはコンタクトホール２４，７４を形成する際には、ストッパ膜をエッチングする工程を実行していない。本実施の形態３では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、開口部６９、あるいはコンタクトホール２４，７４を形成する場合に、アッシング装置からエッチング装置への切り替えは必要でない。そのため、このような場合にアッシング装置からエッチング装置への切り替えが必要な実施の形態１に係る製造方法よりも、開口部６９、あるいはコンタクトホール２４，７４を形成する際に必要な時間を短縮することができる。その結果、実施の形態１に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
【００９２】
更に、実施の形態１，２に係る半導体装置の製造方法とは異なり、ストッパ膜１７を形成する工程が必要でないため、製造時間を更に短縮することができる。
【００９３】
実施の形態４．
上述の実施の形態１〜３に係る半導体装置の製造方法では、例えば図５に示すように、各ゲート電極６，５６の上面とストッパ膜１３との間には、コバルトシリサイド膜１２のみが存在しており、かかる間には絶縁膜が存在していない。そのため、コンタクトホール１５はゲート電極６に対して、あるいはコンタクトホール６５はゲート電極５６に対して、セルフアライン構造では形成されない。具体的には、アライメントのずれ等によって、コンタクトホール１５がゲート電極６の上方に形成された場合には、ゲート電極６上のコバルトシリサイド膜１２が露出してしまうため、ゲート電極６とコンタクトプラグ１６とが短絡してしまう。同様に、コンタクトホール６５がゲート電極５６の上方に形成された場合には、ゲート電極５６上のコバルトシリサイド膜１２が露出してしまうため、ゲート電極５６とコンタクトプラグ６６とが短絡してしまう。
【００９４】
従って、コンタクトプラグ１６とゲート電極６との短絡、あるいはコンタクトプラグ６６とゲート電極５６との短絡を防ぐためには、（１）アライメント精度、（２）コンタクトホールの寸法バラツキ、及び（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮して、コンタクトホール１５とゲート電極６との間の距離ｍ（図５参照）、あるいはコンタクトホール１５とゲート電極５６との間の距離ｍの設計値を決定する必要があった。そのため、コンタクトホール１５，６５を、ゲート電極に対してセルフアライン構造で形成することができない場合には、実施の形態１〜３に係る製造方法では、メモリ形成領域及びロジック形成領域の寸法を小さくすることが困難であり、その結果、半導体装置の微細化が困難であった。
【００９５】
そこで、本実施の形態４では、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、メモリ・ロジック混載型の半導体装置の微細化を図ることができる半導体装置の製造方法を提供する。
【００９６】
最初に、実施の形態１に対応した、本発明の実施の形態４に係る半導体装置の製造方法を図１７〜２１を参照して以下に説明する。
【００９７】
まず、上述の従来の半導体装置の製造方法を用いて、図４３に示す構造までを形成する。
【００９８】
次に図１７に示すように、実施の形態１と同様の製造方法にて、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９に形成する。なお図示していないが、絶縁層１９には、各ゲート電極６，５６上のコバルトシリサイド膜１２に達するコンタクトホールが、コンタクトホール１５，６５と同時に形成される。
【００９９】
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図１８に示すように、例えばシリコン窒化膜から成る絶縁膜３５が、コンタクトホール１５，６５と、ゲート電極６，５６の上方の図示しないコンタクトホールとのそれぞれの側面に、形成される。
【０１００】
次に図１９に示すように、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９の層間絶縁膜１４から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面が層間絶縁膜１４から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【０１０１】
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、絶縁層１９の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール１５内を充填するコンタクトプラグ１６と、バリアメタル層と高融点金属層とから成り、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、コンタクトプラグ１６，６６を形成する際には、ゲート電極６，５６の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極６，５６と電気的に接続されるコンタクトプラグが形成される。
【０１０２】
次に図２０に示すように、ストッパ膜１７及び層間絶縁膜１８から成る絶縁層２０を全面に形成する。具体的には、まずストッパ膜１７を全面に形成する。そして、ストッパ膜１７上に層間絶縁膜１８を形成する。これにより、絶縁層１９及びコンタクトプラグ１６，６６の上に、絶縁層２０が設けられる。
【０１０３】
次に、上述の実施の形態１と同様の製造方法にて、絶縁層２３，２８、キャパシタ８２、コンタクトホール２４，７４、コンタクトプラグ２５，７５、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図２１に示す構造が得られる。
【０１０４】
上述のように、実施の形態１に対応した、本実施の形態４に係る半導体装置の製造方法では、各コンタクトホール１５，６５の側面に絶縁膜３５を形成し（図１８参照）、その後に、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成している（図１９参照）。
【０１０５】
従って、コンタクトホール１５とゲート電極６との間、あるいはコンタクトホール６５とゲート電極５６との間には、絶縁膜３５が設けられる。そのため、絶縁膜３５の厚みを、ゲート電極６とコンタクトプラグ１６との間の絶縁性を確保できるだけの寸法に設定することによって、上述の（１）アライメント精度、及び（２）コンタクトホールの寸法バラツキ、のみを考慮して、コンタクトホール１５とゲート電極６との間の距離ｍ（図１９参照）の設計値を決定することができ、（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮する必要がない。言い換えれば、コンタクトホール１５とゲート電極６との間の距離ｍの設計値を決定する際に、ゲート電極６とコンタクトプラグ１６との間の絶縁性を考慮する必要がない。
【０１０６】
同様に、絶縁膜３５の厚みを、ゲート電極５６とコンタクトプラグ６６との間の絶縁性を確保できるだけの寸法に設定することによって、上述の（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮することなく、ゲート電極５６とコンタクトホール６５との間の距離ｍの設計値を決定することができる。
【０１０７】
従って、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、実施の形態１に係る半導体装置の製造方法よりも、コンタクトホールとゲート電極との間の距離ｍの設計値を小さくすることができる。そのため、メモリ形成領域及びロジック形成領域の寸法を小さくすることができる。その結果、実施の形態１に係る製造方法よりも、半導体装置を微細化することができる。
【０１０８】
次に、実施の形態２に対応した、本発明の実施の形態４に係る半導体装置の製造方法を、図２２〜２６を参照して以下に説明する。
【０１０９】
まず、上述の従来の半導体装置の製造方法を用いて、図４２に示す構造までを形成する。
【０１１０】
次に図２２に示すように、上述の実施の形態２と同様の製造方法にて、絶縁層１９及びコンタクトホール１５，６５を形成する。なお図示していないが、絶縁層１９には、各ゲート電極６，５６上のコバルトシリサイド膜１２に達するコンタクトホールが、コンタクトホール１５，６５と同時に形成される。
【０１１１】
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図２３に示すように、絶縁膜３５が、コンタクトホール１５，６５と、ゲート電極６，５６の上方の図示しないコンタクトホールとのそれぞれの側面に形成される。
【０１１２】
次に図２４に示すように、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面がストッパ膜１７から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面がストッパ膜１７から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【０１１３】
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、ストッパ膜１７の上面上の積層膜を除去する。これにより、コンタクトホール１５内を充填するコンタクトプラグ１６と、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、コンタクトプラグ１６，６６を形成する際には、ゲート電極６，５６の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層１９内及びストッパ膜１７内には、コバルトシリサイド膜１２を介して、ゲート電極６，５６と電気的に接続されるコンタクトプラグが形成される。
【０１１４】
次に図２５に示すように、層間絶縁膜１８から成る絶縁層２０を全面に形成する。これにより、絶縁層２０が、絶縁層１９のストッパ膜１７及びコンタクトプラグ１６，６６の上に形成される。
【０１１５】
次に、実施の形態２と同様の製造方法にて、開口部２６，６９，８６、キャパシタ８２、絶縁層２３，２８、コンタクトホール２４，７４、コンタクトプラグ２５，７５、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図２６に示す構造が得られる。
【０１１６】
このように、実施の形態２に対応した、本実施の形態４に係る半導体装置の製造方法では、各コンタクトホール１５，６５の側面に絶縁膜３５を形成し（図２３参照）、その後に、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成している（図２４参照）。従って、上述の理由でもって、実施の形態２に係る製造方法よりも、半導体装置を微細化することができる。
【０１１７】
次に、実施の形態３に対応した、本発明の実施の形態４に係る半導体装置の製造方法を、図２７，２８を参照して以下に説明する。
【０１１８】
まず、上述の製造方法でもって図１９に示す構造を形成する。次に図２７に示すように、層間絶縁膜１８から成る絶縁層２０を全面に形成する。これにより、絶縁層２０が、絶縁層１９及びコンタクトプラグ１６，６６の上に形成される。
【０１１９】
そして、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２０上に形成し、かかるフォトレジストをマスクに用いて、絶縁層２０をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ１６を露出させる開口部６９が絶縁層２０に形成される。
【０１２０】
次に、上述の実施の形態３と同様の製造方法にて、キャパシタ８２、絶縁層２３，２８、コンタクトホール２４，７４、コンタクトプラグ２５，７５、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図２８に示す構造が得られる。
【０１２１】
このように、実施の形態３に対応した、本実施の形態４に係る半導体装置の製造方法では、各コンタクトホール１５，６５の側面に絶縁膜３５を形成し、その後に、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成している。従って、上述の理由でもって、実施の形態３に係る製造方法よりも、半導体装置を微細化することができる。
【０１２２】
実施の形態５．
図２９は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置は、上述の実施の形態１に係る半導体装置において、基本的には、絶縁層３０内のコンタクトプラグ及び銅配線を互いに一体的に形成したものである。図２９に示すコンタクトプラグ４３，９３及び銅配線４４，９４は、実施の形態１に係るコンタクトプラグ２５，７５及び銅配線２９，８８にそれぞれ対応している。
【０１２３】
図２９に示すように、本実施の形態５に係る半導体装置は、半導体基板１と、絶縁層１９，３０と、複数のコンタクトプラグ１６，６６と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ４３，９３及び銅配線４４，９４とを備えている。
【０１２４】
各コンタクトプラグ４３は、バリアメタル層４５を介してコンタクトプラグ１６と電気的に接続されており、各コンタクトプラグ９３は、キャパシタ８２と電気的に接続されていないコンタクトプラグ６６と、バリアメタル層９５を介して電気的に接続されている。また、各コンタクトプラグ４３，９３は銅から成る。そして、コンタクトプラグ４３と銅配線４４とは互いに一体的に形成されており、コンタクトプラグ９３と銅配線９４とは互いに一体的に形成されている。なお、銅配線９４はＤＲＡＭメモリセルのビット線であって、キャパシタ８２の上方に位置している。
【０１２５】
このように、本実施の形態５に係る半導体装置では、コンタクトプラグ４３及び銅配線４４、あるいはコンタクトプラグ９３及び銅配線９４が互いに一体的に形成されている。
【０１２６】
上述の実施の形態１に係る半導体装置では、図１に示すように、コンタクトプラグ２５及び銅配線２９、あるいはコンタクトプラグ７５及び銅配線８８は互いに別々に形成されているため、コンタクトプラグ２５と銅配線２９との間に、あるいはコンタクトプラグ７５と銅配線８８との間に、接触抵抗が生じる。そのため、銅配線２９，８８とソース・ドレイン領域９，５９との間の電気抵抗の低減が更に望まれる場合には、図１に示す構造では、その要望に対応することが容易ではなかった。
【０１２７】
一方、本実施の形態５に係る半導体装置では、コンタクトプラグ４３及び銅配線４４、あるいはコンタクトプラグ９３及び銅配線９４が互いに一体的に形成されているため、コンタクトプラグ４３と銅配線４４との間に、あるいはコンタクトプラグ９３と銅配線９４との間に、境界が存在しない。そのため、コンタクトプラグ４３と銅配線４４との間に、あるいはコンタクトプラグ９３と銅配線９４との間に、接触抵抗が生じない。従って、コンタクト抵抗を低減することができ、銅配線４４，９４とソース・ドレイン領域９，５９との間の電気抵抗の低減が更に望まれる場合であっても、その要望に十分に対応することが可能となる。
【０１２８】
次に、図２９に示す半導体装置の製造方法について説明する。図２９〜３３は、本実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態５に係る半導体装置の製造方法は、上述の実施の形態１に係る半導体装置の製造方法において、コンタクトホール２４，７４、コンタクトプラグ２５，７５、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８の替わりに、コンタクトホール４１，９１、コンタクトプラグ４３，９３、開口部４２，９２、バリアメタル層４５，９５及び銅配線４４，９４を形成するものである。図２９〜３３を参照して、以下に図２９に示す半導体装置の製造方法について説明する。
【０１２９】
まず、上述の従来の半導体装置の製造方法を用いて、図４８に示す構造までを形成する。
【０１３０】
次に図３０に示すように、絶縁層２３，２８をこの順で全面に形成し、ＣＭＰ法等を用いて平坦化を行う。なお、絶縁層２３，２８は互いに同一の絶縁層であってもよく、かかる絶縁層を一回で全面に堆積しても良い。
【０１３１】
次に図３１に示すように、コンタクトホール４１，９１を絶縁層３０に形成する。コンタクトホール４１は、絶縁層２８の上面からコンタクトプラグ１６に達しており、コンタクトホール９１は、絶縁層２８の上面から、キャパシタと接触していないコンタクトプラグ６６に達している。
【０１３２】
コンタクトホール４１，９１を形成する際、まず、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２８上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、絶縁層２３，２８及び層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトマスクを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、コンタクトホール４１，９１が絶縁層３０に形成される。なお、図示していないが、絶縁層２３，２８には、その上面から上部電極７２に達するコンタクトホールも、コンタクトホール４１，９１と同時に形成される。
【０１３３】
次に、コンタクトホール４１，９１を充填しつつ、全面にレジスト９９を塗布する。そして、図３２に示すように、レジスト９９をその上面からドライエッチングして、絶縁層２３よりも上方のレジスト９９を除去する。
【０１３４】
次に、所定のパターンを有するフォトレジスト（図示せず）を絶縁層２８上に形成し、かかるフォトレジストとレジスト９９とをマスクに用いて、絶縁層２８をエッチングして除去する。そして、フォトレジスト及びレジスト９９を除去する。これにより、図３３に示すように、コンタクトホール４１と連通する開口部４２と、コンタクトホール９１と連通する開口部９２とが、絶縁層２８に形成される。
【０１３５】
次に、窒化タンタル等から成るバリアメタル層を全面に形成し、その後、コンタクトホール４１，９１及び開口部４２，９２のそれぞれを充填する銅材料を絶縁層２８上に一度に形成する。そして、絶縁層２８の上面上のバリアメタル層及び銅材料を、ＣＭＰ法などで除去する。これにより、図２９に示す構造が完成し、コンタクトホール４１及び開口部４２の表面を覆うバリアメタル層４５と、コンタクトホール４１を充填するコンタクトプラグ４３と、開口部４２を充填する銅配線４４とが形成される。同時に、コンタクトホール９１及び開口部９２の表面を覆うバリアメタル層９５と、コンタクトホール９１を充填するコンタクトプラグ９３と、開口部９２を充填する銅配線９４とが形成される。
【０１３６】
このように、本実施の形態５に係る半導体装置の製造方法によれば、コンタクトホール４１及び開口部４２には銅材料が一度に充填されるため、コンタクトプラグ４３及び銅配線４４は互いに同時に形成される。同様に、コンタクトホール９１及び開口部９２には銅材料が一度に充填されるため、コンタクトプラグ９３及び銅配線９４は互いに同時に形成される。
【０１３７】
一方、上述の実施の形態１では、コンタクトプラグ２５，７５を形成した後に、開口部２６，８６を形成し、その後、銅配線２９，８８を形成している。つまり、コンタクトプラグ２５及び銅配線２９、あるいはコンタクトプラグ７５及び銅配線８８は、互いに別々の工程で形成されており、同時には形成されない。
【０１３８】
従って、本実施の形態５に係る半導体装置の製造方法によれば、実施の形態１のようにコンタクトプラグ及び銅配線が互いに別々に形成される場合よりも、製造工程を低減でき、量産性に優れる。
【０１３９】
なお、上述の実施の形態２〜４に係る半導体装置の製造方法において、コンタクトホール２４，７４、コンタクトプラグ２５，７５、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８の替わりに、コンタクトホール４１，９１、コンタクトプラグ４３，９３、開口部４２，９２、バリアメタル層４５，９５及び銅配線４４，９４を形成しても良い。
【０１４０】
具体的には、各実施の形態２〜４において、キャパシタ８２を形成した後に、絶縁層２３，２８をこの順で全面に形成し（図３０参照）、その後に、上述の製造方法で、コンタクトホール４１，９１及び開口部４２，９２を形成する（図３１〜３３参照）。そして、バリアメタル層を全面に形成し、その後、コンタクトホール４１，９１及び開口部４２，９２のそれぞれを充填する銅材料を絶縁層２８上に一度に形成する。その後、絶縁層２８の上面上のバリアメタル層及び銅材料を、ＣＭＰ法などで除去する。これにより、図３４〜３８に示す構造が得られる。なお図３４，３５に示す構造は、それぞれ実施の形態２，３に対応している。また図３６〜３８に示す構造は、実施の形態１〜３に対応する実施の形態４に、それぞれ対応している。
【０１４１】
このように、上述の実施の形態２〜４に係る半導体装置の製造方法のそれぞれに、本実施の形態５に係る発明を適用することによって、各実施の形態で得られる効果に加えて、上述の効果が得られる。
【０１４２】
【発明の効果】
この発明によれば、第１，２の領域における上層の配線として銅配線を採用しているため、かかる配線としてアルミ配線を採用している場合よりも、配線抵抗を低減することができる。そのため、メモリ・ロジック混載型の半導体装置を高性能化することができる。
【０１４３】
また、第１のコンタクトホール及び第２の開口部には銅材料が一度に充填されるため、第４のコンタクトプラグ及び第１の銅配線は互いに同時に形成される。同様に、第２のコンタクトホール及び第３の開口部には銅材料が一度に充填されるため、第５のコンタクトプラグ及び第２の銅配線は互いに同時に形成される。そのため、コンタクトプラグ及び銅配線が互いに別々に形成される場合よりも、製造工程を低減でき、量産性に優れる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３０】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３５】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３６】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３７】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３８】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５１】従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１ 半導体基板、６，５６ ゲート電極、９，５９ ソース・ドレイン領域、１１，６１ ゲート構造、１５，２４，６５，７４，４１，９１ コンタクトホール、１６，，２５，６６，７５，４３，９３ コンタクトプラグ、１７ ストッパ膜、１８ 層間絶縁膜、１９，２０，２３，２８，３０ 絶縁層、２９，８８，４４，９４ 銅配線、３５ 絶縁膜、６９，２６，８６，４２，９２ 開口部、８２ キャパシタ。
【発明の属する技術分野】
この発明は、半導体基板上にメモリデバイスとロジックデバイスとが形成された、メモリ・ロジック混載型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図３９〜５１は、メモリ・ロジック混載型の半導体装置の、従来の製造方法を工程順に示す断面図である。従来のメモリ・ロジック混載型の半導体装置では、メモリデバイスとしては、例えばＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ ｌｉｎｅ）構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。
【０００３】
まず図３９に示すように、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｎ型のシリコン基板である半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、半導体基板１の上面内にｐ型のウェル領域３，５３とｎ型のウェル領域５４とを形成する。具体的には、メモリデバイスが形成される領域（以後、「メモリ形成領域」と呼ぶ）における半導体基板１の上面内にウェル領域５３を形成し、その底部にウェル領域５４を形成する。また、ロジックデバイスが形成される領域（以後、「ロジック形成領域」と呼ぶ）における半導体基板１の上面内にウェル領域３を形成する。そして、チャネル注入を行う。
【０００４】
次に、メモリ形成領域における半導体基板１上に、互いに所定距離を成す複数のゲート構造６１を形成する。各ゲート構造６１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５５と、例えば多結晶シリコン膜が採用されるゲート電極５６と、例えばＴＥＯＳ膜が採用されるシリコン酸化膜５７とがこの順で積層された構造を成している。また、ロジック形成領域における半導体基板１上に、互いに所定距離を成す複数のゲート構造１１を形成する。各ゲート構造１１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５と、例えば多結晶シリコン膜が採用されるゲート電極６と、例えばＴＥＯＳ膜が採用されるシリコン酸化膜７とがこの順で積層された構造を成している。
【０００５】
そして、ゲート構造１１，６１及び素子分離絶縁膜２をマスクに用いて、リンやヒ素等の不純物を、比較的低濃度で半導体基板１の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板１の上面内に、ｎ−型の不純物領域５８ａが形成されるとともに、ロジック形成領域における半導体基板１の上面内に、ｎ−型の不純物領域８ａが形成される。
【０００６】
次に図４０に示すように、例えばＣＶＤ法によってシリコン窒化膜を全面に形成した後、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、ゲート構造６１の側面にサイドウォール６０が形成されるとともに、ゲート構造１１の側面にサイドウォール１０が形成される。
【０００７】
そして、ゲート構造１１，６１、素子分離絶縁膜２及びサイドウォール１０，６０をマスクに用いて、リンやヒ素等の不純物を、比較的高濃度で半導体基板１の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板１の上面内に、ｎ＋型の不純物領域５８ｂが形成されるとともに、ロジック形成領域における半導体基板１の上面内に、ｎ＋型の不純物領域８ｂが形成される。
【０００８】
以上の工程により、それぞれが不純物領域５８ａ，５８ｂから成り、互いに所定距離を成す複数のソース・ドレイン領域５９が、メモリ形成領域における半導体基板１の上面内に形成され、更に、互いに隣り合うソース・ドレイン領域５９の間の半導体基板１の上面上にゲート構造６１が形成される。また、それぞれが不純物領域８ａ，８ｂから成り、互いに所定距離を成す複数のソース・ドレイン領域９が、ロジック形成領域における半導体基板１の上面内に形成され、更に、隣り合うソース・ドレイン領域９の間の半導体基板１の上面上にゲート構造１１が形成される。
【０００９】
なお、以下の理由のために、不純物領域８ｂ，５８ｂは、不純物領域８ａ，５８ａよりも深く形成される。すなわち、後述するコバルトシリサイド膜１２を半導体基板１上に形成する際に、かかるコバルトシリサイド膜１２が部分的に深く形成される場合があり、コバルトシリサイド膜１２とウェル領域３，５３との電気的接続を避けるために、不純物領域８ｂ，５８ｂを、不純物領域８ａ，５８ａよりも深く形成する。このとき、不純物領域５８ｂの濃度があまり高すぎると、チャネル方向のリーク電流が増加し、そのために、メモリデバイスの電荷保持特性（「Ｒｅｆｒｅｓｈ特性」とも呼ばれる）が劣化することがある。かかる劣化を防止するために、メモリ形成領域の不純物領域５８ｂの濃度を、ロジック形成領域の不純物領域８ｂよりも低めに設定する。
【００１０】
次に図４１に示すように、例えばフッ酸を用いてゲート構造６１のシリコン酸化膜５７と、ゲート構造１１のシリコン酸化膜７を除去する。
【００１１】
次に、例えばスパッタ法によりコバルト膜を全面に形成する。そして、例えばランプアニ−ル装置を用いて熱処理を行うことにより、コバルトと、それに接触しているシリコンとを反応させる。これにより、図４２に示すように、半導体基板１の上面が部分的にシリサイド化されて、ソース・ドレイン領域９，５９上にコバルトシリサイド膜１２が形成される。同時に、ゲート電極６，５６の上面がシリサイド化されて、コバルトシリサイド膜１２が形成される。その結果、コバルトシリサイド膜１２をゲート電極６上に有するゲート構造１１と、コバルトシリサイド膜１２をゲート電極５６上に有するゲート構造６１が形成される。その後、未反応のコバルト膜を除去する。
【００１２】
次に図４３に示すように、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層１９を、ゲート構造１１，６１を覆って半導体基板１上に形成する。具体的には、ストッパ膜１３を全面に形成し、その後、層間絶縁膜１４をストッパ膜１３上に形成する。そして、ＣＭＰ法等により層間絶縁膜１４の平坦化を行う。これにより、上面が平坦な絶縁層１９が半導体基板１上に形成される。なお、ストッパ膜１３には例えばシリコン窒化膜が採用され、層間絶縁膜１４には例えばＢＰＴＥＯＳ膜が採用される。
【００１３】
次に図４４に示すように、コンタクトプラグ１６，６６を、絶縁層１９内に形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９の層間絶縁膜１４から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９の層間絶縁膜１４から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【００１４】
まず、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９に形成する。
【００１５】
コンタクトホール１５，６５を形成する際には、まず所定の開口パターンを有するフォトレジスト（図示せず）を、写真製版法によって絶縁層１９の層間絶縁膜１４上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜１３をエッチングストッパとして、層間絶縁膜１４をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトレジストを除去して、露出しているストッパ膜１３をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極６の側方に位置しつつ、ソース・ドレイン領域９の上方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置しつつ、ソース・ドレイン領域５９の上方に位置するコンタクトホール６５とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層１９に形成される。
【００１６】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、全面に形成する。そして、ＣＭＰ法を用いて、絶縁層１９の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール１５内を充填するコンタクトプラグ１６と、バリアメタル層と高融点金属層とから成り、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、図示していないが、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極５６あるいはゲート電極６と電気的に接続されるコンタクトプラグも形成される。
【００１７】
次に図４５に示すように、ストッパ膜１７及び層間絶縁膜１８から成る絶縁層２０を全面に形成する。具体的には、まず、例えばシリコン窒化膜が採用されるストッパ膜１７を全面に形成する。そして、ストッパ膜１７上に層間絶縁膜１８を形成する。これにより、絶縁層１９及びコンタクトプラグ１６，６６の上に、絶縁層２０が設けられる。なお、層間絶縁膜１８には例えばＢＰＴＥＯＳ膜が採用される。
【００１８】
次に図４６に示すように、複数のコンタクトプラグ６６の一部、具体的には、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６を露出させる開口部６９を、絶縁層２０内に形成する。
【００１９】
開口部６９を形成する際には、まず、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２０の層間絶縁膜１８上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトレジストを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、開口部６９が絶縁層２０に形成される。
【００２０】
次に、露出しているコンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタを開口部６９内に形成する。具体的には、まずルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、層間絶縁膜１８の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図４７に示すように、ルテニウム等の高融点金属を含むキャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００２１】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図４８に示すように、五酸化タンタルから成るキャパシタの誘電体膜７１と、ルテニウム等の高融点金属を含むキャパシタの上部電極７２とが形成され、開口部６９内にキャパシタが完成する。
【００２２】
次に図４９に示すように、絶縁層２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う絶縁層２３が絶縁層２０の層間絶縁膜１８上に形成される。絶縁層２３は、例えばＴＥＯＳ膜が採用され、層間絶縁膜として機能する。
【００２３】
次に、コンタクトホール２４，７４を絶縁層２０，２３に形成する。コンタクトホール２４は、絶縁層２３の上面からコンタクトプラグ１６に達しており、コンタクトホール７４は、絶縁層２３の上面から、キャパシタと接触していないコンタクトプラグ６６に達している。
【００２４】
コンタクトホール２４，７４を形成する際、まず、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２３上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、絶縁層２３及び層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトマスクを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、コンタクトホール２４，７４が形成される。なお、図示していないが、絶縁層２３には、その上面から上部電極７２に達するコンタクトホールも、コンタクトホール２４，７４と同時に形成される。
【００２５】
次に図５０に示すように、バリアメタル層と高融点金属層とから成り、コンタクトホール２４内を充填するコンタクトプラグ２５と、バリアメタル層と高融点金属層とから成り、コンタクトホール７４内を充填するコンタクトプラグ７５とを形成する。具体的には、まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、絶縁層２３の上面上の積層膜を除去する。これにより、コンタクトプラグ１６と電気的に接続され、上面が絶縁層２３から露出するコンタクトプラグ２５と、キャパシタ８２と接触していないコンタクトプラグ６６と電気的に接続され、上面が絶縁層２３から露出するコンタクトプラグ７５とが、絶縁層２０，２３内に形成される。
【００２６】
次に図５１に示すように、窒化チタン層１２６，１２８で上下を挟まれたアルミ配線１２７をコンタクトプラグ２５と電気的に接続させて絶縁層２３上に形成するとともに、窒化チタン層１７６，１７８で上下を挟まれたアルミ配線１７７をコンタクトプラグ７５と電気的に接続させて絶縁層２３上に形成する。なお、アルミ配線１７７はＤＲＡＭメモリセルのビット線である。
【００２７】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００２８】
上述の従来技術は、本出願人による先行出願（未公開）に記載されている内容であって、かかる先行出願の出願番号は、「特願２００２−０９０４８３」である。
【００２９】
また、ＤＲＡＭメモリセルを備える半導体装置に関する先行技術文献情報として特許文献１〜３がある。
【００３０】
【特許文献１】
特開平８−１０７１８８号公報
【特許文献２】
特開平１１−３０７７４２号公報
【特許文献３】
特開２０００−３０７０８５号公報
【００３１】
【発明が解決しようとする課題】
上述のように、従来技術では、上層に設けられる配線がアルミ配線であるため、半導体装置の配線抵抗を低減することが困難であった。そのため、メモリ形成領域に設けられるメモリデバイス及びロジック形成領域に設けられるロジックデバイスの高性能化を図ることが困難であった。
【００３２】
そこで、本発明は上述の問題に鑑みて成されたものであり、メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供することを目的とする。
【００３３】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、第１，２の絶縁層と、第１乃至５のコンタクトプラグと、キャパシタと、第１，２の銅配線とを備えている。前記半導体基板は、メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有している。前記第１の絶縁層は、前記半導体基板上に設けられている。各前記第１，２のコンタクトプラグは、その上面が前記第１の絶縁層から露出しつつ、前記第１の領域における前記半導体基板と電気的に接続されて前記第１の絶縁層内に設けられている。前記第３のコンタクトプラグは、その上面が前記第１の絶縁層から露出しつつ、前記第２の領域における前記半導体基板と電気的に接続されて前記第１の絶縁層内に設けられている。前記第２の絶縁層は、前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に設けられている。前記キャパシタは、前記第１のコンタクトプラグと電気的に接続されて前記第２の絶縁層内に設けられている。前記第４，５のコンタクトプラグは、それぞれ前記第２，３のコンタクトプラグと電気的に接続されており、それぞれ前記第２の絶縁層内に設けられている。前記第１，２の銅配線は、それぞれ前記第４，５のコンタクトプラグと電気的に接続されており、それぞれ前記第２の絶縁層内に設けられている。
【００３４】
また、この発明に係る半導体装置の製造方法は、工程（ａ）〜（ｋ）を備えている。前記工程（ａ）は、メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板を準備する工程である。前記工程（ｂ）は、前記半導体基板上に第１の絶縁層を形成する工程である。前記工程（ｃ）は、それぞれが前記第１の領域における前記半導体基板と電気的に接続され、それぞれの上面が前記第１の絶縁層から露出する第１，２のコンタクトプラグと、前記第２の領域における前記半導体基板に電気的に接続され、上面が前記第１の絶縁層から露出する第３のコンタクトプラグとを、前記第１の絶縁層内に形成する工程である。前記工程（ｄ）は、前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に第２の絶縁層を形成する工程である。前記工程（ｅ）は、第１のコンタクトプラグを露出させる第１の開口部を前記第２の絶縁層に形成する工程である。前記工程（ｆ）は、前記第１のコンタクトプラグに接触するキャパシタを前記第１の開口部内に形成する工程である。前記工程（ｇ）は、前記キャパシタを覆って、前記第２の絶縁層上に第３の絶縁層を形成する工程である。前記工程（ｈ）は、前記第２のコンタクトプラグと電気的に接続され、上面が前記第３の絶縁層から露出する第４のコンタクトプラグと、前記第３のコンタクトプラグと電気的に接続され、上面が第３の絶縁層から露出する第５のコンタクトプラグとを、前記第２，３の絶縁層内に形成する工程である。前記工程（ｉ）は、前記第３の絶縁層及び前記第４，５のコンタクトプラグの上に、第４の絶縁層を形成する工程である。前記工程（ｊ）は、前記第４のコンタクトプラグを露出させる第２の開口部と、前記第５のコンタクトプラグを露出させる第３の開口部とを、前記第４の絶縁層に形成する工程である。前記工程（ｋ）は、前記第２の開口部を充填し、前記第４のコンタクトプラグと電気的に接続される第１の銅配線と、前記第３の開口部を充填し、前記第５のコンタクトプラグと電気的に接続される第２の銅配線とを形成する工程である。
【００３５】
また、この発明に係る他の半導体装置の製造方法は、工程（ａ）〜（ｉ）を備えている。前記工程（ａ）は、メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板を準備する工程である。前記工程（ｂ）は、前記半導体基板上に第１の絶縁層を形成する工程である。前記工程（ｃ）は、それぞれが前記第１の領域における前記半導体基板と電気的に接続され、それぞれの上面が前記第１の絶縁層から露出する第１，２のコンタクトプラグと、前記第２の領域における前記半導体基板に電気的に接続され、上面が前記第１の絶縁層から露出する第３のコンタクトプラグとを、前記第１の絶縁層内に形成する工程である。前記工程（ｄ）は、前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に第２の絶縁層を形成する工程である。前記工程（ｅ）は、第１のコンタクトプラグを露出させる第１の開口部を前記第２の絶縁層に形成する工程である。前記工程（ｆ）は、前記第１のコンタクトプラグに接触するキャパシタを前記第１の開口部内に形成する工程である。前記工程（ｇ）は、前記キャパシタを覆って、前記第２の絶縁層上に第３の絶縁層を形成する工程である。前記工程（ｈ）は、前記第２のコンタクトプラグに達する第１のコンタクトホールと、前記第３のコンタクトプラグに達する第２のコンタクトホールとを前記第２，３の絶縁層に形成するとともに、前記第１のコンタクトホールと連通する第２の開口部と、前記第２のコンタクトホールと連通する第３の開口部とを、前記第３の絶縁層に形成する工程である。前記工程（ｉ）は、前記第１のコンタクトホール及び前記第２の開口部に銅材料を一度に充填し、前記第１のコンタクトホールを充填する第４のコンタクトプラグと、前記第２の開口部を充填する第１の銅配線とを形成しつつ、前記第２のコンタクトホール及び前記第３の開口部に銅材料を一度に充填し、前記第２のコンタクトホールを充填する第５のコンタクトプラグと、前記第３の開口部を充填する第２の銅配線とを形成する工程である。
【００３６】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。本実施の形態１に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。
【００３７】
図１に示すように、本実施の形態１に係る半導体装置は、半導体基板１と、半導体基板１上に設けられ、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層１９と、絶縁層１９内に設けられた複数のコンタクトプラグ１６，６６と、絶縁層２０，２３，２８から成る絶縁層３０と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ２５，７５及び銅配線２９，８８とを備えている。
【００３８】
半導体基板１は、例えばｎ型のシリコン基板であって、その上面内には、素子分離絶縁膜２が設けられている。また、ロジック形成領域における半導体基板１の上面内にはｐ型のウェル領域３が設けられており、メモリ形成領域における半導体基板１の上面内には、ｐ型のウェル領域５３が設けられている。そして、ウェル領域５３の底部にはｎ型のウェル領域５４が設けられている。
【００３９】
ウェル領域３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域９が設けられており、ウェル領域５３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域５９が設けられている。
【００４０】
メモリ形成領域における半導体基板１上には、互いに所定距離を成す複数のゲート構造６１が設けられており、各ゲート構造６１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５５と、例えば多結晶シリコン膜が採用されるゲート電極５６と、コバルトシリサイド膜１２とがこの順で積層された構造を成している。そして、各ゲート構造６１は、互いに隣り合うソース・ドレイン領域５９の間の半導体基板１の上面上に設けられており、その側面にはサイドウォール６０が設けられている。
【００４１】
ロジック形成領域における半導体基板１上には、互いに所定距離を成す複数のゲート構造１１が設けられており、各ゲート構造１１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５と、例えば多結晶シリコン膜が採用されるゲート電極６と、コバルトシリサイド膜１２とがこの順で積層された構造を成している。そして、各ゲート構造１１は、互いに隣り合うソース・ドレイン領域９の間の半導体基板１の上面上に設けられており、その側面にはサイドウォール１０が設けられている。
【００４２】
コバルトシリサイド膜１２は、各ソース・ドレイン領域９，５９上にも設けられている。コンタクトプラグ６６は、その上面が絶縁層１９から露出しており、メモリ形成領域における半導体基板１、具体的にはソース・ドレイン領域５９と電気的に接続されている。また、コンタクトプラグ１６は、その上面が絶縁層１９から露出しており、ロジック形成領域における半導体基板１、具体的にはソース・ドレイン領域９と電気的に接続されている。
【００４３】
絶縁層３０は、絶縁層１９及びコンタクトプラグ１６，６６の上に設けられている。キャパシタ８２は、複数のコンタクトプラグ６６の一部、具体的には、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６と電気的に接続されている。
【００４４】
コンタクトプラグ２５はコンタクトプラグ１６と電気的に接続されており、コンタクトプラグ７５は、キャパシタ８２と電気的に接続されていないコンタクトプラグ６６と電気的に接続されている。銅配線２９はバリアメタル層２７を介してコンタクトプラグ２５と電気的に接続されており、銅配線８８はバリアメタル層８７を介してコンタクトプラグ７５と電気的に接続されている。また、銅配線８８はＤＲＡＭメモリセルのビット線であって、キャパシタ８２の上方に位置している。
【００４５】
上述のように、本実施の形態１に係る半導体装置は、メモリ形成領域及びロジック形成領域における上層の配線として、銅配線を備えているため、かかる配線としてアルミ配線を備えている従来の半導体装置（図５１参照）よりも、配線抵抗を低減することができる。そのため、メモリ・ロジック混載型の半導体装置を高性能化することができる。
【００４６】
次に、図１に示す半導体装置の製造方法について説明する。図１〜３は、本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図１〜３を参照して、以下に図１に示す半導体装置の製造方法について説明する。
【００４７】
まず、上述の従来の半導体装置の製造方法を用いて、図５０に示す構造までを形成する。
【００４８】
次に図２に示すように、例えばシリコン酸化膜が採用される絶縁層２８を全面に形成する。これにより、絶縁層２３及びコンタクトプラグ２５，７５の上に絶縁層２８が設けられる。
【００４９】
次に、所定のパターンを有するフォトレジスト（図示せず）を絶縁層２８上に形成し、かかるフォトレジストをマスクに用いて、絶縁層２８をエッチングして除去する。これにより、図３に示すように、コンタクトプラグ２５を露出させる開口部２６と、コンタクトプラグ７５を露出させる開口部８６とが絶縁層２８に形成される。
【００５０】
次に、窒化タンタル等から成るバリアメタル層を全面に形成し、その後、開口部２６，８６を充填する銅材料を全面に形成する。そして、絶縁層２８の上面上のバリアメタル層及び銅材料を、ＣＭＰ法などで除去する。これにより、開口部２６を充填し、バリアメタル層２７を介してコンタクトプラグ２５と電気的に接続される銅配線２９と、開口部８６を充填し、バリアメタル層８７を介して、キャパシタ８２と接触していないコンタクトプラグ６６と電気的に接続される銅配線８８とが形成され、図１に示す構造が完成する。
【００５１】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００５２】
上述のように、本実施の形態１に係る半導体装置の製造方法では、メモリ形成領域及びロジック形成領域の上層に形成される配線に、銅配線を採用しているため、配線にアルミ配線が採用される従来の半導体装置の製造方法よりも、配線抵抗を低減することができる。そのため、メモリ・ロジック混載型の半導体装置を高性能化することができる。
【００５３】
実施の形態２．
上述の実施の形態１に係る半導体装置の製造方法では、開口部６９を形成する際（図４６参照）、あるいはコンタクトホール１５，６５，２４，７４を形成する際（図４４，４９参照）には、ストッパ膜１３，１７をエッチングストッパとして使用して、層間絶縁膜１４，１８をエッチングし、その後にストッパ膜１３，１７をエッチングしている。このとき、上述のような混合ガスを用いて層間絶縁膜１４，１８をエッチングすると、ストッパ膜１３，１７の上面には、フロロカーボン系（ＣｘＦｙ）のデポ膜が堆積される。このデポ膜を生成することによって、層間絶縁膜１４，１８をエッチングする際のストッパ膜１３，１７に対する選択性を高めている。
【００５４】
このデポ膜がストッパ膜１３，１７に堆積した状態で、ストッパ膜１３，１７をエッチングすると、デポ膜がマスクとなって、ストッパ膜１３，１７を正常にエッチングすることができない。この問題を回避するため、ストッパ膜１３，１７をエッチングする前に、フォトレジストの除去工程を行って、かかる工程でデポ膜も除去している。
【００５５】
このように、実施の形態１に係る半導体装置の製造方法では、開口部６９、あるいはコンタクトホール１５，６５，２４，７４を形成する際には、層間絶縁膜１４，１８をエッチングする工程と、ストッパ膜１３，１７をエッチングする工程とが必要であり、かかる工程間には、フォトレジストを除去する工程が必要である。そのため、開口部６９、あるいはコンタクトホール１５，６５，２４，７４を形成する際に、エッチング装置からアッシング装置へと、あるいはアッシング装置からエッチング装置へと、製造装置を入れ替える必要があった。その結果、半導体装置の製造に時間を要していた。
【００５６】
そこで、本実施の形態２及び後述する実施の形態３では、上述の実施の形態１に係る製造方法よりも、半導体装置の製造時間の短縮化を図ることができる製造方法を提供する。
【００５７】
図４〜１１は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図４〜１１を参照して、以下に本実施の形態２に係る半導体装置の製造方法について説明する。
【００５８】
まず、上述の従来の半導体装置の製造方法を用いて、図４２に示す構造までを形成する。
【００５９】
次に図４に示すように、ストッパ膜１３，１７及び層間絶縁膜１４から成る絶縁層１９を、ゲート構造１１，６１を覆って半導体基板１上に形成する。具体的には、ストッパ膜１３を全面に形成し、ストッパ膜１３上に層間絶縁膜１４を形成する。そして、層間絶縁膜１４上にストッパ膜１７を形成する。
【００６０】
上述の実施の形態１では、ストッパ膜１７は絶縁層２０に含まれていたが、本実施の形態２では、ストッパ膜１７を、後述する絶縁層２０ではなく絶縁層１９に含めている。つまり、絶縁層１９は、その上層にストッパ膜１７を含んでおり、後述する絶縁層２０はストッパ膜１７を含んでいない。
【００６１】
次に図５に示すように、コンタクトプラグ１６，６６を、絶縁層１９内に形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９のストッパ膜１７から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９のストッパ膜１７から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【００６２】
まず、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９に形成する。
【００６３】
コンタクトホール１５，６５を形成する際には、まず所定の開口パターンを有するフォトレジスト（図示せず）を、写真製版法によって絶縁層１９のストッパ膜１７上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングして除去する。このときのエッチングでは、例えばＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００６４】
次に、使用するガス等のエッチング条件を変化させ、ストッパ膜１７上のフォトレジストを再度マスクに用いて、絶縁層１９の層間絶縁膜１４をエッチングする。このとき、ストッパ膜１３はエッチングストッパとして機能する。また、このときのエッチングでは、例えばＣ５Ｆ８とＯ２とＡｒとの混合ガスが使用される。
【００６５】
そして、フォトレジストを除去して、全面に対してエッチングを行い、露出しているストッパ膜１３を除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極６の側方に位置しつつ、ソース・ドレイン領域９の上方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置しつつ、ソース・ドレイン領域５９の上方に位置するコンタクトホール６５とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層１９に形成される。なお、ストッパ膜１３をエッチングする際、全面に対してエッチングを行うため、ストッパ膜１７もエッチングされる。従って、ストッパ膜１３のエッチングが完了した際に所定の厚さが残るように、ストッパ膜１７の膜厚を調整しておく。
【００６６】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、全面に形成する。そして、ＣＭＰ法を用いて、絶縁層１９の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール１５内を充填するコンタクトプラグ１６と、バリアメタル層と高融点金属層とから成り、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、図示していないが、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極５６あるいはゲート電極６と電気的に接続されるコンタクトプラグも形成される。
【００６７】
次に図６に示すように、層間絶縁膜１８から成る絶縁層２０を全面に形成する。これにより、絶縁層１９のストッパ膜１７及びコンタクトプラグ１６，６６の上に、絶縁層２０、つまり層間絶縁膜１８が設けられる。そして、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２０上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７及びコンタクトプラグ６６をエッチングストッパとして、絶縁層２０をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６を露出させる開口部６９が絶縁層２０に形成される。
【００６８】
なお、絶縁層２０を除去する際に採用されるエッチング方法では、コンタクトプラグ６６はエッチングされにくく、通常、絶縁層２０とコンタクトプラグ６６との間の選択比は十分に大きい。そのため、ストッパ膜１７と同様に、コンタクトプラグ６６をエッチングストッパとして機能させることができ、開口部６９がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。
【００６９】
次に、コンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、絶縁層２０の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図７に示すように、キャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで絶縁層２０の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００７０】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図８に示すように、キャパシタの誘電体膜７１及び上部電極７２が形成され、開口部６９内にキャパシタ８２が完成する。
【００７１】
次に図９に示すように、絶縁層２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う絶縁層２３が絶縁層２０上に形成される。そして、絶縁層２０，２３に、コンタクトホール２４，７４を形成する。具体的には、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２３上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７及びコンタクトプラグ１６，６６をエッチングストッパとして、絶縁層２０，２３をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００７２】
これにより、絶縁層２３の上面からコンタクトプラグ１６に達するコンタクトホール２４と、絶縁層２３の上面からキャパシタと接触していないコンタクトプラグ６６に達するコンタクトホール７４とが形成される。
【００７３】
なお、絶縁層２０，２３を除去する際に採用されるエッチング方法では、コンタクトプラグ１６，６６はエッチングされにくく、通常、絶縁層２０，２３とコンタクトプラグ１６，６６との間の選択比は十分に大きい。そのため、コンタクトプラグ１６，６６をエッチングストッパとして機能させることができる。また、図示していないが、絶縁層２３には、その上面から上部電極７２に達するコンタクトホールも形成される。
【００７４】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、絶縁層２３の上面上の積層膜を除去する。これにより、図１０に示すように、コンタクトホール２４内を充填するコンタクトプラグ２５と、コンタクトホール７４内を充填するコンタクトプラグ７５とが形成される。
【００７５】
次に、上述の実施の形態１と同様の製造方法にて、絶縁層２８、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図１１に示す構造が得られる。
【００７６】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００７７】
上述のように、本実施の形態２に係る半導体装置の製造方法では、コンタクトプラグ１６，６６がストッパ膜１７内にも形成されるため、開口部６９、あるいはコンタクトホール２４，７４を形成する際には、ストッパ膜１７をエッチングすることがない。本実施の形態２では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、上述の実施の形態１に係る製造方法とは異なり、開口部６９、あるいはコンタクトホール２４，７４を形成する際、アッシング装置からエッチング装置への切り替えは必要でない。そのため、開口部６９、あるいはコンタクトホール２４，７４を形成する際に必要な時間を短縮することができる。その結果、実施の形態１に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
【００７８】
なお、本実施の形態２におけるコンタクトホール１５，６５を形成する工程（図５参照）と、実施の形態１におけるコンタクトホール１５，６５を形成する工程（図４４参照）とを比較すると、本実施の形態２では、ストッパ膜１７をエッチングする工程が更に必要である。しかし、ストッパ膜１７をエッチングした後に続く工程は、層間絶縁膜１４をエッチングする工程であるため、製造装置を切り替える必要はなく、エッチング条件の変更だけで、ストッパ膜１７をエッチングする工程から層間絶縁膜１４をエッチングする工程へと切り替えることができる。そのため、ストッパ膜１７をエッチングする工程の追加によって生じる製造時間の増加は、上述の製造時間の短縮よりも非常に小さいものであり、トータルの製造時間にほとんど影響を及ぼさない。
【００７９】
実施の形態３．
図１２〜１６は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態３に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図１２〜１６を参照して、以下に本実施の形態３に係る半導体装置の製造方法について説明する。
【００８０】
まず、上述の従来の半導体装置の製造方法を用いて、図４４に示す構造までを形成する。
【００８１】
次に図１２に示すように、層間絶縁膜１８から成る絶縁層２０を全面に形成する。これにより、絶縁層１９の層間絶縁膜１４及びコンタクトプラグ１６，６６の上に絶縁層２０が形成される。なお、上述の実施の形態１に係る絶縁層２０はストッパ膜１７を含んでいたが、本実施の形態３に係る絶縁層２０はストッパ膜１７を含んでいない。
【００８２】
次に、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２０上に形成し、かかるフォトレジストをマスクに用いて、絶縁層２０をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ１６を露出させる開口部６９が絶縁層２０に形成される。
【００８３】
なお、絶縁層２０を除去する際に採用されるエッチング方法では、コンタクトプラグ６６はエッチングされにくく、通常、絶縁層２０とコンタクトプラグ６６との間の選択比は十分に大きい。また、絶縁層２０の膜厚の均一性を高め、絶縁層２０のエッチングレートを安定させることにより、絶縁層２０をエッチングする際のオーバーエッチング量を低減することができる。これらによって、開口部６９がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。
【００８４】
次に、コンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、絶縁層２０の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図１３に示すように、キャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで絶縁層２０の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００８５】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図１４に示すように、キャパシタの誘電体膜７１及び上部電極７２が形成され、開口部６９内にキャパシタ８２が完成する。
【００８６】
次に図１５に示すように、絶縁層２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う絶縁層２３が絶縁層２０上に形成される。そして、絶縁層２０，２３に、コンタクトホール２４，７４を形成する。具体的には、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２３上に形成し、かかるフォトレジストをマスクに用いて、絶縁層２０，２３をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００８７】
これにより、絶縁層２３の上面からコンタクトプラグ１６に達するコンタクトホール２４と、絶縁層２３の上面からキャパシタと接触していないコンタクトプラグ６６に達するコンタクトホール７４とが形成される。
【００８８】
なお、絶縁層２０，２３を除去する際に採用されるエッチング方法では、コンタクトプラグ１６，６６はエッチングされにくく、通常、絶縁層２０，２３とコンタクトプラグ１６，６６との間の選択比は十分に大きい。また、絶縁層２０，２３の膜厚の均一性を高め、絶縁層２０，２３のエッチングレートを安定させることにより、絶縁層２０，２３をエッチングする際のオーバーエッチング量を低減することができる。これらによって、コンタクトホール２４，７４を形成する位置がずれた場合であっても、コンタクトホール２４，７４がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。また、図示していないが、絶縁層２３には、その上面から上部電極７２に達するコンタクトホールも形成されている。
【００８９】
次に、実施の形態２と同様の製造方法にて、コンタクトプラグ２５，７５、絶縁層２８、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図１６に示す構造が得られる。
【００９０】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００９１】
上述のように、本実施の形態３に係る半導体装置の製造方法では、ストッパ膜１７を形成していないため、つまり、絶縁層１９及びコンタクトプラグ１６，６６の上に直接層間絶縁膜１８を形成しているため、開口部６９、あるいはコンタクトホール２４，７４を形成する際には、ストッパ膜をエッチングする工程を実行していない。本実施の形態３では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、開口部６９、あるいはコンタクトホール２４，７４を形成する場合に、アッシング装置からエッチング装置への切り替えは必要でない。そのため、このような場合にアッシング装置からエッチング装置への切り替えが必要な実施の形態１に係る製造方法よりも、開口部６９、あるいはコンタクトホール２４，７４を形成する際に必要な時間を短縮することができる。その結果、実施の形態１に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
【００９２】
更に、実施の形態１，２に係る半導体装置の製造方法とは異なり、ストッパ膜１７を形成する工程が必要でないため、製造時間を更に短縮することができる。
【００９３】
実施の形態４．
上述の実施の形態１〜３に係る半導体装置の製造方法では、例えば図５に示すように、各ゲート電極６，５６の上面とストッパ膜１３との間には、コバルトシリサイド膜１２のみが存在しており、かかる間には絶縁膜が存在していない。そのため、コンタクトホール１５はゲート電極６に対して、あるいはコンタクトホール６５はゲート電極５６に対して、セルフアライン構造では形成されない。具体的には、アライメントのずれ等によって、コンタクトホール１５がゲート電極６の上方に形成された場合には、ゲート電極６上のコバルトシリサイド膜１２が露出してしまうため、ゲート電極６とコンタクトプラグ１６とが短絡してしまう。同様に、コンタクトホール６５がゲート電極５６の上方に形成された場合には、ゲート電極５６上のコバルトシリサイド膜１２が露出してしまうため、ゲート電極５６とコンタクトプラグ６６とが短絡してしまう。
【００９４】
従って、コンタクトプラグ１６とゲート電極６との短絡、あるいはコンタクトプラグ６６とゲート電極５６との短絡を防ぐためには、（１）アライメント精度、（２）コンタクトホールの寸法バラツキ、及び（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮して、コンタクトホール１５とゲート電極６との間の距離ｍ（図５参照）、あるいはコンタクトホール１５とゲート電極５６との間の距離ｍの設計値を決定する必要があった。そのため、コンタクトホール１５，６５を、ゲート電極に対してセルフアライン構造で形成することができない場合には、実施の形態１〜３に係る製造方法では、メモリ形成領域及びロジック形成領域の寸法を小さくすることが困難であり、その結果、半導体装置の微細化が困難であった。
【００９５】
そこで、本実施の形態４では、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、メモリ・ロジック混載型の半導体装置の微細化を図ることができる半導体装置の製造方法を提供する。
【００９６】
最初に、実施の形態１に対応した、本発明の実施の形態４に係る半導体装置の製造方法を図１７〜２１を参照して以下に説明する。
【００９７】
まず、上述の従来の半導体装置の製造方法を用いて、図４３に示す構造までを形成する。
【００９８】
次に図１７に示すように、実施の形態１と同様の製造方法にて、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９に形成する。なお図示していないが、絶縁層１９には、各ゲート電極６，５６上のコバルトシリサイド膜１２に達するコンタクトホールが、コンタクトホール１５，６５と同時に形成される。
【００９９】
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図１８に示すように、例えばシリコン窒化膜から成る絶縁膜３５が、コンタクトホール１５，６５と、ゲート電極６，５６の上方の図示しないコンタクトホールとのそれぞれの側面に、形成される。
【０１００】
次に図１９に示すように、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９の層間絶縁膜１４から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面が層間絶縁膜１４から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【０１０１】
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、絶縁層１９の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール１５内を充填するコンタクトプラグ１６と、バリアメタル層と高融点金属層とから成り、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、コンタクトプラグ１６，６６を形成する際には、ゲート電極６，５６の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極６，５６と電気的に接続されるコンタクトプラグが形成される。
【０１０２】
次に図２０に示すように、ストッパ膜１７及び層間絶縁膜１８から成る絶縁層２０を全面に形成する。具体的には、まずストッパ膜１７を全面に形成する。そして、ストッパ膜１７上に層間絶縁膜１８を形成する。これにより、絶縁層１９及びコンタクトプラグ１６，６６の上に、絶縁層２０が設けられる。
【０１０３】
次に、上述の実施の形態１と同様の製造方法にて、絶縁層２３，２８、キャパシタ８２、コンタクトホール２４，７４、コンタクトプラグ２５，７５、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図２１に示す構造が得られる。
【０１０４】
上述のように、実施の形態１に対応した、本実施の形態４に係る半導体装置の製造方法では、各コンタクトホール１５，６５の側面に絶縁膜３５を形成し（図１８参照）、その後に、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成している（図１９参照）。
【０１０５】
従って、コンタクトホール１５とゲート電極６との間、あるいはコンタクトホール６５とゲート電極５６との間には、絶縁膜３５が設けられる。そのため、絶縁膜３５の厚みを、ゲート電極６とコンタクトプラグ１６との間の絶縁性を確保できるだけの寸法に設定することによって、上述の（１）アライメント精度、及び（２）コンタクトホールの寸法バラツキ、のみを考慮して、コンタクトホール１５とゲート電極６との間の距離ｍ（図１９参照）の設計値を決定することができ、（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮する必要がない。言い換えれば、コンタクトホール１５とゲート電極６との間の距離ｍの設計値を決定する際に、ゲート電極６とコンタクトプラグ１６との間の絶縁性を考慮する必要がない。
【０１０６】
同様に、絶縁膜３５の厚みを、ゲート電極５６とコンタクトプラグ６６との間の絶縁性を確保できるだけの寸法に設定することによって、上述の（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮することなく、ゲート電極５６とコンタクトホール６５との間の距離ｍの設計値を決定することができる。
【０１０７】
従って、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、実施の形態１に係る半導体装置の製造方法よりも、コンタクトホールとゲート電極との間の距離ｍの設計値を小さくすることができる。そのため、メモリ形成領域及びロジック形成領域の寸法を小さくすることができる。その結果、実施の形態１に係る製造方法よりも、半導体装置を微細化することができる。
【０１０８】
次に、実施の形態２に対応した、本発明の実施の形態４に係る半導体装置の製造方法を、図２２〜２６を参照して以下に説明する。
【０１０９】
まず、上述の従来の半導体装置の製造方法を用いて、図４２に示す構造までを形成する。
【０１１０】
次に図２２に示すように、上述の実施の形態２と同様の製造方法にて、絶縁層１９及びコンタクトホール１５，６５を形成する。なお図示していないが、絶縁層１９には、各ゲート電極６，５６上のコバルトシリサイド膜１２に達するコンタクトホールが、コンタクトホール１５，６５と同時に形成される。
【０１１１】
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図２３に示すように、絶縁膜３５が、コンタクトホール１５，６５と、ゲート電極６，５６の上方の図示しないコンタクトホールとのそれぞれの側面に形成される。
【０１１２】
次に図２４に示すように、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面がストッパ膜１７から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面がストッパ膜１７から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【０１１３】
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、ストッパ膜１７の上面上の積層膜を除去する。これにより、コンタクトホール１５内を充填するコンタクトプラグ１６と、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、コンタクトプラグ１６，６６を形成する際には、ゲート電極６，５６の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層１９内及びストッパ膜１７内には、コバルトシリサイド膜１２を介して、ゲート電極６，５６と電気的に接続されるコンタクトプラグが形成される。
【０１１４】
次に図２５に示すように、層間絶縁膜１８から成る絶縁層２０を全面に形成する。これにより、絶縁層２０が、絶縁層１９のストッパ膜１７及びコンタクトプラグ１６，６６の上に形成される。
【０１１５】
次に、実施の形態２と同様の製造方法にて、開口部２６，６９，８６、キャパシタ８２、絶縁層２３，２８、コンタクトホール２４，７４、コンタクトプラグ２５，７５、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図２６に示す構造が得られる。
【０１１６】
このように、実施の形態２に対応した、本実施の形態４に係る半導体装置の製造方法では、各コンタクトホール１５，６５の側面に絶縁膜３５を形成し（図２３参照）、その後に、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成している（図２４参照）。従って、上述の理由でもって、実施の形態２に係る製造方法よりも、半導体装置を微細化することができる。
【０１１７】
次に、実施の形態３に対応した、本発明の実施の形態４に係る半導体装置の製造方法を、図２７，２８を参照して以下に説明する。
【０１１８】
まず、上述の製造方法でもって図１９に示す構造を形成する。次に図２７に示すように、層間絶縁膜１８から成る絶縁層２０を全面に形成する。これにより、絶縁層２０が、絶縁層１９及びコンタクトプラグ１６，６６の上に形成される。
【０１１９】
そして、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２０上に形成し、かかるフォトレジストをマスクに用いて、絶縁層２０をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ１６を露出させる開口部６９が絶縁層２０に形成される。
【０１２０】
次に、上述の実施の形態３と同様の製造方法にて、キャパシタ８２、絶縁層２３，２８、コンタクトホール２４，７４、コンタクトプラグ２５，７５、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８を形成する。これにより、図２８に示す構造が得られる。
【０１２１】
このように、実施の形態３に対応した、本実施の形態４に係る半導体装置の製造方法では、各コンタクトホール１５，６５の側面に絶縁膜３５を形成し、その後に、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成している。従って、上述の理由でもって、実施の形態３に係る製造方法よりも、半導体装置を微細化することができる。
【０１２２】
実施の形態５．
図２９は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置は、上述の実施の形態１に係る半導体装置において、基本的には、絶縁層３０内のコンタクトプラグ及び銅配線を互いに一体的に形成したものである。図２９に示すコンタクトプラグ４３，９３及び銅配線４４，９４は、実施の形態１に係るコンタクトプラグ２５，７５及び銅配線２９，８８にそれぞれ対応している。
【０１２３】
図２９に示すように、本実施の形態５に係る半導体装置は、半導体基板１と、絶縁層１９，３０と、複数のコンタクトプラグ１６，６６と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ４３，９３及び銅配線４４，９４とを備えている。
【０１２４】
各コンタクトプラグ４３は、バリアメタル層４５を介してコンタクトプラグ１６と電気的に接続されており、各コンタクトプラグ９３は、キャパシタ８２と電気的に接続されていないコンタクトプラグ６６と、バリアメタル層９５を介して電気的に接続されている。また、各コンタクトプラグ４３，９３は銅から成る。そして、コンタクトプラグ４３と銅配線４４とは互いに一体的に形成されており、コンタクトプラグ９３と銅配線９４とは互いに一体的に形成されている。なお、銅配線９４はＤＲＡＭメモリセルのビット線であって、キャパシタ８２の上方に位置している。
【０１２５】
このように、本実施の形態５に係る半導体装置では、コンタクトプラグ４３及び銅配線４４、あるいはコンタクトプラグ９３及び銅配線９４が互いに一体的に形成されている。
【０１２６】
上述の実施の形態１に係る半導体装置では、図１に示すように、コンタクトプラグ２５及び銅配線２９、あるいはコンタクトプラグ７５及び銅配線８８は互いに別々に形成されているため、コンタクトプラグ２５と銅配線２９との間に、あるいはコンタクトプラグ７５と銅配線８８との間に、接触抵抗が生じる。そのため、銅配線２９，８８とソース・ドレイン領域９，５９との間の電気抵抗の低減が更に望まれる場合には、図１に示す構造では、その要望に対応することが容易ではなかった。
【０１２７】
一方、本実施の形態５に係る半導体装置では、コンタクトプラグ４３及び銅配線４４、あるいはコンタクトプラグ９３及び銅配線９４が互いに一体的に形成されているため、コンタクトプラグ４３と銅配線４４との間に、あるいはコンタクトプラグ９３と銅配線９４との間に、境界が存在しない。そのため、コンタクトプラグ４３と銅配線４４との間に、あるいはコンタクトプラグ９３と銅配線９４との間に、接触抵抗が生じない。従って、コンタクト抵抗を低減することができ、銅配線４４，９４とソース・ドレイン領域９，５９との間の電気抵抗の低減が更に望まれる場合であっても、その要望に十分に対応することが可能となる。
【０１２８】
次に、図２９に示す半導体装置の製造方法について説明する。図２９〜３３は、本実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態５に係る半導体装置の製造方法は、上述の実施の形態１に係る半導体装置の製造方法において、コンタクトホール２４，７４、コンタクトプラグ２５，７５、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８の替わりに、コンタクトホール４１，９１、コンタクトプラグ４３，９３、開口部４２，９２、バリアメタル層４５，９５及び銅配線４４，９４を形成するものである。図２９〜３３を参照して、以下に図２９に示す半導体装置の製造方法について説明する。
【０１２９】
まず、上述の従来の半導体装置の製造方法を用いて、図４８に示す構造までを形成する。
【０１３０】
次に図３０に示すように、絶縁層２３，２８をこの順で全面に形成し、ＣＭＰ法等を用いて平坦化を行う。なお、絶縁層２３，２８は互いに同一の絶縁層であってもよく、かかる絶縁層を一回で全面に堆積しても良い。
【０１３１】
次に図３１に示すように、コンタクトホール４１，９１を絶縁層３０に形成する。コンタクトホール４１は、絶縁層２８の上面からコンタクトプラグ１６に達しており、コンタクトホール９１は、絶縁層２８の上面から、キャパシタと接触していないコンタクトプラグ６６に達している。
【０１３２】
コンタクトホール４１，９１を形成する際、まず、所定の開口パターンを有するフォトレジスト（図示せず）を絶縁層２８上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、絶縁層２３，２８及び層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトマスクを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、コンタクトホール４１，９１が絶縁層３０に形成される。なお、図示していないが、絶縁層２３，２８には、その上面から上部電極７２に達するコンタクトホールも、コンタクトホール４１，９１と同時に形成される。
【０１３３】
次に、コンタクトホール４１，９１を充填しつつ、全面にレジスト９９を塗布する。そして、図３２に示すように、レジスト９９をその上面からドライエッチングして、絶縁層２３よりも上方のレジスト９９を除去する。
【０１３４】
次に、所定のパターンを有するフォトレジスト（図示せず）を絶縁層２８上に形成し、かかるフォトレジストとレジスト９９とをマスクに用いて、絶縁層２８をエッチングして除去する。そして、フォトレジスト及びレジスト９９を除去する。これにより、図３３に示すように、コンタクトホール４１と連通する開口部４２と、コンタクトホール９１と連通する開口部９２とが、絶縁層２８に形成される。
【０１３５】
次に、窒化タンタル等から成るバリアメタル層を全面に形成し、その後、コンタクトホール４１，９１及び開口部４２，９２のそれぞれを充填する銅材料を絶縁層２８上に一度に形成する。そして、絶縁層２８の上面上のバリアメタル層及び銅材料を、ＣＭＰ法などで除去する。これにより、図２９に示す構造が完成し、コンタクトホール４１及び開口部４２の表面を覆うバリアメタル層４５と、コンタクトホール４１を充填するコンタクトプラグ４３と、開口部４２を充填する銅配線４４とが形成される。同時に、コンタクトホール９１及び開口部９２の表面を覆うバリアメタル層９５と、コンタクトホール９１を充填するコンタクトプラグ９３と、開口部９２を充填する銅配線９４とが形成される。
【０１３６】
このように、本実施の形態５に係る半導体装置の製造方法によれば、コンタクトホール４１及び開口部４２には銅材料が一度に充填されるため、コンタクトプラグ４３及び銅配線４４は互いに同時に形成される。同様に、コンタクトホール９１及び開口部９２には銅材料が一度に充填されるため、コンタクトプラグ９３及び銅配線９４は互いに同時に形成される。
【０１３７】
一方、上述の実施の形態１では、コンタクトプラグ２５，７５を形成した後に、開口部２６，８６を形成し、その後、銅配線２９，８８を形成している。つまり、コンタクトプラグ２５及び銅配線２９、あるいはコンタクトプラグ７５及び銅配線８８は、互いに別々の工程で形成されており、同時には形成されない。
【０１３８】
従って、本実施の形態５に係る半導体装置の製造方法によれば、実施の形態１のようにコンタクトプラグ及び銅配線が互いに別々に形成される場合よりも、製造工程を低減でき、量産性に優れる。
【０１３９】
なお、上述の実施の形態２〜４に係る半導体装置の製造方法において、コンタクトホール２４，７４、コンタクトプラグ２５，７５、開口部２６，８６、バリアメタル層２７，８７及び銅配線２９，８８の替わりに、コンタクトホール４１，９１、コンタクトプラグ４３，９３、開口部４２，９２、バリアメタル層４５，９５及び銅配線４４，９４を形成しても良い。
【０１４０】
具体的には、各実施の形態２〜４において、キャパシタ８２を形成した後に、絶縁層２３，２８をこの順で全面に形成し（図３０参照）、その後に、上述の製造方法で、コンタクトホール４１，９１及び開口部４２，９２を形成する（図３１〜３３参照）。そして、バリアメタル層を全面に形成し、その後、コンタクトホール４１，９１及び開口部４２，９２のそれぞれを充填する銅材料を絶縁層２８上に一度に形成する。その後、絶縁層２８の上面上のバリアメタル層及び銅材料を、ＣＭＰ法などで除去する。これにより、図３４〜３８に示す構造が得られる。なお図３４，３５に示す構造は、それぞれ実施の形態２，３に対応している。また図３６〜３８に示す構造は、実施の形態１〜３に対応する実施の形態４に、それぞれ対応している。
【０１４１】
このように、上述の実施の形態２〜４に係る半導体装置の製造方法のそれぞれに、本実施の形態５に係る発明を適用することによって、各実施の形態で得られる効果に加えて、上述の効果が得られる。
【０１４２】
【発明の効果】
この発明によれば、第１，２の領域における上層の配線として銅配線を採用しているため、かかる配線としてアルミ配線を採用している場合よりも、配線抵抗を低減することができる。そのため、メモリ・ロジック混載型の半導体装置を高性能化することができる。
【０１４３】
また、第１のコンタクトホール及び第２の開口部には銅材料が一度に充填されるため、第４のコンタクトプラグ及び第１の銅配線は互いに同時に形成される。同様に、第２のコンタクトホール及び第３の開口部には銅材料が一度に充填されるため、第５のコンタクトプラグ及び第２の銅配線は互いに同時に形成される。そのため、コンタクトプラグ及び銅配線が互いに別々に形成される場合よりも、製造工程を低減でき、量産性に優れる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３０】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３５】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３６】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３７】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３８】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５１】従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１ 半導体基板、６，５６ ゲート電極、９，５９ ソース・ドレイン領域、１１，６１ ゲート構造、１５，２４，６５，７４，４１，９１ コンタクトホール、１６，，２５，６６，７５，４３，９３ コンタクトプラグ、１７ ストッパ膜、１８ 層間絶縁膜、１９，２０，２３，２８，３０ 絶縁層、２９，８８，４４，９４ 銅配線、３５ 絶縁膜、６９，２６，８６，４２，９２ 開口部、８２ キャパシタ。
Claims (10)
- メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板と、
前記半導体基板上に設けられた第１の絶縁層と、
それぞれの上面が前記第１の絶縁層から露出しつつ、それぞれが前記第１の領域における前記半導体基板と電気的に接続されて前記第１の絶縁層内に設けられた第１，２のコンタクトプラグと、
上面が前記第１の絶縁層から露出しつつ、前記第２の領域における前記半導体基板と電気的に接続されて前記第１の絶縁層内に設けられた第３のコンタクトプラグと、
前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に設けられた第２の絶縁層と、
前記第１のコンタクトプラグと電気的に接続されて前記第２の絶縁層内に設けられたキャパシタと、
前記第２のコンタクトプラグと電気的に接続されて前記第２の絶縁層内に設けられた第４のコンタクトプラグと、
前記第３のコンタクトプラグと電気的に接続されて前記第２の絶縁層内に設けられた第５のコンタクトプラグと、
前記第４のコンタクトプラグと電気的に接続されて前記第２の絶縁層内に設けられた第１の銅配線と、
前記第５のコンタクトプラグと電気的に接続されて前記第２の絶縁層内に設けられた第２の銅配線と
を備える、半導体装置。 - 各前記第４，５のコンタクトプラグは銅から成り、
前記第１の銅配線と前記第４のコンタクトプラグとは互いに一体的に形成されており、
前記第２の銅配線と前記第５のコンタクトプラグとは互いに一体的に形成されている、請求項１に記載の半導体装置。 - 前記第１の領域における前記半導体基板の上面内に設けられた、互いに所定距離を成す第１，２のソース・ドレイン領域と、
前記第１，２のソース・ドレイン領域の間の前記半導体基板上に設けられたゲート構造と
を更に備え、
前記第１，２のコンタクトプラグは、それぞれ前記第１，２のソース・ドレイン領域に電気的に接続され、
前記第１の銅配線は前記メモリデバイスのビット線であって、前記キャパシタの上方に位置する、請求項１及び請求項２のいずれか一つに記載の半導体装置。 - （ａ）メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板を準備する工程と、
（ｂ）前記半導体基板上に第１の絶縁層を形成する工程と、
（ｃ）それぞれが前記第１の領域における前記半導体基板と電気的に接続され、それぞれの上面が前記第１の絶縁層から露出する第１，２のコンタクトプラグと、前記第２の領域における前記半導体基板に電気的に接続され、上面が前記第１の絶縁層から露出する第３のコンタクトプラグとを、前記第１の絶縁層内に形成する工程と、
（ｄ）前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に第２の絶縁層を形成する工程と、
（ｅ）第１のコンタクトプラグを露出させる第１の開口部を前記第２の絶縁層に形成する工程と、
（ｆ）前記第１のコンタクトプラグに接触するキャパシタを前記第１の開口部内に形成する工程と、
（ｇ）前記キャパシタを覆って、前記第２の絶縁層上に第３の絶縁層を形成する工程と、
（ｈ）前記第２のコンタクトプラグと電気的に接続され、上面が前記第３の絶縁層から露出する第４のコンタクトプラグと、前記第３のコンタクトプラグと電気的に接続され、上面が第３の絶縁層から露出する第５のコンタクトプラグとを、前記第２，３の絶縁層内に形成する工程と、
（ｉ）前記第３の絶縁層及び前記第４，５のコンタクトプラグの上に、第４の絶縁層を形成する工程と、
（ｊ）前記第４のコンタクトプラグを露出させる第２の開口部と、前記第５のコンタクトプラグを露出させる第３の開口部とを、前記第４の絶縁層に形成する工程と、
（ｋ）前記第２の開口部を充填し、前記第４のコンタクトプラグと電気的に接続される第１の銅配線と、前記第３の開口部を充填し、前記第５のコンタクトプラグと電気的に接続される第２の銅配線とを形成する工程と
を備える半導体装置の製造方法。 - 前記第１の絶縁層は、その最上層にストッパ膜を含み、
前記工程（ｃ）において、それぞれが前記ストッパ膜から露出する前記第１乃至３のコンタクトプラグを形成し、
前記工程（ｄ）において、前記ストッパ膜及び前記第１乃至３のコンタクトプラグの上に前記第２の絶縁層を形成し、
前記工程（ｅ）において、前記ストッパ膜及び前記第１のコンタクトプラグをエッチングストッパとして前記第２の絶縁層をエッチングして、前記第１の開口部を形成し、
前記工程（ｈ）は、
（ｈ−１）前記ストッパ膜及び前記第２，３のコンタクトプラグをエッチングストッパとして前記第２，３の絶縁層をエッチングし、前記第２のコンタクトプラグに達する第１のコンタクトホールと、前記第３のコンタクプラグに達する第２のコンタクトホールとを前記第２，３の絶縁層に形成する工程と、
（ｈ−２）前記第１のコンタクトホールを充填する前記第４のコンタクトプラグと、前記第２のコンタクトホールを充填する前記第５のコンタクトプラグとを形成する工程と
を含む、請求項４に記載の半導体装置の製造方法。 - （ａ）メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板を準備する工程と、
（ｂ）前記半導体基板上に第１の絶縁層を形成する工程と、
（ｃ）それぞれが前記第１の領域における前記半導体基板と電気的に接続され、それぞれの上面が前記第１の絶縁層から露出する第１，２のコンタクトプラグと、前記第２の領域における前記半導体基板に電気的に接続され、上面が前記第１の絶縁層から露出する第３のコンタクトプラグとを、前記第１の絶縁層内に形成する工程と、
（ｄ）前記第１の絶縁層及び前記第１乃至３のコンタクトプラグの上に第２の絶縁層を形成する工程と、
（ｅ）第１のコンタクトプラグを露出させる第１の開口部を前記第２の絶縁層に形成する工程と、
（ｆ）前記第１のコンタクトプラグに接触するキャパシタを前記第１の開口部内に形成する工程と、
（ｇ）前記キャパシタを覆って、前記第２の絶縁層上に第３の絶縁層を形成する工程と、
（ｈ）前記第２のコンタクトプラグに達する第１のコンタクトホールと、前記第３のコンタクトプラグに達する第２のコンタクトホールとを前記第２，３の絶縁層に形成するとともに、前記第１のコンタクトホールと連通する第２の開口部と、前記第２のコンタクトホールと連通する第３の開口部とを、前記第３の絶縁層に形成する工程と、
（ｉ）前記第１のコンタクトホール及び前記第２の開口部に銅材料を一度に充填し、前記第１のコンタクトホールを充填する第４のコンタクトプラグと、前記第２の開口部を充填する第１の銅配線とを形成しつつ、前記第２のコンタクトホール及び前記第３の開口部に銅材料を一度に充填し、前記第２のコンタクトホールを充填する第５のコンタクトプラグと、前記第３の開口部を充填する第２の銅配線とを形成する工程と
を備える、半導体装置の製造方法。 - 前記第１の絶縁層は、その最上層にストッパ膜を含み、
前記工程（ｃ）において、それぞれが前記ストッパ膜から露出する前記第１乃至３のコンタクトプラグを形成し、
前記工程（ｄ）において、前記ストッパ膜及び前記第１乃至３のコンタクトプラグの上に前記第２の絶縁層を形成し、
前記工程（ｅ）において、前記ストッパ膜及び前記第１のコンタクトプラグをエッチングストッパとして前記第２の絶縁層をエッチングして、前記第１の開口部を形成し、
前記工程（ｈ）は、
（ｈ−１）前記ストッパ膜及び前記第２，３のコンタクトプラグをエッチングストッパとして前記第２，３の絶縁層をエッチングし、前記第１，２のコンタクトホールを前記第２，３の絶縁層に形成する工程と、
（ｈ−２）前記第２，３の開口部を前記第３の絶縁層に形成する工程と
を含む、請求項６に記載の半導体装置の製造方法。 - 前記工程（ａ）において、
第１のゲート電極を含む第１のゲート構造が前記第１の領域における上面上に設けられ、更に、第２のゲート電極を含む第２のゲート構造が前記第２の領域における前記上面上に設けられた前記半導体基板を準備し、
前記工程（ｂ）において、前記第１，２のゲート構造を覆って、前記半導体基板上に前記第１の絶縁層を形成し、
前記工程（ｃ）は、
（ｃ−１）前記第１の絶縁層をエッチングして、それぞれが前記第１のゲート構造の側方に位置する第３，４のコンタクトホールを前記第１の領域における前記第１の絶縁層に形成するとともに、前記第２のゲート構造の側方に位置する第５のコンタクトホールを、前記第２の領域における前記第１の絶縁層に形成する工程と、
（ｃ−２）各前記第３乃至５のコンタクトホールの側面に、絶縁膜を形成する工程と、
（ｃ−３）前記工程（ｃ−２）の後に、前記第３のコンタクトホールを充填する前記第１のコンタクトプラグと、前記第４のコンタクトホールを充填する前記第２のコンタクトプラグと、前記第５のコンタクトホールを充填する前記第３のコンタクトプラグとを形成する工程と
を含む、請求項４乃至請求項７のいずれか一つに記載の半導体装置の製造方法。 - 前記工程（ａ）において、
互いに所定距離を成す第１，２のソース・ドレイン領域が、前記第１の領域における上面内に設けられ、更に前記第１，２のソース・ドレイン領域の間の前記上面上にゲート構造が設けられた前記半導体基板を準備し、
前記工程（ｃ）において、前記第１，２のコンタクトプラグを、それぞれ前記第１，２のソース・ドレイン領域と電気的に接続させて形成し、
前記第１の銅配線は前記メモリデバイスのビット線である、請求項４乃至請求項７のいずれか一つに記載の半導体装置の製造方法。 - 前記工程（ａ）において、
互いに所定距離を成す第１，２のソース・ドレイン領域が、前記第１の領域における上面内に設けられた前記半導体基板を準備し、
前記第１のゲート構造は、前記第１，２のソース・ドレイン領域の間の前記半導体基板上に設けられており、
前記工程（ｃ）において、前記第１，２のコンタクトプラグを、それぞれ前記第１，２のソース・ドレイン領域と電気的に接続させて形成し、
前記第１の銅配線は前記メモリデバイスのビット線である、請求項８に記載の半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002293714A JP2004128395A (ja) | 2002-10-07 | 2002-10-07 | 半導体装置及び半導体装置の製造方法 |
| US10/370,711 US7145240B2 (en) | 2002-10-07 | 2003-02-24 | Semiconductor device having a capacitor and method of manufacturing the same |
| US11/556,269 US7563668B2 (en) | 2002-10-07 | 2006-11-03 | Semiconductor device and method of manufacturing same |
| US12/186,366 US7884480B2 (en) | 2002-10-07 | 2008-08-05 | Semiconductor device and method of manufacturing same |
| US12/975,004 US8072074B2 (en) | 2002-10-07 | 2010-12-21 | Semiconductor device and method of manufacturing same |
| US13/295,729 US20120056302A1 (en) | 2002-10-07 | 2011-11-14 | Semiconductor device and method of manufacturing same |
| US14/287,862 US20140252441A1 (en) | 2002-10-07 | 2014-05-27 | Semiconductor device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002293714A JP2004128395A (ja) | 2002-10-07 | 2002-10-07 | 半導体装置及び半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009135141A Division JP2009246374A (ja) | 2009-06-04 | 2009-06-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004128395A true JP2004128395A (ja) | 2004-04-22 |
Family
ID=32040728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002293714A Pending JP2004128395A (ja) | 2002-10-07 | 2002-10-07 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (6) | US7145240B2 (ja) |
| JP (1) | JP2004128395A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200517A (ja) * | 2009-04-28 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009246374A (ja) * | 2009-06-04 | 2009-10-22 | Renesas Technology Corp | 半導体装置 |
| JP7362911B2 (ja) | 2019-09-26 | 2023-10-17 | アプライド マテリアルズ インコーポレイテッド | 選択的自己制限式タングステンエッチングプロセス |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128395A (ja) * | 2002-10-07 | 2004-04-22 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| US8164141B2 (en) | 2005-10-06 | 2012-04-24 | United Microelectronics Corp. | Opening structure with sidewall of an opening covered with a dielectric thin film |
| US8236702B2 (en) * | 2005-10-06 | 2012-08-07 | United Microelectronics Corp. | Method of fabricating openings and contact holes |
| US7595556B2 (en) * | 2005-12-28 | 2009-09-29 | Dongbu Hitek Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7936001B2 (en) * | 2006-09-07 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor device |
| KR101275025B1 (ko) * | 2007-07-12 | 2013-06-14 | 삼성전자주식회사 | 반도체 소자용 배선 구조물 및 이의 형성방법 |
| US8143699B2 (en) * | 2009-02-25 | 2012-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-dielectric MIM capacitors for system-on-chip applications |
| CN102044523B (zh) * | 2009-10-14 | 2012-08-22 | 无锡华润上华半导体有限公司 | 半导体器件结构及其制造方法 |
| TWI619230B (zh) | 2011-01-14 | 2018-03-21 | 半導體能源研究所股份有限公司 | 半導體記憶裝置 |
| US8222103B1 (en) * | 2011-02-15 | 2012-07-17 | Globalfoundries Inc. | Semiconductor device with embedded low-K metallization |
| KR101985951B1 (ko) | 2012-11-26 | 2019-06-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US10050035B2 (en) | 2014-01-17 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making protective layer over polysilicon structure |
| US10283604B2 (en) * | 2015-07-31 | 2019-05-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Contact structure for high aspect ratio and method of fabricating the same |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107188A (ja) | 1994-10-06 | 1996-04-23 | Sony Corp | コンタクトホールの形成方法 |
| JPH1197649A (ja) * | 1997-09-25 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6528888B2 (en) * | 1997-11-14 | 2003-03-04 | Texas Instruments Incorporated | Integrated circuit and method |
| US6329681B1 (en) * | 1997-12-18 | 2001-12-11 | Yoshitaka Nakamura | Semiconductor integrated circuit device and method of manufacturing the same |
| TW396613B (en) | 1998-04-17 | 2000-07-01 | Vanguard Int Semiconduct Corp | Low resistance bitline structure with low bitline to bitline coupling capacitance and its methods |
| US6107154A (en) | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
| KR100278657B1 (ko) * | 1998-06-24 | 2001-02-01 | 윤종용 | 반도체장치의금속배선구조및그제조방법 |
| US5893734A (en) * | 1998-09-14 | 1999-04-13 | Vanguard International Semiconductor Corporation | Method for fabricating capacitor-under-bit line (CUB) dynamic random access memory (DRAM) using tungsten landing plug contacts |
| JP2000150827A (ja) | 1998-11-16 | 2000-05-30 | Sony Corp | 半導体記憶装置の製造方法および半導体装置の製造方法 |
| JP2000306860A (ja) | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体装置の製造方法 |
| JP3271612B2 (ja) | 1999-04-23 | 2002-04-02 | 日本電気株式会社 | 蓄積容量部の製造方法 |
| JP2000332216A (ja) | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置及びその製造方法 |
| US6117725A (en) * | 1999-08-11 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Method for making cost-effective embedded DRAM structures compatible with logic circuit processing |
| JP3367480B2 (ja) | 1999-08-27 | 2003-01-14 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JP4202559B2 (ja) | 1999-10-19 | 2008-12-24 | 大日本印刷株式会社 | 磁気記録媒体 |
| JP2001127270A (ja) | 1999-10-27 | 2001-05-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6635528B2 (en) * | 1999-12-22 | 2003-10-21 | Texas Instruments Incorporated | Method of planarizing a conductive plug situated under a ferroelectric capacitor |
| JP2001210798A (ja) | 1999-12-22 | 2001-08-03 | Texas Instr Inc <Ti> | コンデンサ構造の保護のための絶縁性と導電性の障壁の使用 |
| US6534809B2 (en) * | 1999-12-22 | 2003-03-18 | Agilent Technologies, Inc. | Hardmask designs for dry etching FeRAM capacitor stacks |
| US6436763B1 (en) * | 2000-02-07 | 2002-08-20 | Taiwan Semiconductor Manufacturing Company | Process for making embedded DRAM circuits having capacitor under bit-line (CUB) |
| JP3445965B2 (ja) * | 2000-08-24 | 2003-09-16 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| KR100338781B1 (ko) * | 2000-09-20 | 2002-06-01 | 윤종용 | 반도체 메모리 소자 및 그의 제조방법 |
| JP2002110679A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP4057770B2 (ja) * | 2000-10-11 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6406968B1 (en) * | 2001-01-23 | 2002-06-18 | United Microelectronics Corp. | Method of forming dynamic random access memory |
| KR100399769B1 (ko) * | 2001-03-13 | 2003-09-26 | 삼성전자주식회사 | 엠아이엠 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자의 제조 방법 |
| JP2003007854A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US6794238B2 (en) * | 2001-11-07 | 2004-09-21 | Micron Technology, Inc. | Process for forming metallized contacts to periphery transistors |
| US6656748B2 (en) * | 2002-01-31 | 2003-12-02 | Texas Instruments Incorporated | FeRAM capacitor post stack etch clean/repair |
| JP3657925B2 (ja) * | 2002-06-17 | 2005-06-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2004128395A (ja) * | 2002-10-07 | 2004-04-22 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
-
2002
- 2002-10-07 JP JP2002293714A patent/JP2004128395A/ja active Pending
-
2003
- 2003-02-24 US US10/370,711 patent/US7145240B2/en not_active Expired - Lifetime
-
2006
- 2006-11-03 US US11/556,269 patent/US7563668B2/en not_active Expired - Lifetime
-
2008
- 2008-08-05 US US12/186,366 patent/US7884480B2/en not_active Expired - Lifetime
-
2010
- 2010-12-21 US US12/975,004 patent/US8072074B2/en not_active Expired - Fee Related
-
2011
- 2011-11-14 US US13/295,729 patent/US20120056302A1/en not_active Abandoned
-
2014
- 2014-05-27 US US14/287,862 patent/US20140252441A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200517A (ja) * | 2009-04-28 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009246374A (ja) * | 2009-06-04 | 2009-10-22 | Renesas Technology Corp | 半導体装置 |
| JP7362911B2 (ja) | 2019-09-26 | 2023-10-17 | アプライド マテリアルズ インコーポレイテッド | 選択的自己制限式タングステンエッチングプロセス |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110095349A1 (en) | 2011-04-28 |
| US8072074B2 (en) | 2011-12-06 |
| US20140252441A1 (en) | 2014-09-11 |
| US7563668B2 (en) | 2009-07-21 |
| US20040065958A1 (en) | 2004-04-08 |
| US20120056302A1 (en) | 2012-03-08 |
| US7145240B2 (en) | 2006-12-05 |
| US7884480B2 (en) | 2011-02-08 |
| US20070059885A1 (en) | 2007-03-15 |
| US20090008693A1 (en) | 2009-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7563668B2 (en) | Semiconductor device and method of manufacturing same | |
| US7329575B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| US7052983B2 (en) | Method of manufacturing a semiconductor device having selective epitaxial silicon layer on contact pads | |
| US6268252B1 (en) | Method of forming self-aligned contact pads on electrically conductive lines | |
| US6784084B2 (en) | Method for fabricating semiconductor device capable of reducing seam generations | |
| JP2002359297A (ja) | 半導体素子のコンタクトプラグ形成方法 | |
| US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
| JPH0964179A (ja) | 半導体装置およびその製造方法 | |
| JP2004128188A (ja) | 半導体装置の製造方法 | |
| US20040219729A1 (en) | Flash memory device | |
| US20030215997A1 (en) | Method of manufacturing semiconductor device | |
| US6903022B2 (en) | Method of forming contact hole | |
| US6982199B2 (en) | Bitline of semiconductor device having stud type capping layer and method for fabricating the same | |
| JP2001077189A (ja) | 半導体装置の製造方法 | |
| US20080153289A1 (en) | Method for manufacturing semiconductor devices and plug | |
| JP2012256950A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100528765B1 (ko) | 반도체 소자의 제조 방법 | |
| US20030032236A1 (en) | Semiconductor device manufacturing method and semiconductor device | |
| JP2009246374A (ja) | 半導体装置 | |
| US20070010089A1 (en) | Method of forming bit line of semiconductor device | |
| KR20030002892A (ko) | 반도체소자의 플러그 제조 방법 | |
| JP2004047525A (ja) | コンタクトホール形成方法 | |
| JP2011044724A (ja) | 半導体装置の製造方法 | |
| KR20060072375A (ko) | 반도체 메모리 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051003 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090604 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091006 |