JP3271612B2 - 蓄積容量部の製造方法 - Google Patents
蓄積容量部の製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Description
【０００１】
【発明の属する技術分野】本発明は、蓄積容量部の製造
方法に関し、特にＤＲＡＭ（Dynamic Random Access Me
mory）等で使用される蓄積容量部の製造方法に関するも
のである。
方法に関し、特にＤＲＡＭ（Dynamic Random Access Me
mory）等で使用される蓄積容量部の製造方法に関するも
のである。
【０００２】
【従来の技術】従来よりＤＲＡＭ等のメモリ素子におい
ては、容量の拡大を図るためにスタック型のキャパシタ
が用いられている。以下に従来の蓄積容量部およびその
製造方法について説明する。
ては、容量の拡大を図るためにスタック型のキャパシタ
が用いられている。以下に従来の蓄積容量部およびその
製造方法について説明する。
【０００３】図７（ｌ）は、従来の蓄積容量部の構造を
示す断面図である。同図に示すように、従来の蓄積容量
部は、シリコン等の半導体からなる基板１０１と、その
表面に図示しないゲート酸化膜を介して形成されたゲー
ト電極１０２と、酸化シリコンからなる素子分離膜１０
３と、第２層間膜１０５および配線層１０６からなる多
層構造と、その上にＣＶＤで形成された窒化膜１０７
と、後述のコンタクト・ホール１１０（図４（ｂ））内
に形成されかつ第１導電膜１１１および第２導電膜１１
５からなる下部電極１１７と、容量絶縁膜１１８と、上
部電極１１９とで構成されている。
示す断面図である。同図に示すように、従来の蓄積容量
部は、シリコン等の半導体からなる基板１０１と、その
表面に図示しないゲート酸化膜を介して形成されたゲー
ト電極１０２と、酸化シリコンからなる素子分離膜１０
３と、第２層間膜１０５および配線層１０６からなる多
層構造と、その上にＣＶＤで形成された窒化膜１０７
と、後述のコンタクト・ホール１１０（図４（ｂ））内
に形成されかつ第１導電膜１１１および第２導電膜１１
５からなる下部電極１１７と、容量絶縁膜１１８と、上
部電極１１９とで構成されている。
【０００４】ここで、従来の蓄積容量部の製造工程につ
いて説明する。図４〜図７は、図７（ｌ）に示した蓄積
容量部の製造工程を示す断面図である。
いて説明する。図４〜図７は、図７（ｌ）に示した蓄積
容量部の製造工程を示す断面図である。
【０００５】まず、図４（ａ）に示すように、基板１に
ゲート酸化膜および拡散層（共に図示せず）とゲート電
極１０２とを形成し、これらによってＤＲＡＭのメモリ
セルに必要な能動素子を構成する。また、各能動素子間
に素子分離膜１０３を形成し、これら能動素子および素
子分離膜１０３を覆うようにして第１層間膜１０４を形
成してから、さらにその上に順次、第２層間膜１０５と
配線層１０６と窒化膜１０７とを形成する。
ゲート酸化膜および拡散層（共に図示せず）とゲート電
極１０２とを形成し、これらによってＤＲＡＭのメモリ
セルに必要な能動素子を構成する。また、各能動素子間
に素子分離膜１０３を形成し、これら能動素子および素
子分離膜１０３を覆うようにして第１層間膜１０４を形
成してから、さらにその上に順次、第２層間膜１０５と
配線層１０６と窒化膜１０７とを形成する。
【０００６】その後、窒化膜１０７上にフォトリソグラ
フィ等により第１レジスト・パタン１０８を形成する。
このとき第１レジスト・パタン１０８には、後述のコン
タクト・ホール１１０（図４（ｂ））の位置に合わせて
開口部１０９を設けている。なお、第１層間膜１０４お
よび第２層間膜１０５はＰＳＧ（Phospho Silicate Gla
ss）やＢＰＳＧ（Boron Phospho Silicate Glass）等で
形成され、配線層１０６はＷＳｉ2 等で形成されてい
る。
フィ等により第１レジスト・パタン１０８を形成する。
このとき第１レジスト・パタン１０８には、後述のコン
タクト・ホール１１０（図４（ｂ））の位置に合わせて
開口部１０９を設けている。なお、第１層間膜１０４お
よび第２層間膜１０５はＰＳＧ（Phospho Silicate Gla
ss）やＢＰＳＧ（Boron Phospho Silicate Glass）等で
形成され、配線層１０６はＷＳｉ2 等で形成されてい
る。
【０００７】次いで、図４（ｂ）に示すように、第１レ
ジスト・パタン１０８をマスクにして、窒化膜１０７と
第２層間膜１０５と第１層間膜１０４とを選択的に除去
し、基板１０１に達する深さのコンタクト・ホール１１
０を開口する。次いで、図４（ｃ）に示すように、不要
となった第１レジスト・パタン１０８を除去する。次い
で、図４（ｄ）に示すように、コンタクト・ホール１１
０内に第１導電膜１１１を選択的に埋め込む。なお、第
１導電膜１１１はポリシリコン等で形成されている。
ジスト・パタン１０８をマスクにして、窒化膜１０７と
第２層間膜１０５と第１層間膜１０４とを選択的に除去
し、基板１０１に達する深さのコンタクト・ホール１１
０を開口する。次いで、図４（ｃ）に示すように、不要
となった第１レジスト・パタン１０８を除去する。次い
で、図４（ｄ）に示すように、コンタクト・ホール１１
０内に第１導電膜１１１を選択的に埋め込む。なお、第
１導電膜１１１はポリシリコン等で形成されている。
【０００８】次いで、図５（ｅ）に示すように、窒化膜
１０７および第１導電膜１１１上に第１絶縁膜１１３を
形成してから、この第１絶縁膜１１３上に下部電極の径
に応じた第２レジスト・パタン１１２をフォトリソグラ
フィ等により形成する。次いで、図５（ｆ）に示すよう
に、第２レジスト・パタン１１２をマスクにして第１絶
縁膜１１３を選択的に除去し、マスク・パタン１１４を
形成する。次いで、図５（ｇ）に示すように、マスク・
パタン１１４、露出した窒化膜１０７および第１導電膜
１１１を覆うようにして、第２導電膜１１５を形成す
る。
１０７および第１導電膜１１１上に第１絶縁膜１１３を
形成してから、この第１絶縁膜１１３上に下部電極の径
に応じた第２レジスト・パタン１１２をフォトリソグラ
フィ等により形成する。次いで、図５（ｆ）に示すよう
に、第２レジスト・パタン１１２をマスクにして第１絶
縁膜１１３を選択的に除去し、マスク・パタン１１４を
形成する。次いで、図５（ｇ）に示すように、マスク・
パタン１１４、露出した窒化膜１０７および第１導電膜
１１１を覆うようにして、第２導電膜１１５を形成す
る。
【０００９】次いで、図６（ｈ）に示すように、第２導
電膜１１５上に第２絶縁膜１１６を形成する。次いで、
図６（ｉ）に示すように、第２絶縁膜１１６をエッチバ
ックし、第２導電膜１１５が露出してしばらくしてから
エッチバックを停止することにより、マスク・パタン１
１４を露出させる。次いで、図６（ｊ）に示すように、
窒化膜１０７をエッチング・ストッパとしてマスク・パ
タン１１４および第２絶縁膜１１６を選択的に除去す
る。その結果、第１導電膜１１１および第２導電膜１１
５からなる下部電極１１７ができあがる。
電膜１１５上に第２絶縁膜１１６を形成する。次いで、
図６（ｉ）に示すように、第２絶縁膜１１６をエッチバ
ックし、第２導電膜１１５が露出してしばらくしてから
エッチバックを停止することにより、マスク・パタン１
１４を露出させる。次いで、図６（ｊ）に示すように、
窒化膜１０７をエッチング・ストッパとしてマスク・パ
タン１１４および第２絶縁膜１１６を選択的に除去す
る。その結果、第１導電膜１１１および第２導電膜１１
５からなる下部電極１１７ができあがる。
【００１０】次いで、図７（ｋ）に示すように、下部電
極１１７を覆うようにして容量絶縁膜１１８を形成す
る。最後に、図７（ｌ）に示すように、容量絶縁膜１１
８上に上部電極１１９を形成することにより、蓄積容量
部ができあがる。
極１１７を覆うようにして容量絶縁膜１１８を形成す
る。最後に、図７（ｌ）に示すように、容量絶縁膜１１
８上に上部電極１１９を形成することにより、蓄積容量
部ができあがる。
【００１１】
【発明が解決しようとする課題】このように、従来技術
では、下部電極１１７を二つの導電膜（第１導電膜１１
１と第２導電膜１１５）で形成していたため、導電膜を
形成する工程を２回必要とし、蓄積容量部の製造プロセ
スが長くなるという問題点があった。また、このように
下部電極を二つの導電膜で形成すると、そのつなぎ目が
洗浄や前処理工程等において壊れやすくなるという問題
点もある。特にスタック型のキャパシタにおいては、図
７（ｌ）からも明らかなように、第１導電膜１１１と第
２導電膜１１５との接触面積が非常に小さく、そのつな
ぎ目は壊れ易い。そのため、このような破損をいかにし
て防ぐかが従来より切望されていた。本発明は、このよ
うな課題を解決するためのものであり、従来よりも壊れ
にくくかつ短い製造プロセスで実現可能な蓄積容量部の
製造方法を提供することを目的とする。
では、下部電極１１７を二つの導電膜（第１導電膜１１
１と第２導電膜１１５）で形成していたため、導電膜を
形成する工程を２回必要とし、蓄積容量部の製造プロセ
スが長くなるという問題点があった。また、このように
下部電極を二つの導電膜で形成すると、そのつなぎ目が
洗浄や前処理工程等において壊れやすくなるという問題
点もある。特にスタック型のキャパシタにおいては、図
７（ｌ）からも明らかなように、第１導電膜１１１と第
２導電膜１１５との接触面積が非常に小さく、そのつな
ぎ目は壊れ易い。そのため、このような破損をいかにし
て防ぐかが従来より切望されていた。本発明は、このよ
うな課題を解決するためのものであり、従来よりも壊れ
にくくかつ短い製造プロセスで実現可能な蓄積容量部の
製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る蓄積容量部の製造方法は、半導
体基板上に能動素子を設けかつこの上に絶縁膜と配線層
と層間膜とからなる多層構造を形成する工程と、前記層
間膜上に第１の絶縁膜を形成する工程と、この第１の絶
縁膜上に開口部を有したレジスト・パタンを形成し、こ
のレジスト・パタンをマスクとして前記第１の絶縁膜を
選択的に除去することで、前記開口部の箇所に前記第１
の絶縁膜から前記多層構造を介して前記半導体基板に達
する深さの第１の穴を形成する工程と、前記レジスト・
パタンを除去した後、前記第１の穴の周辺の前記第１の
絶縁膜に、前記層間膜に達する深さを有しかつ前記第１
の穴よりも大きな径を有する第２の穴を形成する工程
と、前記第１の穴の中を埋め込むとともに前記第２の穴
の内面および前記第１の絶縁膜を覆う導電膜を形成する
工程と、前記導電膜上に第２の絶縁膜を形成する工程
と、前記第１の絶縁膜が露出するまで前記第２の絶縁膜
の一部および前記導電膜の一部を除去することにより前
記導電膜からなる下部電極を形成する工程と、前記下部
電極の形成後に残った前記第１および第２の絶縁膜を除
去する工程と、前記絶縁膜の除去によって露出した前記
下部電極の表面に容量絶縁膜を形成する工程と、前記容
量絶縁膜上に上部電極を形成する工程とを有する。
るために、本発明に係る蓄積容量部の製造方法は、半導
体基板上に能動素子を設けかつこの上に絶縁膜と配線層
と層間膜とからなる多層構造を形成する工程と、前記層
間膜上に第１の絶縁膜を形成する工程と、この第１の絶
縁膜上に開口部を有したレジスト・パタンを形成し、こ
のレジスト・パタンをマスクとして前記第１の絶縁膜を
選択的に除去することで、前記開口部の箇所に前記第１
の絶縁膜から前記多層構造を介して前記半導体基板に達
する深さの第１の穴を形成する工程と、前記レジスト・
パタンを除去した後、前記第１の穴の周辺の前記第１の
絶縁膜に、前記層間膜に達する深さを有しかつ前記第１
の穴よりも大きな径を有する第２の穴を形成する工程
と、前記第１の穴の中を埋め込むとともに前記第２の穴
の内面および前記第１の絶縁膜を覆う導電膜を形成する
工程と、前記導電膜上に第２の絶縁膜を形成する工程
と、前記第１の絶縁膜が露出するまで前記第２の絶縁膜
の一部および前記導電膜の一部を除去することにより前
記導電膜からなる下部電極を形成する工程と、前記下部
電極の形成後に残った前記第１および第２の絶縁膜を除
去する工程と、前記絶縁膜の除去によって露出した前記
下部電極の表面に容量絶縁膜を形成する工程と、前記容
量絶縁膜上に上部電極を形成する工程とを有する。
【００１３】また、本発明のその他の態様においては、
上記基板は、シリコンからなるものでもよい。 また、上
記下部電極は、その形状が円筒状であってもよい。ま
た、上記下部電極を形成する工程は、エッチバックまた
はＣＭＰによって実施されてもよい。また、上記蓄積容
量部は、ＤＲＡＭのメモリセルに用いられてもよい。
上記基板は、シリコンからなるものでもよい。 また、上
記下部電極は、その形状が円筒状であってもよい。ま
た、上記下部電極を形成する工程は、エッチバックまた
はＣＭＰによって実施されてもよい。また、上記蓄積容
量部は、ＤＲＡＭのメモリセルに用いられてもよい。
【００１４】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図３（ｉ）は、本実施の
形態に係る蓄積容量部とその周辺の構造を示す断面図で
ある。同図に示すように、本実施の形態の蓄積容量部
は、シリコン等の半導体からなる基板１と、その表面に
図示しないゲート酸化膜を介して形成されたゲート電極
２と、酸化シリコンからなる素子分離膜３と、第２層間
膜５および配線層６からなる多層構造と、その上にＣＶ
Ｄで形成された窒化膜７と、後述のコンタクト・ホール
１１（図１（ｂ））内に形成されかつ導電膜１４からな
る下部電極１６と、容量絶縁膜１７と、上部電極１８と
で構成されている。
について図を用いて説明する。図３（ｉ）は、本実施の
形態に係る蓄積容量部とその周辺の構造を示す断面図で
ある。同図に示すように、本実施の形態の蓄積容量部
は、シリコン等の半導体からなる基板１と、その表面に
図示しないゲート酸化膜を介して形成されたゲート電極
２と、酸化シリコンからなる素子分離膜３と、第２層間
膜５および配線層６からなる多層構造と、その上にＣＶ
Ｄで形成された窒化膜７と、後述のコンタクト・ホール
１１（図１（ｂ））内に形成されかつ導電膜１４からな
る下部電極１６と、容量絶縁膜１７と、上部電極１８と
で構成されている。
【００１５】ここで、本実施の形態に係る蓄積容量部の
製造工程について説明する。図１〜図３は、図３（ｉ）
に示した蓄積容量部の製造工程を示す断面図である。ま
ず、図１（ａ）に示すように、基板１にゲート酸化膜お
よび拡散層（共に図示せず）とゲート電極２とを形成
し、これらによってＤＲＡＭのメモリセルに必要な能動
素子を構成する。また、各能動素子の間に素子分離膜３
を形成し、これら能動素子および素子分離膜３を覆うよ
うにして第１層間膜４を形成してから、さらにその上に
順次、第２層間膜５と配線層６と窒化膜７とを形成す
る。
製造工程について説明する。図１〜図３は、図３（ｉ）
に示した蓄積容量部の製造工程を示す断面図である。ま
ず、図１（ａ）に示すように、基板１にゲート酸化膜お
よび拡散層（共に図示せず）とゲート電極２とを形成
し、これらによってＤＲＡＭのメモリセルに必要な能動
素子を構成する。また、各能動素子の間に素子分離膜３
を形成し、これら能動素子および素子分離膜３を覆うよ
うにして第１層間膜４を形成してから、さらにその上に
順次、第２層間膜５と配線層６と窒化膜７とを形成す
る。
【００１６】その後、窒化膜７上に第１絶縁膜８を形成
し、その上にフォトリソグラフィ等により第１レジスト
・パタン９を形成する。このとき第１レジスト・パタン
９には、後述のコンタクト・ホール１１（図１（ｂ））
の位置に合わせて開口部１０を設けている。なお、第１
層間膜４および第２層間膜５および第１絶縁膜８はＰＳ
ＧやＢＰＳＧ等で形成され、配線層６はＷＳｉ2 等で形
成されている。
し、その上にフォトリソグラフィ等により第１レジスト
・パタン９を形成する。このとき第１レジスト・パタン
９には、後述のコンタクト・ホール１１（図１（ｂ））
の位置に合わせて開口部１０を設けている。なお、第１
層間膜４および第２層間膜５および第１絶縁膜８はＰＳ
ＧやＢＰＳＧ等で形成され、配線層６はＷＳｉ2 等で形
成されている。
【００１７】次いで、図１（ｂ）に示すように、第１レ
ジスト・パタン９をマスクにして、第１絶縁膜８と窒化
膜１０７と第２層間膜１０５と第１層間膜１０４とを選
択的に除去し、基板１に達する深さのコンタクト・ホー
ル１１を開口する。その後、不要となった第１レジスト
・パタン９を除去する。次いで、図１（ｃ）に示すよう
に、これから形成する下部電極１６（図３（ｇ））の径
に応じた開口部を有する第２レジスト・パタン１２をフ
ォトリソグラフィ等により形成する。次いで、図２
（ｄ）に示すように、第２レジスト・パタン１２をマス
クにして第１絶縁膜８を選択的に除去し、マスク・パタ
ン１３を形成する。次いで、図２（ｅ）に示すように、
コンタクト・ホール１１内を埋め込むとともに、窒化膜
７およびマスク・パタン１３を覆うようにして導電膜１
４を形成する。なお、この導電膜１４はポリシリコン等
で形成されている。
ジスト・パタン９をマスクにして、第１絶縁膜８と窒化
膜１０７と第２層間膜１０５と第１層間膜１０４とを選
択的に除去し、基板１に達する深さのコンタクト・ホー
ル１１を開口する。その後、不要となった第１レジスト
・パタン９を除去する。次いで、図１（ｃ）に示すよう
に、これから形成する下部電極１６（図３（ｇ））の径
に応じた開口部を有する第２レジスト・パタン１２をフ
ォトリソグラフィ等により形成する。次いで、図２
（ｄ）に示すように、第２レジスト・パタン１２をマス
クにして第１絶縁膜８を選択的に除去し、マスク・パタ
ン１３を形成する。次いで、図２（ｅ）に示すように、
コンタクト・ホール１１内を埋め込むとともに、窒化膜
７およびマスク・パタン１３を覆うようにして導電膜１
４を形成する。なお、この導電膜１４はポリシリコン等
で形成されている。
【００１８】次いで、図２（ｆ）に示すように、導電膜
１４上に第２絶縁膜１５を形成する。次いで、図３
（ｇ）に示すように、第２絶縁膜１５をエッチバック
（またはＣＭＰ（:Chemical Mechanical Polishing））
し、導電膜１６が露出してしばらくしてからエッチバッ
クを停止することにより、マスク・パタン１３を露出さ
せる。次いで、図３（ｈ）に示すように、窒化膜７をエ
ッチング・ストッパとしてマスク・パタン１３および第
２絶縁膜１５を選択的に除去する。その結果、円筒状の
下部電極１６ができあがる。
１４上に第２絶縁膜１５を形成する。次いで、図３
（ｇ）に示すように、第２絶縁膜１５をエッチバック
（またはＣＭＰ（:Chemical Mechanical Polishing））
し、導電膜１６が露出してしばらくしてからエッチバッ
クを停止することにより、マスク・パタン１３を露出さ
せる。次いで、図３（ｈ）に示すように、窒化膜７をエ
ッチング・ストッパとしてマスク・パタン１３および第
２絶縁膜１５を選択的に除去する。その結果、円筒状の
下部電極１６ができあがる。
【００１９】最後に、図３（ｉ）に示すように、下部電
極１６を覆うようにして容量絶縁膜１７を形成し、その
上に上部電極１８を形成することにより、蓄積容量部が
できあがる。なお、容量絶縁膜１７の材料としては例え
ばＴａ2Ｏ5やＢＳＴ（ＢａＳｒＴｉＯ3）等を用い、上
部電極１８の材料としてはポリシリコン等を用いる。
極１６を覆うようにして容量絶縁膜１７を形成し、その
上に上部電極１８を形成することにより、蓄積容量部が
できあがる。なお、容量絶縁膜１７の材料としては例え
ばＴａ2Ｏ5やＢＳＴ（ＢａＳｒＴｉＯ3）等を用い、上
部電極１８の材料としてはポリシリコン等を用いる。
【００２０】このように本実施の形態に係る蓄積容量部
の製造方法は、１回の導電膜形成で下部電極１６を作製
することができ、従来よりも少ない工程数で蓄積容量部
を作ることができる。したがって、ＤＲＡＭ等の製造時
において、下部電極形成プロセスの短縮化を可能とし、
ひいてはＤＲＡＭ製造工程全体の短縮化を図ることがで
きる。
の製造方法は、１回の導電膜形成で下部電極１６を作製
することができ、従来よりも少ない工程数で蓄積容量部
を作ることができる。したがって、ＤＲＡＭ等の製造時
において、下部電極形成プロセスの短縮化を可能とし、
ひいてはＤＲＡＭ製造工程全体の短縮化を図ることがで
きる。
【００２１】なお、基板、絶縁層、配線層、ゲート電
極、素子分離膜、下部電極、容量絶縁膜、上部電極等の
形状および材料は上述のものに限られるものではなく、
本発明の範囲内で適宜変更することができる。
極、素子分離膜、下部電極、容量絶縁膜、上部電極等の
形状および材料は上述のものに限られるものではなく、
本発明の範囲内で適宜変更することができる。
【００２２】
【発明の効果】以上説明したとおり本発明は、多層構造
に穴を設けてから第１の絶縁膜からなるパタンを形成
し、導電膜および第２の絶縁膜を形成し、エッチバック
によって下部電極を形成している。したがって、本発明
は下部電極を１回の形成プロセスで作ることができるた
め、従来のよりも少ない工程で蓄積容量部を製造するこ
とができる。また、従来のように下部電極の途中につな
ぎ目ができることがないため、従来のものよりも丈夫で
あるという利点がある。
に穴を設けてから第１の絶縁膜からなるパタンを形成
し、導電膜および第２の絶縁膜を形成し、エッチバック
によって下部電極を形成している。したがって、本発明
は下部電極を１回の形成プロセスで作ることができるた
め、従来のよりも少ない工程で蓄積容量部を製造するこ
とができる。また、従来のように下部電極の途中につな
ぎ目ができることがないため、従来のものよりも丈夫で
あるという利点がある。
【図１】 本発明の一つの実施の形態（製造工程）を示
す断面図である。
す断面図である。
【図２】 図１の続きの工程を示す断面図である。
【図３】 図２の続きの工程を示す断面図である。
【図４】 従来例（製造工程）を示す断面図である。
【図５】 図４の続きの工程を示す断面図である。
【図６】 図５の続きの工程を示す断面図である。
【図７】 図６の続きの工程を示す断面図である。
１…基板、２…ゲート電極、３…素子分離膜、４…第１
層間膜、５…第２層間膜、６…配線層、７…窒化膜、８
…第１絶縁膜、９…第１レジスト・パタン、１０…開口
部、１１…コンタクト・ホール、１２…第２レジスト・
パタン、１３…マスク・パタン、１４…第１導電膜、１
５…第２絶縁膜、１６…下部電極、１７…容量絶縁膜、
１８…上部電極。
層間膜、５…第２層間膜、６…配線層、７…窒化膜、８
…第１絶縁膜、９…第１レジスト・パタン、１０…開口
部、１１…コンタクト・ホール、１２…第２レジスト・
パタン、１３…マスク・パタン、１４…第１導電膜、１
５…第２絶縁膜、１６…下部電極、１７…容量絶縁膜、
１８…上部電極。
Claims (5)
- 【請求項１】 半導体基板上に能動素子を設けかつこの
上に絶縁膜と配線層と層間膜とからなる多層構造を形成
する工程と、前記層間膜 上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に開口部を有したレジスト・パタン
を形成し、このレジスト・パタンをマスクとして前記第
１の絶縁膜を選択的に除去することで、前記開口部の箇
所に 前記第１の絶縁膜から前記多層構造を介して前記半
導体基板に達する深さの第１の穴を形成する工程と、前記レジスト・パタンを除去した後、前記 第１の穴の周
辺の前記第１の絶縁膜に、前記層間膜に達する深さを有
しかつ前記第１の穴よりも大きな径を有する第２の穴を
形成する工程と、 前記第１の穴の中を埋め込むとともに前記第２の穴の内
面および前記第１の絶縁膜を覆う導電膜を形成する工程
と、 前記導電膜上に第２の絶縁膜を形成する工程と、 前記第１の絶縁膜が露出するまで前記第２の絶縁膜の一
部および前記導電膜の一部を除去することにより前記導
電膜からなる下部電極を形成する工程と、 前記下部電極の形成後に残った前記第１および第２の絶
縁膜を除去する工程と、 前記絶縁膜の除去によって露出した前記下部電極の表面
に容量絶縁膜を形成する工程と、 前記容量絶縁膜上に上部電極を形成する工程とを有する
ことを特徴とする蓄積容量部の製造方法。 - 【請求項２】 請求項１において、 前記基板は、シリコンからなることを特徴とする蓄積容
量部の製造方法。 - 【請求項３】 請求項１において、前記下部電極は、その形状が円筒状である ことを特徴と
する蓄積容量部の製造方法。 - 【請求項４】 請求項１において、 前記下部電極を形成する工程は、エッチバックまたはＣ
ＭＰによって実施され ることを特徴とする蓄積容量部の
製造方法。 - 【請求項５】 請求項１において、 前記蓄積容量部は、ＤＲＡＭのメモリセルに用いられる
ことを特徴とする蓄積容量部の製造方法。
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- 2000-04-22 KR KR10-2000-0021530A patent/KR100375521B1/ko not_active IP Right Cessation
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