JPH10294441A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10294441A JPH10294441A JP9104539A JP10453997A JPH10294441A JP H10294441 A JPH10294441 A JP H10294441A JP 9104539 A JP9104539 A JP 9104539A JP 10453997 A JP10453997 A JP 10453997A JP H10294441 A JPH10294441 A JP H10294441A
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- 238000003860 storage Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 92
- 239000011229 interlayer Substances 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 24
- 238000009792 diffusion process Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 17
- 238000009413 insulation Methods 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 description 23
- 238000002955 isolation Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052712 strontium Inorganic materials 0.000 description 2
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- PQCCZSBUXOQGIU-UHFFFAOYSA-N [La].[Pb] Chemical compound [La].[Pb] PQCCZSBUXOQGIU-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LLZRNZOLAXHGLL-UHFFFAOYSA-J titanic acid Chemical compound O[Ti](O)(O)O LLZRNZOLAXHGLL-UHFFFAOYSA-J 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 接続プラグとキャパシタのストレージノード
との接触面積を増大させる。 【解決手段】 半導体基板1の主表面上に形成されたM
OSトランジスタ20a,20bの一方の不純物拡散領
域2a,2cに到達するコンタクトホール10a,10
bを有する層間絶縁層9が半導体基板1の主表面上に形
成される。コンタクトホール10a,10b内には、層
間絶縁層9の上面9aよりも上方に突出する突出部11
a1,11b1を有する接続プラグ11a,11bが形
成される。突出部11a1,11b1を覆うようにスト
レージノード12a,12bが形成される。
との接触面積を増大させる。 【解決手段】 半導体基板1の主表面上に形成されたM
OSトランジスタ20a,20bの一方の不純物拡散領
域2a,2cに到達するコンタクトホール10a,10
bを有する層間絶縁層9が半導体基板1の主表面上に形
成される。コンタクトホール10a,10b内には、層
間絶縁層9の上面9aよりも上方に突出する突出部11
a1,11b1を有する接続プラグ11a,11bが形
成される。突出部11a1,11b1を覆うようにスト
レージノード12a,12bが形成される。
Description
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、DRAM(Dynamic Random Access Memo
ry)のキャパシタの構造に関するものである。
に関し、特に、DRAM(Dynamic Random Access Memo
ry)のキャパシタの構造に関するものである。
【0002】
【従来の技術】従来から、半導体記憶装置の1つとして
DRAMは広く知られている。図16には、従来のDR
AMの一例が示されている。この図16に示されるDR
AMでは、キャパシタのサイズを小さく維持しつつキャ
パシタ容量を確保すべく、キャパシタの誘電体層として
高誘電率材料が用いられている。
DRAMは広く知られている。図16には、従来のDR
AMの一例が示されている。この図16に示されるDR
AMでは、キャパシタのサイズを小さく維持しつつキャ
パシタ容量を確保すべく、キャパシタの誘電体層として
高誘電率材料が用いられている。
【0003】図16を参照して、半導体基板1の主表面
には選択的に素子分離絶縁層7が形成され、この素子分
離絶縁層7下にはチャネルストッパ領域8が形成されて
いる。素子分離絶縁層7に取囲まれる領域内に、MOS
(Metal Oxide Semiconductor )トランジスタ20a,
20bがそれぞれ形成される。
には選択的に素子分離絶縁層7が形成され、この素子分
離絶縁層7下にはチャネルストッパ領域8が形成されて
いる。素子分離絶縁層7に取囲まれる領域内に、MOS
(Metal Oxide Semiconductor )トランジスタ20a,
20bがそれぞれ形成される。
【0004】MOSトランジスタ20a,20bは、不
純物拡散領域2bを共有している。また、MOSトラン
ジスタ20aは不純物拡散領域2aを有し、MOSトラ
ンジスタ20bは不純物拡散領域2cを有する。さら
に、MOSトランジスタ20a,20bは、それぞれゲ
ート絶縁層3とゲート電極4とを備える。一方、素子分
離絶縁層7上には、他のMOSトランジスタのゲート電
極4が延在している。
純物拡散領域2bを共有している。また、MOSトラン
ジスタ20aは不純物拡散領域2aを有し、MOSトラ
ンジスタ20bは不純物拡散領域2cを有する。さら
に、MOSトランジスタ20a,20bは、それぞれゲ
ート絶縁層3とゲート電極4とを備える。一方、素子分
離絶縁層7上には、他のMOSトランジスタのゲート電
極4が延在している。
【0005】ゲート電極4を覆うように絶縁層5が形成
され、絶縁層5を覆うように層間絶縁層9が形成され
る。層間絶縁層9内には、不純物拡散領域2bと電気的
に接続されるようにビット線6が形成される。また、層
間絶縁層9には、不純物拡散領域2a,2cにそれぞれ
達するコンタクトホール10a,10bが形成される。
このコンタクトホール10a,10b内には、接続プラ
グ11a,11bが形成される。この接続プラグ11
a,11bの上面11a′,11b′は、層間絶縁層9
の上面9aとほぼ面一となっている。
され、絶縁層5を覆うように層間絶縁層9が形成され
る。層間絶縁層9内には、不純物拡散領域2bと電気的
に接続されるようにビット線6が形成される。また、層
間絶縁層9には、不純物拡散領域2a,2cにそれぞれ
達するコンタクトホール10a,10bが形成される。
このコンタクトホール10a,10b内には、接続プラ
グ11a,11bが形成される。この接続プラグ11
a,11bの上面11a′,11b′は、層間絶縁層9
の上面9aとほぼ面一となっている。
【0006】層間絶縁層9上にはキャパシタ15a,1
5bが形成される。キャパシタ15aは、接続プラグ1
1aと電気的に接続されるストレージノード12aと、
このストレージノード12aの表面上に形成され高誘電
率材料からなる誘電体層13aと、誘電体層13a上に
形成されるセルプレート14aとを備える。キャパシタ
15bも、同様に、接続プラグ11bと電気的に接続さ
れるストレージノード12bと、誘電体層13bと、セ
ルプレート14bとを備える。
5bが形成される。キャパシタ15aは、接続プラグ1
1aと電気的に接続されるストレージノード12aと、
このストレージノード12aの表面上に形成され高誘電
率材料からなる誘電体層13aと、誘電体層13a上に
形成されるセルプレート14aとを備える。キャパシタ
15bも、同様に、接続プラグ11bと電気的に接続さ
れるストレージノード12bと、誘電体層13bと、セ
ルプレート14bとを備える。
【0007】
【発明が解決しようとする課題】上述のように、図16
に示される従来のDRAMでは、層間絶縁層9の上面9
aとプラグ電極11a,11bの上面11a′,11
b′とがほぼ面一とされていたため、ストレージノード
12a,12bとプラグ電極11a,11bとの接触面
積は、コンタクトホール10a,10bの開口面積とほ
ぼ同一となっていた。しかしながら、DRAMの高集積
化がさらに進み1Gbitレベルとなった場合には、隣
り合うゲート電極4間の間隔は約0.18μm程度と縮
小され、そのゲート電極4間に形成されるコンタクトホ
ール10a,10bの径も0.1μm程度と非常に小さ
くなる。そのため、接続プラグ11a,11bとストレ
ージノード12a,12bとの接触面積も小さくなり、
コンタクト抵抗の増大が懸念される。
に示される従来のDRAMでは、層間絶縁層9の上面9
aとプラグ電極11a,11bの上面11a′,11
b′とがほぼ面一とされていたため、ストレージノード
12a,12bとプラグ電極11a,11bとの接触面
積は、コンタクトホール10a,10bの開口面積とほ
ぼ同一となっていた。しかしながら、DRAMの高集積
化がさらに進み1Gbitレベルとなった場合には、隣
り合うゲート電極4間の間隔は約0.18μm程度と縮
小され、そのゲート電極4間に形成されるコンタクトホ
ール10a,10bの径も0.1μm程度と非常に小さ
くなる。そのため、接続プラグ11a,11bとストレ
ージノード12a,12bとの接触面積も小さくなり、
コンタクト抵抗の増大が懸念される。
【0008】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、コンタ
クトホールの径を増大させることなくストレージノード
と接続プラグとの接触面積を増大させることが可能とな
る半導体記憶装置を提供することにある。
ためになされたものである。この発明の目的は、コンタ
クトホールの径を増大させることなくストレージノード
と接続プラグとの接触面積を増大させることが可能とな
る半導体記憶装置を提供することにある。
【0009】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、主表面を有する半導体基板と、不純物拡散領
域と、層間絶縁層と、接続プラグと、キャパシタの第1
電極と、誘電体層と、キャパシタの第2電極とを備え
る。不純物拡散領域は、半導体基板の主表面に形成され
る。層間絶縁層は、不純物拡散領域に達するコンタクト
ホールを有し、主表面上に形成される。接続プラグは、
コンタクトホールを充填し、かつ層間絶縁層の上面より
も上方に突出する突出部を有する。キャパシタの第1電
極は、突出部の上面と側面とに接触するように層間絶縁
層上に形成される。キャパシタの第2電極は、上記の第
1電極上に誘電体層を介在して形成される。ここで、
「上方」とは、半導体基板の主表面から離れる方向のこ
とを称するものと定義する。また、上記の「第1電極」
には、該第1電極と接続プラグの相互拡散を抑制すべく
突出部と第1電極との間にバリア層が形成された場合に
はそのバリア層も含むものと定義する。
憶装置は、主表面を有する半導体基板と、不純物拡散領
域と、層間絶縁層と、接続プラグと、キャパシタの第1
電極と、誘電体層と、キャパシタの第2電極とを備え
る。不純物拡散領域は、半導体基板の主表面に形成され
る。層間絶縁層は、不純物拡散領域に達するコンタクト
ホールを有し、主表面上に形成される。接続プラグは、
コンタクトホールを充填し、かつ層間絶縁層の上面より
も上方に突出する突出部を有する。キャパシタの第1電
極は、突出部の上面と側面とに接触するように層間絶縁
層上に形成される。キャパシタの第2電極は、上記の第
1電極上に誘電体層を介在して形成される。ここで、
「上方」とは、半導体基板の主表面から離れる方向のこ
とを称するものと定義する。また、上記の「第1電極」
には、該第1電極と接続プラグの相互拡散を抑制すべく
突出部と第1電極との間にバリア層が形成された場合に
はそのバリア層も含むものと定義する。
【0010】なお、上記の突出部は第1電極により覆わ
れることが好ましく、突出部と第1電極との接触部は第
1電極内部に位置することが好ましい。
れることが好ましく、突出部と第1電極との接触部は第
1電極内部に位置することが好ましい。
【0011】また、上記の突出部は、上記のコンタクト
ホール内に位置する接続プラグの側面よりも側方に張出
す張出部を有することが好ましい。ここで、「側方」と
は、半導体基板の主表面と平行な方向のことを称するも
のと定義する。
ホール内に位置する接続プラグの側面よりも側方に張出
す張出部を有することが好ましい。ここで、「側方」と
は、半導体基板の主表面と平行な方向のことを称するも
のと定義する。
【0012】また、上記の突出部の側面と第1電極との
接触面積は、突出部の上面と第1電極の接触面積以上で
あることが好ましい。
接触面積は、突出部の上面と第1電極の接触面積以上で
あることが好ましい。
【0013】また、接続プラグの材質と第1電極の材質
とは異なることが好ましい。
とは異なることが好ましい。
【0014】
【発明の実施の形態】以下、図1〜図15を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【0015】(実施の形態1)まず、図1〜図11を用
いて、この発明の実施の形態1について説明する。図1
は、この発明の実施の形態1におけるDRAMの一部を
示す断面図である。
いて、この発明の実施の形態1について説明する。図1
は、この発明の実施の形態1におけるDRAMの一部を
示す断面図である。
【0016】図1を参照して、半導体基板1の主表面に
は選択的に素子分離絶縁層7が形成され、この素子分離
絶縁層7下にはチャネルストッパ領域8が形成される。
半導体基板1の主表面において素子分離絶縁層7によっ
て取囲まれる素子形成領域には、MOSトランジスタ2
0a,20bが形成される。MOSトランジスタ20a
は、ソース/ドレイン領域となる1対の不純物拡散領域
2a,2bと、ゲート絶縁層3と、ゲート電極4とを備
える。MOSトランジスタ20bは、不純物拡散領域2
b,2cと、ゲート絶縁層3と、ゲート電極4とを備え
る。
は選択的に素子分離絶縁層7が形成され、この素子分離
絶縁層7下にはチャネルストッパ領域8が形成される。
半導体基板1の主表面において素子分離絶縁層7によっ
て取囲まれる素子形成領域には、MOSトランジスタ2
0a,20bが形成される。MOSトランジスタ20a
は、ソース/ドレイン領域となる1対の不純物拡散領域
2a,2bと、ゲート絶縁層3と、ゲート電極4とを備
える。MOSトランジスタ20bは、不純物拡散領域2
b,2cと、ゲート絶縁層3と、ゲート電極4とを備え
る。
【0017】素子分離絶縁層7上には、他のMOSトラ
ンジスタのゲート電極4が延在している。ゲート電極4
を覆うように絶縁層5が形成され、この絶縁層5を覆う
ようにシリコン酸化物等からなる層間絶縁層9が形成さ
れる。層間絶縁層9内には、不純物拡散領域2bと電気
的に接続されるようにビット線6が形成されている。ま
た、層間絶縁層9には、不純物拡散領域2a,2cにそ
れぞれ到達するようにコンタクトホール10a,10b
が形成されている。コンタクトホール10a,10b内
には、たとえばドープトポリシリコンからなる接続プラ
グ11a,11bが形成される。
ンジスタのゲート電極4が延在している。ゲート電極4
を覆うように絶縁層5が形成され、この絶縁層5を覆う
ようにシリコン酸化物等からなる層間絶縁層9が形成さ
れる。層間絶縁層9内には、不純物拡散領域2bと電気
的に接続されるようにビット線6が形成されている。ま
た、層間絶縁層9には、不純物拡散領域2a,2cにそ
れぞれ到達するようにコンタクトホール10a,10b
が形成されている。コンタクトホール10a,10b内
には、たとえばドープトポリシリコンからなる接続プラ
グ11a,11bが形成される。
【0018】上記の接続プラグ11a,11bは、層間
絶縁層9の上面9aよりも上方に突出する突出部11a
1,11b1をそれぞれ有する。突出部11a1は、上
面11a11と、側面11a12とを有しており、突出
部11b1は、上面11b11と側面11b12とを有
している。
絶縁層9の上面9aよりも上方に突出する突出部11a
1,11b1をそれぞれ有する。突出部11a1は、上
面11a11と、側面11a12とを有しており、突出
部11b1は、上面11b11と側面11b12とを有
している。
【0019】層間絶縁層9上には、上記の接続プラグ1
1aと電気的に接続されるキャパシタ15aと、接続プ
ラグ11bと電気的に接続されるキャパシタ15bとが
それぞれ形成される。キャパシタ15aは、ストレージ
ノード(第1電極)12aと、誘電体層13aと、セル
プレート(第2電極)14aとを備える。また、キャパ
シタ15bは、ストレージノード12bと、誘電体層1
3bと、セルプレート14bとを備える。
1aと電気的に接続されるキャパシタ15aと、接続プ
ラグ11bと電気的に接続されるキャパシタ15bとが
それぞれ形成される。キャパシタ15aは、ストレージ
ノード(第1電極)12aと、誘電体層13aと、セル
プレート(第2電極)14aとを備える。また、キャパ
シタ15bは、ストレージノード12bと、誘電体層1
3bと、セルプレート14bとを備える。
【0020】上記のストレージノード12a,12b
は、たとえばRu(ルテニウム)金属からなり、上記の
接続プラグ11a,11bの突出部11a1,11b1
を覆うように形成される。そのため、上記の突出部11
a1と突出部11b1とがストレージノード12aある
いはストレージノード12b内にそれぞれ配置された状
態となる。それにより、突出部11a1,11b1の上
面11a11,11b11のみならず側面11a12,
11b12をも、ストレージノード12aあるいはスト
レージノード12bと接触させることが可能となる。そ
の結果、図16に示される従来例の場合と比べ、コンタ
クトホール10a,10bの径を増大させることなく、
接続プラグ11a,11bとストレージノード12a,
12bとの接触面積を増大させることが可能となる。そ
れにより、接続プラグ11a,11bとストレージノー
ド12a,12bとのコンタクト抵抗を低減でき、高性
能なDRAMが得られる。なお、上記の突出部11a
1,11b1とストレージノード12a,12bとの間
に、接続プラグ11a,11bとストレージノード12
a,12b間の相互拡散を抑制するためのバリア層(図
示せず)を形成してもよい。この場合には、上記の「第
1電極」の概念に該バリア層は含まれる。このようなバ
リア層は、後述する実施の形態2においても形成可能で
ある。
は、たとえばRu(ルテニウム)金属からなり、上記の
接続プラグ11a,11bの突出部11a1,11b1
を覆うように形成される。そのため、上記の突出部11
a1と突出部11b1とがストレージノード12aある
いはストレージノード12b内にそれぞれ配置された状
態となる。それにより、突出部11a1,11b1の上
面11a11,11b11のみならず側面11a12,
11b12をも、ストレージノード12aあるいはスト
レージノード12bと接触させることが可能となる。そ
の結果、図16に示される従来例の場合と比べ、コンタ
クトホール10a,10bの径を増大させることなく、
接続プラグ11a,11bとストレージノード12a,
12bとの接触面積を増大させることが可能となる。そ
れにより、接続プラグ11a,11bとストレージノー
ド12a,12bとのコンタクト抵抗を低減でき、高性
能なDRAMが得られる。なお、上記の突出部11a
1,11b1とストレージノード12a,12bとの間
に、接続プラグ11a,11bとストレージノード12
a,12b間の相互拡散を抑制するためのバリア層(図
示せず)を形成してもよい。この場合には、上記の「第
1電極」の概念に該バリア層は含まれる。このようなバ
リア層は、後述する実施の形態2においても形成可能で
ある。
【0021】また、上記の誘電体層13a,13bは、
高誘電率材料からなることが好ましく、たとえば、チタ
ン酸バリウムストロンチウム(BST)、酸化タンタル
(Ta2 O5 )、チタン酸ジルコン酸鉛(PZT)、チ
タン酸ジルコン酸ランタン鉛(PLZT)、チタン酸ス
トロンチウム(STO)、チタン酸バリウム(BTO)
等により構成されてもよい。しかしながら、誘電体層1
3a,13bが高誘電率材料外の材質により構成された
場合にも本発明は適用可能である。
高誘電率材料からなることが好ましく、たとえば、チタ
ン酸バリウムストロンチウム(BST)、酸化タンタル
(Ta2 O5 )、チタン酸ジルコン酸鉛(PZT)、チ
タン酸ジルコン酸ランタン鉛(PLZT)、チタン酸ス
トロンチウム(STO)、チタン酸バリウム(BTO)
等により構成されてもよい。しかしながら、誘電体層1
3a,13bが高誘電率材料外の材質により構成された
場合にも本発明は適用可能である。
【0022】また、本実施の形態1では、上記の突出部
11a1,11b1の層間絶縁層9の上面9aからの突
出高さHを制御することにより、接続プラグ11a,1
1bとストレージノード12a,12bとのコンタクト
抵抗を制御することも可能である。
11a1,11b1の層間絶縁層9の上面9aからの突
出高さHを制御することにより、接続プラグ11a,1
1bとストレージノード12a,12bとのコンタクト
抵抗を制御することも可能である。
【0023】たとえば、コンタクトホール10a,10
bの開口形状が1辺の長さDの正方形である場合、すな
わち接続プラグ11a,11bが一辺の長さDの正方形
断面を有する場合には、上記の突出高さHをD/4とす
ることにより、ストレージノード12a,12bと接続
プラグ11a,11bとの接触面積を図16に示される
従来例の場合の2倍とすることが可能となる。それによ
り、コンタクト抵抗は約1/2となる。
bの開口形状が1辺の長さDの正方形である場合、すな
わち接続プラグ11a,11bが一辺の長さDの正方形
断面を有する場合には、上記の突出高さHをD/4とす
ることにより、ストレージノード12a,12bと接続
プラグ11a,11bとの接触面積を図16に示される
従来例の場合の2倍とすることが可能となる。それによ
り、コンタクト抵抗は約1/2となる。
【0024】また、接続プラグ11a,11bが直径D
の円柱形状を有する場合にも、上記の突出高さHを、D
/4とすることにより、接続プラグ11a,11bとス
トレージノード12a,12bとの接触面積を図16に
示される従来例の場合の2倍とすることが可能となる。
の円柱形状を有する場合にも、上記の突出高さHを、D
/4とすることにより、接続プラグ11a,11bとス
トレージノード12a,12bとの接触面積を図16に
示される従来例の場合の2倍とすることが可能となる。
【0025】このように、突出部11a,11bの突出
高さHを適切に調整することにより、ストレージノード
12a,12bと接続プラグ11a,11bとのコンタ
クト抵抗を制御することが可能となるので、DRAMの
高集積化に伴いコンタクトホール10a,10bの開口
面積が縮小された場合においても、ストレージノード1
2a,12bと接続プラグ11a,11bとのコンタク
ト抵抗の上昇を効果的に抑制することが可能となる。
高さHを適切に調整することにより、ストレージノード
12a,12bと接続プラグ11a,11bとのコンタ
クト抵抗を制御することが可能となるので、DRAMの
高集積化に伴いコンタクトホール10a,10bの開口
面積が縮小された場合においても、ストレージノード1
2a,12bと接続プラグ11a,11bとのコンタク
ト抵抗の上昇を効果的に抑制することが可能となる。
【0026】次に、図2〜図6を用いて、図1に示され
るDRAMの製造方法の一例について説明する。図2〜
図6は、図1に示されるDRAMの製造工程の特徴的な
第1工程〜第5工程を示す断面図である。
るDRAMの製造方法の一例について説明する。図2〜
図6は、図1に示されるDRAMの製造工程の特徴的な
第1工程〜第5工程を示す断面図である。
【0027】まず図2を参照して、半導体基板1の主表
面にたとえばLOCOS(Local Oxidation of Silico
n)法などを用いて素子分離絶縁層7を形成する。この
とき、同時に素子分離絶縁層7下にチャネルストッパ領
域8を形成する。次に、半導体基板1の主表面上にゲー
ト絶縁層3を介在してゲート電極4を形成し、このゲー
ト電極4をマスクとして用いて不純物を半導体基板1の
主表面に注入する。このとき、半導体基板1がp型シリ
コン基板である場合にはn型の不純物を注入する。それ
により、不純物拡散領域2a,2b,2cの低濃度部分
を形成する。
面にたとえばLOCOS(Local Oxidation of Silico
n)法などを用いて素子分離絶縁層7を形成する。この
とき、同時に素子分離絶縁層7下にチャネルストッパ領
域8を形成する。次に、半導体基板1の主表面上にゲー
ト絶縁層3を介在してゲート電極4を形成し、このゲー
ト電極4をマスクとして用いて不純物を半導体基板1の
主表面に注入する。このとき、半導体基板1がp型シリ
コン基板である場合にはn型の不純物を注入する。それ
により、不純物拡散領域2a,2b,2cの低濃度部分
を形成する。
【0028】次に、ゲート電極4を覆うようにCVD
(Chemical Vapor Deposition )法等を用いて絶縁層5
を形成する。この絶縁層5をマスクとして用いて半導体
基板1の主表面に上記不純物を再度注入することによ
り、不純物拡散領域2a,2b,2cの高濃度部分が形
成される。それにより、LDD構造を有する不純物拡散
領域2a〜2cが形成されることとなる。
(Chemical Vapor Deposition )法等を用いて絶縁層5
を形成する。この絶縁層5をマスクとして用いて半導体
基板1の主表面に上記不純物を再度注入することによ
り、不純物拡散領域2a,2b,2cの高濃度部分が形
成される。それにより、LDD構造を有する不純物拡散
領域2a〜2cが形成されることとなる。
【0029】次に、不純物拡散領域2b上にビット線6
が形成され、このビット線6とMOSトランジスタ20
a,20bとを覆うように、CVD法等を用いて、シリ
コン酸化物等からなる層間絶縁層9が形成される。その
後、層間絶縁層9の表面を平坦化する。この層間絶縁層
9上に、層間絶縁層9とは材質の異なる絶縁層16を形
成する。より特定的には、層間絶縁層9とエッチングレ
ートが異なる材料からなる絶縁層16を形成する。
が形成され、このビット線6とMOSトランジスタ20
a,20bとを覆うように、CVD法等を用いて、シリ
コン酸化物等からなる層間絶縁層9が形成される。その
後、層間絶縁層9の表面を平坦化する。この層間絶縁層
9上に、層間絶縁層9とは材質の異なる絶縁層16を形
成する。より特定的には、層間絶縁層9とエッチングレ
ートが異なる材料からなる絶縁層16を形成する。
【0030】次に、図3に示されるように、絶縁層16
と層間絶縁層9とを貫通して不純物拡散領域2a,2c
に到達するようにコンタクトホール10a,10bをそ
れぞれ形成する。その後、CVD法等を用いてコンタク
トホール10a,10b内にドープトポリシリコンを充
填する。その状態が図4に示されている。この図4に示
されるように、絶縁層16の厚みt1によって、層間絶
縁層9の上面9aからの接続プラグ11a,11bの突
出高さHを制御することが可能である。
と層間絶縁層9とを貫通して不純物拡散領域2a,2c
に到達するようにコンタクトホール10a,10bをそ
れぞれ形成する。その後、CVD法等を用いてコンタク
トホール10a,10b内にドープトポリシリコンを充
填する。その状態が図4に示されている。この図4に示
されるように、絶縁層16の厚みt1によって、層間絶
縁層9の上面9aからの接続プラグ11a,11bの突
出高さHを制御することが可能である。
【0031】次に、図5に示されるように、上記の絶縁
層16をエッチングにより除去する。それにより、層間
絶縁層9の上面9aから上方に突出するように突出部1
1a1,11b1が形成される。その後、図6に示され
るように、突出部11a1,11b1を覆うように層間
絶縁層9上にRu金属等からなるストレージノード12
a,12bが形成される。それにより、突出部11a
1,11b1の上面11a11,11b11と側面11
a12,11b12とがストレージノード12a,12
bと接触することとなる。
層16をエッチングにより除去する。それにより、層間
絶縁層9の上面9aから上方に突出するように突出部1
1a1,11b1が形成される。その後、図6に示され
るように、突出部11a1,11b1を覆うように層間
絶縁層9上にRu金属等からなるストレージノード12
a,12bが形成される。それにより、突出部11a
1,11b1の上面11a11,11b11と側面11
a12,11b12とがストレージノード12a,12
bと接触することとなる。
【0032】上記のストレージノード12a,12bを
覆うように誘電体層13a,13bと、セルプレート1
4a,14bとが順次形成される。以上の工程を経て図
1に示されるDRAMが形成されることとなる。
覆うように誘電体層13a,13bと、セルプレート1
4a,14bとが順次形成される。以上の工程を経て図
1に示されるDRAMが形成されることとなる。
【0033】上記のように層間絶縁層9上に絶縁層16
を形成し、この絶縁層16をも貫通するようにコンタク
トホール10a,10bを形成するだけで突出部11a
1,11b1を有する接続プラグ11a,11bが形成
できるので、容易に図1に示される構造は得られる。
を形成し、この絶縁層16をも貫通するようにコンタク
トホール10a,10bを形成するだけで突出部11a
1,11b1を有する接続プラグ11a,11bが形成
できるので、容易に図1に示される構造は得られる。
【0034】次に、図7〜図11を用いて、図1に示さ
れるDRAMの製造方法の他の例について説明する。図
7〜図11は、図1に示されるDRAMの製造方法の他
の例における特徴的な第1工程〜第5工程を示す断面図
である。
れるDRAMの製造方法の他の例について説明する。図
7〜図11は、図1に示されるDRAMの製造方法の他
の例における特徴的な第1工程〜第5工程を示す断面図
である。
【0035】まず図7を参照して、上述の場合と同様の
工程を経て層間絶縁層9までを形成した後、この層間絶
縁層9上に、Ru金属等からなるストレージノード用導
電層17を堆積する。そして、このストレージノード用
導電層17と層間絶縁層9とを貫通して不純物拡散領域
2a,2cに達するようにコンタクトホール10a,1
0bを形成する。その状態が図8に示されている。
工程を経て層間絶縁層9までを形成した後、この層間絶
縁層9上に、Ru金属等からなるストレージノード用導
電層17を堆積する。そして、このストレージノード用
導電層17と層間絶縁層9とを貫通して不純物拡散領域
2a,2cに達するようにコンタクトホール10a,1
0bを形成する。その状態が図8に示されている。
【0036】次に、図9に示されるように、コンタクト
ホール10a,10b内にドープトポリシリコンを充填
する。それにより、層間絶縁層9の上面9aよりも上方
に突出する突出部11a1,11b1を有する接続プラ
グ11a,11bがそれぞれ形成される。このとき、ス
トレージノード用導電層7の厚みt2によって、層間絶
縁層9の上面9aからの接続プラグ11a,11bの突
出高さHが制御可能である。
ホール10a,10b内にドープトポリシリコンを充填
する。それにより、層間絶縁層9の上面9aよりも上方
に突出する突出部11a1,11b1を有する接続プラ
グ11a,11bがそれぞれ形成される。このとき、ス
トレージノード用導電層7の厚みt2によって、層間絶
縁層9の上面9aからの接続プラグ11a,11bの突
出高さHが制御可能である。
【0037】次に、図10に示されるように、ストレー
ジノード用導電層17上にさらにストレージノード用導
電層12を形成する。それにより、接続プラグ11a,
11bの突出部11a1,11b1の上面11a11,
11b11と側面11a12,11b12とを覆うよう
にストレージノード用導電層12,17を形成すること
が可能となる。その後、ストレージノード用導電層1
2,17を所定形状にパターニングする。その結果、図
11に示されるように、ストレージノード12a,12
bが形成される。その後は、前述の製造方法の場合と同
様の工程を経て図1に示されるDRAMが形成されるこ
となる。
ジノード用導電層17上にさらにストレージノード用導
電層12を形成する。それにより、接続プラグ11a,
11bの突出部11a1,11b1の上面11a11,
11b11と側面11a12,11b12とを覆うよう
にストレージノード用導電層12,17を形成すること
が可能となる。その後、ストレージノード用導電層1
2,17を所定形状にパターニングする。その結果、図
11に示されるように、ストレージノード12a,12
bが形成される。その後は、前述の製造方法の場合と同
様の工程を経て図1に示されるDRAMが形成されるこ
となる。
【0038】(実施の形態2)次に、図12〜図15を
用いて、この発明の実施の形態2について説明する。図
12は、この発明の実施の形態2におけるDRAMを示
す断面図である。
用いて、この発明の実施の形態2について説明する。図
12は、この発明の実施の形態2におけるDRAMを示
す断面図である。
【0039】図12を参照して、本実施の形態2では、
接続プラグ11a,11bの突出部11a1,11b1
が、張出部11a2,11b2を有している。この張出
部11a2,11b2は、コンタクトホール10a,1
0b内に位置する接続プラグ11a,11bの側面より
も側方(半導体基板1の主表面と平行な方向)に張出し
ている。このような張出部11a2,11b2を有する
ことにより、接続プラグ11a,11bの上面11a1
1,11b11の面積を上記の実施の形態1の場合より
も増大させることが可能となることに加え、張出部11
a2,11b2の底面をもストレージノード12a,1
2bと接触させることが可能となる。
接続プラグ11a,11bの突出部11a1,11b1
が、張出部11a2,11b2を有している。この張出
部11a2,11b2は、コンタクトホール10a,1
0b内に位置する接続プラグ11a,11bの側面より
も側方(半導体基板1の主表面と平行な方向)に張出し
ている。このような張出部11a2,11b2を有する
ことにより、接続プラグ11a,11bの上面11a1
1,11b11の面積を上記の実施の形態1の場合より
も増大させることが可能となることに加え、張出部11
a2,11b2の底面をもストレージノード12a,1
2bと接触させることが可能となる。
【0040】それにより、上記の実施の形態1の場合よ
りもさらに接続プラグ11a,11bとストレージノー
ド12a,12bとの接触面積を増大させることが可能
となる。なお、上記の張出部11a2,11b2の形状
は、図12に示されるものに限らず任意に選択可能であ
る。それ以外の構造に関しては図1に示される場合と同
様である。
りもさらに接続プラグ11a,11bとストレージノー
ド12a,12bとの接触面積を増大させることが可能
となる。なお、上記の張出部11a2,11b2の形状
は、図12に示されるものに限らず任意に選択可能であ
る。それ以外の構造に関しては図1に示される場合と同
様である。
【0041】次に、図13〜図15を用いて、図12に
示されるDRAMの製造方法について説明する。図13
〜図15は、図12に示されるDRAMの製造工程の特
徴的な第1工程〜第3工程を示す断面図である。
示されるDRAMの製造方法について説明する。図13
〜図15は、図12に示されるDRAMの製造工程の特
徴的な第1工程〜第3工程を示す断面図である。
【0042】まず図13を参照して、前述の実施の形態
1の他の製造方法の場合と同様の工程を経てコンタクト
ホール10a,10bまでを形成する(図8参照)。そ
の後、CVD法などを用いて、コンタクトホール10
a,10bを充填するとともにストレージノード用導電
層17上に延在するようにドープトポリシリコン層11
を堆積する。
1の他の製造方法の場合と同様の工程を経てコンタクト
ホール10a,10bまでを形成する(図8参照)。そ
の後、CVD法などを用いて、コンタクトホール10
a,10bを充填するとともにストレージノード用導電
層17上に延在するようにドープトポリシリコン層11
を堆積する。
【0043】次に、図14に示されるように、ドープト
ポリシリコン層11を所定形状にパターニングする。そ
れにより、張出部11a2,11b2を有する突出部1
1a1,11b1を含む接続プラグ11a,11bが形
成されることとなる。
ポリシリコン層11を所定形状にパターニングする。そ
れにより、張出部11a2,11b2を有する突出部1
1a1,11b1を含む接続プラグ11a,11bが形
成されることとなる。
【0044】次に、図15に示されるように、接続プラ
グ11a,11bにおける突出部11a1,11b1の
上面11a11,11b11を覆うようにストレージノ
ード用導電層12を堆積し、ストレージノード用導電層
12,17を所定形状にパターニングする。その後、上
記の実施の形態1の場合と同様の工程を経て図12に示
されるDRAMが形成されることとなる。
グ11a,11bにおける突出部11a1,11b1の
上面11a11,11b11を覆うようにストレージノ
ード用導電層12を堆積し、ストレージノード用導電層
12,17を所定形状にパターニングする。その後、上
記の実施の形態1の場合と同様の工程を経て図12に示
されるDRAMが形成されることとなる。
【0045】以上のように、この発明の実施の形態につ
いて説明を行なったが、今回開示された実施の形態はす
べての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は特許請求の範囲によっ
て示され、特許請求の範囲と均等の意味および範囲内で
のすべての変更が含まれることが意図される。
いて説明を行なったが、今回開示された実施の形態はす
べての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は特許請求の範囲によっ
て示され、特許請求の範囲と均等の意味および範囲内で
のすべての変更が含まれることが意図される。
【0046】
【発明の効果】この発明に係る半導体記憶装置では、接
続プラグが突出部を有し、該突出部の上面と側面とがキ
ャパシタの第1電極と接触している。このように、突出
部の上面のみならず側面がキャパシタの第1電極と接触
することにより接続プラグと第1電極とが3次元的に接
触することとなり、接続プラグと第1電極との接続面積
を従来例よりも増大させることが可能となる。それによ
り、コンタクトホールの径を増大させることなくその内
部に形成される接続プラグと第1電極とのコンタクト抵
抗を低減でき、高性能かつ高集積化にも対応可能な半導
体記憶装置が得られる。また、上記のように突出部を形
成するだけでよいので、製造も容易である。
続プラグが突出部を有し、該突出部の上面と側面とがキ
ャパシタの第1電極と接触している。このように、突出
部の上面のみならず側面がキャパシタの第1電極と接触
することにより接続プラグと第1電極とが3次元的に接
触することとなり、接続プラグと第1電極との接続面積
を従来例よりも増大させることが可能となる。それによ
り、コンタクトホールの径を増大させることなくその内
部に形成される接続プラグと第1電極とのコンタクト抵
抗を低減でき、高性能かつ高集積化にも対応可能な半導
体記憶装置が得られる。また、上記のように突出部を形
成するだけでよいので、製造も容易である。
【0047】なお、突出部は第1電極により覆われるこ
とが好ましく、突出部と第1電極との接触部は第1電極
内部に位置することが好ましい。それにより、突出部の
表面全面と第1電極とを接触させることが可能となり、
接続プラグと第1電極との接触面積をより効率的に増大
させることが可能となる。
とが好ましく、突出部と第1電極との接触部は第1電極
内部に位置することが好ましい。それにより、突出部の
表面全面と第1電極とを接触させることが可能となり、
接続プラグと第1電極との接触面積をより効率的に増大
させることが可能となる。
【0048】また、突出部はコンタクトホール内に位置
する接続プラグの側面より側方に張出す張出部を有して
もよく、このような張出部を有することにより、突出部
の上面の面積をコンタクトホールの開口面積よりも増大
させることが可能となる。また、突出部が第1電極の内
部に配置されている場合には、張出部の底面をも第1電
極と接触させることが可能となる。それにより、上述の
場合よりもさらに接続プラグと第1電極との接触面積を
増大させることが可能となる。
する接続プラグの側面より側方に張出す張出部を有して
もよく、このような張出部を有することにより、突出部
の上面の面積をコンタクトホールの開口面積よりも増大
させることが可能となる。また、突出部が第1電極の内
部に配置されている場合には、張出部の底面をも第1電
極と接触させることが可能となる。それにより、上述の
場合よりもさらに接続プラグと第1電極との接触面積を
増大させることが可能となる。
【0049】また、突出部の側面と第1電極との接触面
積を突出部の上面と第1電極との接触面積以上とした場
合には、接続プラグと第1電極との接触面積を従来例の
2倍以上とすることが可能となる。それにより、コンタ
クト抵抗を従来例の1/2程度以下と低減でき、高性能
な半導体記憶装置が得られる。
積を突出部の上面と第1電極との接触面積以上とした場
合には、接続プラグと第1電極との接触面積を従来例の
2倍以上とすることが可能となる。それにより、コンタ
クト抵抗を従来例の1/2程度以下と低減でき、高性能
な半導体記憶装置が得られる。
【0050】また、接続プラグの材質と第1電極の材質
とを異ならせた場合には、接続プラグの材質としてコン
タクトホールを充填容易なドープトポリシリコンなどの
導電材料を選択でき、第1電極の材質として誘電体層の
材質に応じた材質を適宜選択することが可能となる。そ
れにより、接続プラグと第1電極との間のコンタクト抵
抗を低減できることに加えて半導体記憶装置の製造をも
容易に行なうことが可能となる。
とを異ならせた場合には、接続プラグの材質としてコン
タクトホールを充填容易なドープトポリシリコンなどの
導電材料を選択でき、第1電極の材質として誘電体層の
材質に応じた材質を適宜選択することが可能となる。そ
れにより、接続プラグと第1電極との間のコンタクト抵
抗を低減できることに加えて半導体記憶装置の製造をも
容易に行なうことが可能となる。
【図1】 この発明の実施の形態1におけるDRAMの
一部を示す断面図である。
一部を示す断面図である。
【図2】 図1に示されるDRAMの1つの製造方法に
おける特徴的な第1工程を示す断面図である。
おける特徴的な第1工程を示す断面図である。
【図3】 図1に示されるDRAMの1つの製造方法に
おける特徴的な第2工程を示す断面図である。
おける特徴的な第2工程を示す断面図である。
【図4】 図1に示されるDRAMの1つの製造方法に
おける特徴的な第3工程を示す断面図である。
おける特徴的な第3工程を示す断面図である。
【図5】 図1に示されるDRAMの1つの製造方法に
おける特徴的な第4工程を示す断面図である。
おける特徴的な第4工程を示す断面図である。
【図6】 図1に示されるDRAMの1つの製造方法に
おける特徴的な第5工程を示す断面図である。
おける特徴的な第5工程を示す断面図である。
【図7】 図1に示されるDRAMの他の製造方法にお
ける特徴的な第1工程を示す断面図である。
ける特徴的な第1工程を示す断面図である。
【図8】 図1に示されるDRAMの他の製造方法にお
ける特徴的な第2工程を示す断面図である。
ける特徴的な第2工程を示す断面図である。
【図9】 図1に示されるDRAMの他の製造方法にお
ける特徴的な第3工程を示す断面図である。
ける特徴的な第3工程を示す断面図である。
【図10】 図1に示されるDRAMの他の製造方法に
おける特徴的な第4工程を示す断面図である。
おける特徴的な第4工程を示す断面図である。
【図11】 図1に示されるDRAMの他の製造方法に
おける特徴的な第5工程を示す断面図である。
おける特徴的な第5工程を示す断面図である。
【図12】 この発明の実施の形態2におけるDRAM
の一部を示す断面図である。
の一部を示す断面図である。
【図13】 図12に示されるDRAMの製造工程の特
徴的な第1工程を示す断面図である。
徴的な第1工程を示す断面図である。
【図14】 図12に示されるDRAMの製造工程の特
徴的な第2工程を示す断面図である。
徴的な第2工程を示す断面図である。
【図15】 図12に示されるDRAMの製造工程の特
徴的な第3工程を示す断面図である。
徴的な第3工程を示す断面図である。
【図16】 従来のDRAMの一例を示す断面図であ
る。
る。
1 半導体基板、2a,2b,2c 不純物拡散領域、
9 層間絶縁層、9aa,11a′,11b′,11a
11,11b11 上面、10a,10b コンタクト
ホール、11a,11b 接続プラグ、11a1,11
b1 突出部、11a12,11b12 側面、11a
2,11b2 張出部、12a,12bストレージノー
ド(第1電極)、13a,13b 誘電体層、14a,
14bセルプレート(第2電極)、15a,15b キ
ャパシタ。
9 層間絶縁層、9aa,11a′,11b′,11a
11,11b11 上面、10a,10b コンタクト
ホール、11a,11b 接続プラグ、11a1,11
b1 突出部、11a12,11b12 側面、11a
2,11b2 張出部、12a,12bストレージノー
ド(第1電極)、13a,13b 誘電体層、14a,
14bセルプレート(第2電極)、15a,15b キ
ャパシタ。
Claims (5)
- 【請求項1】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物拡散領域
と、 前記不純物拡散領域に達するコンタクトホールを有し前
記主表面上に形成された層間絶縁層と、 前記コンタクトホールを充填し、かつ前記層間絶縁層の
上面よりも上方に突出する突出部を有する接続プラグ
と、 前記突出部の上面と側面とに接触するように前記層間絶
縁層上に形成されたキャパシタの第1電極と、 前記第1電極上に誘電体層を介在して形成された前記キ
ャパシタの第2電極と、を備えた、半導体記憶装置。 - 【請求項2】 前記突出部は前記第1電極により覆わ
れ、 前記突出部と前記第1電極との接触部は、前記第1電極
内部に位置する、請求項1に記載の半導体記憶装置。 - 【請求項3】 前記突出部は、前記コンタクトホール内
に位置する前記接続プラグの側面よりも側方に張出す張
出部を有する、請求項1または2に記載の半導体記憶装
置。 - 【請求項4】 前記突出部の側面と前記第1電極との接
触面積は、前記突出部の上面と前記第1電極の接触面積
以上である、請求項1から3のいずれかに記載の半導体
記憶装置。 - 【請求項5】 前記接続プラグの材質と前記第1電極の
材質とは異なる、請求項1から4のいずれかに記載の半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9104539A JPH10294441A (ja) | 1997-04-22 | 1997-04-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9104539A JPH10294441A (ja) | 1997-04-22 | 1997-04-22 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10294441A true JPH10294441A (ja) | 1998-11-04 |
Family
ID=14383307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9104539A Withdrawn JPH10294441A (ja) | 1997-04-22 | 1997-04-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10294441A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1997
- 1997-04-22 JP JP9104539A patent/JPH10294441A/ja not_active Withdrawn
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US8785999B2 (en) | 2007-07-05 | 2014-07-22 | Ps4 Luxco S.A.R.L. | Semiconductor device |
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