JP2000077622A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】ストレージノードの１辺がコンタクトプラグの
径に略等しいＣＯＢ（Capacitor Over Bitline) 構造の
ＤＲＡＭにおいて、ストレージノード形成時のマスク位
置がずれた時に、下地酸化膜がコンタクトホールの側面
に露出してしまって、ウェットエッチング時にその下地
酸化膜が不測にエッチングされることを防止する。 【解決手段】ウェットエッチング時にエッチングストッ
パーとなる窒化膜５の上に酸化膜２０を付けた状態でコ
ンタクトプラグ７を形成し、これにより、コンタクトプ
ラグ７を、下地酸化膜４、好ましくは、窒化膜５よりも
上方に突出させた状態に形成する。ストレージノード１
０の形成後、酸化膜８及び２０をウェットエッチングで
除去する際、下地酸化膜４がコンタクトホール６の側面
に露出していないので、その不測のエッチングを防止す
ることができる。
径に略等しいＣＯＢ（Capacitor Over Bitline) 構造の
ＤＲＡＭにおいて、ストレージノード形成時のマスク位
置がずれた時に、下地酸化膜がコンタクトホールの側面
に露出してしまって、ウェットエッチング時にその下地
酸化膜が不測にエッチングされることを防止する。 【解決手段】ウェットエッチング時にエッチングストッ
パーとなる窒化膜５の上に酸化膜２０を付けた状態でコ
ンタクトプラグ７を形成し、これにより、コンタクトプ
ラグ７を、下地酸化膜４、好ましくは、窒化膜５よりも
上方に突出させた状態に形成する。ストレージノード１
０の形成後、酸化膜８及び２０をウェットエッチングで
除去する際、下地酸化膜４がコンタクトホール６の側面
に露出していないので、その不測のエッチングを防止す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）等の半導体記憶装置及びその
製造方法に関する。
c Random Access Memory）等の半導体記憶装置及びその
製造方法に関する。
【０００２】
【従来の技術】例えば、最近のＤＲＡＭではメモリセル
キャパシタの基底面積を縮小しつつ、必要なセルキャパ
シタ容量を確保するために様々なメモリキャパシタ構造
が考案されている。
キャパシタの基底面積を縮小しつつ、必要なセルキャパ
シタ容量を確保するために様々なメモリキャパシタ構造
が考案されている。
【０００３】図１０〜図１４を参照して、従来のメモリ
セル・トランジスタ部、ドレイン拡散部の断面を示し、
その製造方法について説明する。
セル・トランジスタ部、ドレイン拡散部の断面を示し、
その製造方法について説明する。
【０００４】まず、図１０（ａ）に示すように、例え
ば、フィールド酸化膜１０２により素子間分離がなさ
れ、不純物拡散層１０３を含むアクセストランジスタ構
造その他を形成したシリコン半導体基板１０１上の全面
に、層間絶縁膜として酸化シリコン（ＳｉＯ2 ）膜１０
４を形成し、更に、その上に窒化シリコン（Ｓｉ
3 Ｎ4 ）膜１０５を形成する。
ば、フィールド酸化膜１０２により素子間分離がなさ
れ、不純物拡散層１０３を含むアクセストランジスタ構
造その他を形成したシリコン半導体基板１０１上の全面
に、層間絶縁膜として酸化シリコン（ＳｉＯ2 ）膜１０
４を形成し、更に、その上に窒化シリコン（Ｓｉ
3 Ｎ4 ）膜１０５を形成する。
【０００５】次に、図１０（ｂ）に示すように、窒化シ
リコン膜１０５及び酸化シリコン膜１０４に、不純物拡
散層１０３にまで達するコンタクトホール１０６を形成
する。
リコン膜１０５及び酸化シリコン膜１０４に、不純物拡
散層１０３にまで達するコンタクトホール１０６を形成
する。
【０００６】次に、図１１（ａ）に示すように、コンタ
クトホール１０６を埋め込むようにして、全面に低抵抗
ポリシリコン膜１０７を形成する。
クトホール１０６を埋め込むようにして、全面に低抵抗
ポリシリコン膜１０７を形成する。
【０００７】次に、図１１（ｂ）に示すように、ポリシ
リコン膜１０７をエッチバックして、コンタクトホール
１０６外の窒化シリコン膜１０５上のポリシリコン膜１
０７を全て除去し、コンタクトホール１０６内にのみ、
この低抵抗ポリシリコンからなるコンタクトプラグ１０
７を残す。この時、窒化シリコン膜１０５上のポリシリ
コン膜１０７を実質的に完全に除去するために、多少オ
ーバーエッチングを施す。従って、図示の如く、コンタ
クトプラグ１０７は、コンタクトホール１０６の上縁よ
り少し窪んだ形で形成される。
リコン膜１０７をエッチバックして、コンタクトホール
１０６外の窒化シリコン膜１０５上のポリシリコン膜１
０７を全て除去し、コンタクトホール１０６内にのみ、
この低抵抗ポリシリコンからなるコンタクトプラグ１０
７を残す。この時、窒化シリコン膜１０５上のポリシリ
コン膜１０７を実質的に完全に除去するために、多少オ
ーバーエッチングを施す。従って、図示の如く、コンタ
クトプラグ１０７は、コンタクトホール１０６の上縁よ
り少し窪んだ形で形成される。
【０００８】次に、図１２（ａ）に示すように、全面に
酸化シリコン膜１０８を形成する。
酸化シリコン膜１０８を形成する。
【０００９】次に、図１２（ｂ）に示すように、酸化シ
リコン膜１０８を異方性エッチングして、コンタクトプ
ラグ１０７にまで達する貫通孔１０９を形成する。
リコン膜１０８を異方性エッチングして、コンタクトプ
ラグ１０７にまで達する貫通孔１０９を形成する。
【００１０】次に、図１３（ａ）に示すように、貫通孔
１０９の内面を含む全面に低抵抗ポリシリコン膜１１０
を形成する。
１０９の内面を含む全面に低抵抗ポリシリコン膜１１０
を形成する。
【００１１】次に、図１３（ｂ）に示すように、ポリシ
リコン膜１１０をエッチバックし、貫通孔１０９外の酸
化シリコン膜１０８上のポリシリコン膜１１０を実質的
に全て除去する。これにより、貫通孔１０９内に、この
低抵抗ポリシリコンからなるメモリキャパシタのクラウ
ン型の下部電極（ストレージノード）１１０が形成され
る。
リコン膜１１０をエッチバックし、貫通孔１０９外の酸
化シリコン膜１０８上のポリシリコン膜１１０を実質的
に全て除去する。これにより、貫通孔１０９内に、この
低抵抗ポリシリコンからなるメモリキャパシタのクラウ
ン型の下部電極（ストレージノード）１１０が形成され
る。
【００１２】次に、図１４（ａ）に示すように、ＨＦ系
の水溶液を用いたウェットエッチングにより、酸化シリ
コン膜１０８を実質的に全て除去する。この時、窒化シ
リコン膜１０５がエッチングストッパーとして機能す
る。
の水溶液を用いたウェットエッチングにより、酸化シリ
コン膜１０８を実質的に全て除去する。この時、窒化シ
リコン膜１０５がエッチングストッパーとして機能す
る。
【００１３】次に、図１４（ｂ）に示すように、ストレ
ージノード１１０の表面を覆うように、例えば、窒化シ
リコン膜と酸化シリコン膜の積層膜（ＮＯ複合膜）また
は他の高誘電体材料、例えば酸化タンタル（Ｔａ
2 Ｏ5 ）、チタン酸バリウム・ストロンチウム（ＢＳ
Ｔ）、チタン酸ジルコン酸鉛（ＰＺＴ）等からなるキャ
パシタ誘電体膜１１１を形成し、更に、その上に低抵抗
ポリシリコン膜からなるメモリキャパシタの上部電極
（セルプレート）１１２を形成する。
ージノード１１０の表面を覆うように、例えば、窒化シ
リコン膜と酸化シリコン膜の積層膜（ＮＯ複合膜）また
は他の高誘電体材料、例えば酸化タンタル（Ｔａ
2 Ｏ5 ）、チタン酸バリウム・ストロンチウム（ＢＳ
Ｔ）、チタン酸ジルコン酸鉛（ＰＺＴ）等からなるキャ
パシタ誘電体膜１１１を形成し、更に、その上に低抵抗
ポリシリコン膜からなるメモリキャパシタの上部電極
（セルプレート）１１２を形成する。
【００１４】以上の工程により、クラウン型のメモリキ
ャパシタ構造が形成される。
ャパシタ構造が形成される。
【００１５】最近のＤＲＡＭでは、セルサイズを小さく
するために、ストレージノード１１０の縦横のうち１辺
は、コンタクトプラグ１０７の径と同程度の長さとなり
つつある。このため、図１２（ｂ）の工程において形成
される貫通孔１０９の１辺はコンタクトプラグ１０７の
径、即ち、コンタクトホール１０６の径に略等しい。ま
た、ビットラインやストレージノードの電気容量等の問
題で、窒化シリコン膜１０５の膜厚は大きくできない。
するために、ストレージノード１１０の縦横のうち１辺
は、コンタクトプラグ１０７の径と同程度の長さとなり
つつある。このため、図１２（ｂ）の工程において形成
される貫通孔１０９の１辺はコンタクトプラグ１０７の
径、即ち、コンタクトホール１０６の径に略等しい。ま
た、ビットラインやストレージノードの電気容量等の問
題で、窒化シリコン膜１０５の膜厚は大きくできない。
【００１６】
【発明が解決しようとする課題】上述した従来の製造方
法では、図１１（ｂ）に示す工程でコンタクトプラグ１
０７を形成する際、オーバーエッチングを施すので、コ
ンタクトプラグ１０７がコンタクトホール１０６の上縁
から１００ｎｍ程度窪んでしまう。このため、図１５
（ａ）に示すように、コンタクトプラグ１０７が窒化シ
リコン膜１０５よりも下に窪んでしまって、コンタクト
ホール１０６の側面に酸化シリコン膜１０４が露出して
しまうことが有った。
法では、図１１（ｂ）に示す工程でコンタクトプラグ１
０７を形成する際、オーバーエッチングを施すので、コ
ンタクトプラグ１０７がコンタクトホール１０６の上縁
から１００ｎｍ程度窪んでしまう。このため、図１５
（ａ）に示すように、コンタクトプラグ１０７が窒化シ
リコン膜１０５よりも下に窪んでしまって、コンタクト
ホール１０６の側面に酸化シリコン膜１０４が露出して
しまうことが有った。
【００１７】この状態で、図１５（ｂ）に示すように、
酸化シリコン膜１０８に形成する貫通孔１０９の位置が
ずれると、図１６（ａ）に示すように、ストレージノー
ド１１０を形成した後、酸化シリコン膜１０８をウェッ
トエッチングで除去する際、図１６（ｂ）に示すよう
に、下の酸化シリコン膜１０４も大きくえぐられてしま
う。この部分に上部電極１１２が入り込むと、短絡や寄
生容量の原因になる。
酸化シリコン膜１０８に形成する貫通孔１０９の位置が
ずれると、図１６（ａ）に示すように、ストレージノー
ド１１０を形成した後、酸化シリコン膜１０８をウェッ
トエッチングで除去する際、図１６（ｂ）に示すよう
に、下の酸化シリコン膜１０４も大きくえぐられてしま
う。この部分に上部電極１１２が入り込むと、短絡や寄
生容量の原因になる。
【００１８】貫通孔１０９の位置ずれを完全に無くすこ
とは不可能であるため、ストレージノード１１０の１辺
がコンタクトプラグ１０７の径に略等しい場合、この下
地の酸化シリコン膜１０４のエッチングを防止すること
は極めて困難である。
とは不可能であるため、ストレージノード１１０の１辺
がコンタクトプラグ１０７の径に略等しい場合、この下
地の酸化シリコン膜１０４のエッチングを防止すること
は極めて困難である。
【００１９】そこで、本発明の目的は、例えば、上述し
たようなＤＲＡＭにおいて、ストレージノードの１辺が
コンタクトプラグの径に略等しい場合でも、下地の酸化
シリコン膜の不測のエッチングを防止することができる
構造の半導体記憶装置及びその製造方法並びにコンタク
トプラグ構造を提供することである。
たようなＤＲＡＭにおいて、ストレージノードの１辺が
コンタクトプラグの径に略等しい場合でも、下地の酸化
シリコン膜の不測のエッチングを防止することができる
構造の半導体記憶装置及びその製造方法並びにコンタク
トプラグ構造を提供することである。
【００２０】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体記憶装置は、表面領域の所定箇所に不純
物拡散層が設けられた半導体基板と、前記半導体基板上
に設けられた絶縁体層と、前記不純物拡散層上の位置の
前記絶縁体層に設けられたコンタクトホールと、前記コ
ンタクトホールを埋め込み、且つ、前記絶縁体層から上
方に突出して設けられたコンタクトプラグと、前記コン
タクトプラグに接続して、前記絶縁体層上に設けられた
メモリキャパシタの下部電極と、前記下部電極の表面に
設けられたキャパシタ誘電体膜と、前記キャパシタ誘電
体膜の上に設けられたメモリキャパシタの上部電極とを
有する。
本発明の半導体記憶装置は、表面領域の所定箇所に不純
物拡散層が設けられた半導体基板と、前記半導体基板上
に設けられた絶縁体層と、前記不純物拡散層上の位置の
前記絶縁体層に設けられたコンタクトホールと、前記コ
ンタクトホールを埋め込み、且つ、前記絶縁体層から上
方に突出して設けられたコンタクトプラグと、前記コン
タクトプラグに接続して、前記絶縁体層上に設けられた
メモリキャパシタの下部電極と、前記下部電極の表面に
設けられたキャパシタ誘電体膜と、前記キャパシタ誘電
体膜の上に設けられたメモリキャパシタの上部電極とを
有する。
【００２１】本発明の一態様では、前記下部電極の平面
形状の少なくとも１辺が、前記コンタクトプラグの径に
略等しい。
形状の少なくとも１辺が、前記コンタクトプラグの径に
略等しい。
【００２２】本発明の一態様では、前記下部電極の上面
に凹部が形成されて、クラウン型のメモリキャパシタを
構成している。
に凹部が形成されて、クラウン型のメモリキャパシタを
構成している。
【００２３】また、本発明の半導体記憶装置の製造方法
は、表面領域の所定箇所に不純物拡散層が形成された半
導体基板上の全面に第１の絶縁体層を形成する工程と、
前記第１の絶縁体層上の全面に第２の絶縁体層を形成す
る工程と、前記第２の絶縁体層上の全面に第３の絶縁体
層を形成する工程と、前記不純物拡散層上の位置に、前
記第１〜第３の絶縁体層を貫通するコンタクトホールを
形成する工程と、前記コンタクトホールを埋め込むよう
にして、前記第３の絶縁体層上の全面に第１の導電体層
を形成する工程と、前記第１の導電体層をエッチバック
して、前記コンタクトホール外の前記第３の絶縁体層上
の前記第１の導電体層を実質的に全て除去するととも
に、前記コンタクトホール内に、少なくとも前記第１の
絶縁体層よりは上方に突出した状態に前記第１の導電体
層を残す工程と、前記コンタクトホール内の前記第１の
導電体層上を含む全面に第４の絶縁体層を形成する工程
と、少なくとも前記第４の絶縁体層に、前記第１の導電
体層にまで達する貫通孔を形成する工程と、前記貫通孔
の内面を含む全面に第２の導電体層を形成する工程と、
前記第２の導電体層をエッチバックして、前記貫通孔外
の前記第４の絶縁体層上の前記第２の導電体層を実質的
に全て除去する工程と、前記第４及び第３の絶縁体層を
実質的に全て除去する工程と、前記第４及び第３の絶縁
体層を除去した後、前記第２の導電体層の表面に第５の
絶縁体層を形成する工程と、少なくとも前記第５の絶縁
体層の上に第３の導電体層を形成する工程とを有する。
は、表面領域の所定箇所に不純物拡散層が形成された半
導体基板上の全面に第１の絶縁体層を形成する工程と、
前記第１の絶縁体層上の全面に第２の絶縁体層を形成す
る工程と、前記第２の絶縁体層上の全面に第３の絶縁体
層を形成する工程と、前記不純物拡散層上の位置に、前
記第１〜第３の絶縁体層を貫通するコンタクトホールを
形成する工程と、前記コンタクトホールを埋め込むよう
にして、前記第３の絶縁体層上の全面に第１の導電体層
を形成する工程と、前記第１の導電体層をエッチバック
して、前記コンタクトホール外の前記第３の絶縁体層上
の前記第１の導電体層を実質的に全て除去するととも
に、前記コンタクトホール内に、少なくとも前記第１の
絶縁体層よりは上方に突出した状態に前記第１の導電体
層を残す工程と、前記コンタクトホール内の前記第１の
導電体層上を含む全面に第４の絶縁体層を形成する工程
と、少なくとも前記第４の絶縁体層に、前記第１の導電
体層にまで達する貫通孔を形成する工程と、前記貫通孔
の内面を含む全面に第２の導電体層を形成する工程と、
前記第２の導電体層をエッチバックして、前記貫通孔外
の前記第４の絶縁体層上の前記第２の導電体層を実質的
に全て除去する工程と、前記第４及び第３の絶縁体層を
実質的に全て除去する工程と、前記第４及び第３の絶縁
体層を除去した後、前記第２の導電体層の表面に第５の
絶縁体層を形成する工程と、少なくとも前記第５の絶縁
体層の上に第３の導電体層を形成する工程とを有する。
【００２４】また、本発明の別の態様による半導体記憶
装置の製造方法は、表面領域の所定箇所に不純物拡散層
が形成された半導体基板上の全面に第１の絶縁体層を形
成する工程と、前記第１の絶縁体層上の全面に第２の絶
縁体層を形成する工程と、前記第２の絶縁体層上の全面
に第３の絶縁体層を形成する工程と、前記不純物拡散層
上の位置に、前記第１〜第３の絶縁体層を貫通するコン
タクトホールを形成する工程と、前記コンタクトホール
を埋め込むようにして、前記第３の絶縁体層上の全面に
第１の導電体層を形成する工程と、前記第１の導電体層
をエッチバックして、前記コンタクトホール外の前記第
３の絶縁体層上の前記第１の導電体層を実質的に全て除
去するとともに、前記コンタクトホール内に、少なくと
も前記第１の絶縁体層よりは上方に突出した状態に前記
第１の導電体層を残す工程と、前記第３の絶縁体層を実
質的に全て除去する工程と、前記第１の導電体層上を含
む全面に第４の絶縁体層を形成する工程と、前記第４の
絶縁体層に、前記第１の導電体層にまで達する貫通孔を
形成する工程と、前記貫通孔の内面を含む全面に第２の
導電体層を形成する工程と、前記第２の導電体層をエッ
チバックして、前記貫通孔外の前記第４の絶縁体層上の
前記第２の導電体層を実質的に全て除去する工程と、前
記第４の絶縁体層を実質的に全て除去する工程と、前記
第４の絶縁体層を除去した後、前記第２の導電体層の表
面に第５の絶縁体層を形成する工程と、少なくとも前記
第５の絶縁体層の上に第３の導電体層を形成する工程と
を有する。
装置の製造方法は、表面領域の所定箇所に不純物拡散層
が形成された半導体基板上の全面に第１の絶縁体層を形
成する工程と、前記第１の絶縁体層上の全面に第２の絶
縁体層を形成する工程と、前記第２の絶縁体層上の全面
に第３の絶縁体層を形成する工程と、前記不純物拡散層
上の位置に、前記第１〜第３の絶縁体層を貫通するコン
タクトホールを形成する工程と、前記コンタクトホール
を埋め込むようにして、前記第３の絶縁体層上の全面に
第１の導電体層を形成する工程と、前記第１の導電体層
をエッチバックして、前記コンタクトホール外の前記第
３の絶縁体層上の前記第１の導電体層を実質的に全て除
去するとともに、前記コンタクトホール内に、少なくと
も前記第１の絶縁体層よりは上方に突出した状態に前記
第１の導電体層を残す工程と、前記第３の絶縁体層を実
質的に全て除去する工程と、前記第１の導電体層上を含
む全面に第４の絶縁体層を形成する工程と、前記第４の
絶縁体層に、前記第１の導電体層にまで達する貫通孔を
形成する工程と、前記貫通孔の内面を含む全面に第２の
導電体層を形成する工程と、前記第２の導電体層をエッ
チバックして、前記貫通孔外の前記第４の絶縁体層上の
前記第２の導電体層を実質的に全て除去する工程と、前
記第４の絶縁体層を実質的に全て除去する工程と、前記
第４の絶縁体層を除去した後、前記第２の導電体層の表
面に第５の絶縁体層を形成する工程と、少なくとも前記
第５の絶縁体層の上に第３の導電体層を形成する工程と
を有する。
【００２５】また、本発明のコンタクトプラグ構造は、
絶縁体層を介して互いに上下に隔てられた低抵抗層間を
電気的に接続するためのコンタクトプラグ構造であっ
て、前記絶縁体層に埋め込まれたコンタクトプラグが、
前記絶縁体層よりも上方に突出した状態で設けられてい
る。
絶縁体層を介して互いに上下に隔てられた低抵抗層間を
電気的に接続するためのコンタクトプラグ構造であっ
て、前記絶縁体層に埋め込まれたコンタクトプラグが、
前記絶縁体層よりも上方に突出した状態で設けられてい
る。
【００２６】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００２７】〔第１の実施の形態〕まず、図１〜図５を
参照して、本発明の第１の実施の形態を説明する。
参照して、本発明の第１の実施の形態を説明する。
【００２８】まず、図１（ａ）に示すように、例えば、
フィールド酸化膜２又はＳＴＩ（Shallow Trench Isola
tion、図示せず）等により素子間分離がなされ、不純物
拡散層３を含むアクセストランジスタ構造その他を形成
したシリコン半導体基板１上の全面に、層間絶縁膜とし
て、膜厚７００ｎｍ程度の酸化シリコン（ＳｉＯ2 ）膜
４を形成し、更に、その上に、膜厚３０ｎｍ程度の窒化
シリコン（Ｓｉ3 Ｎ4）膜５を形成する。そして、本実
施の形態では、更に、その上に、膜厚３００ｎｍ程度の
酸化シリコン膜２０を形成する。
フィールド酸化膜２又はＳＴＩ（Shallow Trench Isola
tion、図示せず）等により素子間分離がなされ、不純物
拡散層３を含むアクセストランジスタ構造その他を形成
したシリコン半導体基板１上の全面に、層間絶縁膜とし
て、膜厚７００ｎｍ程度の酸化シリコン（ＳｉＯ2 ）膜
４を形成し、更に、その上に、膜厚３０ｎｍ程度の窒化
シリコン（Ｓｉ3 Ｎ4）膜５を形成する。そして、本実
施の形態では、更に、その上に、膜厚３００ｎｍ程度の
酸化シリコン膜２０を形成する。
【００２９】次に、図１（ｂ）に示すように、酸化シリ
コン膜２０、窒化シリコン膜５及び酸化シリコン膜４
に、不純物拡散層３にまで達するコンタクトホール６を
形成する。
コン膜２０、窒化シリコン膜５及び酸化シリコン膜４
に、不純物拡散層３にまで達するコンタクトホール６を
形成する。
【００３０】次に、図２（ａ）に示すように、コンタク
トホール６を埋め込むようにして、全面に、膜厚１５０
ｎｍ程度の低抵抗ポリシリコン膜７を形成する。
トホール６を埋め込むようにして、全面に、膜厚１５０
ｎｍ程度の低抵抗ポリシリコン膜７を形成する。
【００３１】次に、図２（ｂ）に示すように、ポリシリ
コン膜７をエッチバックして、コンタクトホール６外の
酸化シリコン膜２０上のポリシリコン膜７を全て除去
し、コンタクトホール６内にのみ、この低抵抗ポリシリ
コンからなるコンタクトプラグ７を残す。この時、酸化
シリコン膜２０上のポリシリコン膜７を実質的に完全に
除去するためにオーバーエッチングを施すが、本実施の
形態では、酸化シリコン膜２０を設けているために、図
示の如く、コンタクトプラグ７が、酸化シリコン膜４よ
りも確実に上方に突出して、好ましくは、窒化シリコン
膜５よりも上方に突出して形成される。
コン膜７をエッチバックして、コンタクトホール６外の
酸化シリコン膜２０上のポリシリコン膜７を全て除去
し、コンタクトホール６内にのみ、この低抵抗ポリシリ
コンからなるコンタクトプラグ７を残す。この時、酸化
シリコン膜２０上のポリシリコン膜７を実質的に完全に
除去するためにオーバーエッチングを施すが、本実施の
形態では、酸化シリコン膜２０を設けているために、図
示の如く、コンタクトプラグ７が、酸化シリコン膜４よ
りも確実に上方に突出して、好ましくは、窒化シリコン
膜５よりも上方に突出して形成される。
【００３２】次に、図３（ａ）に示すように、全面に、
膜厚５００ｎｍ程度の酸化シリコン膜８を形成する。
膜厚５００ｎｍ程度の酸化シリコン膜８を形成する。
【００３３】次に、図３（ｂ）に示すように、酸化シリ
コン膜８を異方性エッチングして、コンタクトプラグ７
にまで達する貫通孔９を形成する。なお、図には、貫通
孔９が位置ずれした場合を例示したため、貫通孔９は、
酸化シリコン膜２０にも形成されている。
コン膜８を異方性エッチングして、コンタクトプラグ７
にまで達する貫通孔９を形成する。なお、図には、貫通
孔９が位置ずれした場合を例示したため、貫通孔９は、
酸化シリコン膜２０にも形成されている。
【００３４】次に、図４（ａ）に示すように、貫通孔９
の内面を含む全面に、膜厚１５０ｎｍ程度の低抵抗ポリ
シリコン膜１０を形成する。
の内面を含む全面に、膜厚１５０ｎｍ程度の低抵抗ポリ
シリコン膜１０を形成する。
【００３５】次に、図４（ｂ）に示すように、ポリシリ
コン膜１０をエッチバックし、貫通孔９外の酸化シリコ
ン膜８上のポリシリコン膜１０を実質的に全て除去す
る。これにより、貫通孔９内に、この低抵抗ポリシリコ
ンからなるメモリキャパシタのクラウン型の下部電極
（ストレージノード）１０が形成される。
コン膜１０をエッチバックし、貫通孔９外の酸化シリコ
ン膜８上のポリシリコン膜１０を実質的に全て除去す
る。これにより、貫通孔９内に、この低抵抗ポリシリコ
ンからなるメモリキャパシタのクラウン型の下部電極
（ストレージノード）１０が形成される。
【００３６】次に、図５（ａ）に示すように、ＨＦ系の
水溶液を用いたウェットエッチングにより、酸化シリコ
ン膜８及び酸化シリコン膜２０を実質的に全て除去す
る。この時、窒化シリコン膜５がエッチングストッパー
として機能する。また、図示の如く、コンタクトプラグ
７が突出して形成されているので、下地の酸化シリコン
膜４が不測にエッチングされることは無い。
水溶液を用いたウェットエッチングにより、酸化シリコ
ン膜８及び酸化シリコン膜２０を実質的に全て除去す
る。この時、窒化シリコン膜５がエッチングストッパー
として機能する。また、図示の如く、コンタクトプラグ
７が突出して形成されているので、下地の酸化シリコン
膜４が不測にエッチングされることは無い。
【００３７】次に、図５（ｂ）に示すように、ストレー
ジノード１０の表面を覆うように、例えば、窒化シリコ
ン膜と酸化シリコン膜の積層膜（ＮＯ複合膜）、Ｔａ2
Ｏ5、ＢＳＴ、ＰＺＴ等からなる、膜厚５ｎｍ程度のキ
ャパシタ誘電体膜１１を形成し、更に、その上に、膜厚
２５０ｎｍ程度の低抵抗ポリシリコン膜からなるメモリ
キャパシタの上部電極（セルプレート）１２を形成す
る。
ジノード１０の表面を覆うように、例えば、窒化シリコ
ン膜と酸化シリコン膜の積層膜（ＮＯ複合膜）、Ｔａ2
Ｏ5、ＢＳＴ、ＰＺＴ等からなる、膜厚５ｎｍ程度のキ
ャパシタ誘電体膜１１を形成し、更に、その上に、膜厚
２５０ｎｍ程度の低抵抗ポリシリコン膜からなるメモリ
キャパシタの上部電極（セルプレート）１２を形成す
る。
【００３８】以上の工程により、クラウン型のメモリキ
ャパシタ構造が形成される。
ャパシタ構造が形成される。
【００３９】このように、本実施の形態では、コンタク
トプラグ７を、酸化シリコン膜４よりも確実に上方に突
出させて、好ましくは、窒化シリコン膜５よりも上方に
突出させて形成するので、コンタクトホール６の側面に
酸化シリコン膜４が露出することが無く、従って、後の
ウェットエッチング時に酸化シリコン膜４が不測にエッ
チングされることが無い。しかも、本実施の形態の方法
は、既述した従来の方法に酸化シリコン膜２０を形成す
る工程を加えるだけで、極めて簡単に実施することがで
きる。
トプラグ７を、酸化シリコン膜４よりも確実に上方に突
出させて、好ましくは、窒化シリコン膜５よりも上方に
突出させて形成するので、コンタクトホール６の側面に
酸化シリコン膜４が露出することが無く、従って、後の
ウェットエッチング時に酸化シリコン膜４が不測にエッ
チングされることが無い。しかも、本実施の形態の方法
は、既述した従来の方法に酸化シリコン膜２０を形成す
る工程を加えるだけで、極めて簡単に実施することがで
きる。
【００４０】〔第２の実施の形態〕次に、図６〜図８を
参照して、本発明の第２の実施の形態を説明する。
参照して、本発明の第２の実施の形態を説明する。
【００４１】この第２の実施の形態では、上述した第１
の実施の形態の図２（ｂ）の工程の後、図６（ａ）に示
すように、酸化シリコン膜２０を実質的に全て除去す
る。
の実施の形態の図２（ｂ）の工程の後、図６（ａ）に示
すように、酸化シリコン膜２０を実質的に全て除去す
る。
【００４２】次に、図６（ｂ）に示すように、全面に、
膜厚８００ｎｍ程度の酸化シリコン膜８を形成する。
膜厚８００ｎｍ程度の酸化シリコン膜８を形成する。
【００４３】次に、図７（ａ）に示すように、酸化シリ
コン膜８を異方性エッチングして、コンタクトプラグ７
にまで達する貫通孔９を形成する。図には、やはり、貫
通孔９が位置ずれした場合を例示している。
コン膜８を異方性エッチングして、コンタクトプラグ７
にまで達する貫通孔９を形成する。図には、やはり、貫
通孔９が位置ずれした場合を例示している。
【００４４】次に、図７（ｂ）に示すように、上述した
第１の実施の形態と同様、貫通孔９の内面を含む全面に
低抵抗ポリシリコン膜１０を形成する。
第１の実施の形態と同様、貫通孔９の内面を含む全面に
低抵抗ポリシリコン膜１０を形成する。
【００４５】次に、図８（ａ）に示すように、ポリシリ
コン膜１０をエッチバックし、貫通孔９外の酸化シリコ
ン膜８上のポリシリコン膜１０を実質的に全て除去す
る。これにより、貫通孔９内に、この低抵抗ポリシリコ
ンからなるメモリキャパシタのクラウン型の下部電極
（ストレージノード）１０が形成される。
コン膜１０をエッチバックし、貫通孔９外の酸化シリコ
ン膜８上のポリシリコン膜１０を実質的に全て除去す
る。これにより、貫通孔９内に、この低抵抗ポリシリコ
ンからなるメモリキャパシタのクラウン型の下部電極
（ストレージノード）１０が形成される。
【００４６】次に、図８（ｂ）に示すように、ＨＦ系の
水溶液を用いたウェットエッチングにより、酸化シリコ
ン膜８を実質的に全て除去する。この時、窒化シリコン
膜５がエッチングストッパーとして機能する。また、図
示の如く、コンタクトプラグ７が突出して形成されてい
るので、下地の酸化シリコン膜４が不測にエッチングさ
れることは無い。
水溶液を用いたウェットエッチングにより、酸化シリコ
ン膜８を実質的に全て除去する。この時、窒化シリコン
膜５がエッチングストッパーとして機能する。また、図
示の如く、コンタクトプラグ７が突出して形成されてい
るので、下地の酸化シリコン膜４が不測にエッチングさ
れることは無い。
【００４７】この後、図示は省略するが、上述した第１
の実施の形態と同様にして、キャパシタ誘電体膜及びメ
モリキャパシタの上部電極（セルプレート）を順次形成
し、メモリキャパシタ構造を完成させる。
の実施の形態と同様にして、キャパシタ誘電体膜及びメ
モリキャパシタの上部電極（セルプレート）を順次形成
し、メモリキャパシタ構造を完成させる。
【００４８】この第２の実施の形態でも、上述した第１
の実施の形態と同様、コンタクトホール６の側面に酸化
シリコン膜４が露出することが無く、従って、後のウェ
ットエッチング時に酸化シリコン膜４が不測にエッチン
グされることが無い。
の実施の形態と同様、コンタクトホール６の側面に酸化
シリコン膜４が露出することが無く、従って、後のウェ
ットエッチング時に酸化シリコン膜４が不測にエッチン
グされることが無い。
【００４９】以上、本発明を、クラウン型のストレージ
ノードを有するメモリキャパシタに適用した実施の形態
を説明したが、本発明は、例えば、図９に示すように、
スタック型のストレージノード１０′を有するメモリキ
ャパシタにも、同様にして、適用が可能である。
ノードを有するメモリキャパシタに適用した実施の形態
を説明したが、本発明は、例えば、図９に示すように、
スタック型のストレージノード１０′を有するメモリキ
ャパシタにも、同様にして、適用が可能である。
【００５０】
【発明の効果】本発明においては、例えば、ＤＲＡＭメ
モリキャパシタのストレージノードを絶縁体層上に形成
し、そのストレージノードと、半導体基板に形成した不
純物拡散層とをコンタクトプラグ構造により接続するに
際し、コンタクトプラグを上記絶縁体層よりも上方に突
出して形成するようにしているので、ストレージノード
の１辺がコンタクトプラグの径に略等しいような場合で
も、ストレージノード形成時のウェットエッチングによ
り下地絶縁体層が不測にエッチングされることが防止さ
れる。
モリキャパシタのストレージノードを絶縁体層上に形成
し、そのストレージノードと、半導体基板に形成した不
純物拡散層とをコンタクトプラグ構造により接続するに
際し、コンタクトプラグを上記絶縁体層よりも上方に突
出して形成するようにしているので、ストレージノード
の１辺がコンタクトプラグの径に略等しいような場合で
も、ストレージノード形成時のウェットエッチングによ
り下地絶縁体層が不測にエッチングされることが防止さ
れる。
【図１】本発明の第１の実施の形態によるＤＲＡＭメモ
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
【図２】本発明の第１の実施の形態によるＤＲＡＭメモ
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
【図３】本発明の第１の実施の形態によるＤＲＡＭメモ
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
【図４】本発明の第１の実施の形態によるＤＲＡＭメモ
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
【図５】本発明の第１の実施の形態によるＤＲＡＭメモ
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
【図６】本発明の第２の実施の形態によるＤＲＡＭメモ
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
【図７】本発明の第２の実施の形態によるＤＲＡＭメモ
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
【図８】本発明の第２の実施の形態によるＤＲＡＭメモ
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
リキャパシタの製造方法を工程順に示す概略断面図であ
る。
【図９】スタック型キャパシタに本発明を適用した例を
示す概略断面図である。
示す概略断面図である。
【図１０】従来のＤＲＡＭメモリキャパシタの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図１１】従来のＤＲＡＭメモリキャパシタの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図１２】従来のＤＲＡＭメモリキャパシタの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図１３】従来のＤＲＡＭメモリキャパシタの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図１４】従来のＤＲＡＭメモリキャパシタの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図１５】従来の問題点を示す概略断面図である。
【図１６】従来の問題点を示す概略断面図である。
１、 １０１ … シリコン半導体基板 ２、 １０２ … フィールド酸化膜 ３、 １０３ … 不純物拡散層 ４、 １０４ … 酸化シリコン膜 ５、 １０５ … 窒化シリコン膜 ６、 １０６ … コンタクトホール ７、 １０７ … ポリシリコン膜（コンタクトプラ
グ） ８、 １０８ … 酸化シリコン膜 ９、 １０９ … 貫通孔 １０、１１０ … ポリシリコン膜（ストレージノー
ド） １０′ … ストレージノード １１、１１１ … キャパシタ誘電体膜 １２、１１２ … ポリシリコン膜（セルプレート） ２０ … 酸化シリコン膜 ２１ … 配線層
グ） ８、 １０８ … 酸化シリコン膜 ９、 １０９ … 貫通孔 １０、１１０ … ポリシリコン膜（ストレージノー
ド） １０′ … ストレージノード １１、１１１ … キャパシタ誘電体膜 １２、１１２ … ポリシリコン膜（セルプレート） ２０ … 酸化シリコン膜 ２１ … 配線層
Claims (4)
- 【請求項１】 表面領域の所定箇所に不純物拡散層が設
けられた半導体基板と、 前記半導体基板上に設けられた絶縁体層と、 前記不純物拡散層上の位置の前記絶縁体層に設けられた
コンタクトホールと、 前記コンタクトホールを埋め込み、且つ、前記絶縁体層
から上方に突出して設けられたコンタクトプラグと、 前記コンタクトプラグに接続して、前記絶縁体層上に設
けられたメモリキャパシタの下部電極と、 前記下部電極の表面に設けられたキャパシタ誘電体膜
と、 前記キャパシタ誘電体膜の上に設けられたメモリキャパ
シタの上部電極とを有する半導体記憶装置。 - 【請求項２】 前記下部電極の上面に凹部が形成され
て、クラウン型のメモリキャパシタを構成している、請
求項１に記載の半導体記憶装置。 - 【請求項３】 表面領域の所定箇所に不純物拡散層が形
成された半導体基板上の全面に第１の絶縁体層を形成す
る工程と、 前記第１の絶縁体層上の全面に第２の絶縁体層を形成す
る工程と、 前記第２の絶縁体層上の全面に第３の絶縁体層を形成す
る工程と、 前記不純物拡散層上の位置に、前記第１〜第３の絶縁体
層を貫通するコンタクトホールを形成する工程と、 前記コンタクトホールを埋め込むようにして、前記第３
の絶縁体層上の全面に第１の導電体層を形成する工程
と、 前記第１の導電体層をエッチバックして、前記コンタク
トホール外の前記第３の絶縁体層上の前記第１の導電体
層を実質的に全て除去するとともに、前記コンタクトホ
ール内に、少なくとも前記第１の絶縁体層よりは上方に
突出した状態に前記第１の導電体層を残す工程と、 前記コンタクトホール内の前記第１の導電体層上を含む
全面に第４の絶縁体層を形成する工程と、 少なくとも前記第４の絶縁体層に、前記第１の導電体層
にまで達する貫通孔を形成する工程と、 前記貫通孔の内面を含む全面に第２の導電体層を形成す
る工程と、 前記第２の導電体層をエッチバックして、前記貫通孔外
の前記第４の絶縁体層上の前記第２の導電体層を実質的
に全て除去する工程と、 前記第４及び第３の絶縁体層を実質的に全て除去する工
程と、 前記第４及び第３の絶縁体層を除去した後、前記第２の
導電体層の表面に第５の絶縁体層を形成する工程と、 少なくとも前記第５の絶縁体層の上に第３の導電体層を
形成する工程とを有する半導体記憶装置の製造方法。 - 【請求項４】 表面領域の所定箇所に不純物拡散層が形
成された半導体基板上の全面に第１の絶縁体層を形成す
る工程と、 前記第１の絶縁体層上の全面に第２の絶縁体層を形成す
る工程と、 前記第２の絶縁体層上の全面に第３の絶縁体層を形成す
る工程と、 前記不純物拡散層上の位置に、前記第１〜第３の絶縁体
層を貫通するコンタクトホールを形成する工程と、 前記コンタクトホールを埋め込むようにして、前記第３
の絶縁体層上の全面に第１の導電体層を形成する工程
と、 前記第１の導電体層をエッチバックして、前記コンタク
トホール外の前記第３の絶縁体層上の前記第１の導電体
層を実質的に全て除去するとともに、前記コンタクトホ
ール内に、少なくとも前記第１の絶縁体層よりは上方に
突出した状態に前記第１の導電体層を残す工程と、 前記第３の絶縁体層を実質的に全て除去する工程と、 前記第１の導電体層上を含む全面に第４の絶縁体層を形
成する工程と、 前記第４の絶縁体層に、前記第１の導電体層にまで達す
る貫通孔を形成する工程と、 前記貫通孔の内面を含む全面に第２の導電体層を形成す
る工程と、 前記第２の導電体層をエッチバックして、前記貫通孔外
の前記第４の絶縁体層上の前記第２の導電体層を実質的
に全て除去する工程と、 前記第４の絶縁体層を実質的に全て除去する工程と、 前記第４の絶縁体層を除去した後、前記第２の導電体層
の表面に第５の絶縁体層を形成する工程と、 少なくとも前記第５の絶縁体層の上に第３の導電体層を
形成する工程とを有する半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10260968A JP2000077622A (ja) | 1998-08-31 | 1998-08-31 | 半導体記憶装置及びその製造方法 |
| US09/386,121 US6483141B2 (en) | 1998-08-31 | 1999-08-30 | Semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10260968A JP2000077622A (ja) | 1998-08-31 | 1998-08-31 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077622A true JP2000077622A (ja) | 2000-03-14 |
Family
ID=17355266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10260968A Pending JP2000077622A (ja) | 1998-08-31 | 1998-08-31 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6483141B2 (ja) |
| JP (1) | JP2000077622A (ja) |
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| KR100349686B1 (ko) * | 2000-10-27 | 2002-08-24 | 주식회사 하이닉스반도체 | 이너 캐패시터의 전하저장 전극 형성방법 |
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| KR100781858B1 (ko) | 2006-01-06 | 2007-12-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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| KR100537204B1 (ko) * | 2003-06-30 | 2005-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| JP4559757B2 (ja) * | 2004-03-18 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100668833B1 (ko) * | 2004-12-17 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
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