JP2007059861A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】バンカーディフェクトを防止することができる半導体素子及びその製造方法を提供すること。
【解決手段】本発明に係る半導体素子は、基板上（１１０）に形成された層間絶縁膜（１１２）と、層間絶縁膜（１１２）内に形成され、一部が層間絶縁膜（１１２）から突出するように形成されたコンタクトプラグ（１１４）と、コンタクトプラグ（１１４）の上部が露出されるように層間絶縁膜（１１２）の上に形成されたエッチング停止膜（１１８）と、層間絶縁膜（１１２）と直接接触しないように、エッチング停止膜（１１８）により層間絶縁膜（１１２）から離隔され、一部がコンタクトプラグ（１１４）と接触するように形成されたキャパシタ用の下部電極（１２６）とを備える。
【選択図】図２

Description

本発明は、半導体素子及びその製造方法に関し、特に、シリンダー型の下部電極を備えた半導体素子のＭＩＭ(Metal-Insulator-Metal)キャパシタ及びその形成方法に関する。
一般に、メモリセルに用いられるキャパシタは、ストレージノード用の下部電極、誘電膜及びプレート用の上部電極によって形成されるが、高集積化に対応するために制限されたセル面積内で素子動作に要求されるキャパシタンスを確保することが重要である。
このキャパシタンス確保のために、従来では、下部電極をシリンダー型やコンケーブ(concave)型に形成し、表面積を増大させているが、コンケーブ型は下部電極の表面積を増大させるのに限界があり、高集積素子の動作に対応して充分なキャパシタンスを確保することが難しい。したがって、最近では、シリンダー型のキャパシタを用いてキャパシタンスを確保している。
以下に、図１に示した通常のシリンダー型のキャパシタの形成方法を説明する。図１は、従来技術によってシリンダー型に形成されたキャパシタを示す断面図である。
まず、半導体回路、例えばＭＯＳ(Metal-Oxide-Semiconductor)トランジスタ(図示せず)などが形成されている半導体基板１０上にビットライン(図示せず)を形成した後、ビットラインを覆うように基板１０上に酸化膜系の層間絶縁膜１２を蒸着によって形成する。次いで、基板１０の一部を露出させるコンタクトホール(図示せず)を形成してから、コンタクトホールを埋め込むようにポリシリコンを蒸着し、これを平坦化することによって、ストレージノードコンタクトプラグ１４を形成する。
次いで、ストレージノードコンタクトプラグ１４を含む層間絶縁膜１２上に窒化膜系のエッチング停止膜１６及び酸化膜系の犠牲絶縁膜(図示せず)を順に蒸着によって形成する。その次に、犠牲絶縁膜及びエッチング停止膜１６の一部をエッチングし、ストレージノードコンタクトプラグ１４を露出させる電極用ホール(図示せず)を形成する。通常、このような電極用ホールの形成時には、電極用ホールがコンタクトプラグ１４と誤整列(misalign)する現象が発生する。これは、電極用ホール形成のために用いられるフォトマスク装備の整列マージンが不足したことに起因する。
次いで、露出されたストレージノードコンタクトプラグ１４の上にバリア金属１８を形成する。具体的には、電極用ホールを含む犠牲絶縁膜上にＴｉを蒸着した後、シリサイド化処理を実施することによって、ストレージノードコンタクトプラグ１４の上にＴｉＳｉＸ(Ｘは、自然数)からなるバリア金属１８を形成する。この時、ＴｉＳｉＸは、Ｔｉとストレージノードコンタクトプラグ１４のＳｉとが反応して形成された物質である。その次に、未反応の残存するＴｉをウェットストリップ(wet strip)処理によって除去する。
次いで、電極用ホールを含む犠牲絶縁膜の上部の段差に沿って、キャパシタの下部電極を形成するための物質であるＴｉＮを蒸着する。この時、ＴｉＮは上述したように電極用ホールとコンタクトプラグ１４との間の誤整列により一部が層間絶縁膜１２と接触するように形成される。その後、犠牲絶縁膜の上に形成されたＴｉＮをエッチングによって除去し、後続の処理によって隣接した下部電極が形成されるように、残存するＴｉＮを分離させる。
次いで、ウェットディップアウト(wet dip out)処理を実施し、犠牲絶縁膜を除去する。以上の処理によって、エッチング停止膜１６の上部表面から突出する縦断面形状がＵ字形であるシリンダー型の下部電極２０が形成される。
しかし、このように犠牲絶縁膜を除去するために実施するウェットディップアウト処理時には、ウェットディップアウト処理に用いられるケミカルが、下部電極２０と接触する部位の層間絶縁膜１２に浸透し、層間絶縁膜１２の一部を溶解することになる。このような層間絶縁膜１２の一部が溶解される現象をバンカーディフェクト(bunker defect)といい、図１において符号Ｂで示している。このようなバンカーディフェクトは、一般に下部電極２０に用いられるＴｉＮの膜表面が柱状構造(columnar structure)のグレーン(grain)形状を有するために発生する。すなわち、ＴｉＮのグレーン間を通してＴｉＮで形成する下部電極２０と層間絶縁膜１２との間の接触部位にケミカルが浸透し、バンカーディフェクトを誘発するようになる。
このようなバンカーディフェクトは、チップ不良を誘発する原因となる。
本発明は、上述した従来技術の問題点を解決するためになされたものであって、その目的は、バンカーディフェクトを防止することができる半導体素子及びその製造方法を提供することにある。
上記した目的を達成するために、本発明の一側面によれば、基板上に形成された層間絶縁膜と、該層間絶縁膜内に形成され、一部が該層間絶縁膜の上部表面から突出するように形成されたコンタクトプラグと、該コンタクトプラグの上部が露出されるように前記層間絶縁膜の上に形成されたエッチング停止膜と、前記層間絶縁膜と直接接触しないように、前記エッチング停止膜及び前記コンタクトプラグにより前記層間絶縁膜から離隔され、一部が前記コンタクトプラグに接触するように形成されたキャパシタ用の下部電極とを備える半導体素子を提供することができる。
また、上記した目的を達成するために、本発明の別の側面によれば、基板上に、コンタクトプラグ及び該コンタクトプラグを囲む層間絶縁膜を形成するステップと、前記コンタクトプラグの一部が前記層間絶縁膜の上部表面から突出するように、一定の深さで前記層間絶縁膜をリセスするステップと、前記コンタクトプラグを覆うように前記層間絶縁膜上にエッチング停止膜を蒸着によって形成するステップと、前記エッチング停止膜上に、前記エッチング停止膜とエッチング選択比が異なる犠牲絶縁膜を蒸着によって形成するステップと、前記犠牲絶縁膜及び前記エッチング停止膜をエッチングし、前記コンタクトプラグの一部を露出させる電極用ホールを形成するステップと、前記電極用ホールの内面に沿って、キャパシタ用の下部電極を形成するステップと、前記犠牲絶縁膜を除去するステップとを含む半導体素子の製造方法を提供することができる。
本発明によれば、キャパシタ用の下部電極と層間絶縁膜とが直接接触しないように、層間絶縁膜を一定の深さで除去し、層間絶縁膜とエッチング選択比が異なるエッチング停止膜を、キャパシタ用の下部電極及び層間絶縁膜の間に介在させることによって、層間絶縁膜のバンカーディフェクトを防止することができる。したがって、チップ不良を防止し、半導体素子の歩留まりを向上させることができる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図２は、本発明の好ましい実施の形態に係る半導体素子を示す断面図である。
図２に示されているように、本発明の好ましい実施の形態に係る半導体素子は、基板１１０上に形成された層間絶縁膜１１２と、層間絶縁膜１１２内に形成され、その一部が層間絶縁膜１１２の上から突出するコンタクトプラグ１１４と、コンタクトプラグ１１４の上部が露出されるように層間絶縁膜１１２の上に形成されたエッチング停止膜１１８と、層間絶縁膜１１２と直接接触しないようにエッチング停止膜１１８及びコンタクトプラグ１１４により層間絶縁膜１１２から離隔され、コンタクトプラグ１１４に一部が接触するように形成されたキャパシタ用の下部電極(以下、単に「下部電極」という)１２６とを備えている。
また、本半導体素子は、下部電極１２６及びエッチング停止膜１１８の上部の段差に沿って、形成された誘電膜１２８と、誘電膜１２８の上部の段差に沿って形成されたキャパシタ用の上部電極(以下、単に「上部電極」という)１３０とをさらに備えている。これに加えて、コンタクトプラグ１１４の上の一部の領域に形成されたバリア金属１２４をさらに備えることができる。
ここで、下部電極１２６はＴｉＮで形成され、誘電膜１２８は、ＴａＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＮ、ＳｒＴｉＯ３、(Ｂａ、Ｓｒ)ＴｉＯ３及び(Ｐｂ、Ｓｒ)ＴｉＯ３からなる群の中から選択されたいずれかの物質から形成され、上部電極１３０は、ＴｉＮ、Ｒｕ及びポリシリコンからなる群の中から選択されたいずれかの物質から形成されている。これにより、ＭＩＭ(Metal-Insulator-Metal)構造、例えば、ＴｉＮ／ＴａＯＮ／ＴｉＮと３層の積層構造に形成されたＭＩＭキャパシタ１３３が形成される。
この時、下部電極１２６は、エッチング停止膜１１８より突出したシリンダー型で、５０〜１０００Åの厚さに形成される。また、誘電膜１２８は、５０〜４００Åの厚さに形成され、上部電極１３０は５００〜３０００Åの厚さに形成される。
一方、エッチング停止膜１１８は、層間絶縁膜１１２とのエッチング選択比が異なる物質、例えば、窒化膜系の物質によって形成される。好ましくは、Ｓｉ３Ｎ４を用いて形成される。また、エッチング停止膜１１８は、１００〜２０００Åの厚さに形成される。
バリア金属１２４は、コンタクトプラグ１１４と下部電極１２６との間のコンタクト抵抗を低下させるために、ＳｉＸ、ＣｏＳｉＸまたはＺｒＳｉＸ(ここで、Ｘは自然数)のいずれかの物質で形成される。バリア金属１２４は好ましくは、ＴｉＳｉＸを用いて、５０〜１０００Åの厚さに形成される。
結局、本発明の好ましい実施の形態に係る半導体素子では、ＴｉＮで形成された下部電極１２６と層間絶縁膜１１２とが直接接触しないように、窒化膜系のエッチング停止膜１１８を下部電極１２６と層間絶縁膜１１２との間に介在させることによって、下部電極１２６と層間絶縁膜１１２とが一定の距離だけ離隔されるようにする。これによって、下部電極１２６と層間絶縁膜１１２との接触部位で発生するバンカーディフェクトを防止することができる。
図３〜図９は、図２に示した本実施の形態に係る半導体素子の製造方法における各工程を示す断面図である。
まず、図３に示されているように、ワードライン用トランジスタ(図示せず)及びビットライン(図示せず)の形成が完了した基板１１０上に層間絶縁膜(ＩＬＤ；Inter Layer Dielectric)１１２を形成する。この時、この層間絶縁膜１１２は、酸化膜系の物質を蒸着して形成する。
例えば、層間絶縁膜１１２は、ＨＤＰ(High Density Plasma)酸化膜、ＢＰＳＧ(Boron Phosphorus Silicate Glass)膜、ＰＳＧ(Phosphorus Silicate Glass)膜、ＰＥＴＥＯＳ(Plasma Enhanced Tetra Ethyl Ortho Silicate)膜、ＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)膜、ＵＳＧ(Un−doped Silicate Glass)膜、ＦＳＧ(Fluorinated Silicate Glass)膜、ＣＤＯ(Carbon Doped Oxide)膜、及びＯＳＧ(Organic Silicate Glass)膜のいずれかの膜を用いて、単層膜またはこれらが積層された積層膜に形成する。
次いで、マスク処理及びエッチング処理を実施して層間絶縁膜１１２の一部を除去する。これによって、基板１１０の一部を露出させる複数のコンタクトホール(図示せず)が形成される。
次いで、複数のコンタクトホールが埋め込まれるようにポリシリコン等のプラグ用の物質を蒸着した後、エッチバック(etch−back)またはＣＭＰ(Chemical Mechanical Polishing)処理を実施する。これにより、複数のコンタクトホールに埋め込まれた複数のストレージノードコンタクトプラグ１１４(以下、単に「コンタクトプラグ」という)が形成される。
次いで、図４に示されているように、層間絶縁膜１１２をなす酸化膜とコンタクトプラグ１１４をなすポリシリコンとの間のエッチング選択比を利用したエッチング処理１１６を実施し、コンタクトプラグ１１４の一部（上部）が層間絶縁膜１１２の上部表面から突出するように、層間絶縁膜１１２を一定の深さＨだけ除去（以下、リセスと記す）する。この深さＨは、１００〜４０００Åとする。好ましくは、深さＨを１０００Åとする。この１０００Åという値は、層間絶縁膜１１２の内部に形成されたビットラインを損傷しないように最適化された深さである。
このように、層間絶縁膜１１２を予め一定の深さＨでリセスすることによって、後続の処理によって形成される下部電極１２６(図７参照)と層間絶縁膜１１２とが直接接触しないようになる。これによって、後述する犠牲絶縁膜１２０(図５参照)を除去するためのウェットディップアウト処理時に用いられるケミカルが層間絶縁膜１１２に浸透することを防止する。したがって、層間絶縁膜１１２のバンカーディフェクトを防止することができる。
次いで、図５に示されているように、リセスされた層間絶縁膜１１２及びコンタクトプラグ１１４上にエッチング停止膜１１８を蒸着によって形成する。この時、エッチング停止膜１１８は、隣接するコンタクトプラグ１１４の間隔によって、その蒸着する厚さを異にし、蒸着することによってエッチング停止膜１１８を平坦化することができる。例えば、隣接するコンタクトプラグ１１４の間隔が狭いほど蒸着によって形成されるエッチング停止膜１１８の厚さは薄くなる。ここでは、エッチング停止膜１１８を１００〜２０００Åの厚さに蒸着によって形成する。
例えば、現在の半導体素子の水準では、コンタクトプラグ１１４間の間隔が通常１００nm以内であることを考慮し、エッチング停止膜１１８を６００〜１０００Åの厚さに形成る。好ましくは、エッチング停止膜１１８を７５０Åの厚さに形成する。これは、コンタクトプラグ１１４間の間隔が狭いほどコンタクトプラグ１１４間の段差部位が容易に埋め込まれながら高さ方向に蒸着されることによって、層間絶縁膜１１２の上に形成されるエッチング停止膜１１８の表面とコンタクトプラグ１１４の上に形成されるエッチング停止膜１１８の表面との段差が次第に軽減されるためである。
ここで、エッチング停止膜１１８は、層間絶縁膜１１２及び後続の工程で蒸着によって形成される犠牲絶縁膜１２０とエッチング選択比が異なる物質で形成する。例えば、エッチング停止膜１１８を窒化膜系の物質で形成する。好ましくは、エッチング停止膜１１８をＳｉ３Ｎ４で形成する。
次いで、蒸着と同時に平坦化されたエッチング停止膜１１８の上に犠牲絶縁膜１２０を蒸着によって形成する。この時、犠牲絶縁膜１２０は、化学気相蒸着(Chemical Vapor Deposition、以下「ＣＶＤ」という)法で形成する。また、犠牲絶縁膜１２０は、層間絶縁膜１１２と同じ酸化膜系の物質で形成し、これらを単層または積層構造に形成することができる。
ここでは、犠牲絶縁膜１２０を、エッチング停止膜１１８を含む全ての厚さが６０００〜３００００Åになるように形成する。
次いで、図６に示されているように、マスク処理及びエッチング処理を実施し、犠牲絶縁膜１２０の一部を除去する。この時、エッチングは、まずエッチング停止膜１１８の上部で止まるようになる。その次に、コンタクトプラグ１１４の上部が露出されるまでエッチング停止膜１１８をエッチングする。これによって、コンタクトプラグ１１４の一部を露出させる電極用ホール１２２が形成される。この時、電極用ホール１２２は、通常コンタクトプラグ１１４と誤整列されて形成されるため、コンタクトプラグ１１４の一部だけ露出させる。
次いで、図７に示されているように、電極用ホール１２２(図６参照)の底部に露出されたコンタクトプラグ１１４の上にバリア金属１２４を形成する。バリア金属１２４は、後続の工程で形成される下部電極１２６とコンタクトプラグ１１４との間のコンタクト抵抗を低下させるためのオーミックコンタクト層として機能する。
ここで、バリア金属１２４は、ＴｉＳｉＸ、ＺｒＳｉＸ及びＣｏＳｉＸからなる群の中から選択されたいずれかの物質で形成する。例えば、バリア金属１２４は、Ｔｉ、ＺｒまたはＣｏを蒸着した後、シリサイド化処理によってＴｉ、ＺｒまたはＣｏを、コンタクトプラグ１１４をなすＳｉと反応させることによって形成される。その次に、シリサイド化処理後に残存する未反応のＴｉ、ＺｒまたはＣｏを、ウェットストリップ処理によって除去する。好ましくは、バリア金属１２４はＴｉＳｉＸで形成する。
次いで、電極用ホール１２２を含む犠牲絶縁膜１２０の上部の段差に沿って下部電極（１２６）用の金属物質を蒸着する。この時、下部電極用の金属物質は、ＣＶＤまたは原子層蒸着(Atomic Layer Deposition、以下「ＡＬＤ」という)法を用いて、５０〜１０００Åの厚さに蒸着される。好ましくは、下部電極用の金属物質をＴｉＮで形成する。
次いで、エッチバックまたはＣＭＰ処理を実施し、犠牲絶縁膜１２０の上に露出した下部電極用の金属物質を除去する。これによって、犠牲絶縁膜１２０を間に挟んで各々分離される複数のキャパシタ用下部電極１２６が電極用ホール１２２の内面に沿って形成される。
次いで、図８に示されているように、ウェットディップアウト処理を実施して犠牲絶縁膜１２０(図９参照)を除去する。例えば、下部電極１２６が形成された全ての構造物をＢＯＥ(Buffered Oxide Etchant)溶液（ＨＦとＮＨ４Ｆとが１００:１または３００:１に混合された溶液）に１０〜３６００秒間浸し、犠牲絶縁膜１２０を溶解させる。好ましくは、４〜８０℃のＢＯＥ溶液に約１２０秒間浸して犠牲絶縁膜１２０を除去する。これによって、一部がエッチング停止膜１１８から上に突出する構造、すなわち縦断面形状がＵ字形であるシリンダー型の下部電極１２６の形成が完了する。
次いで、図９に示されているように、下部電極１２６及びエッチング停止膜１１８の上部の段差に沿って、誘電膜１２８を蒸着によって形成する。この時、誘電膜１２８は金属有機化学気相蒸着(ＭＯＣＶＤ；Metal Organic CVD)法またはＡＬＤ法を用いて５０〜４００Åの厚さに形成する。特に、誘電膜１２８は、ＴａＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＮ、ＳｒＴｉＯ３、(Ｂａ、Ｓｒ)ＴｉＯ３及び(Ｐｂ、Ｓｒ)ＴｉＯ３からなる群の中から選択されたいずれかの物質を用いて、単一膜またはこれらの複合膜に形成する。
次いで、誘電膜１２８の上にキャパシタ用上部電極１３０を形成する。この時、上部電極１３０を、スパッタリング、ＣＶＤまたはＡＬＤのいずれかの方法を用いて５００〜３０００Åの厚さに形成する。特に、上部電極１３０を、ＴｉＮ、Ｒｕ及びポリシリコンからなる群の中から選択されたいずれかの物資で形成する。これにより、金属からなる下部電極１２６／誘電膜１２８／金属からなる上部電極１３０が積層された構造のＭＩＭキャパシタ１３３が完成する。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内において様々に変更することが可能であり、それらも本発明の技術的範囲に属する。
従来技術に係る半導体素子のシリンダー型のキャパシタを示す断面図である。 本発明の好ましい実施の形態に係る半導体素子を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法における工程を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法における工程を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法における工程を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法における工程を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法における工程を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法における工程を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法における工程を示す断面図である。
符号の説明
１１０ 基板
１１２ 層間絶縁膜
１１４ コンタクトプラグ
１１８ エッチング停止膜
１２０ 犠牲絶縁膜
１２４ バリア金属
１２６ 下部電極
１２８ 誘電膜
１３０ 上部電極
１３３ ＭＩＭキャパシタ

Claims (37)

  1. 基板上に形成された層間絶縁膜と、
    該層間絶縁膜内に形成され、一部が該層間絶縁膜の上部表面から突出するように形成されたコンタクトプラグと、
    該コンタクトプラグの上部が露出されるように前記層間絶縁膜の上に形成されたエッチング停止膜と、
    前記層間絶縁膜と直接接触しないように、前記エッチング停止膜及び前記コンタクトプラグにより前記層間絶縁膜から離隔され、一部が前記コンタクトプラグに接触するように形成されたキャパシタ用の下部電極と
    を備えることを特徴とする半導体素子。
  2. 前記下部電極が、ＴｉＮで形成されていることを特徴とする請求項１に記載の半導体素子。
  3. 前記下部電極が、シリンダー型に形成されていることを特徴とする請求項１または請求項２に記載の半導体素子。
  4. 前記エッチング停止膜が、前記層間絶縁膜とエッチング選択比が異なる物質からなることを特徴とする請求項１に記載の半導体素子。
  5. 前記エッチング停止膜が、窒化膜系の物質からなることを特徴とする請求項１または請求項４に記載の半導体素子。
  6. 前記エッチング停止膜が、Ｓｉ３Ｎ４からなることを特徴とする請求項５に記載の半導体素子。
  7. 前記コンタクトプラグの上に形成されたバリア金属をさらに備えることを特徴とする請求項１に記載の半導体素子。
  8. 前記バリア金属が、ＴｉＳｉＸ、ＣｏＳｉＸ及びＺｒＳｉＸ(Ｘは自然数)からなる群の中から選択されるいずれかの物質で形成されることを特徴とする請求項７に記載の半導体素子。
  9. 前記エッチング停止膜及び前記下部電極上部の段差に沿って形成された誘電膜と、
    該誘電膜上に形成されたキャパシタ用の上部電極と
    をさらに備えることを特徴とする請求項１、請求項２、請求項４、請求項７及び請求項８のいずれか１項に記載の半導体素子。
  10. 前記誘電膜が、ＴａＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＮ、ＳｒＴｉＯ３、(Ｂａ、Ｓｒ)ＴｉＯ３及び(Ｐｂ、Ｓｒ)ＴｉＯ３からなる群の中から選択されるいずれか１つの物質の膜または複数の物質の複合膜からなる請求項９に記載の半導体素子。
  11. 前記キャパシタ用の上部電極が、ＴｉＮ、Ｒｕ及びポリシリコンからなる群の中から選択されるいずれかの物質からなることを特徴とする請求項９に記載の半導体素子。
  12. 基板上に、コンタクトプラグ及び該コンタクトプラグを囲む層間絶縁膜を形成する第１ステップと、
    前記コンタクトプラグの一部が前記層間絶縁膜の上部表面から突出するように、一定の深さで前記層間絶縁膜をリセスする第２ステップと、
    前記コンタクトプラグを覆うように前記層間絶縁膜上にエッチング停止膜を蒸着によって形成する第３ステップと、
    前記エッチング停止膜上に、前記エッチング停止膜とエッチング選択比が異なる犠牲絶縁膜を蒸着によって形成する第４ステップと、
    前記犠牲絶縁膜及び前記エッチング停止膜をエッチングし、前記コンタクトプラグの一部を露出させる電極用ホールを形成する第５ステップと、
    前記電極用ホールの内面に沿って、キャパシタ用の下部電極を形成する第６ステップと、
    前記犠牲絶縁膜を除去する第７ステップと
    を含むことを特徴とする半導体素子の製造方法。
  13. 前記エッチング停止膜を蒸着によって形成する第３ステップが、前記エッチング停止膜が平坦化されるように、隣接する前記コンタクトプラグの間隔に応じて、蒸着によって形成される前記エッチング停止膜の厚さを調節するステップであることを特徴とする請求項１２に記載の導体素子の製造方法。
  14. 形成される前記エッチング停止膜の厚さが、隣接する前記コンタクトプラグの間隔によって決定されることを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 形成される前記エッチング停止膜の厚さが、隣接する前記コンタクトプラグの間隔が狭いほど薄くなることを特徴とする請求項１３または請求項１４に記載の半導体素子の製造方法。
  16. 形成される前記エッチング停止膜の厚さが、１００〜２０００Åであることを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記エッチング停止膜と前記犠牲絶縁膜との全体の厚さが、６０００〜３００００Åであることを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記層間絶縁膜をリセスする第２ステップが、一定の前記深さを１００〜４０００Åとするステップであることを特徴とする請求項１２に記載の半導体素子の製造方法。
  19. 前記キャパシタ用の下部電極が、ＴｉＮで形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
  20. 前記電極用ホールの内面に沿って、前記キャパシタ用の下部電極を形成する第６ステップが、
    前記電極用ホールを含む全ての構造の上部の段差に沿って、前記キャパシタ用の下部電極を蒸着によって形成する第７ステップと、
    エッチバックまたはＣＭＰ処理を実施し、前記犠牲絶縁膜を基準に前記キャパシタ用の下部電極を分離させる第８ステップと
    を含むことを特徴とする請求項１２または請求項１９に記載の半導体素子の製造方法。
  21. 前記キャパシタ用の下部電極を形成する第６ステップが、ＡＬＤまたはＣＶＤ法を用いるステップであることを特徴とする請求項２０に記載の半導体素子の製造方法。
  22. 前記層間絶縁膜及び前記犠牲絶縁膜を、酸化膜系の物質で形成することを特徴とする請求項１２に記載の半導体素子の製造方法。
  23. 前記エッチング停止膜を、窒化膜系の物質で形成することを特徴とする請求項１２または請求項２２に記載の半導体素子の製造方法。
  24. 前記エッチング停止膜が、Ｓｉ３Ｎ４からなることを特徴とする請求項２３に記載の半導体素子の製造方法。
  25. 前記電極用ホールを形成する第５ステップの後、前記電極用ホールの底部に露出された前記コンタクトプラグの上にバリア金属を形成する第９ステップをさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  26. 前記バリア金属を形成する第９ステップが、
    前記電極用ホールを含む全ての構造の上部の段差に沿って、金属物質を蒸着する第１０ステップと、
    蒸着された前記金属物質に対してシリサイド化処理を実施し、前記コンタクトプラグの上にバリア金属を形成する第１１ステップと、
    未反応の前記金属物質を除去する第１２ステップと
    を含むことを特徴とする請求項２５に記載の半導体素子の製造方法。
  27. 前記金属物質を蒸着する第１０ステップが、Ｔｉ、Ｃｏ及びＺｒからなる群の中から選択されたいずれかの物質を蒸着するステップであることを特徴とする請求項２６に記載の半導体素子の製造方法。
  28. 前記金属物質を蒸着する第１０ステップが、ＣＶＤまたはＡＬＤ法を用いるステップであることを特徴とする請求項２６または請求項２７に記載の半導体素子の製造方法。
  29. 前記バリア金属が、ＴｉＳｉＸ、ＣｏＳｉＸ及びＺｒＳｉＸからなる群の中から選択されるいずれかの物質あることを特徴とする請求項２５〜請求項２７のいずれか１項に記載の半導体素子の製造方法。
  30. 前記犠牲絶縁膜を除去する第７ステップが、ウェットエッチングを実施するステップであることを特徴とする請求項１２に記載の半導体素子の製造方法。
  31. 前記ウェットエッチングが、ＢＯＥ溶液を用いるエッチングであることを特徴とする請求項３０に記載の半導体素子の製造方法。
  32. 前記ウェットエッチングが、４〜８０℃の温度で、１０〜３６００秒の間実施されることを特徴とする請求項３０または請求項３１に記載の半導体素子の製造方法。
  33. 前記犠牲絶縁膜を除去する第７ステップの後、
    前記下部電極及び前記エッチング停止膜の上部の段差に沿って、誘電膜を蒸着によって形成する第１３ステップと、
    前記誘電膜上にキャパシタ用の上部電極を形成する第１４ステップと
    をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  34. 前記誘電膜を蒸着によって形成する第１３ステップが、ＭＯＣＶＤまたはＡＬＤ法を用いるステップであることを特徴とする請求項３３に記載の半導体素子の製造方法。
  35. 前記誘電膜が、ＴａＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＮ、ＳｒＴｉＯ３、(Ｂａ、Ｓｒ)ＴｉＯ３及び(Ｐｂ、Ｓｒ)ＴｉＯ３からなる群の中から選択されたいずれかの物質の膜または複数の物質の複合膜であることを特徴とする請求項３３または請求項３４に記載の半導体素子の製造方法。
  36. 前記キャパシタ用の上部電極を形成する第１４ステップが、スパッタリング、ＣＶＤ及びＡＬＤのいずれかの方法を用いるステップであることを特徴とする請求項３３に記載の半導体素子の製造方法。
  37. 前記キャパシタ用の上部電極が、ＴｉＮ、Ｒｕ及びポリシリコンからなる群の中から選択されたいずれかの物質であることを特徴とする請求項３３または請求項３６に記載の半導体素子の製造方法。
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