JP2006190765A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2006190765A JP2006190765A JP2005000699A JP2005000699A JP2006190765A JP 2006190765 A JP2006190765 A JP 2006190765A JP 2005000699 A JP2005000699 A JP 2005000699A JP 2005000699 A JP2005000699 A JP 2005000699A JP 2006190765 A JP2006190765 A JP 2006190765A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- lower electrode
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000000151 deposition Methods 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 238000004544 sputter deposition Methods 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 16
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 8
- 150000002736 metal compounds Chemical class 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 abstract 1
- 238000003860 storage Methods 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 description 33
- 239000010410 layer Substances 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 230000004308 accommodation Effects 0.000 description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000000635 electron micrograph Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】 ＭＩＭ構造の容量素子の形成にあたり、表面が凹凸を有する下部電極の形成に際して高温の熱処理を必要としない半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、下部電極２０を形成する工程が、容量素子収容孔１８の表面に４００℃の基板温度でスパッタ法によってＣｏを堆積し、表面に凹凸を有するＣｏ膜１９を形成する工程と、Ｃｏ膜１９を覆って窒化チタンから成る下部電極２０を形成する工程とを有する。
【選択図】 図１
【解決手段】 半導体装置の製造方法は、下部電極２０を形成する工程が、容量素子収容孔１８の表面に４００℃の基板温度でスパッタ法によってＣｏを堆積し、表面に凹凸を有するＣｏ膜１９を形成する工程と、Ｃｏ膜１９を覆って窒化チタンから成る下部電極２０を形成する工程とを有する。
【選択図】 図１
Description
本発明は、半導体装置及びその製造方法に関し、更に詳細には、半導体装置にＭＩＭ型の容量素子を形成する技術に関する。
ＤＲＡＭ（Dynamic Random-Access Memory）などの半導体装置では、メモリセルに容量素子が用いられる。容量素子では、情報として蓄積された電荷が時間と共に減少するため、情報を維持するためには、これを定期的に書き換える必要がある。ここで、容量素子の容量が大きいほど多くの電荷を蓄えられるので、情報の書換えに必要な時間の間隔を長くでき、消費電力が少ない半導体装置が得られる。
近年、素子の高集積化に伴って、個々の容量素子に許容される容積が縮小され、必要な容量を確保することが困難になっている。小さな容積で大きな容量を得る技術として、容量絶縁膜を金属電極とシリコン電極とで挟んだＭＩＳ（Metal Insulator Semiconductor）構造の容量素子において、シリコン電極の表面にＨＳＧ（Hemi-Spherical-Grain）を形成することによって、容量素子の表面積を拡大する方法が実用化されている。
図７に、下部電極の表面にＨＳＧを形成したＭＩＳ構造の容量素子を備える半導体装置の断面を示す。半導体装置３０は、ｐ型の単結晶シリコン基板１１を備える。シリコン基板１１の表面近傍には、素子形成領域を区画して、酸化シリコンから成る素子分離領域１２が形成されている。素子形成領域では、シリコン基板１１上にトランジスタのゲート電極（図示なし）が形成され、ゲート電極の両脇のシリコン基板１１の表面近傍にトランジスタのｎ型ソース・ドレイン領域１３が形成されている。ゲート電極を覆ってシリコン基板１１上に、酸化シリコンから成る層間絶縁膜１５、及び窒化シリコンから成る層間絶縁膜１６が順次に形成されている。
層間絶縁膜１６及び層間絶縁膜１５を貫通して、ソース・ドレイン領域１３に達するコンタクト孔１４ａが形成され、コンタクト孔１４ａを埋め込んでコンタクト電極１４が形成されている。
コンタクト電極１４及び層間絶縁膜１６上には、酸化シリコンから成る層間絶縁膜１７が成膜されている。層間絶縁膜１７を貫通して、コンタクト電極１４及びコンタクト電極１４近傍の層間絶縁膜１６を露出させる容量素子収容孔１８が形成されている。容量素子収容孔１８の側面１８ａ及び底面１８ｂには、シリコンから成る下部電極３１が形成され、下部電極３１の表面にはＨＳＧが形成されている。
下部電極３１の表面を覆って窒化シリコン層３２が形成され、窒化シリコン層３２の表面及び層間絶縁膜１７上に連続して、Ｔａ２Ｏ５（酸化タンタル）層３３が形成されている。窒化シリコン層３２は、下部電極３１を構成するシリコンの表面酸化を抑制する目的で形成され、窒化シリコン層３２及びＴａ２Ｏ５層３３は容量絶縁膜３４を構成する。容量絶縁膜３４の表面にＴｉＮから成る上部電極３５が形成されている。下部電極３１、容量絶縁膜３４、及び上部電極３５は、半導体装置３０の容量素子を構成する。下部電極３１を構成するシリコンの表面にＨＳＧが形成されることによって、下部電極３１の表面積を拡大して、容量素子の容量を増大させることが出来る。なお、ＨＳＧは、ＰＨ３雰囲気中で基板温度が７００℃程度の熱処理によって、良好な形状に形成される。
ところで、次世代の半導体装置では、容量素子に許容される容積が更に縮小されるため、より小さな容積で所要の容量を確保する必要がある。しかし、半導体装置３０では、容量素子の形成に際して、リーク電流の低減を目的とする、ＮＨ３雰囲気中の基板温度が７００℃以上のＲＴＮ（Rapid Thermal Nitridation）が必須であり、このＲＴＮの際に、下部電極３１の表面に除去が困難な酸化シリコン層が形成される問題があった。この場合、Ｔａ２Ｏ５層３３を薄く形成しても、誘電率が比較的低い酸化シリコン層がＴａ２Ｏ５層３３に対して直列に形成されるため、容量絶縁膜の薄膜化に障害となり、所要の容量を確保することが困難である。
そこで、酸化シリコン層のような低誘電率膜が形成されない容量素子として、容量絶縁膜を金属電極で挟んだＭＩＭ（Metal Insulator Metal）構造の容量素子が検討されている。
図８に、ＭＩＭ構造の容量素子を有する従来の半導体装置の一例を示す。半導体装置４０は、容量素子の構成が異なることを除いては、図７に示した半導体装置３０と同様の構成を有している。半導体装置４０では、容量素子の下部電極４１は、略平坦な表面を有するＴｉＮで構成されている。容量絶縁膜４２は、下部電極４１の表面及び層間絶縁膜１７上に連続して形成された酸化アルミニウム（Ａｌ２Ｏ３）で構成されている。
半導体装置４０では、図７に示した半導体装置３０のように下部電極の表面に低誘電率膜が形成されないため、所望の薄膜化が達成できるものの、半導体装置３０と異なり下部電極の表面が平坦であるため、十分な表面積が得られず、所要の容量を確保するには不十分である。
上記に対して、特許文献１は、下部電極に導電性金属酸化膜や金属膜等の材料を用い、表面が凹凸を有する下部電極を形成することを提案している。同特許文献によれば、表面が凹凸を有する下部電極は、これらの材料をスパッタ法により５００〜６００℃の基板温度で堆積し、又は、これらの材料を３００〜４００℃程度の基板温度で堆積した後、６００〜７００℃程度の基板温度のアニールを行うことによって、形成されるものとしている。
特開２０００−３５７７８３号
ところで、次世代の半導体装置では、より微細で且つ高い性能を有する半導体メモリを形成するために、容量素子の形成に際して、既に形成されたトランジスタの性能に影響を与える高温の熱処理をできるだけ避けることが望まれる。しかし、特許文献１によれば、表面が凹凸を有する下部電極の形成に際して、基板温度が５００℃を超える高温の熱処理を経ることが不可欠であるため、トランジスタの性能への影響を十分に抑えることが出来ない。
本発明は、上記に鑑み、ＭＩＭ構造の容量素子を備え、表面が凹凸を有する下部電極の形成に際して高温の熱処理を必要としない半導体装置及びその製造方法を提供し、これによって、より微細で且つ高い性能を有する半導体メモリの製造を可能とすることを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、順次に形成された下部電極、容量絶縁膜、及び上部電極を有する容量素子を備える半導体装置において、
前記下部電極が、絶縁層の表面に島状に離散して形成されたＣｏ膜と、該Ｃｏ膜を覆って形成された金属又は金属化合物から成ることを特徴とする。
前記下部電極が、絶縁層の表面に島状に離散して形成されたＣｏ膜と、該Ｃｏ膜を覆って形成された金属又は金属化合物から成ることを特徴とする。
また、本発明に係る半導体装置の製造方法は、順次に形成された下部電極、容量絶縁膜、及び上部電極を有する容量素子を備える半導体装置の製造方法において、前記下部電極を形成する工程が、
絶縁層の表面に５００℃未満の基板温度でＣｏを堆積し、表面に凹凸を有するＣｏ膜を形成する工程と、
前記Ｃｏ膜を覆って金属又は金属化合物から成る下部電極を形成する工程と
を有することを特徴とする。
絶縁層の表面に５００℃未満の基板温度でＣｏを堆積し、表面に凹凸を有するＣｏ膜を形成する工程と、
前記Ｃｏ膜を覆って金属又は金属化合物から成る下部電極を形成する工程と
を有することを特徴とする。
本発明に係る半導体装置によれば、絶縁層の表面に島状に離散して形成されたＣｏ膜の形状が反映されることによって、金属又は金属化合物の表面が凹凸に形成される。これによって、下部電極の表面積を拡大して、容量素子の容量を効果的に増大させることが出来る。
本発明に係る半導体装置の好適な実施態様では、前記容量絶縁膜が、高い誘電率を有するＡｌ２Ｏ３膜又はＨｆＯ２膜を含んで構成されることによって、容量素子の容量を更に増大させることが出来る。Ａｌ２Ｏ３膜及びＨｆＯ２膜は、ＣＶＤ法などにより何れも５００℃程度以下の低い基板温度で成膜できるので、既に形成されたトランジスタの特性への影響を抑えることが出来る。
本発明に係る半導体装置の製造方法によれば、５００℃未満の基板温度でＣｏを堆積し、表面に凹凸を有するＣｏ膜を形成することによって、容量素子の電極の表面積を拡大しつつ、且つ既に形成されたトランジスタへの影響を抑えることが出来る。
本発明に係る半導体装置の製造方法の好適な実施態様では、前記Ｃｏ膜を形成する工程を、４５０℃以下の基板温度でスパッタ法で行うことによって、既に形成されたトランジスタへの影響を更に抑えることが出来る。
本発明に係る半導体装置の製造方法の好適な実施態様では、前記Ｃｏ膜を形成する工程を、３５０℃以上の基板温度で行う。この場合、更に好ましくは、前記Ｃｏ膜を形成する工程は、膜厚等の条件を調節することによって、前記Ｃｏ膜を島状に離散して形成する。
本発明者は、本発明に先立って、ＭＩＭ構造の容量素子において容量を増大させる検討を行い、下部電極の下地となる酸化シリコン等の絶縁膜上にＣｏ（コバルト）を５００℃未満の基板温度で堆積した場合に、表面に凹凸を有するＣｏ膜が形成されることを見出した。このようなＣｏ膜を下部電極又は下部電極の一部とすれば、Ｃｏ膜の表面形状が反映されることによって、電極の面積を拡大できる。
酸化シリコン上にＣｏの堆積を行った際の電子顕微鏡写真を、図９に示す。同図において、酸化シリコン層に容量素子収容孔を模した、深さが約１μｍで径が約0.5μｍの略円筒形の溝を形成し、スパッタ法により酸化シリコン層の表面に対してＣｏの堆積を行った。同図（ａ）〜（ｃ）は、基板温度を室温（２５℃）、２００℃、及び４００℃に設定した際の様子をそれぞれ示している。これらの図において、Ｃｏ膜の表面に凹凸が形成されている。特に、図９（ｃ）では、図９（ａ）、（ｂ）に比して凹凸の起伏が極めて大きく形成されていると共に、膜が島状に離散して不連続に形成されている。島状のＣｏ膜は、高さが30ｎｍで、粒径が15〜80ｎｍ、隣接するＣｏ膜間の間隔が2〜15ｎｍである。
更に実験を行った結果、基板温度が３５０℃以上で、Ｃｏ膜が不連続に形成されることが判った。Ｃｏ膜の表面に凹凸が形成されるのは、Ｃｏに凝集作用が働いているためであり、温度の上昇に伴ってＣｏ膜が不連続になるのは、その凝集作用が強くなるためと考えられる。
本発明者は、上記知見に鑑み、ＭＩＭ構造の容量素子の形成に際して、５００℃未満の基板温度で、下部電極の下地となる絶縁層上に表面に凹凸が形成されたＣｏ膜を形成し、このＣｏ膜を含む下部電極を形成することによって、電極の面積を拡大し、容量素子の容量を増大することとした。また、基板温度を３５０℃以上にすることによって、島状に離散したＣｏ膜を形成し、下部電極の面積を効果的に拡大することとした。なお、既に形成されているトランジスタへの影響を更に抑えるために、Ｃｏ堆積時の基板温度を更に４５０℃以下に設定することが好ましい。
以下、図面を参照し、本発明に係る実施形態に基づいて、本発明を更に詳細に説明する。図１に、本発明の一実施形態に係る半導体装置を、ソース・ドレイン領域が並ぶ方向に沿って見た横断面で示す。半導体装置１０は、ＭＩＭ構造の容量素子を備える半導体装置であって、ｐ型の単結晶シリコン基板１１を備える。シリコン基板１１の表面近傍には、素子形成領域を区画して、酸化シリコンから成る素子分離領域１２が形成されている。素子形成領域では、シリコン基板１１上にトランジスタのゲート電極（図示なし）が形成され、ゲート電極の両脇のシリコン基板１１の表面近傍にトランジスタのｎ型ソース・ドレイン領域１３が形成されている。ゲート電極を覆ってシリコン基板１１上に、酸化シリコンから成る層間絶縁膜１５、及び窒化シリコンから成る層間絶縁膜１６が順次に形成されている。
層間絶縁膜１６及び層間絶縁膜１５を貫通して、ソース・ドレイン領域１３に達するコンタクト孔１４ａが形成され、コンタクト孔１４ａを埋め込んでポリシリコンから成るコンタクト電極１４が形成されている。
コンタクト電極１４及び層間絶縁膜１６上に、酸化シリコンから成る層間絶縁膜１７が成膜されている。層間絶縁膜１７を貫通して、コンタクト電極１４及びコンタクト電極１４近傍の層間絶縁膜１６を露出させる容量素子収容孔１８が形成されている。容量素子収容孔１８の側面１８ａには凸状のＣｏ膜１９が、島状に離散して形成されている。Ｃｏ膜１９を覆って容量素子収容孔１８の側面１８ａ及び底面１８ｂにＴｉＮから成る下部電極２０が形成されている。下部電極２０とコンタクト電極１４との間には、コバルトシリサイド層２１が形成されている。
下部電極２０の表面及び層間絶縁膜１７上に連続して、酸化アルミニウム（Ａｌ２Ｏ３）から成る容量絶縁膜２２が成膜されている。容量絶縁膜２２の表面にＴｉＮから成る上部電極２３が形成されている。下部電極２０、容量絶縁膜２２、及び上部電極２３は、半導体装置１０の容量素子を構成する。
本実施形態の半導体装置によれば、容量素子収容孔の側面１８ａに島状に離散して形成されたＣｏ膜１９の凸形状が反映されることによって、下部電極２０の表面が凹凸に形成される。これによって、下部電極２０及び上部電極２３の表面の面積を拡大して、容量素子の容量を効果的に増大させることが出来る。
図２〜６に、半導体装置１０を製造する製造段階を順次に示す。先ず、ｐ型の単結晶シリコン基板１１の表面近傍に酸化シリコンから成る素子分離領域１２を形成することによって、素子形成領域を区画する。素子形成領域で、シリコン基板１１上にトランジスタのゲート電極（図示なし）を形成した後、ゲート電極両脇のシリコン基板１１の表面近傍にトランジスタのｎ型ソース・ドレイン領域１３を形成する。次いで、公知のＣＶＤ法により、ゲート電極を覆って全面に、酸化シリコンから成る層間絶縁膜１５、及び窒化シリコンから成る層間絶縁膜１６を順次に成膜する。引き続き、リソグラフィ及びドライエッチングにより、層間絶縁膜１５及び層間絶縁膜１６を貫通し、ソース・ドレイン領域１３の一部を露出させるコンタクトホール１４ａを形成する。
次いで、公知のＣＶＤ法により、コンタクトホール１４ａの内部を埋め込んで、導電材としてポリシリコンを堆積する。導電材には、アモルファスシリコンを用いることも出来る。引き続き、ドライエッチング又はＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁膜１６上のポリシリコンを除去し、コンタクトホール１４ａの内部にポリシリコンを残すことにより、ソース・ドレイン領域１３に接続されるコンタクト電極１４を形成する。
次いで、コンタクト電極１４を覆って層間絶縁膜１６上に、酸化シリコンから成る層間絶縁膜１７を成膜する。引き続き、リソグラフィ及びドライエッチングにより、層間絶縁膜１７を貫通し、コンタクト電極１４の表面を露出させる容量素子収容孔１８を形成する（図２）。
次いで、圧力が2ｍTorrのＡｒ雰囲気中で、基板温度を４００℃に保った状態で、スパッタ法によりＣｏを100nmの膜厚となるように堆積する。この堆積条件において、容量素子収容孔の側面１８ａでは、島状に離散した凸状のＣｏ膜１９が形成される。層間絶縁膜１７上では、堆積の初期においてはＣｏ膜１９は島状に離散して形成されるものの、容量素子収容孔の側面１８ａよりも厚く短時間に堆積されるため、堆積に伴って島が相互に繋がり、連続したＣｏ膜１９に形成される。コンタクト電極１４を構成するシリコンの表面では、堆積されたＣｏは凝集せずに、部分的又は全体的にコバルトシリサイド層１８が形成される（図３）。
一般的に、孔を有する膜上にスパッタ法で堆積を行う場合には、孔の内部よりも膜の表面において厚く堆積される。従って、Ｃｏ膜を島状に形成するための最適な膜厚は、堆積を行う場所、孔の形状、スパッタ法における被覆性能や堆積速度等の条件に基づいて決定する。
次いで、図４に示すように、リソグラフィ等により、容量素子収容孔１８の内部に選択的にレジスト２４を充填する。引き続き、ドライエッチングにより、層間絶縁膜１７上のＣｏ膜１９を除去する。Ｃｏ膜１９の除去は、ウエットエッチングにより行うことも出来る。更に、図５に示すように、容量素子収容孔１８の内部のレジスト２４を除去する。
次いで、基板を５００℃に加熱し、ＴｉＣｌ４(四塩化チタン)を用いたＣＶＤ法により、ＴｉＮを成膜する。成膜されたＴｉＮの表面は、Ｃｏ膜１９の凸形状が反映されることによって、凹凸に形成される。引き続き、リソグラフィ及びドライエッチングにより、層間絶縁膜１７上のＴｉＮを除去し、容量素子収容孔１８の内部にＴｉＮを残すことによって、下部電極２０を形成する（図６）。
次いで、基板を４５０℃に加熱し、ＴＭＡ（トリメチルアルミニウム）を用いたＣＶＤ法により、Ａｌ２Ｏ３から成る容量絶縁膜２２を成膜する。引き続き、下部電極２１の形成の際と同様の方法で、容量絶縁膜２２の表面にＴｉＮから成る上部電極２３を成膜する。Ｃｏ膜１９は、５００℃以上の耐熱性を有し、電極や容量絶縁膜の成膜に際して形状変化等を生じない。更に、リソグラフィ及びドライエッチングにより、容量絶縁膜２２及び上部電極２３のパターニングを行う。これによって、図１に示したＭＩＭ構造の容量素子を備える半導体装置１０を完成する。
本実施形態の半導体装置の製造方法によれば、島状に離散するＣｏ膜１９を４００℃の基板温度で形成することによって、容量素子の形成に必要な基板温度を５００℃未満に抑えることが出来る。従って、下部電極２０及び上部電極２３の面積を拡大しつつ、既に形成されたトランジスタへの影響を抑えることが出来る。
なお、本実施形態では、下部電極２０の形成に先立ってＣｏ膜１９を形成したが、凝集などによって表面に凹凸が形成される材料であれば他の材料を形成しても構わない。好ましくは、５００℃以下の基板温度で表面に凹凸が形成され、且つ５００℃以上の耐熱性を有する材料を用いる。容量絶縁膜には、Ａｌ２Ｏ３膜以外にもＨｆＯ２（酸化ハーフニューム）膜を用いることが出来る。ＨｆＯ２膜は、基板を３００℃に加熱し、TemaＨｆ（テトラキスエチルメチルアミノハーフニューム）を用いたＣＶＤ法により成膜することが出来る。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
１０：半導体装置
１１：シリコン基板
１２：素子分離領域
１３：ソース・ドレイン領域
１４：コンタクト電極
１４ａ：コンタクト孔
１５：層間絶縁膜
１６：層間絶縁膜
１７：層間絶縁膜
１８：容量素子収容孔
１８ａ：（容量素子収容孔の）側面
１８ｂ：（容量素子収容孔の）底面
１９：Ｃｏ膜
２０：下部電極
２１：コバルトシリサイド層
２２：容量絶縁膜
２３：上部電極
２４：保護レジスト
１１：シリコン基板
１２：素子分離領域
１３：ソース・ドレイン領域
１４：コンタクト電極
１４ａ：コンタクト孔
１５：層間絶縁膜
１６：層間絶縁膜
１７：層間絶縁膜
１８：容量素子収容孔
１８ａ：（容量素子収容孔の）側面
１８ｂ：（容量素子収容孔の）底面
１９：Ｃｏ膜
２０：下部電極
２１：コバルトシリサイド層
２２：容量絶縁膜
２３：上部電極
２４：保護レジスト
Claims (7)
- 順次に形成された下部電極、容量絶縁膜、及び上部電極を有する容量素子を備える半導体装置において、
前記下部電極が、絶縁層の表面に島状に離散して形成されたＣｏ膜と、該Ｃｏ膜を覆って形成された金属又は金属化合物から成ることを特徴とする半導体装置。 - 前記容量絶縁膜が、Ａｌ２Ｏ３膜又はＨｆＯ２膜を含んで構成される、請求項１に記載の半導体装置。
- 順次に形成された下部電極、容量絶縁膜、及び上部電極を有する容量素子を備える半導体装置の製造方法において、前記下部電極を形成する工程が、
絶縁層の表面に５００℃未満の基板温度でＣｏを堆積し、表面に凹凸を有するＣｏ膜を形成する工程と、
前記Ｃｏ膜を覆って金属又は金属化合物から成る下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記Ｃｏ膜を形成する工程を、４５０℃以下の基板温度でスパッタ法で行う、請求項３に記載の半導体装置の製造方法。
- 前記Ｃｏ膜を形成する工程を、３５０℃以上の基板温度で行う、請求項３又は４に記載の半導体装置の製造方法。
- 前記Ｃｏ膜を形成する工程は、前記Ｃｏ膜を島状に離散して形成する、請求項５に記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成する工程が、Ａｌ２Ｏ３膜又はＨｆＯ２膜を堆積する工程を含む、請求項３〜６の何れか一に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005000699A JP2006190765A (ja) | 2005-01-05 | 2005-01-05 | 半導体装置及びその製造方法 |
| US11/324,244 US7355234B2 (en) | 2005-01-05 | 2006-01-04 | Semiconductor device including a stacked capacitor |
| CN200610051393.4A CN1819209A (zh) | 2005-01-05 | 2006-01-04 | 包括层叠电容器的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005000699A JP2006190765A (ja) | 2005-01-05 | 2005-01-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006190765A true JP2006190765A (ja) | 2006-07-20 |
Family
ID=36797706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005000699A Pending JP2006190765A (ja) | 2005-01-05 | 2005-01-05 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7355234B2 (ja) |
| JP (1) | JP2006190765A (ja) |
| CN (1) | CN1819209A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059861A (ja) * | 2005-08-25 | 2007-03-08 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| JP2022544789A (ja) * | 2019-08-16 | 2022-10-21 | マイクロン テクノロジー，インク． | 凹凸のある材料充填物を有する集積アセンブリ、及び集積アセンブリを形成する形成方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100874912B1 (ko) * | 2006-12-06 | 2008-12-19 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| CN110957303A (zh) * | 2018-09-26 | 2020-04-03 | 长鑫存储技术有限公司 | 电容器及其形成方法、半导体器件及其形成方法 |
| CN110957317A (zh) * | 2018-09-26 | 2020-04-03 | 长鑫存储技术有限公司 | 电容器及其形成方法、半导体器件及其形成方法 |
| US11538900B1 (en) * | 2021-06-08 | 2022-12-27 | Winbond Electronics Corp. | Semiconductor device and method of fabricating the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357783A (ja) | 1999-04-13 | 2000-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001036042A (ja) | 1999-07-26 | 2001-02-09 | Hitachi Ltd | 誘電体素子とその製造方法及び半導体装置 |
| US7112503B1 (en) * | 2000-08-31 | 2006-09-26 | Micron Technology, Inc. | Enhanced surface area capacitor fabrication methods |
| KR100425450B1 (ko) * | 2001-06-26 | 2004-03-30 | 삼성전자주식회사 | 금속-절연층-금속 캐패시터 제조 방법 |
| US6794704B2 (en) * | 2002-01-16 | 2004-09-21 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
| US6992344B2 (en) * | 2002-12-13 | 2006-01-31 | International Business Machines Corporation | Damascene integration scheme for developing metal-insulator-metal capacitors |
| US6884691B2 (en) * | 2003-03-18 | 2005-04-26 | Micron Technology, Inc. | Method of forming a substrate having a surface comprising at least one of Pt, Pd, Co and Au in at least one of elemental and alloy forms |
| US6964901B2 (en) * | 2003-06-03 | 2005-11-15 | Micron Technology, Inc. | Methods of forming rugged electrically conductive surfaces and layers |
-
2005
- 2005-01-05 JP JP2005000699A patent/JP2006190765A/ja active Pending
-
2006
- 2006-01-04 CN CN200610051393.4A patent/CN1819209A/zh active Pending
- 2006-01-04 US US11/324,244 patent/US7355234B2/en active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059861A (ja) * | 2005-08-25 | 2007-03-08 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| JP2022544789A (ja) * | 2019-08-16 | 2022-10-21 | マイクロン テクノロジー，インク． | 凹凸のある材料充填物を有する集積アセンブリ、及び集積アセンブリを形成する形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1819209A (zh) | 2006-08-16 |
| US20060244102A1 (en) | 2006-11-02 |
| US7355234B2 (en) | 2008-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000124425A (ja) | 高誘電体多層膜を利用したセルキャパシタ及びその製造方法 | |
| JPH08306882A (ja) | 半導体装置およびその製造方法 | |
| US7355234B2 (en) | Semiconductor device including a stacked capacitor | |
| JPH08330544A (ja) | 高誘電率キャパシタの下部電極の形成方法 | |
| JP4088914B2 (ja) | キャパシタ及びそれを有する半導体素子の製造方法 | |
| US11257899B2 (en) | Film structure including hafnium oxide, electronic device including the same, and method of manufacturing the same | |
| KR100316027B1 (ko) | 반도체 소자의 전하저장 전극 형성방법 | |
| JP3683764B2 (ja) | メモリ素子のキャパシタ製造方法 | |
| JPH10233493A (ja) | 半導体デバイスにおけるキャパシタ製造方法 | |
| KR100388456B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| US7776738B2 (en) | Method for fabricating a storage electrode of a semiconductor device | |
| JP2001223343A (ja) | キャパシタの下部電極及びその製造方法 | |
| JP2007173470A (ja) | 半導体記憶装置の製造方法 | |
| JPH09289291A (ja) | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 | |
| KR20050052211A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100625815B1 (ko) | 캐패시터 제조 방법 | |
| KR100381028B1 (ko) | 누설전류를 감소시킬 수 있는 캐패시터 제조 방법 | |
| KR100238228B1 (ko) | 반도체 소자의 커패시터 형성방법 | |
| JPH11330416A (ja) | 半導体装置およびその製造方法 | |
| JP2001267530A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100313084B1 (ko) | 반도체장치의 제조방법 | |
| KR100618693B1 (ko) | 캐패시터의 스토리지노드 전극 형성방법 | |
| KR100424715B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100373341B1 (ko) | 금속 하부전극을 갖는 캐패시터 제조 방법 | |
| KR100795683B1 (ko) | 반도체 소자의 커패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081015 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081110 |