JPH09289291A - 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 - Google Patents
誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法Info
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- JPH09289291A JPH09289291A JP8122672A JP12267296A JPH09289291A JP H09289291 A JPH09289291 A JP H09289291A JP 8122672 A JP8122672 A JP 8122672A JP 12267296 A JP12267296 A JP 12267296A JP H09289291 A JPH09289291 A JP H09289291A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 キャパシタの作製時の工程数を減らすと共
に、電極面積の増大による蓄積容量の向上、リーク電流
の抑制を実現できる誘電体キャパシタ及び誘電体メモリ
装置と、これらの製造方法を提供すること。 【解決手段】 白金電極29の周囲に接して設けられた酸
化チタン膜21を介してこの上に、ＰＺＴ強誘電体膜20と
白金電極23とがほぼ同一パターンに積層されている強誘
電体キャパシタ。この強誘電体キャパシタを製造する方
法として、電極29の表面及び酸化チタン膜21の表面に強
誘電体膜材料層20と電極材料層23Ａとをこの順に積層
し、これらの電極材料層と強誘電体材料層とをほぼ同一
パターンに加工して電極23とＰＺＴ強誘電体膜20とを形
成する。
に、電極面積の増大による蓄積容量の向上、リーク電流
の抑制を実現できる誘電体キャパシタ及び誘電体メモリ
装置と、これらの製造方法を提供すること。 【解決手段】 白金電極29の周囲に接して設けられた酸
化チタン膜21を介してこの上に、ＰＺＴ強誘電体膜20と
白金電極23とがほぼ同一パターンに積層されている強誘
電体キャパシタ。この強誘電体キャパシタを製造する方
法として、電極29の表面及び酸化チタン膜21の表面に強
誘電体膜材料層20と電極材料層23Ａとをこの順に積層
し、これらの電極材料層と強誘電体材料層とをほぼ同一
パターンに加工して電極23とＰＺＴ強誘電体膜20とを形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体キャパシタ
（特に、ジルコン酸チタン酸鉛（ＰＺＴ）膜を有する強
誘電体キャパシタ）及び誘電体メモリ装置（特にＰＺＴ
膜を有する強誘電体キャパシタを用いた不揮発性半導体
メモリ）と、これらの製造方法に関するものである。
（特に、ジルコン酸チタン酸鉛（ＰＺＴ）膜を有する強
誘電体キャパシタ）及び誘電体メモリ装置（特にＰＺＴ
膜を有する強誘電体キャパシタを用いた不揮発性半導体
メモリ）と、これらの製造方法に関するものである。
【０００２】
【従来の技術】強誘電体物質であるＰＺＴを誘電体膜と
して用いてキャパシタを形成することにより、その残留
分極特性を用いた簡単な構造の不揮発性記憶素子、即
ち、ＦＲＡＭと称される不揮発性メモリである強誘電体
ＲＡＭ（Ferroelectric Random Access Memory）を作製
することができる。
して用いてキャパシタを形成することにより、その残留
分極特性を用いた簡単な構造の不揮発性記憶素子、即
ち、ＦＲＡＭと称される不揮発性メモリである強誘電体
ＲＡＭ（Ferroelectric Random Access Memory）を作製
することができる。
【０００３】このようなＦＲＡＭは、既に一部実用化さ
れており、そのＰＺＴキャパシタ及びこれを組み込んだ
強誘電体メモリセルは図20に示す如くに構成されてい
る。ここでは、ＣＵＢ（Cell under Bitline）タイプに
ついて示す。
れており、そのＰＺＴキャパシタ及びこれを組み込んだ
強誘電体メモリセルは図20に示す如くに構成されてい
る。ここでは、ＣＵＢ（Cell under Bitline）タイプに
ついて示す。
【０００４】図20に示す従来のＰＺＴキャパシタＣａｐ
においては、スタック型のセルキャパシタとして、一般
には、下部電極９としてＴｉＮ／Ｔｉ層（図示せず）を
介してＰｔ層を積層したＰｔ／ＴｉＮ／Ｔｉ構造が用い
られており、その上にゾルーゲル法、スパッタリング法
又はＣＶＤ(Chemical Vapor Deposition）法によってＰ
ＺＴ薄膜10がほぼ同一パターンに形成され、更に、上部
電極13としてＰｔが用いられている。
においては、スタック型のセルキャパシタとして、一般
には、下部電極９としてＴｉＮ／Ｔｉ層（図示せず）を
介してＰｔ層を積層したＰｔ／ＴｉＮ／Ｔｉ構造が用い
られており、その上にゾルーゲル法、スパッタリング法
又はＣＶＤ(Chemical Vapor Deposition）法によってＰ
ＺＴ薄膜10がほぼ同一パターンに形成され、更に、上部
電極13としてＰｔが用いられている。
【０００５】この場合、ＰＺＴ薄膜10の上のチタン酸化
膜11及びシリコン酸化膜12に形成されたスルーホール18
を介して上部電極13が被着されている。
膜11及びシリコン酸化膜12に形成されたスルーホール18
を介して上部電極13が被着されている。
【０００６】なお、キャパシタＣａｐを構成する強誘電
体膜10は、原料溶液を用いてゾルーゲル法で形成したＰ
ＺＴ、即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜からなっている。
また、下部電極９は、ＳｉＯ2 等の絶縁膜７のコンタク
トホール14に埋め込まれたストレージノードとしてのポ
リシリコン層（プラグ）８を介してシリコン基板側に接
続されている。
体膜10は、原料溶液を用いてゾルーゲル法で形成したＰ
ＺＴ、即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜からなっている。
また、下部電極９は、ＳｉＯ2 等の絶縁膜７のコンタク
トホール14に埋め込まれたストレージノードとしてのポ
リシリコン層（プラグ）８を介してシリコン基板側に接
続されている。
【０００７】このＰＺＴキャパシタＣａｐを有するＦＲ
ＡＭのメモリセルを説明すると、例えばＰ- 型シリコン
基板１の一主面には、フィールド酸化膜２で区画された
素子領域が形成され、ここに、ＭＯＳトランジスタから
なるトランスファゲートＴＲとキャパシタＣａｐとから
なるメモリセルＭ−ｃｅｌが設けられている。
ＡＭのメモリセルを説明すると、例えばＰ- 型シリコン
基板１の一主面には、フィールド酸化膜２で区画された
素子領域が形成され、ここに、ＭＯＳトランジスタから
なるトランスファゲートＴＲとキャパシタＣａｐとから
なるメモリセルＭ−ｃｅｌが設けられている。
【０００８】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ドレイン領域３とＮ+ 型ソース領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン６（ＷＬ）が設けられ、ド
レイン領域３にはＳｉＯ2 等の絶縁層７、11、12、15の
コンタクトホール16を介してビットライン24（ＢＬ）が
接続されている。
ばＮ+ 型ドレイン領域３とＮ+ 型ソース領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン６（ＷＬ）が設けられ、ド
レイン領域３にはＳｉＯ2 等の絶縁層７、11、12、15の
コンタクトホール16を介してビットライン24（ＢＬ）が
接続されている。
【０００９】他方、図21に示す如きＰＺＴキャパシタＣ
ａｐ’及びこれを組み込んだ強誘電体メモリセルＭ−ｃ
ｅｌ’も従来から知られている。
ａｐ’及びこれを組み込んだ強誘電体メモリセルＭ−ｃ
ｅｌ’も従来から知られている。
【００１０】このＰＺＴキャパシタＣａｐ’では、下部
電極９はその表面のみならず、側面をもＰＺＴ薄膜10、
更には上部電極13によって被覆されているので、ＰＺＴ
薄膜10の側面での電流リークは生じ難い。なお、図20に
示した如きチタン酸化膜11及びシリコン酸化膜12は形成
されていない。
電極９はその表面のみならず、側面をもＰＺＴ薄膜10、
更には上部電極13によって被覆されているので、ＰＺＴ
薄膜10の側面での電流リークは生じ難い。なお、図20に
示した如きチタン酸化膜11及びシリコン酸化膜12は形成
されていない。
【００１１】ここで、図20に示したキャパシタＣａｐ及
びメモリセルＭ−ｃｅｌの作製プロセスを図22〜図31に
ついて説明する。
びメモリセルＭ−ｃｅｌの作製プロセスを図22〜図31に
ついて説明する。
【００１２】まず、図22のように、Ｐ- 型シリコン基板
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法によるポリシリコンワードライン６（ＷＬ）を
それぞれ形成し、これらをパターニングした後、更にＡ
ｓ等のＮ型不純物の熱拡散でＮ+ 型ドレイン領域３及び
ソース領域４をそれぞれ形成する。
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法によるポリシリコンワードライン６（ＷＬ）を
それぞれ形成し、これらをパターニングした後、更にＡ
ｓ等のＮ型不純物の熱拡散でＮ+ 型ドレイン領域３及び
ソース領域４をそれぞれ形成する。
【００１３】そして、全面に化学的気相成長法で堆積さ
せたＳｉＯ2 絶縁層７に対し、ソース領域４上にフォト
リソグラフィでコンタクトホール14を形成する。
せたＳｉＯ2 絶縁層７に対し、ソース領域４上にフォト
リソグラフィでコンタクトホール14を形成する。
【００１４】次いで、図23のように、コンタクトホール
14においてソース領域４に接触するようにポリシリコン
層８を被着する。
14においてソース領域４に接触するようにポリシリコン
層８を被着する。
【００１５】次いで、図24のように、ストレージノード
としてのポリシリコン層８（場合によっては更にＳｉＯ
2 層７）を化学機械的研磨加工（ＣＭＰ）によって研磨
処理し、表面を平坦化する。
としてのポリシリコン層８（場合によっては更にＳｉＯ
2 層７）を化学機械的研磨加工（ＣＭＰ）によって研磨
処理し、表面を平坦化する。
【００１６】次いで、この平坦化した表面上に、図25の
ように、Ｔｉ接着剤層及びＴｉＮバリア層からなるバリ
アメタルとＰｔ層からなる下部電極材料層９Ａを形成す
る。
ように、Ｔｉ接着剤層及びＴｉＮバリア層からなるバリ
アメタルとＰｔ層からなる下部電極材料層９Ａを形成す
る。
【００１７】次いで、図26のように、下部電極材料層９
Ａ上の全面にスピンコート法又はディップコート法によ
って、ＰＺＴ薄膜形成用のゾルーゲル原料溶液10Ａを塗
布する。
Ａ上の全面にスピンコート法又はディップコート法によ
って、ＰＺＴ薄膜形成用のゾルーゲル原料溶液10Ａを塗
布する。
【００１８】次いで、原料溶液10Ａを塗布したウエハを
所定の温度(100〜300 ℃、例えば 170℃）で例えば３分
間加熱し、塗布した溶液の乾燥を行い、乾燥ゲル膜を形
成し、更に 480℃で処理して、原料溶液10Ａを非晶質化
する。そして、 600℃以上の温度で例えば10分間焼結
（酸化焼結）し、ペロブスカイト結晶のＰＺＴ強誘電体
膜10を全面に形成する。
所定の温度(100〜300 ℃、例えば 170℃）で例えば３分
間加熱し、塗布した溶液の乾燥を行い、乾燥ゲル膜を形
成し、更に 480℃で処理して、原料溶液10Ａを非晶質化
する。そして、 600℃以上の温度で例えば10分間焼結
（酸化焼結）し、ペロブスカイト結晶のＰＺＴ強誘電体
膜10を全面に形成する。
【００１９】次いで、図27のように、ＰＺＴ薄膜10と下
部電極材料層９Ａとを一体に略同一パターンにドライエ
ッチし、下部電極９とＰＺＴ薄膜10との積層膜を形成す
る。
部電極材料層９Ａとを一体に略同一パターンにドライエ
ッチし、下部電極９とＰＺＴ薄膜10との積層膜を形成す
る。
【００２０】次いで、図28のように、ＣＶＤによって全
面にチタン酸化膜11及びシリコン酸化膜12を順次積層す
る。チタン酸化膜11は、ＰＺＴの構成元素を成分として
いてＳｉＯ2 膜とは反応しないものである。
面にチタン酸化膜11及びシリコン酸化膜12を順次積層す
る。チタン酸化膜11は、ＰＺＴの構成元素を成分として
いてＳｉＯ2 膜とは反応しないものである。
【００２１】次いで、図29のように、ＰＺＴ薄膜10が露
出するように各膜12及び11を貫通するスルーホール18を
選択的に形成する。
出するように各膜12及び11を貫通するスルーホール18を
選択的に形成する。
【００２２】次いで、図30のように、スパッタリング法
によってスルーホール18を含む全面に上部電極材料層13
Ａを被着する。
によってスルーホール18を含む全面に上部電極材料層13
Ａを被着する。
【００２３】次いで、図31のように、上部電極材料層13
Ａをエッチングし、上部電極13にパターニングする。
Ａをエッチングし、上部電極13にパターニングする。
【００２４】更に、図20で示した層間絶縁膜15、コンタ
クトホール16、ビットライン24（ＢＬ）をそれぞれ形成
し、図20に示した如きメモリセルＭ−ｃｅｌを作製す
る。
クトホール16、ビットライン24（ＢＬ）をそれぞれ形成
し、図20に示した如きメモリセルＭ−ｃｅｌを作製す
る。
【００２５】上記したプロセスとこのプロセスで作製し
たキャパシタｃａｐ及びメモリセルＭ−ｃｅｌによれ
ば、図25〜図27に示したように、下部電極材料９Ａをデ
ポジション後、パターニングやエッチングを経ることな
しに強誘電体膜10をゾルーゲル法によって直接形成し、
更に、下部電極材料９Ａと強誘電体膜10とを一体でパタ
ーニングしていることが大きな特徴である。
たキャパシタｃａｐ及びメモリセルＭ−ｃｅｌによれ
ば、図25〜図27に示したように、下部電極材料９Ａをデ
ポジション後、パターニングやエッチングを経ることな
しに強誘電体膜10をゾルーゲル法によって直接形成し、
更に、下部電極材料９Ａと強誘電体膜10とを一体でパタ
ーニングしていることが大きな特徴である。
【００２６】即ち、ゾルーゲル法では、ゾルーゲル溶液
をスピン塗布して形成したアモルファスの膜10Ａをアニ
ーリングによって結晶化する際、例えば強誘電体膜10と
してＰＺＴを用いた場合に、下部電極９として最も頻繁
に使われる白金上では結晶化が十分に進むが、シリコン
酸化膜７上ではＰＺＴ中のＰｂがＳｉＯ2 により酸化
（ＳｉＯ2 化）するため、ＰＺＴは十分に結晶化しな
い。
をスピン塗布して形成したアモルファスの膜10Ａをアニ
ーリングによって結晶化する際、例えば強誘電体膜10と
してＰＺＴを用いた場合に、下部電極９として最も頻繁
に使われる白金上では結晶化が十分に進むが、シリコン
酸化膜７上ではＰＺＴ中のＰｂがＳｉＯ2 により酸化
（ＳｉＯ2 化）するため、ＰＺＴは十分に結晶化しな
い。
【００２７】図32に示すＸ線回折（ＸＲＤ）スペクトル
において、シリコン酸化膜上でＰＺＴの結晶化を試みて
も結晶質が全く生成していない事実から明らかである。
また、シリコン酸化膜にＰＺＴが接していると、シリコ
ン酸化膜７と白金９との間でのＰＺＴの膜剥がれも生ず
る。
において、シリコン酸化膜上でＰＺＴの結晶化を試みて
も結晶質が全く生成していない事実から明らかである。
また、シリコン酸化膜にＰＺＴが接していると、シリコ
ン酸化膜７と白金９との間でのＰＺＴの膜剥がれも生ず
る。
【００２８】そこで、これを防止する目的で、図25〜図
27のように、シリコン酸化膜７とＰＺＴ10との接触を避
けるために白金９のデポジション後に白金９を加工する
ことなしにＰＺＴ10をゾルーゲル法によって形成し、そ
の後にＰＺＴ10と白金９とを一体にパターニング・エッ
チングしている。従って、キャパシタ構造としては、図
21のようにＰＺＴ薄膜10がシリコン酸化膜７に接するも
のよりは、図20のようにＰＺＴ薄膜10がシリコン酸化膜
７とは接していない方がよい。
27のように、シリコン酸化膜７とＰＺＴ10との接触を避
けるために白金９のデポジション後に白金９を加工する
ことなしにＰＺＴ10をゾルーゲル法によって形成し、そ
の後にＰＺＴ10と白金９とを一体にパターニング・エッ
チングしている。従って、キャパシタ構造としては、図
21のようにＰＺＴ薄膜10がシリコン酸化膜７に接するも
のよりは、図20のようにＰＺＴ薄膜10がシリコン酸化膜
７とは接していない方がよい。
【００２９】しかしながら、図22〜図31に示したプロセ
スとこのプロセスで得られたキャパシタＣａｐ及びメモ
リセルＭ−ｃｅｌは、次のような問題点を有している。
スとこのプロセスで得られたキャパシタＣａｐ及びメモ
リセルＭ−ｃｅｌは、次のような問題点を有している。
【００３０】まず、第１に、キャパシタの作製について
パターニングの工程が３回（図27、図29、図31）もあ
る。工程にかかる時間と費用を短縮するという観点から
は、パターニングの工程は少ないことが望ましいが、工
程数が多い。
パターニングの工程が３回（図27、図29、図31）もあ
る。工程にかかる時間と費用を短縮するという観点から
は、パターニングの工程は少ないことが望ましいが、工
程数が多い。
【００３１】第２に、キャパシタとして働く強誘電体10
の面積が上部電極13の面積（コンタクト面積）で決まっ
ていて、スルーホール18を介してコンタクトをとってい
るために、下部電極９の面積よりも小さくなっている。
キャパシタに蓄えられる電気量は大きければ大きいほ
ど、メモリの保持、読み出しの特性に優れているので、
キャパシタとして働く強誘電体の面積は大きい方がよい
が、これを充たしていない。
の面積が上部電極13の面積（コンタクト面積）で決まっ
ていて、スルーホール18を介してコンタクトをとってい
るために、下部電極９の面積よりも小さくなっている。
キャパシタに蓄えられる電気量は大きければ大きいほ
ど、メモリの保持、読み出しの特性に優れているので、
キャパシタとして働く強誘電体の面積は大きい方がよい
が、これを充たしていない。
【００３２】第３に、強誘電体膜10の側壁を通じての上
下電極13−９間の漏れ電流が懸念される。これは、図27
に示したように強誘電体膜10と下部電極９を同一パター
ンにエッチングしているため、強誘電体膜10の側面を通
じて両電極13−９間で電流がリークし易いからである。
下電極13−９間の漏れ電流が懸念される。これは、図27
に示したように強誘電体膜10と下部電極９を同一パター
ンにエッチングしているため、強誘電体膜10の側面を通
じて両電極13−９間で電流がリークし易いからである。
【００３３】仮に、下部電極９と強誘電体膜10をそれぞ
れデポジションした後に別々にパターニング・エッチン
グを行えば、下部電極９を強誘電体膜10で十分に覆うこ
とができるから、上記した電流リークの問題は生じ難い
（図21参照）。しかし、上述したように、ＰＺＴの結晶
化のためには、下部電極９と強誘電体膜10とは図27のよ
うに一体で同一形状にパターニング（エッチング）する
必要があり、両者別々にパターニング（エッチング）す
ることはできない。
れデポジションした後に別々にパターニング・エッチン
グを行えば、下部電極９を強誘電体膜10で十分に覆うこ
とができるから、上記した電流リークの問題は生じ難い
（図21参照）。しかし、上述したように、ＰＺＴの結晶
化のためには、下部電極９と強誘電体膜10とは図27のよ
うに一体で同一形状にパターニング（エッチング）する
必要があり、両者別々にパターニング（エッチング）す
ることはできない。
【００３４】
【発明が解決しようとする課題】本発明の目的は、キャ
パシタの作製時の工程数を減らすと共に、電極面積の増
大による蓄積容量の向上、リーク電流の抑制を実現でき
る強誘電体キャパシタ及び誘電体メモリ装置と、これら
の製造方法を提供することにある。
パシタの作製時の工程数を減らすと共に、電極面積の増
大による蓄積容量の向上、リーク電流の抑制を実現でき
る強誘電体キャパシタ及び誘電体メモリ装置と、これら
の製造方法を提供することにある。
【００３５】
【課題を解決するための手段】即ち、本発明は、第１の
電極（例えば後述の白金電極29：以下、同様）と、この
第１の電極上の誘電体膜（特に後述のＰＺＴ薄膜20：以
下、同様）と、この誘電体膜上の第２の電極（例えば後
述の白金電極23：以下、同様）とを有し、前記第１の電
極の周囲に接して設けられた絶縁膜（例えば後述の酸化
チタン膜21：以下、同様）を介してこの上に、前記誘電
体膜と前記第２の電極とがほぼ同一パターンに積層され
ている誘電体キャパシタに係るものである。
電極（例えば後述の白金電極29：以下、同様）と、この
第１の電極上の誘電体膜（特に後述のＰＺＴ薄膜20：以
下、同様）と、この誘電体膜上の第２の電極（例えば後
述の白金電極23：以下、同様）とを有し、前記第１の電
極の周囲に接して設けられた絶縁膜（例えば後述の酸化
チタン膜21：以下、同様）を介してこの上に、前記誘電
体膜と前記第２の電極とがほぼ同一パターンに積層され
ている誘電体キャパシタに係るものである。
【００３６】本発明はまた、上記又は下記の誘電体キャ
パシタをメモリセルに有する誘電体メモリ装置に係るも
のである。
パシタをメモリセルに有する誘電体メモリ装置に係るも
のである。
【００３７】本発明はまた、第１の電極と、この第１の
電極上の誘電体膜と、この誘電体膜上の第２の電極とを
有し、前記第１の電極の周囲に接して設けられた絶縁膜
を介してこの上に、前記誘電体膜と前記第２の電極とが
ほぼ同一パターンに積層されている誘電体キャパシタを
製造するに際し、前記第１の電極を形成する工程と、こ
の第１の電極の周囲に前記絶縁膜を形成する工程と、前
記第１の電極の表面及び前記絶縁膜の表面に誘電体膜材
料層と電極材料層とをこの順に積層する工程と、これら
の電極材料層と誘電体材料層とをほぼ同一パターンに加
工して前記第２の電極と前記誘電体膜とを形成する工程
とを有する、誘電体キャパシタの製造方法を提供するも
のである。
電極上の誘電体膜と、この誘電体膜上の第２の電極とを
有し、前記第１の電極の周囲に接して設けられた絶縁膜
を介してこの上に、前記誘電体膜と前記第２の電極とが
ほぼ同一パターンに積層されている誘電体キャパシタを
製造するに際し、前記第１の電極を形成する工程と、こ
の第１の電極の周囲に前記絶縁膜を形成する工程と、前
記第１の電極の表面及び前記絶縁膜の表面に誘電体膜材
料層と電極材料層とをこの順に積層する工程と、これら
の電極材料層と誘電体材料層とをほぼ同一パターンに加
工して前記第２の電極と前記誘電体膜とを形成する工程
とを有する、誘電体キャパシタの製造方法を提供するも
のである。
【００３８】本発明は更に、上記又は下記の製造方法に
よって、メモリセルに誘電体キャパシタを作製する、誘
電体メモリ装置の製造方法も提供するものである。
よって、メモリセルに誘電体キャパシタを作製する、誘
電体メモリ装置の製造方法も提供するものである。
【００３９】
【発明の実施の形態】本発明による誘電体キャパシタ及
び誘電体メモリ装置と、これらの製造方法においては、
前記第１の電極を、これとほぼ同一面をなす周囲の前記
絶縁膜内に埋設することが望ましい。
び誘電体メモリ装置と、これらの製造方法においては、
前記第１の電極を、これとほぼ同一面をなす周囲の前記
絶縁膜内に埋設することが望ましい。
【００４０】また、前記誘電体膜と前記第２の電極とを
同一パターンにエッチングするのがよい。
同一パターンにエッチングするのがよい。
【００４１】また、前記誘電体膜をゾルーゲル法又はス
パッタ法によって形成してよい。
パッタ法によって形成してよい。
【００４２】そして、前記誘電体膜をジルコン酸チタン
酸鉛によって形成し、前記絶縁膜を酸化チタンによって
形成するのが望ましい。
酸鉛によって形成し、前記絶縁膜を酸化チタンによって
形成するのが望ましい。
【００４３】本発明による誘電体キャパシタの製造方法
及び誘電体メモリ装置の製造方法においては、前記第１
の電極の形成後にこの第１の電極を覆う如くに前記絶縁
膜を被着し、前記第１の電極の表面が露出するまで前記
絶縁膜を除去し、この絶縁膜の表面及び前記第１の電極
の露出面上に前記誘電体膜材料層及び電極材料層をこの
順に積層するのがよく、この場合、前記第１の電極の表
面が露出するまで前記絶縁膜を研磨若しくはエッチング
することができる。
及び誘電体メモリ装置の製造方法においては、前記第１
の電極の形成後にこの第１の電極を覆う如くに前記絶縁
膜を被着し、前記第１の電極の表面が露出するまで前記
絶縁膜を除去し、この絶縁膜の表面及び前記第１の電極
の露出面上に前記誘電体膜材料層及び電極材料層をこの
順に積層するのがよく、この場合、前記第１の電極の表
面が露出するまで前記絶縁膜を研磨若しくはエッチング
することができる。
【００４４】
【実施例】以下、本発明を実施例について説明する。
【００４５】まず、図１及び図２について、本発明の第
１の実施例によるＰＺＴ強誘電体キャパシタＣＡＰと、
これを組み込んだ半導体デバイス（例えば、不揮発性記
憶素子であるＦＲＡＭ）のメモリセルＭ−ＣＥＬ（但
し、ＣＵＢタイプ）を説明する。
１の実施例によるＰＺＴ強誘電体キャパシタＣＡＰと、
これを組み込んだ半導体デバイス（例えば、不揮発性記
憶素子であるＦＲＡＭ）のメモリセルＭ−ＣＥＬ（但
し、ＣＵＢタイプ）を説明する。
【００４６】本実施例のＰＺＴキャパシタＣＡＰは、ス
タック型のセルキャパシタとして、下部電極としての白
金（Ｐｔ）層29と、その上にゾルーゲル法、スパッタリ
ング法又はＣＶＤ(Chemical Vapor Deposition）法によ
って形成されたペロブスカイト結晶のＰＺＴ薄膜20と、
更にこの上に上部電極として設けられた白金（Ｐｔ）層
23とによって構成されている。
タック型のセルキャパシタとして、下部電極としての白
金（Ｐｔ）層29と、その上にゾルーゲル法、スパッタリ
ング法又はＣＶＤ(Chemical Vapor Deposition）法によ
って形成されたペロブスカイト結晶のＰＺＴ薄膜20と、
更にこの上に上部電極として設けられた白金（Ｐｔ）層
23とによって構成されている。
【００４７】ここで、ＰＺＴ薄膜20と上部電極23とは一
体にほぼ同一パターンにエッチング加工されているこ
と、及びＰＺＴ薄膜20はＳｉＯ2 絶縁層７とは接しない
ように、下部電極８が周囲のチタン酸化膜21内に埋め込
まれ、このチタン酸化膜21上にＰＺＴ薄膜20が形成され
ていることが重要である。
体にほぼ同一パターンにエッチング加工されているこ
と、及びＰＺＴ薄膜20はＳｉＯ2 絶縁層７とは接しない
ように、下部電極８が周囲のチタン酸化膜21内に埋め込
まれ、このチタン酸化膜21上にＰＺＴ薄膜20が形成され
ていることが重要である。
【００４８】なお、下部電極29の下層にはＴｉＮ／Ｔ
ｉ、ＲｕＯ2 等の層からなるバリアメタル（図示せず）
が設けられ、ＳｉＯ2 絶縁層７のコンタクトホール14に
被着されたポリシリコン層（プラグ）８を介してシリコ
ン基板側と接続されている。
ｉ、ＲｕＯ2 等の層からなるバリアメタル（図示せず）
が設けられ、ＳｉＯ2 絶縁層７のコンタクトホール14に
被着されたポリシリコン層（プラグ）８を介してシリコ
ン基板側と接続されている。
【００４９】また、上下の両電極23及び29はそれぞれ、
電子線加熱方式の真空蒸着法によって50〜300nm(例えば
100nm）の膜厚に形成されてよい。
電子線加熱方式の真空蒸着法によって50〜300nm(例えば
100nm）の膜厚に形成されてよい。
【００５０】また、ＰＺＴ薄膜20は、下部電極29上にゾ
ルーゲル法で厚さ 300nm程度に形成されている。例え
ば、ＰＺＴ薄膜20は、Ｐｂ：Ｚｒ：Ｔｉ＝1.1 ：0.5 ：
0.5 の組成で 300nmの膜厚に形成されてよい。
ルーゲル法で厚さ 300nm程度に形成されている。例え
ば、ＰＺＴ薄膜20は、Ｐｂ：Ｚｒ：Ｔｉ＝1.1 ：0.5 ：
0.5 の組成で 300nmの膜厚に形成されてよい。
【００５１】こうしたＰＺＴキャパシタＣＡＰを有する
ＦＲＡＭのメモリセルにおいては、例えばＰ- 型シリコ
ン基板１の一主面には、フィールド酸化膜２で区画され
た素子領域が形成され、ここに、ＭＯＳトランジスタか
らなるトランスファゲートＴＲとキャパシタＣＡＰとか
らなるメモリセルＭ−ＣＥＬが設けられている。
ＦＲＡＭのメモリセルにおいては、例えばＰ- 型シリコ
ン基板１の一主面には、フィールド酸化膜２で区画され
た素子領域が形成され、ここに、ＭＯＳトランジスタか
らなるトランスファゲートＴＲとキャパシタＣＡＰとか
らなるメモリセルＭ−ＣＥＬが設けられている。
【００５２】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ドレイン領域３とＮ+ 型ソース領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン６（ＷＬ）が設けられ、ド
レイン領域３にはＳｉＯ2 等の絶縁層７、21、15のコン
タクトホール16を介してビットライン24（ＢＬ）が接続
されている。
ばＮ+ 型ドレイン領域３とＮ+ 型ソース領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン６（ＷＬ）が設けられ、ド
レイン領域３にはＳｉＯ2 等の絶縁層７、21、15のコン
タクトホール16を介してビットライン24（ＢＬ）が接続
されている。
【００５３】次に、キャパシタＣＡＰ及びメモリセルＭ
−ＣＥＬの作製プロセスを図３〜図14について説明す
る。
−ＣＥＬの作製プロセスを図３〜図14について説明す
る。
【００５４】まず、図３のように、Ｐ- 型シリコン基板
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法によるポリシリコンワードライン６（ＷＬ）を
夫々形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型
ドレイン領域３とソース領域４をそれぞれ形成する。
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法によるポリシリコンワードライン６（ＷＬ）を
夫々形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型
ドレイン領域３とソース領域４をそれぞれ形成する。
【００５５】次いで、図４のように、全面に化学的気相
成長法で堆積させたＳｉＯ2 絶縁層７に対し、ソース領
域４上にフォトリソグラフィでコンタクトホール14を形
成する。
成長法で堆積させたＳｉＯ2 絶縁層７に対し、ソース領
域４上にフォトリソグラフィでコンタクトホール14を形
成する。
【００５６】次いで、図５のように、コンタクトホール
14においてソース領域４に接触するようにポリシリコン
層８を被着する。
14においてソース領域４に接触するようにポリシリコン
層８を被着する。
【００５７】次いで、図６のように、ポリシリコン層８
をエッチバックし、コンタクトホール14にストレージノ
ードとして埋め込んで残す。
をエッチバックし、コンタクトホール14にストレージノ
ードとして埋め込んで残す。
【００５８】次いで、図７のように、Ｔｉ接着剤層及び
ＴｉＮ層からなるバリアメタル（図示せず）とＰｔ層と
からなるＰｔ／ＴｉＮ／Ｔｉ構造の下部電極材料層29Ａ
を形成する。
ＴｉＮ層からなるバリアメタル（図示せず）とＰｔ層と
からなるＰｔ／ＴｉＮ／Ｔｉ構造の下部電極材料層29Ａ
を形成する。
【００５９】次いで、図８のように、下部電極材料層29
Ａをエッチングでパターニングし、下部電極29を形成す
る。この下部電極29は、スパッタリング又は電子線加熱
方式の蒸着法で厚さ 100nmに形成している。
Ａをエッチングでパターニングし、下部電極29を形成す
る。この下部電極29は、スパッタリング又は電子線加熱
方式の蒸着法で厚さ 100nmに形成している。
【００６０】次いで、図９のように、ＣＶＤによって全
面に酸化チタン膜（チタン酸化膜）21を堆積させる。こ
の酸化チタン膜21は、ＰＺＴの構成元素を成分としてい
てＳｉＯ2 膜（特に下地のＳｉＯ2 膜７）とは反応しな
いものである。
面に酸化チタン膜（チタン酸化膜）21を堆積させる。こ
の酸化チタン膜21は、ＰＺＴの構成元素を成分としてい
てＳｉＯ2 膜（特に下地のＳｉＯ2 膜７）とは反応しな
いものである。
【００６１】次いで、図10のように、酸化チタン膜21を
化学機械的研磨加工（ＣＭＰ）によって研磨処理し、表
面を平坦化すると共に、下部電極29の表面を露出させ
る。この結果、下部電極29は周囲のほぼ同一面をなす酸
化チタン膜21内に埋め込まれた状態となる。
化学機械的研磨加工（ＣＭＰ）によって研磨処理し、表
面を平坦化すると共に、下部電極29の表面を露出させ
る。この結果、下部電極29は周囲のほぼ同一面をなす酸
化チタン膜21内に埋め込まれた状態となる。
【００６２】次いで、図11のように、下部電極29及び酸
化チタン膜21を含む全面にスピンコート法又はディップ
コート法によって、ＰＺＴ薄膜形成用のゾルーゲル原料
溶液20Ａを塗布する。
化チタン膜21を含む全面にスピンコート法又はディップ
コート法によって、ＰＺＴ薄膜形成用のゾルーゲル原料
溶液20Ａを塗布する。
【００６３】次いで、原料溶液20Ａを塗布したウエハを
所定の温度(100〜300 ℃、例えば 170℃）で例えば３分
間加熱し、塗布した溶液の乾燥を行い、乾燥ゲル膜を形
成し、更に 480℃で処理して、原料溶液10Ａを非晶質化
する。
所定の温度(100〜300 ℃、例えば 170℃）で例えば３分
間加熱し、塗布した溶液の乾燥を行い、乾燥ゲル膜を形
成し、更に 480℃で処理して、原料溶液10Ａを非晶質化
する。
【００６４】ゾルーゲル法の原料（ＰＺＴ前駆体）溶液
20Ａは、Ｐｂ（ＣＨ3 ＣＯＯ)2・３Ｈ2 Ｏ、Ｔｉ｛（Ｃ
Ｈ3)2 ＣＨＯ｝4 、Ｚｒ｛ＣＨ3(ＣＨ2)2 ＣＨ2 Ｏ｝4
及びＮＨ（ＣＨ2 ＣＨ2 ＯＨ)2のＣＨ3 ＯＣ2 Ｈ4 ＯＨ
溶液であってよく、これを塗布、乾燥する。この原料溶
液（又は非晶質薄膜）の組成は、Ｐｂ過剰であって原子
数比でＰｂ：Ｚｒ：Ｔｉ＝1.1 ：0.5 ：0.5 であってよ
い。
20Ａは、Ｐｂ（ＣＨ3 ＣＯＯ)2・３Ｈ2 Ｏ、Ｔｉ｛（Ｃ
Ｈ3)2 ＣＨＯ｝4 、Ｚｒ｛ＣＨ3(ＣＨ2)2 ＣＨ2 Ｏ｝4
及びＮＨ（ＣＨ2 ＣＨ2 ＯＨ)2のＣＨ3 ＯＣ2 Ｈ4 ＯＨ
溶液であってよく、これを塗布、乾燥する。この原料溶
液（又は非晶質薄膜）の組成は、Ｐｂ過剰であって原子
数比でＰｂ：Ｚｒ：Ｔｉ＝1.1 ：0.5 ：0.5 であってよ
い。
【００６５】次いで、上記の非晶質ＰＺＴ薄膜を含酸素
雰囲気中又は大気中で 600℃以上で10分間、アニール
（焼結）する。この焼結処理によってＰＺＴは結晶化
し、厚さ300nmのペロブスカイト構造のＰＺＴ強誘電体
薄膜20になる。
雰囲気中又は大気中で 600℃以上で10分間、アニール
（焼結）する。この焼結処理によってＰＺＴは結晶化
し、厚さ300nmのペロブスカイト構造のＰＺＴ強誘電体
薄膜20になる。
【００６６】こうしてＰＺＴ強誘電体薄膜20を全面に形
成する際、非晶質ＰＺＴは下地の酸化チタン膜21と接し
ているので、十分に結晶化されることになり、また下部
電極29との密着も良好である。
成する際、非晶質ＰＺＴは下地の酸化チタン膜21と接し
ているので、十分に結晶化されることになり、また下部
電極29との密着も良好である。
【００６７】次いで、図12のように、スパッタリング法
によって全面に上部電極材料層23Ａを被着する。
によって全面に上部電極材料層23Ａを被着する。
【００６８】次いで、図13のように、上部電極材料層23
Ａ及びＰＺＴ薄膜20を一体にほぼ同一パターンに重ねて
エッチングし、上部電極23とこれと同一パターンのＰＺ
Ｔ薄膜20とを形成する。
Ａ及びＰＺＴ薄膜20を一体にほぼ同一パターンに重ねて
エッチングし、上部電極23とこれと同一パターンのＰＺ
Ｔ薄膜20とを形成する。
【００６９】こうしてＰＺＴキャパシタＣＡＰを作製し
た後、図14のように、層間絶縁膜15をＣＶＤで形成し、
これにコンタクトホール16を形成し、更に図１に示した
ように、ビットライン24（ＢＬ）を形成し、図１に示し
た如きメモリセルＭ−ＣＥＬを作製する。
た後、図14のように、層間絶縁膜15をＣＶＤで形成し、
これにコンタクトホール16を形成し、更に図１に示した
ように、ビットライン24（ＢＬ）を形成し、図１に示し
た如きメモリセルＭ−ＣＥＬを作製する。
【００７０】上記したプロセスとこのプロセスで作製さ
れたキャパシタＣＡＰ及びメモリセルＭ−ＣＥＬによれ
ば、下部電極29を酸化チタン（下地）膜21内に埋め込
み、この酸化チタン膜21上にＳｉＯ2 膜７とは接しない
状態でＰＺＴ薄膜20を形成しているので、酸化チタン膜
21が下部電極29の側面を接して覆うことになり、ＰＺＴ
薄膜20を下部電極29とは別個に上部電極23と同一パター
ンにエッチングしても両電極23−29間の分離が可能とな
る。
れたキャパシタＣＡＰ及びメモリセルＭ−ＣＥＬによれ
ば、下部電極29を酸化チタン（下地）膜21内に埋め込
み、この酸化チタン膜21上にＳｉＯ2 膜７とは接しない
状態でＰＺＴ薄膜20を形成しているので、酸化チタン膜
21が下部電極29の側面を接して覆うことになり、ＰＺＴ
薄膜20を下部電極29とは別個に上部電極23と同一パター
ンにエッチングしても両電極23−29間の分離が可能とな
る。
【００７１】従って、第１の効果として、キャパシタＣ
ＡＰの作製において、必要なパターニング工程は２回
（図８、図13）で済むことになり、従来の工程に比べて
パターニングの回数を減らすことができる。
ＡＰの作製において、必要なパターニング工程は２回
（図８、図13）で済むことになり、従来の工程に比べて
パターニングの回数を減らすことができる。
【００７２】下地の酸化チタン膜21上に形成したＰＺＴ
薄膜20について、図15にそのＸ線回折（ＸＲＤ）スペク
トルを示すが、ＰＺＴ特有のスペクトルが見られるた
め、ＰＺＴがペロブスカイト構造の結晶として成長して
いることが明らかである。また、アニーリング後でもＰ
ＺＴ薄膜20の膜剥がれは生じていないことも確認されて
いる。
薄膜20について、図15にそのＸ線回折（ＸＲＤ）スペク
トルを示すが、ＰＺＴ特有のスペクトルが見られるた
め、ＰＺＴがペロブスカイト構造の結晶として成長して
いることが明らかである。また、アニーリング後でもＰ
ＺＴ薄膜20の膜剥がれは生じていないことも確認されて
いる。
【００７３】従来は、ＰＺＴをゾルーゲル法で形成した
場合に、白金上ではペロブスカイト相の結晶化が十分に
進行するが、シリコン酸化膜上では結晶化しないという
問題があった。しかし、シリコン酸化膜は層間の絶縁膜
として汎用されているので、ＰＺＴのゾルーゲル法によ
る形成では使用できる工程が制限され、従って、既述し
たように、まず下部電極となる白金を全面に堆積し、そ
の上にＰＺＴをゾルーゲル法で形成して、白金とＰＺＴ
を一体でエッチングし、パターニングする。
場合に、白金上ではペロブスカイト相の結晶化が十分に
進行するが、シリコン酸化膜上では結晶化しないという
問題があった。しかし、シリコン酸化膜は層間の絶縁膜
として汎用されているので、ＰＺＴのゾルーゲル法によ
る形成では使用できる工程が制限され、従って、既述し
たように、まず下部電極となる白金を全面に堆積し、そ
の上にＰＺＴをゾルーゲル法で形成して、白金とＰＺＴ
を一体でエッチングし、パターニングする。
【００７４】これに対し、本実施例では、ＰＺＴの結晶
化が白金上だけでなく、酸化チタン上でも十分に進行す
ることを見出し、酸化チタン21をＰＺＴ20のゾルーゲル
法による形成の下地膜に用いたことが著しい特徴点であ
る。
化が白金上だけでなく、酸化チタン上でも十分に進行す
ることを見出し、酸化チタン21をＰＺＴ20のゾルーゲル
法による形成の下地膜に用いたことが著しい特徴点であ
る。
【００７５】図25〜図31に示したように、酸化チタン11
をキャパシタの絶縁膜でなく、層間の絶縁膜に用いる方
法は既に発表されているが、それは、下部電極９及び強
誘電体10のデポジション、パターニングの後に酸化チタ
ン11をデポジションするものである。これに対し、本実
施例では、強誘電体20のデポジションの前に酸化チタン
21をデポジションすることが大きく異なっている。
をキャパシタの絶縁膜でなく、層間の絶縁膜に用いる方
法は既に発表されているが、それは、下部電極９及び強
誘電体10のデポジション、パターニングの後に酸化チタ
ン11をデポジションするものである。これに対し、本実
施例では、強誘電体20のデポジションの前に酸化チタン
21をデポジションすることが大きく異なっている。
【００７６】また、第２の効果として、ＰＺＴ薄膜20は
下部電極29上において下部電極29よりも広い面積に設け
られ、かつ上部電極23とはほぼ同一面積となっているか
ら、キャパシタとして働く強誘電体20の面積が下部電極
29の面積で決まっていて、従来のものよりも電極面積
（従って、蓄積容量）を大きく取れる。
下部電極29上において下部電極29よりも広い面積に設け
られ、かつ上部電極23とはほぼ同一面積となっているか
ら、キャパシタとして働く強誘電体20の面積が下部電極
29の面積で決まっていて、従来のものよりも電極面積
（従って、蓄積容量）を大きく取れる。
【００７７】更に、第３の効果として、強誘電体20の側
壁を通じての上下電極23−29間の漏れ電流は、上記の酸
化チタン膜21の存在によって生じることはない。即ち、
下部電極29はその周囲が絶縁性の酸化チタン膜21で、ま
たその上面は強誘電体20によって完全に覆われているか
らである。
壁を通じての上下電極23−29間の漏れ電流は、上記の酸
化チタン膜21の存在によって生じることはない。即ち、
下部電極29はその周囲が絶縁性の酸化チタン膜21で、ま
たその上面は強誘電体20によって完全に覆われているか
らである。
【００７８】図16〜図19は、本発明の第２の実施例によ
る高誘電体キャパシタを有するＤＲＡＭ（Dynamic Rand
om Access Memory）のメモリセルの作製プロセスを示す
ものである。
る高誘電体キャパシタを有するＤＲＡＭ（Dynamic Rand
om Access Memory）のメモリセルの作製プロセスを示す
ものである。
【００７９】本実施例によれば、上述した第１の実施例
における図９までの工程は同様に行うが、それ以降の工
程として、まず図16に示すように、酸化チタン膜21を例
えば異方性のプラズマ・ドライエッチングによってエッ
チバックし、ほぼ同一面をなすように下部電極29を露出
させる。
における図９までの工程は同様に行うが、それ以降の工
程として、まず図16に示すように、酸化チタン膜21を例
えば異方性のプラズマ・ドライエッチングによってエッ
チバックし、ほぼ同一面をなすように下部電極29を露出
させる。
【００８０】この時点では、酸化チタン膜21の表面は、
下地のＳｉＯ2 膜７の表面形状に対応してその凹凸がそ
のまま追随した形状をなしている。つまり、酸化チタン
膜21の表面は、図10に示したものとは異なって平坦では
ない。
下地のＳｉＯ2 膜７の表面形状に対応してその凹凸がそ
のまま追随した形状をなしている。つまり、酸化チタン
膜21の表面は、図10に示したものとは異なって平坦では
ない。
【００８１】次いで、図17のように、ＰＺＴと同様のペ
ロブスカイト型酸化物であるＢＳＴ（（Ｓｒ，Ｂａ）Ｔ
ｉＯ3 ）高誘電体薄膜30Ａをスパッタリング法によって
厚さ300nm程度で全面に堆積させる。これによって、上
述した第１の実施例のようにＰＺＴ薄膜をゾルーゲル法
で形成する方法とは異なり、スパッタで堆積したＢＳＴ
高誘電体薄膜30Ａは、その下地である酸化チタン膜21に
上記した表面凹凸（又は段差）があっても、一様な膜厚
で堆積する。
ロブスカイト型酸化物であるＢＳＴ（（Ｓｒ，Ｂａ）Ｔ
ｉＯ3 ）高誘電体薄膜30Ａをスパッタリング法によって
厚さ300nm程度で全面に堆積させる。これによって、上
述した第１の実施例のようにＰＺＴ薄膜をゾルーゲル法
で形成する方法とは異なり、スパッタで堆積したＢＳＴ
高誘電体薄膜30Ａは、その下地である酸化チタン膜21に
上記した表面凹凸（又は段差）があっても、一様な膜厚
で堆積する。
【００８２】これに対し、ゾルーゲル法による場合は、
下地の酸化チタン膜21の表面を平坦化（図10参照）して
おくことが望ましい。即ち、ゾルーゲル溶液を段差のあ
る構造の上にスピン塗布すると、膜厚にむらが生じるか
らである。しかし、本実施例によるスパッタリングデポ
ジションでは、段差のある構造の上にデポジションを行
っても、膜厚を一様にすることが比較的容易であり、下
地の平坦化は必要なく、図10で述べた如きＣＭＰは不要
である。
下地の酸化チタン膜21の表面を平坦化（図10参照）して
おくことが望ましい。即ち、ゾルーゲル溶液を段差のあ
る構造の上にスピン塗布すると、膜厚にむらが生じるか
らである。しかし、本実施例によるスパッタリングデポ
ジションでは、段差のある構造の上にデポジションを行
っても、膜厚を一様にすることが比較的容易であり、下
地の平坦化は必要なく、図10で述べた如きＣＭＰは不要
である。
【００８３】但し、図９に示した酸化チタン21のデポジ
ションによって下部電極29が覆い隠されてしまうので、
下部電極29を露出させるための処理が必要である。その
ためには、上述したエッチバックの如き酸化チタン21の
エッチング（パターニング）を行えば十分である。な
お、酸化チタン21を上述したＣＭＰで平坦化処理するこ
とは何ら差し支えない。
ションによって下部電極29が覆い隠されてしまうので、
下部電極29を露出させるための処理が必要である。その
ためには、上述したエッチバックの如き酸化チタン21の
エッチング（パターニング）を行えば十分である。な
お、酸化チタン21を上述したＣＭＰで平坦化処理するこ
とは何ら差し支えない。
【００８４】次いで、図18のように、スパッタリング法
によって全面に上部電極材料層23Ａを被着する。
によって全面に上部電極材料層23Ａを被着する。
【００８５】次いで、図19のように、上部電極材料層23
Ａ及びＢＳＴ薄膜30Ａを一体にほぼ同一パターンに重ね
てエッチングし、上部電極23とこれと同一パターンのＢ
ＳＴ高誘電体薄膜30とを形成する。
Ａ及びＢＳＴ薄膜30Ａを一体にほぼ同一パターンに重ね
てエッチングし、上部電極23とこれと同一パターンのＢ
ＳＴ高誘電体薄膜30とを形成する。
【００８６】こうしてＢＳＴキャパシタＣＡＰ’を作製
した後、図14と同様に、層間絶縁膜15をＣＶＤで形成
し、これにコンタクトホール16を形成し、更に図１に示
したと同様に、ビットライン24（ＢＬ）を形成し、図１
に示したと同様のメモリセルを作製する。
した後、図14と同様に、層間絶縁膜15をＣＶＤで形成
し、これにコンタクトホール16を形成し、更に図１に示
したと同様に、ビットライン24（ＢＬ）を形成し、図１
に示したと同様のメモリセルを作製する。
【００８７】上記したプロセスとこのプロセスで作製さ
れたキャパシタＣＡＰ’及びメモリセルによれば、上述
した第１の実施例で述べたと同様の優れた効果が得られ
ることは明らかである。
れたキャパシタＣＡＰ’及びメモリセルによれば、上述
した第１の実施例で述べたと同様の優れた効果が得られ
ることは明らかである。
【００８８】そして、これに加えて、上記した酸化チタ
ン膜21の平坦化処理を省略できると共に、次に述べるよ
うに酸化チタン膜21のバリヤ作用も発揮させることがで
きる。
ン膜21の平坦化処理を省略できると共に、次に述べるよ
うに酸化チタン膜21のバリヤ作用も発揮させることがで
きる。
【００８９】上述した第１の実施例では、強誘電体のゾ
ルーゲル法による形成において、結晶化の度合いが下地
の膜の材質によることに起因する問題を解決した。これ
に対し、本実施例のように、例えば、ＰＺＴと同じペロ
ブスカイト型の酸化物であるＢＳＴのスパッタリング成
膜においては、ＢＳＴは下部電極の白金上だけでなくて
シリコン酸化膜上でも結晶化する。従って、上述した第
１の実施例で問題となった下地による結晶化への影響は
存在しない。
ルーゲル法による形成において、結晶化の度合いが下地
の膜の材質によることに起因する問題を解決した。これ
に対し、本実施例のように、例えば、ＰＺＴと同じペロ
ブスカイト型の酸化物であるＢＳＴのスパッタリング成
膜においては、ＢＳＴは下部電極の白金上だけでなくて
シリコン酸化膜上でも結晶化する。従って、上述した第
１の実施例で問題となった下地による結晶化への影響は
存在しない。
【００９０】しかし、これらペロブスカイト型の強誘電
体や高誘電体では、鉛、バリウム或いはストロンチウム
などの金属元素のトランジスタゲートへの拡散を防がな
ければならないという共通の問題が存在する。酸化チタ
ンは鉛、バリウム或いはストロンチウムと反応し、ＰＺ
ＴのみならずＢＳＴを形成した場合も、鉛、バリウム或
いはストロンチウムの拡散を防ぐことができる。このた
め、本実施例では、酸化チタンからなる下地膜21は、Ｂ
ＳＴ30を構成するバリウムやストロンチウムを拡散防止
し、トランジスタゲートへの拡散を十二分に防ぐという
効果を有している。
体や高誘電体では、鉛、バリウム或いはストロンチウム
などの金属元素のトランジスタゲートへの拡散を防がな
ければならないという共通の問題が存在する。酸化チタ
ンは鉛、バリウム或いはストロンチウムと反応し、ＰＺ
ＴのみならずＢＳＴを形成した場合も、鉛、バリウム或
いはストロンチウムの拡散を防ぐことができる。このた
め、本実施例では、酸化チタンからなる下地膜21は、Ｂ
ＳＴ30を構成するバリウムやストロンチウムを拡散防止
し、トランジスタゲートへの拡散を十二分に防ぐという
効果を有している。
【００９１】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
【００９２】例えば、上述した酸化チタン膜21に代え
て、同等の機能をなす他の絶縁膜を設けてもよい。こう
した絶縁膜としては、強誘電体がＰＺＴの場合は酸化ジ
ルコニウム膜でもよく、強誘電体がＢＳＴの場合は酸化
バリウム膜や酸化ストロンチウム膜であってもよい。こ
のような絶縁膜は（酸化チタン膜も含めて）、その上に
形成する強誘電体膜の構成元素を含有し、強誘電体の結
晶化の妨げとはならず、かつ酸化シリコンと反応しない
ことが必要である。
て、同等の機能をなす他の絶縁膜を設けてもよい。こう
した絶縁膜としては、強誘電体がＰＺＴの場合は酸化ジ
ルコニウム膜でもよく、強誘電体がＢＳＴの場合は酸化
バリウム膜や酸化ストロンチウム膜であってもよい。こ
のような絶縁膜は（酸化チタン膜も含めて）、その上に
形成する強誘電体膜の構成元素を含有し、強誘電体の結
晶化の妨げとはならず、かつ酸化シリコンと反応しない
ことが必要である。
【００９３】また、使用可能な強誘電体膜又は高誘電体
膜の材質は、上記のＰＺＴ、ＢＳＴ以外にも、ＰＺＴに
Ｎｂ、Ｚｒ、Ｆｅ等を添加したＰＺＴ、ＰＬＴ（（Ｐ
ｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X Ｏ3 ）、ＰＴＯ（（Ｐ
ｂ）X （Ｔｉ）1-X Ｏ3 ）、ＢＴＯ（（Ｂａ）X （Ｔ
ｉ）1-X Ｏ3 ）、ＳＴＯ（（Ｓｒ）X （Ｔｉ）
1-X Ｏ3 ）等であってよい。
膜の材質は、上記のＰＺＴ、ＢＳＴ以外にも、ＰＺＴに
Ｎｂ、Ｚｒ、Ｆｅ等を添加したＰＺＴ、ＰＬＴ（（Ｐ
ｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X Ｏ3 ）、ＰＴＯ（（Ｐ
ｂ）X （Ｔｉ）1-X Ｏ3 ）、ＢＴＯ（（Ｂａ）X （Ｔ
ｉ）1-X Ｏ3 ）、ＳＴＯ（（Ｓｒ）X （Ｔｉ）
1-X Ｏ3 ）等であってよい。
【００９４】ＰＺＴ、ＢＳＴ等の強誘電体又は高誘電体
薄膜の形成方法として、ゾルーゲル法、スパッタ法以外
にも、ＣＶＤ法、レーザアブレーション法等が挙げられ
る。
薄膜の形成方法として、ゾルーゲル法、スパッタ法以外
にも、ＣＶＤ法、レーザアブレーション法等が挙げられ
る。
【００９５】電極材料としては、下部電極及び上部電極
はＰｔ以外にも、Ｉｒ、Ｐｄ、Ｒｕ、Ｗ、Ｔｉ、Ｃｒ、
Ｎｉの如き材料が代替可能である。これらの金属は、単
独又は複数種使用してよいし、或いは他の金属と混合し
てもよい。
はＰｔ以外にも、Ｉｒ、Ｐｄ、Ｒｕ、Ｗ、Ｔｉ、Ｃｒ、
Ｎｉの如き材料が代替可能である。これらの金属は、単
独又は複数種使用してよいし、或いは他の金属と混合し
てもよい。
【００９６】本発明は、例えば図１に示したＰｔ／ＰＺ
Ｔ／Ｐｔ／バリヤ層／ポリ−Ｓｉ構造のキャパシタ（ス
タック型キャパシタ）を有するデバイスに適用可能であ
るが、これに限らず、ＳｉＯ2 膜上に上述のスタック型
キャパシタを設けてこのキャパシタの下部電極を延設し
てトランスファゲートのソース領域と接続する構造とし
てよいし、或いはスタック型ではなく、いわゆるトレン
チ（溝）内にキャパシタを組み込んだ構造のキャパシタ
にも適用可能である。また、ＦＲＡＭ以外の用途にも適
用できる。また、ＣＯＢ(Cell over Bitline）タイプの
メモリセルにも適用できる。
Ｔ／Ｐｔ／バリヤ層／ポリ−Ｓｉ構造のキャパシタ（ス
タック型キャパシタ）を有するデバイスに適用可能であ
るが、これに限らず、ＳｉＯ2 膜上に上述のスタック型
キャパシタを設けてこのキャパシタの下部電極を延設し
てトランスファゲートのソース領域と接続する構造とし
てよいし、或いはスタック型ではなく、いわゆるトレン
チ（溝）内にキャパシタを組み込んだ構造のキャパシタ
にも適用可能である。また、ＦＲＡＭ以外の用途にも適
用できる。また、ＣＯＢ(Cell over Bitline）タイプの
メモリセルにも適用できる。
【００９７】
【発明の作用効果】本発明の誘電体キャパシタによれ
ば、上述した如く、第１の電極と、この第１の電極上の
誘電体膜とこの誘電体膜上の第２の電極とを有し、前記
第１の電極の周囲に接して設けられた絶縁膜を介してこ
の上に、前記誘電体膜と前記第２の電極とがほぼ同一パ
ターンに積層されており、また、この誘電体キャパシタ
を製造する方法として、前記第１の電極の表面及び前記
絶縁膜の表面に誘電体膜材料層と電極材料層とをこの順
に積層し、これらの電極材料層と誘電体膜材料層とをほ
ぼ同一パターンに加工して前記第２の電極と前記誘電体
膜とを形成しているので、前記第１の電極の周囲に接し
て前記絶縁膜を形成し、この絶縁膜によって前記第１の
電極の側面を覆うことになり、前記誘電体膜を前記第１
の電極とは別個に前記第２の電極と同一パターンに加工
しても、前記第１及び第２の電極間の分離が可能とな
る。従って、主として次の３つの顕著な効果を奏するこ
とができる。
ば、上述した如く、第１の電極と、この第１の電極上の
誘電体膜とこの誘電体膜上の第２の電極とを有し、前記
第１の電極の周囲に接して設けられた絶縁膜を介してこ
の上に、前記誘電体膜と前記第２の電極とがほぼ同一パ
ターンに積層されており、また、この誘電体キャパシタ
を製造する方法として、前記第１の電極の表面及び前記
絶縁膜の表面に誘電体膜材料層と電極材料層とをこの順
に積層し、これらの電極材料層と誘電体膜材料層とをほ
ぼ同一パターンに加工して前記第２の電極と前記誘電体
膜とを形成しているので、前記第１の電極の周囲に接し
て前記絶縁膜を形成し、この絶縁膜によって前記第１の
電極の側面を覆うことになり、前記誘電体膜を前記第１
の電極とは別個に前記第２の電極と同一パターンに加工
しても、前記第１及び第２の電極間の分離が可能とな
る。従って、主として次の３つの顕著な効果を奏するこ
とができる。
【００９８】即ち、第１の効果として、キャパシタの作
製において、必要なパターニング工程は２回（前記第１
の電極のパターニングと前記誘電体膜及び前記第２の電
極のパターニング）で済むことになり、従来の工程に比
べてパターニングの回数を減らすことができる。
製において、必要なパターニング工程は２回（前記第１
の電極のパターニングと前記誘電体膜及び前記第２の電
極のパターニング）で済むことになり、従来の工程に比
べてパターニングの回数を減らすことができる。
【００９９】また、第２の効果として、前記誘電体膜は
前記第１の電極上において、この第１の電極よりも広い
面積に設けられ、かつ前記第２の電極とはほぼ同一面積
となっているから、キャパシタとして働く誘電体の面積
が前記第１の電極の面積で決まっていて、従来のものよ
りも電極面積（従って、蓄積容量）を大きく取れる。
前記第１の電極上において、この第１の電極よりも広い
面積に設けられ、かつ前記第２の電極とはほぼ同一面積
となっているから、キャパシタとして働く誘電体の面積
が前記第１の電極の面積で決まっていて、従来のものよ
りも電極面積（従って、蓄積容量）を大きく取れる。
【０１００】更に、第３の効果として、誘電体の側壁を
通じての前記第１及び第２の電極間の漏れ電流は前記絶
縁膜の存在によって生じることはない。即ち、前記第１
の電極はその周囲が前記絶縁膜で、またその上面は前記
誘電体膜によって完全に覆われているからである。
通じての前記第１及び第２の電極間の漏れ電流は前記絶
縁膜の存在によって生じることはない。即ち、前記第１
の電極はその周囲が前記絶縁膜で、またその上面は前記
誘電体膜によって完全に覆われているからである。
【図１】本発明の第１の実施例によるＰＺＴキャパシタ
を組み込んだ半導体デバイス（ＦＲＡＭ）のメモリセル
の断面図（図２のＩ−Ｉ線断面図）である。
を組み込んだ半導体デバイス（ＦＲＡＭ）のメモリセル
の断面図（図２のＩ−Ｉ線断面図）である。
【図２】同メモリセルの平面図である。
【図３】同メモリセルの製造方法の一工程段階を示す断
面図である。
面図である。
【図４】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図５】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図６】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図７】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図８】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図９】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図10】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図11】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図12】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図13】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図14】同メモリセルの製造方法の更に他の一工程段階
を示す断面図である。
を示す断面図である。
【図15】同ＰＺＴキャパシタのＰＺＴ薄膜のＸ線回折ス
ペクトル図である。
ペクトル図である。
【図16】本発明の第２の実施例によるＢＳＴキャパシタ
を組み込んだ半導体デバイス（ＤＲＡＭ）のメモリセル
の製造方法の一工程段階を示す断面図である。
を組み込んだ半導体デバイス（ＤＲＡＭ）のメモリセル
の製造方法の一工程段階を示す断面図である。
【図17】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図18】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図19】同メモリセルの製造方法の更に他の一工程段階
を示す断面図である。
を示す断面図である。
【図20】従来例によるＰＺＴキャパシタを組み込んだ半
導体デバイス（ＦＲＡＭ）のメモリセルの断面図であ
る。
導体デバイス（ＦＲＡＭ）のメモリセルの断面図であ
る。
【図21】他の従来例によるＰＺＴキャパシタを組み込ん
だ半導体デバイス（ＦＲＡＭ）の断面図である。
だ半導体デバイス（ＦＲＡＭ）の断面図である。
【図22】図20のメモリセルの製造方法の一工程段階を示
す断面図である。
す断面図である。
【図23】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図24】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図25】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図26】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図27】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図28】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図29】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図30】同メモリセルの製造方法の他の一工程段階を示
す断面図である。
す断面図である。
【図31】同メモリセルの製造方法の更に他の一工程段階
を示す断面図である。
を示す断面図である。
【図32】同ＰＺＴキャパシタのＰＺＴ薄膜のＸ線回折ス
ペクトル図である。
ペクトル図である。
１・・・シリコン基板 ３・・・Ｎ+ 型ドレイン領域 ４・・・Ｎ+ 型ソース領域 ６（ＷＬ）・・・ワードライン ７、12、15・・・シリコン酸化膜 ８・・・ポリシリコン層 ９、29・・・下部電極 10、20、30・・・誘電体膜（ＰＺＴ薄膜又はＢＳＴ薄
膜） 11、21・・・酸化チタン膜 13、23・・・上部電極 24（ＢＬ）・・・ビットライン ＣＡＰ、ＣＡＰ’、ｃａｐ、ｃａｐ’・・・誘電体キャ
パシタ Ｍ−ＣＥＬ、Ｍ−ｃｅｌ、Ｍ−ｃｅｌ’・・・メモリセ
ル ＴＲ・・・トランスファゲート
膜） 11、21・・・酸化チタン膜 13、23・・・上部電極 24（ＢＬ）・・・ビットライン ＣＡＰ、ＣＡＰ’、ｃａｐ、ｃａｐ’・・・誘電体キャ
パシタ Ｍ−ＣＥＬ、Ｍ−ｃｅｌ、Ｍ−ｃｅｌ’・・・メモリセ
ル ＴＲ・・・トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (72)発明者 福田 幸夫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (14)
- 【請求項１】 第１の電極と、この第１の電極上の誘電
体膜と、この誘電体膜上の第２の電極とを有し、前記第
１の電極の周囲に接して設けられた絶縁膜を介してこの
上に、前記誘電体膜と前記第２の電極とがほぼ同一パタ
ーンに積層されている誘電体キャパシタ。 - 【請求項２】 第１の電極が、これとほぼ同一面をなす
周囲の絶縁膜内に埋設されている、請求項１に記載した
誘電体キャパシタ。 - 【請求項３】 誘電体膜と第２の電極とが同一パターン
にエッチングされている、請求項１に記載した誘電体キ
ャパシタ。 - 【請求項４】 誘電体膜がゾルーゲル法又はスパッタ法
によって形成されている、請求項１〜３のいずれか１項
に記載した誘電体キャパシタ。 - 【請求項５】 誘電体膜がジルコン酸チタン酸鉛からな
り、絶縁膜が酸化チタンからなる、請求項１又は２に記
載した誘電体キャパシタ。 - 【請求項６】 請求項１〜５のいずれか１項に記載した
誘電体キャパシタをメモリセルに有する誘電体メモリ装
置。 - 【請求項７】 第１の電極と、この第１の電極上の誘電
体膜と、この誘電体膜上の第２の電極とを有し、前記第
１の電極の周囲に接して設けられた絶縁膜を介してこの
上に、前記誘電体膜と前記第２の電極とがほぼ同一パタ
ーンに積層されている誘電体キャパシタを製造するに際
し、 前記第１の電極を形成する工程と、 この第１の電極の周囲に前記絶縁膜を形成する工程と、 前記第１の電極の表面及び前記絶縁膜の表面に誘電体膜
材料層と電極材料層とをこの順に積層する工程と、 これらの電極材料層と誘電体材料層とをほぼ同一パター
ンに加工して前記第２の電極と前記誘電体膜とを形成す
る工程とを有する、誘電体キャパシタの製造方法。 - 【請求項８】 第１の電極を、これとほぼ同一面をなす
周囲の絶縁膜内に埋設する、請求項７に記載した製造方
法。 - 【請求項９】 誘電体膜と第２の電極とを同一パターン
にエッチングする、請求項７に記載した製造方法。 - 【請求項10】 誘電体膜をゾルーゲル法又はスパッタ法
によって形成する、請求項７〜９のいずれか１項に記載
した製造方法。 - 【請求項11】 誘電体膜をジルコン酸チタン酸鉛によっ
て形成し、絶縁膜を酸化チタンによって形成する、請求
項７又は８に記載した製造方法。 - 【請求項12】 第１の電極の形成後にこの第１の電極を
覆う如くに絶縁膜を被着し、前記第１の電極の表面が露
出するまで前記絶縁膜を除去し、この絶縁膜の表面及び
前記第１の電極の露出面上に誘電体膜材料層及び電極材
料層をこの順に積層する、請求項７に記載した製造方
法。 - 【請求項13】 第１の電極の表面が露出するまで絶縁膜
を研磨若しくはエッチングする、請求項12に記載した製
造方法。 - 【請求項14】 請求項７〜13のいずれか１項に記載した
製造方法によって、メモリセルに誘電体キャパシタを作
製する、誘電体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122672A JPH09289291A (ja) | 1996-04-19 | 1996-04-19 | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122672A JPH09289291A (ja) | 1996-04-19 | 1996-04-19 | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289291A true JPH09289291A (ja) | 1997-11-04 |
Family
ID=14841786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8122672A Withdrawn JPH09289291A (ja) | 1996-04-19 | 1996-04-19 | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289291A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6579753B2 (en) | 2000-09-21 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor |
| US6720096B1 (en) | 1999-11-17 | 2004-04-13 | Sanyo Electric Co., Ltd. | Dielectric element |
| KR100433465B1 (ko) * | 1998-08-03 | 2004-05-31 | 닛본 덴끼 가부시끼가이샤 | 금속산화물유전체막의 기상성장방법 및 금속산화물유전체재료의 기상성장을 위한 장치 |
| US6762476B2 (en) | 2001-02-06 | 2004-07-13 | Sanyo Electric Co., Ltd | Dielectric element including oxide dielectric film and method of manufacturing the same |
| US6888189B2 (en) | 2000-11-08 | 2005-05-03 | Sanyo Electric Co., Ltd. | Dielectric element including oxide-based dielectric film and method of fabricating the same |
-
1996
- 1996-04-19 JP JP8122672A patent/JPH09289291A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433465B1 (ko) * | 1998-08-03 | 2004-05-31 | 닛본 덴끼 가부시끼가이샤 | 금속산화물유전체막의 기상성장방법 및 금속산화물유전체재료의 기상성장을 위한 장치 |
| US6720096B1 (en) | 1999-11-17 | 2004-04-13 | Sanyo Electric Co., Ltd. | Dielectric element |
| US6579753B2 (en) | 2000-09-21 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor |
| US6888189B2 (en) | 2000-11-08 | 2005-05-03 | Sanyo Electric Co., Ltd. | Dielectric element including oxide-based dielectric film and method of fabricating the same |
| US6762476B2 (en) | 2001-02-06 | 2004-07-13 | Sanyo Electric Co., Ltd | Dielectric element including oxide dielectric film and method of manufacturing the same |
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