WO2007116442A1 - 半導体装置及びその製造方法 - Google Patents

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WO2007116442A1
WO2007116442A1 PCT/JP2006/306654 JP2006306654W WO2007116442A1 WO 2007116442 A1 WO2007116442 A1 WO 2007116442A1 JP 2006306654 W JP2006306654 W JP 2006306654W WO 2007116442 A1 WO2007116442 A1 WO 2007116442A1
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film
dielectric film
semiconductor device
ferroelectric
manufacturing
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PCT/JP2006/306654
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Wensheng Wang
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Fujitsu Limited
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    • H01—ELECTRIC ELEMENTS
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
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    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Definitions

  • the present invention relates to a semiconductor device having a capacitor structure in which a capacitor film made of a dielectric material is sandwiched between a lower electrode and an upper electrode, and in particular, a ferroelectric film in which the capacitor film has a ferroelectric material force. It is suitable for application to a body capacitor structure.
  • Ferroelectric memory FeRAM: Ferro-electric Random Access Memory
  • FeRAM Ferro-electric Random Access Memory
  • Ferroelectric memory is a non-volatile memory that does not lose stored information even when the power is turned off, and is especially attracting attention because it can be expected to achieve high integration, high speed drive, high durability, and low power consumption. ing.
  • the structure of a capacitor used in an FeRAM memory cell uses, for example, an SBT film or a PZT film as a ferroelectric film. It has a structure in which the film is sandwiched between the lower electrode and the upper electrode.
  • a platinum film is used as the lower electrode, and a platinum film, an iridium oxide film, or the like is used as the upper electrode.
  • a protective film having a capacitor structure is formed in addition to a process for completely crystallizing the ferroelectric film.
  • a method is disclosed in which no high-temperature heat treatment is performed before the process. Specifically, a capacitor film is first formed using PZT, which is a ferroelectric substance, and then crystallized by an RTA (Rapid Thermal Annealing) method. Subsequently, an upper electrode is formed using IrO (0 ⁇ x ⁇ 2) as a material, and further, an RTA method is performed to completely crystallize the capacitor film, and at the same time, the iridium (Ir) of the upper electrode is transferred into the PZT. Spread. According to this method, mutual diffusion between the electrode and the ferroelectric film and separation of constituent elements of the ferroelectric film can be prevented.
  • Patent Document 2 in order to improve the crystallinity of a ferroelectric film having a stacked capacitor structure, after forming a lower electrode by stacking an iridium film and an iridium oxide film, the first PZT A method of forming a film and further forming a second PZT film thicker than the first PZT film is disclosed.
  • Patent Document 3 discloses a method of adding a heteropolyacid to a coating solution of an organometallic compound such as SBT or PZT in order to form a ferroelectric film that promotes crystallization at a low temperature of 650 ° C or lower. It is disclosed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-183841
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-68991
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-128419
  • Patent Document 1 As specifically specified in Patent Document 1, in the conventional FeRAM manufacturing method, after forming the upper electrode with IrO (0 ⁇ x 2) force on the capacitor film also having ferroelectric material force, the process is completed. A technique has been proposed in which iridium is diffused into the capacitor film by carrying out a sealing treatment.
  • the reversal electrification of the capacitor structure increases, and the leakage current slightly increases.
  • iridium does not bond to the ferroelectric crystal grains, it accumulates at the crystal grain boundaries, forms a leak path, and the capacitor leakage current increases rapidly.
  • the interface portion (no ferroelectricity) between the upper electrode and the capacitor film becomes thicker, the inversion charge amount is reduced, and the coercive electric field is increased.
  • iridium fills the crystal defects and the leakage current increases drastically. As a result, there is a problem that the yield of FeRAM is significantly reduced.
  • the present invention has been made in view of the above problems, and can improve the inversion electrification amount of the capacitor structure, but can ensure a high yield without increasing the leakage current.
  • An object of the present invention is to provide a semiconductor device and a manufacturing method thereof.
  • a semiconductor device of the present invention includes a semiconductor substrate and a capacitor structure formed above the semiconductor substrate and having a capacitor film having a dielectric material force sandwiched between a lower electrode and an upper electrode.
  • the capacitor film contains iridium inside and has an iridium concentration distribution in which the iridium concentration decreases as it moves from the upper layer region to the lower layer region. To do.
  • the method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device having a capacitor structure in which a capacitor film having a dielectric material force is sandwiched between a lower electrode and an upper electrode above a semiconductor substrate.
  • a step of forming a lower electrode layer, a step of forming a first dielectric film on the lower electrode layer, and an inner surface of the first dielectric film are formed.
  • the dielectric film, the first dielectric film, and the bottom And a conductive electrode layer by processing each include a step of forming the capacitor structure.
  • a method of forming the capacitor structure includes: forming a lower electrode layer; forming an amorphous dielectric film on the lower electrode layer; and forming a dielectric film on the dielectric film in an oxidizing atmosphere. Performing the heat treatment of 1 to crystallize the dielectric film, forming an upper electrode layer containing iridium on the dielectric film, and forming a second electrode layer on the upper electrode layer in an oxidizing atmosphere. The step of diffusing iridium in the upper electrode layer into the dielectric film, and processing the upper electrode layer, the dielectric film, and the lower electrode layer, respectively, Forming a structure.
  • FIG. 1A is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment together with its manufacturing method in the order of steps.
  • FIG. 1B shows the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of processes. It is a schematic sectional drawing shown in FIG.
  • FIG. 1C is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment in the order of steps together with its manufacturing method.
  • FIG. 1D is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps.
  • FIG. 2A is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment in the order of steps together with the manufacturing method thereof.
  • FIG. 2B is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment in the order of processes together with the manufacturing method thereof.
  • FIG. 2C is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps.
  • FIG. 2D is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps.
  • FIG. 3A is a schematic cross-sectional view showing the configuration of the FeRAM according to the first embodiment in the order of steps together with the manufacturing method thereof.
  • FIG. 3B is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment in the order of processes together with the manufacturing method thereof.
  • FIG. 3C is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps.
  • FIG. 4A is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment in the order of steps together with its manufacturing method.
  • FIG. 4B is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment in the order of processes together with the manufacturing method thereof.
  • FIG. 4C is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment along with its manufacturing method in the order of steps.
  • FIG. 5A is a schematic cross-sectional view showing the structure of the FeRAM according to the first embodiment in the order of steps together with its manufacturing method.
  • FIG. 5B shows the structure of the FeRAM according to the first embodiment along with its manufacturing method. It is a schematic sectional drawing shown in FIG.
  • FIG. 6 is a schematic cross-sectional view showing a capacitor configuration of the FeRAM according to the first embodiment.
  • FIG. 7A is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment along with its manufacturing method in the order of steps.
  • FIG. 7B is a schematic cross-sectional view showing the configuration of the FeRAM according to the second embodiment in the order of processes together with the manufacturing method thereof.
  • FIG. 7C is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method.
  • FIG. 7D is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method.
  • FIG. 8A is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment along with its manufacturing method in the order of steps.
  • FIG. 8B is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of processes together with the manufacturing method thereof.
  • FIG. 8C is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method.
  • FIG. 8D is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with its manufacturing method.
  • FIG. 9A is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment along with its manufacturing method in the order of steps.
  • FIG. 9B is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of processes together with the manufacturing method thereof.
  • FIG. 9C is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof.
  • FIG. 10A is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of processes together with its manufacturing method.
  • FIG. 10B shows the structure of the FeRAM according to the second embodiment together with its manufacturing method. It is a schematic sectional drawing shown in order.
  • FIG. 11A is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment together with its manufacturing method in the order of steps.
  • FIG. 11B is a schematic cross-sectional view showing the structure of the FeRAM according to the second embodiment in the order of processes together with its manufacturing method.
  • FIG. 12 is a schematic cross-sectional view showing a FeRAM capacitor configuration according to a second embodiment.
  • FIG. 13A is a schematic cross-sectional view showing only a component corresponding to FIG. 1D as the main configuration of Example 1 according to the third embodiment.
  • FIG. 13B is a schematic cross-sectional view showing only a component corresponding to FIG. 1D as the main configuration of Example 2 according to the third embodiment.
  • FIG. 13C is a schematic cross-sectional view showing only a component corresponding to FIG. 1D as the main configuration of Example 3 according to the third embodiment.
  • FIG. 14A is a schematic cross-sectional view showing only a component corresponding to FIG. 1D as the main configuration of Example 4 according to the third embodiment.
  • FIG. 14B is a schematic cross-sectional view showing only a component corresponding to FIG. 1D as the main configuration of Example 5 according to the third embodiment.
  • FIG. 14C is a schematic cross-sectional view showing only a component corresponding to FIG. 1D as the main configuration of Example 6 according to the third embodiment.
  • FIG. 15 is a characteristic diagram showing the results of examining the dependence of the PZT (111) orientation intensity peak on the X-ray incident energy.
  • FIG. 16 is a schematic cross-sectional view showing a capacitor configuration of FeRAM of Example 6 according to the third embodiment.
  • FIG. 17A is a cross-sectional photograph showing a state after a PZT film having a thickness of 140 nm formed on a lower electrode layer made of Pt is subjected to a heat treatment at 553 ° C. for 90 seconds by the RTA method. is there.
  • FIG. 17B is a cross-sectional photograph showing a state after a PZT film having a thickness of 140 nm formed on the lower electrode layer made of Pt is subjected to heat treatment at 573 ° C. for 90 seconds by the RTA method. is there.
  • FIG. 18A shows the effect on the cross-sectional view of the capacitor due to the temperature of each heat treatment. It is a schematic sectional drawing.
  • FIG. 18B is a schematic cross-sectional view showing the effect on the cross-sectional view of the capacitor due to the temperature of each heat treatment.
  • FIG. 18C is a schematic cross-sectional view showing the effect on the cross-sectional view of the capacitor due to the temperature of each heat treatment.
  • FIG. 19A is a characteristic diagram showing the results of measuring the crystallinity of the heat-treated CSPLZT film.
  • FIG. 19B is a characteristic diagram showing the results of measuring the crystallinity of the heat-treated CSPLZT film.
  • FIG. 20A is a characteristic diagram showing the results of measuring the crystallinity of a heat-treated CSPLZT film.
  • FIG. 20B is a characteristic diagram showing the results of measuring the crystallinity of the heat-treated CSPLZT film.
  • FIG. 21A is a characteristic diagram showing the influence of the heat treatment temperature on the crystallinity of the CSPLZT film when the CSPLZT film thickness is 120 nm.
  • FIG. 21B is a characteristic diagram showing the influence of the heat treatment temperature on the crystallinity of the CSPLZT film when the CSPLZT film thickness is 120 nm.
  • FIG. 22A is a characteristic diagram showing the results of measuring the inversion charge amount QSW with an applied voltage of 3.OV.
  • FIG. 22B is a characteristic diagram showing the results of measuring the inversion charge amount QSW with an applied voltage of 3.OV.
  • FIG. 23A is a characteristic diagram showing the dependence of the applied voltage on the cell capacitor.
  • FIG. 23B is a characteristic diagram showing a coercive voltage Vc of polarization reversal in the cell capacitor.
  • FIG. 24A is a characteristic diagram showing a result of measuring a leakage current of a ferroelectric capacitor structure (discrete and cell array).
  • FIG. 24B shows the leakage of a ferroelectric capacitor structure (discrete and cell array). It is a characteristic view which shows the result of having measured the electric current.
  • FIG. 25A is a characteristic diagram showing measurement results of yield in a ferroelectric capacitor structure (1T1C type cell array).
  • FIG. 25B is a characteristic diagram showing yield measurement results in the ferroelectric capacitor structure (1T1C type cell array).
  • FIG. 26 is a characteristic diagram showing the results of RET failure (SS & OS) in PT yield.
  • FIG. 1A to FIG. 5B are schematic cross-sectional views showing the configuration of the FeRAM according to the first embodiment in the order of processes together with its manufacturing method.
  • a MOS transistor 20 that functions as a selection transistor is formed on a silicon semiconductor substrate 10.
  • the element isolation structure 11 is formed on the surface layer of the silicon semiconductor substrate 10 by, for example, STI (Shallow Trench Isolation) method to determine the element active region.
  • STI Shallow Trench Isolation
  • an impurity here B, for example, is ion-implanted into the element active region under the conditions of a dose of 3.0 ⁇ 10 13 / cm 2 and an acceleration energy of 300 keV to form the wall 12.
  • a silicon nitride film having a thickness of about 29 nm is deposited, and the silicon nitride film, the polycrystalline silicon film, and the gate insulating film 13 are subjected to lithography and subsequent dry etching.
  • the gate electrode 14 is patterned on the gate insulating film 13 by processing into a polar shape.
  • a cap film 15 made of a silicon nitride film is patterned on the gate electrode 14.
  • an impurity for example, As in this case, is ion-implanted into the device active region under the conditions of a dose amount of 5.
  • LDD region 16 is formed.
  • a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is so-called etched back, so that the silicon oxide film is formed only on the side surfaces of the gate electrode 14 and the cap film 15.
  • a sidewall insulating film 17 is formed leaving the film.
  • an impurity that is, P in this case, is ion-implanted under the condition that the impurity concentration is higher than the LDD region 16 and
  • a source Z drain region 18 that overlaps the DD region 16 is formed to complete the MOS transistor 20.
  • a protective film 21 and an interlayer insulating film 22a of the MOS transistor 20 are sequentially formed.
  • a protective film 21 and an interlayer insulating film 22a are sequentially deposited so as to cover the MOS transistor 20.
  • the protective film 21 a silicon oxide film is used as a material, and is deposited to a film thickness of about 20 nm by a CVD method.
  • the interlayer insulating film 22a for example, a laminated structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm) and a plasma TEOS film (film thickness of about 1 OOOnm) are sequentially formed. After stacking, polishing is performed by CMP until the film thickness reaches about 700 nm.
  • an interlayer insulating film 22b and a protective film 23 are sequentially formed.
  • 1C and subsequent figures for convenience of illustration, only the structure above the interlayer insulating film 22a is shown, and illustration of the silicon semiconductor substrate 10, the MOS transistor 20, and the like is omitted.
  • a silicon oxide film is deposited to a thickness of about lOOnm on the interlayer insulating film 22a by, for example, a plasma CVD method using TEOS to form the interlayer insulating film 22b. Thereafter, the interlayer insulating film 22b is annealed.
  • the condition for this annealing treatment is N gas
  • a protective film 23 is formed on the interlayer insulating film 22b to function as an adhesion film of a ferroelectric capacitor structure, which will be described later, and to prevent hydrogen / water from entering the ferroelectric film.
  • alumina Al 2 O 3
  • the film thickness is 20 ⁇ by sputtering.
  • Deposition is about m to 50 nm.
  • the protective film 23 instead of alumina, a film of aluminum nitride, oxide tantalum, titanium oxide, oxide zirconium or the like, or a laminated structure thereof may be used. Thereafter, in order to improve the crystallinity of the lower electrode of the ferroelectric capacitor structure, the protective film 23 is annealed. The condition for this annealing treatment is 2 O gas.
  • a lower electrode layer 24, a ferroelectric film 25, and an upper electrode layer 26 are sequentially formed.
  • the film thickness is 150 ⁇ !
  • a Pt film is deposited to about ⁇ 200 nm, here about 150 nm, and the lower electrode layer 24 is formed.
  • the material of the lower electrode layer 24 is Ir, Ru, Rh, Re, Os, Pd, oxides thereof, SrRuO, other conductive oxides, and their laminated structures instead of Pt.
  • a first ferroelectric film 25a is formed on the entire surface of the lower electrode layer 24 by, eg, sputtering.
  • Ferroelectric material of at least one selected from Sr, Ca, Na, K, and rare earth elements, and at least one selected from B Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr)
  • the film thickness is about 70 nm to 250 nm, here, about 120 nm. Note that the force of multiple A atoms in a unit of perovskite structure is not necessarily the same in each unit, and the same is true for B atoms.
  • the material of the first ferroelectric film 25a PZT, PLZT, BLT, SBT, and Bi doped with at least one selected from La, Ca, Sr, and Si are used instead of PZT.
  • Layered structure for example, (Bi R) Ti O (R is a rare earth element: 0 ⁇ x ⁇ 1), SrBi Ta O, and SrBi Ti l -xx 3 12 2 2 9 4 You may use 1 type selected from the 1 type selected from the power of O.
  • high dielectric materials such as Zr oxide and Pb-based materials may be deposited.
  • an amorphous second ferroelectric film 25b is formed on the entire surface of the first ferroelectric film 25a by, eg, sputtering.
  • a ferroelectric material of at least one selected from Ca, Na, K, and rare earth elements, and at least one selected from B Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr),
  • B Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr
  • PZT is used as a material, and the film thickness is about 1 nm to 30 nm, here about 20 nm. Note that the force of multiple A atoms in one unit of perovskite structure is not necessarily the same in each unit, and the same is true for B atoms.
  • the film thickness of the ferroelectric film 25b is too large, the switching charge amount of the capacitor structure tends to decrease. Therefore, 30 nm or less is desirable, and is about 20 nm here.
  • the content of Ir element is preferably about 0.01 to 3.0%. When the content of Ir element increases, it is accumulated at the crystal grain boundary in the second ferroelectric film 25b by the subsequent heat treatment, and a leak path of the capacitor structure is formed.
  • the second ferroelectric film 25b doped with Ir instead of PZT, at least one selected from La, Ca, Sr, and S is doped, PLZT, BLT, SBT, and Bi layered structure (for example, (Bi R) Ti O (R is rare earth element: 0 ⁇ ⁇ 1), SrBi Ta O, l -xx 3 12 2 2 9 and SrBi Ti O 1 type selected from the above) may be used.
  • Bi R Ti O (R is rare earth element: 0 ⁇ ⁇ 1), SrBi Ta O, l -xx 3 12 2 2 9 and SrBi Ti O 1 type selected from the above
  • This dielectric material has an ABO perovskite structure as a unit.
  • the second ferroelectric film 25b is heat treated.
  • RTA Rapid Thermal
  • Annealing is performed in an oxidizing atmosphere, here an atmosphere containing oxygen (mixed atmosphere of inert gas and oxygen).
  • the heat treatment temperature is 550 ° C. to 800 ° C., for example, 580 ° C.
  • the heat treatment time is 30 seconds to 120 seconds, here 60 seconds in an atmosphere of oxygen at a flow rate of 50 sccm and Ar at a flow rate of 2000 sccm.
  • Appropriate heat treatment temperature dependss on the type of ferroelectric material.
  • the heat treatment temperature of PZT or PZT to which trace amounts are added is preferably 600 ° C or less, BLT is 700 ° C or less, and SBT is 800 ° C or less.
  • the second ferroelectric film 25b is crystallized, and Ir in the second ferroelectric film 25b is converted to the A site or B of the crystal grains in the first ferroelectric film 25a. Join the site.
  • a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 25a and the second ferroelectric film 25b.
  • the film thickness is ⁇ !
  • ⁇ lOOnm By sputtering or MOCVD, for example. ⁇ lOOnm, here, about 50nm IrO film (0 ⁇ x ⁇ 2) 26a and IrO film (0 ⁇ y ⁇ 2) 26b about 100nm to 300nm thick are sequentially deposited, and the upper electrode layer 26 is Form. At this time
  • the oxygen composition ratio Y of the IrO film 26b is
  • the oxygen composition ratio X of the IrO film 26a should be higher.
  • the problem that the ferroelectric film that does not produce a catalytic action on hydrogen is reduced by hydrogen radicals is suppressed, and the hydrogen resistance of the capacitor structure is reduced. improves.
  • conductive materials such as Ir, Ru, Rh, Re, Os, Pd, these oxides, and SrRuO are used.
  • An oxide or a laminated structure thereof may be used.
  • the upper electrode 31 is patterned.
  • the upper electrode layer 26 is processed into a plurality of electrode shapes by lithography and subsequent dry etching to form the upper electrode 31 as a pattern.
  • the ferroelectric film 25 is processed.
  • the ferroelectric film 25 is aligned with the upper electrode 31 and processed by lithography and subsequent dry etching. After the patterning of the ferroelectric film 25, the ferroelectric film 25 is annealed to restore the function of the ferroelectric film 25.
  • a protective film 27 is formed to prevent the hydrogen 'water from entering the ferroelectric film 25.
  • a protective film 27 is formed on the lower electrode layer 24 so as to cover the ferroelectric film 25 and the upper electrode 31 by depositing aluminum (Al 2 O 3) to a thickness of about 50 nm by sputtering. To do. Thereafter, the protective film 27 is annealed.
  • the lower electrode layer 24 is processed together with the protective film 27 to complete the ferroelectric capacitor structure 30.
  • lithography and subsequent steps are performed so that the protective film 27 and the lower electrode layer 24 are aligned with the processed ferroelectric film 25 so that the lower electrode layer 24 remains larger than the ferroelectric film 25.
  • the lower electrode 32 is patterned by processing by dry etching.
  • the ferroelectric film 25 and the upper electrode 31 are sequentially stacked on the lower electrode 32, and the ferroelectric capacitor structure 30 in which the lower electrode 32 and the upper electrode 31 are capacitively coupled via the ferroelectric film 25.
  • the protective film 27 remains so as to cover from the upper surface of the upper electrode 31 to the side surfaces of the upper electrode 31 and the ferroelectric film 25 and the upper surface of the lower electrode layer 24. Thereafter, the protective film 27 is annealed.
  • the ferroelectric film 25 contains iridium inside, and the iridium concentration decreases as the force from the upper layer region toward the lower layer region increases. Have a distribution.
  • the upper layer region of the ferroelectric film 25, that is, the portion of the second ferroelectric film 25b has a uniform high iridium concentration and the lower layer region of the ferroelectric film 25. That is, an iridium concentration distribution is formed in which the portion of the first ferroelectric film 25a has a lower iridium concentration as it is directed downward.
  • a protective film 28 is formed.
  • alumina Al 2 O 3
  • Al 2 O 3 alumina
  • a protective film 28 is formed by depositing to a thickness of about 20 nm to 50 nm by a sputtering method. Thereafter, the protective film 28 is annealed.
  • an interlayer insulating film 33 is formed.
  • the interlayer insulating film 33 is formed so as to cover the ferroelectric capacitor structure 30 via the protective films 27 and 28.
  • a silicon oxide film is formed to a thickness of 1500 ⁇ by, for example, a plasma CVD method using TEOS! After depositing to about 2500 nm, it is formed by CMP, for example, until the film thickness reaches about lOOOnm. After CMP, for example, NO plasma annealing is performed for the purpose of dehydrating the interlayer insulating film 33. Subsequently, as shown in FIG. 3C, a plug 36 connected to the source Z drain region 18 of the transistor structure 20 is formed.
  • the interlayer insulating film 33, the protective films 28 and 27, the interlayer insulating films 22b and 22a is processed by lithography and subsequent dry etching to form a via hole 36a having a diameter of about 0.3 m, for example.
  • a Ti film and a TiN film are sequentially deposited to a film thickness of about 20 nm and a film thickness of about 50 nm by a sputtering method so as to cover the wall surface of the via hole 36a, and a base film (glue film) 36b is formed.
  • a W film is formed by the CVD method so as to fill the via hole 36a through the glue film 36b.
  • the W film and the glue film 36b are polished by CMP using the interlayer insulating film 33 as a stopper to form a plug 36 filling the via hole 36a with W via the glue film 36b.
  • CMP for example, N 2 plasma annealing is performed.
  • a silicon nitride film is deposited on the interlayer insulating film 33 to a thickness of about lOOnm by a CVD method, and a hard mask 37 is formed.
  • a resist is applied on the hard mask 37, and the resist is processed by lithography to form a resist mask 38 having openings 38a and 38b.
  • the hard mask 37 is dry-etched using the resist mask 38, and openings 37a and 37b are formed at portions matching the openings 38a and 38b of the hard mask 37.
  • the interlayer insulating film 33 and the protective films 28 and 27 are dry-etched using the upper electrode 31 and the lower electrode 32 as etch dustpers, respectively.
  • the interlayer insulating film 33 and the protective films 28 and 27 are processed until a part of the surface of the upper electrode 31 is exposed, and the interlayer insulating film 33 and the protective film are protected until a part of the surface of the lower electrode 32 is exposed.
  • the processing applied to the films 28 and 27 is performed at the same time, and via holes 34a and 35a having a diameter of about 0.5 m, for example, are simultaneously formed at the respective portions.
  • the remaining resist mask 38 is removed by ashing or the like. afterwards, Annealing treatment for recovering the damage received by the ferroelectric capacitor structure 30 is performed by various processes after the formation of the ferroelectric capacitor structure 30. Then, the hard mask 37 is removed by whole surface anisotropic etching, so-called etch back.
  • plugs 34 and 35 connected to the ferroelectric capacitor structure 30 are formed.
  • the via holes 34a and 35a are embedded through the glue films 34b and 35b by the CVD method.
  • a W film is formed.
  • the W film and the glue films 34b and 35b are polished by CMP using the interlayer insulating film 33 as a stopper to form plugs 34 and 35 that fill the via holes 34a and 35a with W via the glue films 34b and 35b.
  • CMP for example N O plasm
  • first wirings 45 connected to the plugs 34, 35, 36 are formed.
  • the barrier metal film 42, the wiring film 43, and the barrier metal film 44 are deposited on the entire surface of the interlayer insulating film 33 by sputtering or the like.
  • the noria metal film 42 for example, a Ti film with a thickness of about 5 nm and a TiN film with a thickness of about 150 nm are formed by sputtering.
  • the wiring film 43 for example, an A1 alloy film (here, Al—Cu film) is formed to a thickness of about 350 nm.
  • the noria metal film 44 for example, a Ti film with a thickness of about 5 nm and a TiN film with a thickness of about 150 nm are formed by sputtering.
  • the structure of the wiring film 43 is the same as that of the logic part other than the same rule of FeRAM, there is no problem in wiring processing or reliability.
  • the antireflection film, the noria metal film 44, the wiring film 43, and the barrier metal film 42 are formed by lithography and subsequent dry etching.
  • the first wiring 45 connected to the plugs 34, 35, and 36 is patterned.
  • a Cu film (or Cu alloy film) may be formed by using a so-called damascene method or the like, and a Cu wiring may be formed as the first wiring 45. .
  • a second wiring 54 connected to the first wiring 45 is formed.
  • an interlayer insulating film 46 is formed so as to cover the first wiring 45.
  • a silicon oxide film is formed to a thickness of about 7 OOnm
  • a plasma TEOS film is formed to a total thickness of about lOOm, and then the surface is polished by CMP.
  • the film thickness is about 750 nm.
  • the interlayer insulating film 46 is processed by lithography and subsequent dry etching until a part of the surface of the first wiring 45 is exposed to form a via hole 47a having a diameter of about 0.25 m, for example.
  • a W film is formed by the CVD method so as to fill the via hole 47a through the glue film 48. Then, for example, the W film and the glue film 48 are polished using the interlayer insulating film 46 as a stopper to form a plug 47 that fills the via hole 47a with W via the glue film 48.
  • a barrier metal film 51, a wiring film 52, and a barrier metal film 53 are deposited on the entire surface by sputtering or the like.
  • the noria metal film 51 for example, a Ti film with a thickness of about 5 nm and a TiN film with a thickness of about 150 nm are stacked by sputtering.
  • the wiring film 52 for example, an A1 alloy film (here, Al—Cu film) is formed to a thickness of about 350 nm.
  • the noria metal film 53 for example, a Ti film with a film thickness of about 5 nm and a TiN film with a film thickness of about 150 nm are formed by sputtering.
  • the structure of the wiring film 52 is the same as that of the logic part other than FeRAM of the same rule, there is no problem in wiring processing and reliability.
  • the antireflection film, the barrier metal film 53, the wiring film 52, and the barrier metal film are formed by lithography and subsequent dry etching.
  • 51 is processed into a wiring shape, and the second wiring 54 is patterned.
  • a Cu film (or Cu alloy film) may be formed by using a so-called damascene method or the like, and a Cu wiring may be formed as the second wiring 54.
  • planar type FeRAM according to the present embodiment is completed through various processes such as the formation of the upper layer wiring and the interlayer insulating film. [0055] As described above, according to the present embodiment, it is possible to secure a high yield without increasing the leakage current, although the amount of inversion of the ferroelectric capacitor structure 30 is improved. Highly reliable! Planar type FeRAM can be realized.
  • This embodiment exemplifies a so-called stack type FeRAM in which the conduction of the lower electrode of the ferroelectric capacitor structure is taken below the ferroelectric capacitor structure and the conduction of the upper electrode is taken above the ferroelectric capacitor structure. .
  • stack type FeRAM in which the conduction of the lower electrode of the ferroelectric capacitor structure is taken below the ferroelectric capacitor structure and the conduction of the upper electrode is taken above the ferroelectric capacitor structure.
  • FIG. 7A to FIG. 11B are schematic cross-sectional views showing the configuration of the FeRAM according to the second embodiment in the order of processes together with its manufacturing method.
  • a MOS transistor 120 that functions as a selection transistor is formed on a silicon semiconductor substrate 110.
  • the element isolation structure 111 is formed on the surface layer of the silicon semiconductor substrate 110 by, for example, the STI (Shallow Trench Isolation) method to determine the element active region.
  • the STI Shallow Trench Isolation
  • an impurity here B
  • an impurity here B
  • a dose amount of 3.0 ⁇ 10 13 / cm 2 and an acceleration energy of 300 keV is ion-implanted into the element active region under the conditions of a dose amount of 3.0 ⁇ 10 13 / cm 2 and an acceleration energy of 300 keV to form the well 212.
  • a silicon nitride film having a thickness of about 29 nm is deposited, and the silicon nitride film, the polycrystalline silicon film, and the gate insulating film 113 are processed into an electrode shape by lithography and subsequent dry etching, thereby forming a gate on the gate insulating film 113.
  • the electrode 114 is patterned.
  • a cap film 115 made of a silicon nitride film is patterned on the gate electrode 114.
  • an impurity for example, As in this case, is ion-implanted into the element active region under the conditions of a dose amount of 5.
  • a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is so-called etched back, so that only the side surfaces of the gate electrode 114 and the cap film 115 are formed. Then, the sidewall insulating film 117 is formed leaving the silicon oxide film.
  • an impurity here P
  • P an impurity
  • a source Z drain region 118 is formed to complete the MOS transistor 120.
  • a protective film 121, an interlayer insulating film 122, and an upper insulating film 123 of the MOS transistor 120 are sequentially formed.
  • a protective film 121, an interlayer insulating film 122, and an upper insulating film 123a are sequentially formed so as to cover the MOS transistor 120.
  • the protective film 121 a silicon oxide film is used as a material, and is deposited to a film thickness of about 20 nm by a CVD method.
  • the interlayer insulating film 122 for example, a stacked structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm), and a plasma TEOS film (film thickness of about lOOOnm) are sequentially formed is formed. After that, polishing is performed by CMP until the film thickness reaches about 700 nm.
  • the upper insulating film 123a a silicon nitride film is used as a material, and is deposited to a thickness of about lOOnm by a CVD method.
  • a plug 119 connected to the source Z drain region 118 of the transistor structure 120 is formed.
  • the upper insulating film 123a, the interlayer insulating film 122, and the protective film 121 are subjected to lithography and etching until a part of the surface of the source Z drain region 118 is exposed. Subsequent dry etching is performed to form a via hole 119a having a diameter of about 0.3 ⁇ m, for example.
  • a Ti film and a TiN film are sequentially deposited to a thickness of about 20 nm and a thickness of about 50 nm by a sputtering method so as to cover the wall surface of the via hole 119a, and a base film (glue film) 119b is formed.
  • a W film is formed by the CVD method so as to fill the via hole 119a through the glue film 119b.
  • the W film and the glue film 119b are polished by CMP using the upper insulating film 123a as a stopper to form a plug 119 that fills the via hole 119a with W via the glue film 119b.
  • plasma annealing of NO after CMP Apply for example, plasma annealing of NO after CMP Apply.
  • an orientation improving film 123b, an oxygen noria film 123c, a lower electrode layer 124, a ferroelectric film 125, and an upper electrode layer 126 are sequentially formed.
  • Ti is deposited to a thickness of about 20 nm, and then subjected to a rapid annealing (RTA) process at 650 ° C in an N atmosphere.
  • RTA rapid annealing
  • Ti is nitrided to TiN, and the conductive orientation improving film 123b is formed.
  • a 2.6 kW sputtering DC capacity is applied for 7 seconds at a substrate temperature of 20 ° C in an Ar atmosphere of 0.15 Pa.
  • a Ti film having a strong Ti (002) orientation can be obtained.
  • This Ti film is then heat-treated at 650 ° C for 60 seconds in a nitrogen atmosphere using the RTA method to obtain a (111) -oriented TiN film.
  • TiAIN is deposited to a thickness of about lOOnm to form a conductive oxygen noria film 123c.
  • TiAIN is formed to a thickness of lOOnm with a sputtering power of OkW.
  • an Ir film is deposited to a thickness of, for example, about lOOnm by a sputtering method, and a lower electrode layer 124 is formed.
  • an Ir film is formed in an Ar atmosphere at a substrate temperature of 500 ° C. under a pressure of 0.1 lPa and a sputtering power of 0.5 kW.
  • the lower electrode layer 124 is made of a platinum group metal such as Pt or a conductive oxide such as PtO, IrOx, or SrRuO instead of the Ir film.
  • the first ferroelectric film 25 a is formed on the entire surface of the lower electrode layer 124 by, eg, MOCVD.
  • a dielectric material for example PZ T, is used as a film thickness of 70 ⁇ ! ⁇ 250 nm, here, about 120 nm. Na The force of multiple A atoms in one unit of perovskite structure is not always the same in each unit, and the same is true for B atoms.
  • MOCVD MOCVD
  • DPM Pb
  • Zr Zr
  • Ti (0—iOr)
  • liquid raw materials are supplied to the vaporizer of the MOCVD apparatus together with THF solvent at a flow rate of 0.474 ml / min at flow rates of 0.326 ml / min, 0.200 ml / min, and 0.200 mlZ, respectively.
  • THF solvent a flow rate of 0.474 ml / min at flow rates of 0.326 ml / min, 0.200 ml / min, and 0.200 mlZ, respectively.
  • Pb, Zr, and Ti source gases are formed.
  • a substrate temperature of 620 ° C is maintained under a pressure of 665 Pa (5 Torr), and the Pb, Zr, and Ti source gases formed in this manner are supplied into the MOCVD apparatus. On the other hand, let it act for 620 seconds. As a result, a desired PZT film is formed on the lower electrode layer 124 to a thickness of about 1 OOnm, for example.
  • the first ferroelectric film 25a may be formed by sputtering, for example, instead of the MOCVD method.
  • the material of the first ferroelectric film 25a is PZT, PLZT, BLT, SBT, and Bi doped with at least one selected from La, Ca, Sr, and Si instead of PZT.
  • Layered structure for example, (Bi R) Ti O (R is a rare earth element: 0 ⁇ x ⁇ 1), SrBi Ta O, and SrBi Ti l -xx 3 12 2 2 9 4
  • high dielectric materials such as Zr oxide and Pb-based materials may be deposited.
  • an amorphous second ferroelectric film 125b is formed on the entire surface of the first ferroelectric film 125a by, eg, MOCVD.
  • B Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr
  • a ferroelectric material such as PZT is used to form a film with a thickness of about 1 nm to 30 nm, here about 20 nm.
  • there are multiple A atoms in the perovskite structure of one unit. Are not all the same, and the same is true for B atoms.
  • a material in which is dissolved in a THF (TetraHvdroFuran: C H 2 O) solution is used.
  • a material obtained by dissolving Zr ((C 3 H 2 O 3) 2) in THF solution is used.
  • Ir iridium (Ir) supply
  • DMP iridium (DMP)
  • the film thickness of the ferroelectric film 125b is too large, the switching charge amount of the capacitor structure is likely to be reduced. Therefore, 30 nm or less is desirable, and is about 20 nm here.
  • the content of Ir element is preferably about 0.01 to 3.00%. When the content of Ir element is increased, it is accumulated at the crystal grain boundary in the second ferroelectric film 125b by the subsequent heat treatment, and a leak path of the capacitor structure is formed.
  • the second ferroelectric film 125b may be formed by sputtering, for example, instead of the MOCVD method.
  • the material of the second ferroelectric film 125b doped with Ir is PZT, PLZT doped with at least one selected from La, Ca, Sr, and Si instead of PZT. , BLT, SBT, and Bi layered structures (eg, (Bi R) Ti 2 O (R is a rare earth element: 0 ⁇ x ⁇ 1), SrBi Ta O l -xx 3 12 2 2
  • These dielectric materials have an ABO perovskite structure as a unit.
  • Thermal annealing is performed in an oxidizing atmosphere, here an atmosphere containing oxygen (mixed atmosphere of inert gas and oxygen).
  • the heat treatment temperature is 550 ° C to 800 ° C. C, in this case, for example, 580 ° C., in an atmosphere of oxygen at a flow rate of 50 sccm and Ar at a flow rate of 2000 sccm, the heat treatment time is 30 seconds to 120 seconds, here 60 seconds.
  • the appropriate heat treatment temperature depends on the type of ferroelectric material. For example, PZT or a small amount of PZT
  • the heat treatment temperature is preferably 600 ° C or less, BLT is 700 ° C or less, and SBT is 800 ° C or less.
  • the second ferroelectric film 125b is crystallized, and Ir in the second ferroelectric film 125b becomes the A site or B of the crystal grains in the first ferroelectric film 125a. Join the site.
  • a ferroelectric film 125 serving as a capacitor film is formed by the first ferroelectric film 125a and the second ferroelectric film 125b.
  • the film thickness is ⁇ !
  • a Pt film may be formed instead of the IrO film.
  • the second ferroelectric film 125b is heat-treated, in this case, in a mixed atmosphere of an inert gas and oxygen by an RTA (Rapid Thermal Annealing) method.
  • Heat treatment is performed.
  • the heat treatment temperature is 725 ° C
  • the oxygen flow rate is 20 sccm
  • the flow rate is 20
  • the heat treatment time is 60 seconds in an atmosphere of OOsccm Ar.
  • the second ferroelectric film 125b is completely crystallized and the IrO film 1
  • the plasma damage of 26a can be recovered, and the oxygen deficiency in the second ferroelectric film 125b is compensated.
  • an IrO film (0 ⁇ y ⁇ 2) 126b x Y having a thickness of about 100 nm to 300 nm is deposited on the IrO film 126a (in an Ar atmosphere, under a pressure of 0.8 Pa, 1. OkW (When depositing for 79 seconds with sputtering power, it becomes 200 nm).
  • the oxygen composition ratio Y of the IrO film 126b is set higher than the oxygen composition ratio X of the IrO film 126a in order to suppress deterioration of the capacitor structure due to the subsequent process.
  • an Ir film 126c functioning as a hydrogen noria film is sputtered on the IrO film 126b, for example.
  • the IrO film 126a, the IrO film 126b, and the Ir film 126c are stacked.
  • a partial electrode layer 126 is formed. Instead of the Ir film 126c, another Pt film or SrRu03 film is used. It may be formed.
  • a TiN film 128 and a silicon oxide film 129 are formed as shown in FIG. 8A.
  • the TiN film 128 is deposited on the upper electrode layer 126 to a thickness of about 2 OOnm by sputtering or the like.
  • the silicon oxide film 129 is deposited on the TiN film 128 to a thickness of about lOOOnm by, for example, a CVD method using TEOS.
  • an HDP film may be formed instead of the TEOS film. It is also preferable to further form a silicon nitride film on the silicon oxide film 129.
  • a resist mask 101 is formed.
  • a resist is applied on the silicon oxide film 129, and this resist is processed into an electrode shape by lithography to form a resist mask 101.
  • the silicon oxide film 129 is processed.
  • the silicon oxide film 129 is dry etched using the resist mask 101 as a mask. At this time, the silicon oxide film 129 is patterned following the electrode shape of the resist mask 101, and a hard mask 129a is formed. Further, the thickness of the resist mask 101 is reduced by etching.
  • the TiN film 128 is cached.
  • the TiN film 128 is dry etched using the resist mask 101 and the hard mask 129a as a mask. At this time, the TiN film 128 is patterned following the electrode shape of the hard mask 129a to form the hard mask 128a. Further, the resist mask 101 is etched and thinned during the etching. Thereafter, the resist mask 101 is removed by ashing or the like.
  • the upper electrode layer 126, the Canon film 125, the lower electrode layer 124, the oxygen barrier film 123c, and the orientation improving film 123b are processed.
  • the upper electrode layer 126, the capacitor film 125, the lower electrode layer 124, the oxygen barrier film 123c, and the orientation enhancement film 123b are formed using the hard masks 128a and 129a as masks and the upper insulating film 123 as an etching stopper. Perform dry etching. At this time, following the electrode shape of the node mask 128a, the upper electrode layer 126, the capacitor film 125, the lower electrode layer 124, the oxygen The noria film 123c and the orientation improving film 123b are patterned. Further, the hard mask 129a is thinned by being etched during the etching. Thereafter, the hard mask 129a is removed by dry etching (etchback) on the entire surface.
  • etchback dry etching
  • the ferroelectric capacitor structure 130 is completed.
  • the node mask 128a used as the mask is removed by wet etching.
  • the capacitor film 125 and the upper electrode 132 are sequentially stacked on the lower electrode 131, and the ferroelectric capacitor structure 130 in which the lower electrode 131 and the upper electrode 132 are capacitively coupled through the capacitor film 125 is completed.
  • the lower electrode 131 is connected to the plug 119 via the conductive orientation improving film 123b and the oxygen noria film 123c, and the plug 119, the orientation improving film 123b, and the oxygen noria
  • the source / drain 118 and the lower electrode 131 are electrically connected through the film 123c.
  • the ferroelectric film 125 contains iridium in its inner part, and exhibits an iridium concentration distribution in which the iridium concentration decreases from the upper layer region toward the lower layer region. Have it.
  • the upper layer region of the ferroelectric film 125 that is, the portion of the second ferroelectric film 125b has a uniform high iridium concentration
  • the lower region of the ferroelectric film 125 That is, an iridium concentration distribution is formed in which the iridium concentration of the first ferroelectric film 125a decreases as the force is directed downward.
  • a protective film 133 and an interlayer insulating film 134 are formed.
  • alumina Al 2 O 3
  • Al 2 O 3 alumina
  • the protective film 133 is annealed.
  • an interlayer insulating film 234 is formed so as to cover the ferroelectric capacitor structure 130 with the protective film 133 interposed therebetween.
  • the interlayer insulating film 134 a silicon oxide film is formed by a plasma CVD method using TEOS, for example, with a film thickness of 1500 ⁇ ! After depositing to about 2500 nm, it is formed by polishing with CMP to a film thickness of about lOOOnm. After the CMP, for example, N 2 O plasma annealing is performed for the purpose of dehydrating the interlayer insulating film 134.
  • the upper electrode 132 of the ferroelectric capacitor structure 130 is applied to the upper electrode 132.
  • a via hole 135a is formed.
  • the interlayer insulating film 134 and the protective film 133 are patterned by lithography and subsequent dry etching to form a via hole 135a that exposes a part of the surface of the upper electrode 132.
  • a plug 135 connected to the upper electrode 132 of the ferroelectric capacitor structure 130 is formed.
  • a base film (glue film) 135b is formed so as to cover the wall surface of the via hole 135a, and then a W film is formed by the CVD method so as to fill the via hole 135a via the glue film 135b.
  • the W film and the glue film 135b are polished by CMP using the interlayer insulating film 134 as a stopper to form a plug 135 filling the via hole 135a with W through the glue film 135b.
  • CMP for example, N 2 plasma annealing is performed.
  • first wirings 145 connected to the plugs 135 are formed.
  • the barrier metal film 142, the wiring film 143, and the barrier metal film 144 are deposited on the entire surface of the interlayer insulating film 134 by sputtering or the like.
  • the noria metal film 142 for example, a Ti film with a film thickness of about 5 nm and a TiN film with a film thickness of about 150 nm are formed by sputtering.
  • the wiring film 143 for example, an A1 alloy film (here, Al—Cu film) is formed to a thickness of about 350 nm.
  • the noria metal film 144 for example, a Ti film with a thickness of about 5 nm and a TiN film with a thickness of about 150 nm are stacked by sputtering.
  • the structure of the wiring film 143 is the same as that of the logic part other than the FeRAM of the same rule, there is no problem in wiring processing or reliability.
  • the antireflection film, the noria metal film 144, the wiring film 143, and the barrier metal film are formed by lithography and subsequent dry etching.
  • 142 is processed into a wiring shape, and the first wiring 145 connected to the plug 135 is patterned.
  • a Cu film (or Cu alloy film) may be formed using a so-called damascene method or the like, and a Cu wiring may be formed as the first wiring 145. .
  • a second wiring 154 connected to the first wiring 145 is formed. To do.
  • an interlayer insulating film 146 is formed so as to cover the first wiring 145.
  • a silicon oxide film is formed to a thickness of about 700 nm
  • a plasma TEOS film is formed to a total thickness of about lOO nm, and then the surface is polished by CMP.
  • the film thickness is formed to about 750 nm.
  • the interlayer insulating film 146 is processed by lithography and subsequent dry etching until a part of the surface of the first wiring 145 is exposed to form a via hole 147a having a diameter of about 0.25 m, for example.
  • a W film is formed by the CVD method so as to fill the via hole 147a via the glue film 148.
  • the W film and the glue film 148 are polished using the interlayer insulating film 146 as a stopper to form a plug 147 that fills the via hole 147a with W via the glue film 148.
  • a barrier metal film 151, a wiring film 152, and a barrier metal film 153 are deposited on the entire surface by sputtering or the like.
  • the noria metal film 151 for example, a Ti film with a thickness of about 5 nm and a TiN film with a thickness of about 150 nm are stacked by sputtering.
  • the wiring film 152 for example, an A1 alloy film (here, Al—Cu film) is formed to a thickness of about 350 nm.
  • the rare metal film 153 for example, a Ti film with a film thickness of about 5 nm and a TiN film with a film thickness of about 150 ⁇ m are formed by sputtering.
  • the structure of the wiring film 152 is the same as that of the logic part other than the FeRAM having the same rule, there is no problem in the processing or reliability of the wiring.
  • a SiON film or an antireflection film (not shown) as the antireflection film
  • the antireflection film, the noria metal film 153, the wiring film 152, and the barrier metal film are formed by lithography and subsequent dry etching.
  • 151 is processed into a wiring shape
  • the second wiring 154 is formed into a pattern.
  • a Cu film (or Cu alloy film) may be formed using a so-called damascene method or the like, and a Cu wiring may be formed as the second wiring 154. .
  • the interlayer insulating film is subjected to various processes such as the formation of further upper layer wiring, and this embodiment is completed.
  • Complete stack-type FeRAM is
  • FIG. 13A to 13C another example that can be applied to the first embodiment will be described.
  • the description is based on the first embodiment, but the same applies to the second embodiment.
  • FIG. 14A to 14C FIG.
  • FIG. 13A is a schematic cross-sectional view showing only the structure corresponding to FIG. 1D as the main structure of the first embodiment.
  • the first ferroelectric film is formed on the lower electrode layer 24 by a sputtering method at a low temperature, for example, 10 ° C. to 100 ° C., here 50 ° C. Then, the first ferroelectric film 61 in the amorphous state is formed.
  • the film thickness is the same as that of the first ferroelectric film 25a.
  • the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
  • the first ferroelectric film 61 and the second ferroelectric film 25b are crystallized by the RTA method.
  • the first ferroelectric film 61 and the second ferroelectric film 25b are PZT films, if the total thickness of the PZT film is about 150 nm, the flow rate is 2 slm at 560 ° C to 580 ° C.
  • Heat treatment is performed for 90 seconds in a mixed atmosphere of Ar and O at a flow rate of 25 sccm. Furthermore, this heat treatment
  • the first ferroelectric film 61 and the second ferroelectric film 25b are completely crystallized, and Ir in the second ferroelectric film 25b is changed to the first ferroelectric film. Bonds to the A site and B site of the crystal grains inside the film 61.
  • a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
  • the upper electrode layer 26 is formed and patterned as in the first embodiment, thereby forming the ferroelectric capacitor structure 30.
  • FIG. 13B is a schematic cross-sectional view showing only the components corresponding to FIG. 1D as the main configuration of the second embodiment.
  • the first ferroelectric film 61 in an amorphous state is formed on the lower electrode layer 24 as the first ferroelectric film.
  • the film thickness is the same as that of the first ferroelectric film 25a.
  • the first ferroelectric film 61 is crystallized by the RTA method.
  • heat treatment is performed for 90 seconds in a mixed atmosphere of Ar at a flow rate of 2 slm and O at a flow force of S25 sccm at 560 ° C to 580 ° C.
  • the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
  • the first ferroelectric film 61 and the second ferroelectric film 25b are crystallized by the RTA method.
  • the first ferroelectric film 61 and the second ferroelectric film 25b are PZT films, if the total thickness of the PZT film is about 150 nm, the flow rate is 2 slm at 560 ° C to 580 ° C.
  • Heat treatment is performed for 90 seconds in a mixed atmosphere of Ar and O at a flow rate of 25 sccm. Furthermore, this heat treatment
  • the second ferroelectric film 25b is completely crystallized, and Ir in the second ferroelectric film 25b becomes A of the crystal grains in the first ferroelectric film 61. Join to site or B site.
  • a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
  • the upper electrode layer 26 is formed and patterned as in the first embodiment, thereby forming the ferroelectric capacitor structure 30.
  • Anomalous dispersion is a phenomenon in which the refractive index and scattering power change greatly due to the resonance effect when the X-ray frequency is close to the frequency at the absorption edge of the atom. That is, when measuring the X-ray diffraction intensity of a substance, the energy close to the absorption edge of the constituent element of the substance is applied to the substance. When you shoot, the X-ray diffraction intensity changes greatly. By using this phenomenon and examining the energy dependence of the diffraction intensity of a specific peak, the constituent elements of the peak can be clarified.
  • FIG. 15 shows the results of examining the dependence of the P ZT (111) orientation intensity peak on the X-ray incident energy after annealing the PZT laminated on the lower electrode layer made of Pt.
  • the wavelength near the LIII absorption edge of Ir was used as the X-ray.
  • the Ir LIII absorption edge energy is 11.21 eV, the decrease in strength is increasing.
  • Ir is contained in the crystal lattice of Ir-doped PZT, and Ir-doped PZT simply diffuses into the Ir force PZT film. It turns out that Ir is contained as a crystal constituent element of PZT. That is, the PZT is the A-site and B-site of the ABO perovskite structure.
  • the crystal structure includes Ir element in at least one of them.
  • FIG. 13C is a schematic cross-sectional view showing only the configuration corresponding to FIG. 1D as the main configuration of Example 3.
  • the first ferroelectric film 61 in an amorphous state is formed on the lower electrode layer 24 as the first ferroelectric film.
  • the film thickness is the same as that of the first ferroelectric film 25a.
  • the first ferroelectric film 61 is crystallized by the RTA method.
  • heat treatment is performed for 90 seconds in a mixed atmosphere of Ar at a flow rate of 2 slm and O at a flow force of S25 sccm at 560 ° C to 580 ° C.
  • the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
  • an IrO film (0 ⁇ x2) 26a having a thickness of about 50 nm is formed.
  • a Pt film may be formed instead of the IrO film.
  • the second ferroelectric film 25b is crystallized by the RTA method.
  • the heat treatment temperature is set to 725 ° C
  • the flow rate of oxygen is 20 sccm
  • the flow rate is 200
  • Heat treatment time is 60 seconds in a mixed atmosphere of Osccm Ar.
  • the second ferroelectric film 25b is completely crystallized, and Ir in the second ferroelectric film 25b becomes A of the crystal grains in the first ferroelectric film 61. Join to site or B site. Further, the plasma damage of the IrO film 26a can be recovered, and oxygen vacancies in the second ferroelectric film 25b are compensated.
  • a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
  • the IrO film 26b is formed and patterned as in the first embodiment.
  • a ferroelectric capacitor structure 30 is formed.
  • FIG. 14A is a schematic cross-sectional view showing only the components corresponding to FIG. 1D as the main components of Example 4.
  • a first ferroelectric film 25a is formed on the lower electrode layer 24 as a first ferroelectric film.
  • the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
  • an IrO film (0 ⁇ x2) 26a having a thickness of about 50 nm is formed.
  • a Pt film may be formed instead of the IrO film.
  • the second ferroelectric film 25b is crystallized by the RTA method.
  • the heat treatment temperature is 725 ° C.
  • the heat treatment time is 60 seconds in an atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 200 Osccm.
  • the second ferroelectric film 25b is completely crystallized, and Ir in the second ferroelectric film 25b is A of the crystal grains in the first ferroelectric film 25a. Join to site or B site. Further, the plasma damage of the IrO film 26a can be recovered, and oxygen vacancies in the second ferroelectric film 25b are compensated.
  • a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 25a and the second ferroelectric film 25b.
  • the IrO film 26b is formed and patterned as in the first embodiment.
  • a ferroelectric capacitor structure 30 is formed.
  • FIG. 14B is a schematic section showing only the components corresponding to FIG. FIG.
  • the first ferroelectric film 61 in an amorphous state is formed on the lower electrode layer 24.
  • the film thickness and the like are the same as those of the first ferroelectric film 25a. Note that, as in the first embodiment, the first ferroelectric film 25a may be formed.
  • the second ferroelectric film 25b is formed by sputtering using a target to which Ir is added.
  • the first ferroelectric film 61 and the second ferroelectric film 25b are crystallized by the RTA method.
  • the first ferroelectric film 61 and the second ferroelectric film 25b are PZT films, if the total thickness of the PZT film is about 150 nm, the flow rate is 2 slm at 560 ° C to 580 ° C. Heat treatment is performed for 90 seconds in a mixed atmosphere of Ar and O at a flow rate of 25 sccm.
  • the first ferroelectric film 61 and the second ferroelectric film 25b are completely crystallized, and Ir in the second ferroelectric film 25b is changed to the first ferroelectric film. Bonds to the A site and B site of the crystal grains inside the film 61.
  • a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
  • an IrO film (0 ⁇ x2) 26a having a thickness of about 50 nm is formed.
  • a Pt film may be formed instead of the IrO film.
  • the RTA method is performed.
  • the heat treatment temperature is 725 ° C.
  • the heat treatment time is 120 seconds in an atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 2000 sccm.
  • the second ferroelectric film 25b is completely crystallized, and Ir in the second ferroelectric film 25b becomes A of the crystal grains in the first ferroelectric film 61. Join to site or B site. Further, the plasma damage of the IrO film 26a can be recovered, and oxygen vacancies in the second ferroelectric film 25b are compensated.
  • a ferroelectric film 25 serving as a capacitor film is formed by the first ferroelectric film 61 and the second ferroelectric film 25b.
  • the IrO film 26b is formed and patterned as in the first embodiment.
  • a ferroelectric capacitor structure 30 is formed.
  • FIG. 14C is a schematic section showing only the components corresponding to FIG. FIG.
  • a ferroelectric film serving as a capacitor film is formed on the lower electrode layer 24 by sputtering at a low temperature, for example, 20 ° C. to 100 ° C., in this case, 50 ° C.
  • the body film 62 is formed to a thickness of about 140 nm.
  • 17A and 17B are cross-sectional views showing a state after a PZT film with a thickness of 140 nm formed on the lower electrode layer made of Pt is subjected to heat treatment at 553 ° C and 573 ° C for 90 seconds by the RTA method. It is a photograph. When the annealing temperature is low, the grain boundary of columnar crystals disappears near the surface, and it is thought that they are not crystals.
  • the power applied to the semiconductor substrate 10 is 2. OkW in an atmosphere of oxygen at a flow rate of 50 to 58 sccm and Ar at a flow rate of 1 OOsccm.
  • the X value of the formed IrO film 26c is about 1.4, for example.
  • the heat treatment time is 120 seconds in a treatment temperature of 725 ° C., an oxidizing atmosphere, here an atmosphere containing oxygen (a mixed atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 2000 sccm).
  • an atmosphere containing oxygen a mixed atmosphere of oxygen at a flow rate of 20 sccm and Ar at a flow rate of 2000 sccm.
  • the ferroelectric film 62 is completely crystallized, and Ir in the IrO film 26c is diffused into the ferroelectric film 62. Further, the plasma damage of the IrO film 26c is recovered, and oxygen vacancies in the ferroelectric film 62 are compensated. However, the interface between the ferroelectric film 62 and the IrO film 26c is flat (very advantageous for low voltage operation). After that, the IrO film 26b is formed and patterned in the same manner as in the first embodiment.
  • a ferroelectric capacitor structure 30 is formed.
  • It contains iridium in its interior, and has an iridium concentration distribution in which the iridium concentration decreases as it moves from the upper surface to the lower surface.
  • the Pt lower electrode layer is oriented in the (111) plane.
  • an amorphous PZT film is deposited at 150 nm.
  • heat treatment is performed by the RTA method for 90 seconds in an atmosphere of oxygen at a flow rate of 25 sccm and Ar at a flow rate of 2000 sccm.
  • Fig. 18A, Fig. 18B, Fig. 1 show the effect on the cross-sectional view of the capacitor due to the temperature of each heat treatment.
  • Crystal growth of the PZT film grows from between the (111) grains in the Pt lower electrode layer.
  • the crystal growth of the PZT film shows a very large variation in the size of the columnar PZT crystal grains with large variations.
  • the surface of the PZT film is amorphous.
  • Ir in the IrO film diffuses into the PZT film, and Pb in the PZT film becomes IrO.
  • the invention has been devised based on the above basic idea. That is, by doping a small amount of Ir in the ferroelectric film, the defects in the ferroelectric film are compensated, the crystallinity of the ferroelectric film becomes uniform, and the crystal grains of the ferroelectric film become uniform. This is a technique that allows the interface layer between the ferroelectric film and the upper electrode to be thin without Ir being accumulated in between.
  • the lower electrode of the capacitor structure is Pt (film thickness 150 nm, 350 ° C., with a film thickness of 0.3 kW).
  • an amorphous CSPL ZT film is formed on the above lower electrode by RF sputtering using a PZT target to which trace amounts of Ca, Sr, and La are added.
  • This amorphous CSPLZT film is heat-treated by the RTA method.
  • Heat treatment time is 90 seconds in a mixed atmosphere of oxygen at a flow rate of 25 sccm and Ar at a flow rate of 2000 sccm.
  • the heat treatment temperature was investigated from 533 ° C to 588 ° C.
  • IrO film As IrO film,
  • Heat treatment is performed for 20 seconds in a mixed atmosphere of m oxygen and 2000 sccm Ar.
  • FIGS. 19A, 19B, 20A, and 20B The results of measuring the crystallinity of the CSPLZT film heat-treated as described above are shown in FIGS. 19A, 19B, 20A, and 20B.
  • the (101) plane of the CSPLZT film under each condition is hardly oriented (effect of background level).
  • the heat treatment temperature is low, the orientation of the (100) plane becomes stronger and the heat treatment As the temperature increases, the orientation strength of the (222) plane increases.
  • the heat treatment temperature is 548 ° C or higher, the orientation ratio of the (222) plane is almost saturated. From the above results, it can be seen that the crystallinity of the CSPLZT film almost depends on the heat treatment conditions after the ferroelectric film is formed.
  • the heat treatment temperature when the heat treatment temperature is lowered, the crystallinity of the CSPLZT film is bad, and the size of crystal grains varies.
  • the heat treatment temperature is 548 ° C or higher, the crystal grain size of the CSPLZT film becomes almost uniform.
  • the crystallinity of the CSPLZT film depends on the film thickness and the heat treatment temperature.
  • Figures 21A and 21B show the effect of the heat treatment temperature on the crystallinity of the CSPLZT film when the CSPLZT film thickness is 120 nm.
  • the heat treatment temperature is low, the orientation strength of the (100) plane increases and the orientation ratio of the (222) plane decreases.
  • the temperature is about 543 ° C or higher, the orientation rate is almost saturated. From this result, the optimum heat treatment temperature decreases as the film thickness of the ferroelectric film decreases. That is, when the surface layer of the ferroelectric film is in an amorphous state, the heat treatment conditions for aligning the size and orientation of the ferroelectric crystal grains also depend on the thickness of the PZT.
  • the ferroelectric capacitor structure is formed, and up to three layers of wiring are formed to complete a 1-transistor 1-capacitor (1T1C) FeRAM. Next, the motor characteristics and PT yield of the completed 1T1C FeRAM were investigated.
  • the planar shape is a square ferroelectric capacitor (discrete) with a side length of 50 ⁇ m, and the planar shape has a long side length of 1.50 ⁇ m and a short side length.
  • Figures 22A and 22B show the results of measuring the inversion charge QSW at an applied voltage of 3.0V.
  • the applied voltage having the largest rate of change of the value P with respect to the applied voltage was taken as the coercive voltage Vc.
  • ⁇ indicates the coercive voltage Vc (-) when the rate of change is negative, and ⁇ indicates the coercive voltage Vc (+) when the rate of change is positive.
  • Vc was low, a high inversion charge QSW was obtained from a low voltage to a saturation voltage, and the slope increased. This means that it is extremely suitable for a ferroelectric memory operating at a low voltage.
  • the cell capacitors at 543 ° C and 558 ° C rise quickly at low voltage, increase the saturation QSW, and decrease Vc. As the heat treatment temperature is increased, the rise to the low voltage is delayed, the saturation QSW is decreased, and Vc is increased.
  • the heat treatment temperature is 560 ° C or lower, the surface of the CSPLZT film is amorphous. After that, when an IrO film is formed and then the heat treatment is performed, the Ir force SCSPLZT film diffuses into the C
  • the interface between the SPLZT film and the IrO film is flat and a thin interface layer is generated.
  • heat treatment
  • the surface layer of the CSPLZT film is crystallized. At higher temperatures, the CSPLZT film crystallizes more completely. In this case, the heat treatment after the IrO film is formed.
  • the Ir force diffuses into the SCSPLZT film, but hardly enters the crystal grain of the CSPLZT film and hits the crystal grain boundary.
  • the interface layer between the CSPLZT film and the IrO film becomes thicker.
  • the applied voltage corresponds to the potential of the lower electrode with respect to the upper electrode, and is ⁇ 5V.
  • L CAPF is a discrete leakage current
  • L CAP is a cell array leakage current.
  • L—CAPF-2 is a leakage current of discretely applied voltage + 5V.
  • FIGS. 25A and 25B are characteristic diagrams showing yield measurement results in the ferroelectric capacitor structure (1T1C type cell array).
  • PT1 indicates the yield when reading is performed after writing.
  • PT2 indicates the yield when heat treatment is performed at 250 ° C before reading.
  • PT3 shows the yield when the data is reversed after heat treatment for PT2.
  • PT indicates the overall yield of PT1, ⁇ 2, and ⁇ 3. The ratio is ⁇ T1.
  • the heat treatment temperature of PZT has a great influence on the device yield.
  • the heat treatment temperature of soot is low, the leakage current of the capacitor is large, so a high voltage cannot be applied to the capacitor structure, and the yield of PT1 is very low.
  • the heat treatment temperature of soot increases, the capacitor structure becomes difficult to operate at a low voltage, and retention (SS: Same State failure) and imprint (OS: Opposite State failure) are likely to occur, and PT decreases. Similarly, the PT ratio will be lower.
  • Figure 26 shows the results of PT yield RET failure (SS & OS).
  • the heat treatment temperature of the PZT (CSPLZT) film is preferably 543 ° C to 573 ° C.
  • the optimum temperature is 553 ° C.
  • a device yield of 90% and a yield rate of 98% or higher can be obtained by heat treatment at 548 ° C to 558 ° C.
  • the optimum heat treatment temperature is considered to be 543 ° C to 553 ° C.

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Abstract

　下部電極層（２４）を形成する工程と、下部電極層（２４）上に第１の強誘電体膜（２５ａ）を形成する工程と、第１の強誘電体膜（２５ａ）上に、内部にイリジウムを含有するアモルファス状の第２の強誘電体膜（２５ｂ）を形成する工程と、酸化性雰囲気で第２の強誘電体膜（２５ｂ）を熱処理し、第２の強誘電体膜（２５ｂ）を結晶化するとともに、第２の強誘電体膜（２５ｂ）中のイリジウムを第１の強誘電体膜（２５ａ）の内部に拡散させる工程と、第２の強誘電体膜（２５ｂ）上に上部電極層（２６）を形成する工程と、上部電極層（２６）、第２の強誘電体膜（２５ｂ）、第１の強誘電体膜（２５ａ）、及び下部電極層（２４）をそれぞれ加工して、前記キャパシタ構造を形成する工程とを含み、ＦｅＲＡＭを作製する。この構成により、強誘電体キャパシタ構造（３０）の反転電化量を向上させるも、リーク電流を徒に増加させることなく、高い歩留まりを確保することが可能となり、信頼性の高いＦｅＲＡＭが実現する。  

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、下部電極と上部電極との間に誘電体材料カゝらなるキャパシタ膜が挟持 されてなるキャパシタ構造を有する半導体装置に関し、特にキャパシタ膜が強誘電体 材料力 なる強誘電体キャパシタ構造に適用して好適である。
背景技術
[0002] 近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する 強誘電体メモリ（FeRAM : Ferro-electric Random Access Memory)の開発が進めら れている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メ モリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できるこ とから特に注目されている。
[0003] FeRAMのメモリセルに使用されるキャパシタの構造は、下記の特許文献 1〜3に 記載されて ヽるように、強誘電体膜として例えば SBT膜や PZT膜を用いるとともに、 強誘電体膜を下部電極と上部電極とにより挟んだ構造を有して!/ヽる。下部電極として は例えばプラチナ膜が用いられ、また上部電極としては例えばプラチナ膜、酸化イリ ジゥム膜等が用いられている。
[0004] 特許文献 1には、強誘電体膜の構成元素の離脱及び相互拡散を抑制するために、 強誘電体膜を完全に結晶化する工程カゝらキャパシタ構造の保護膜を成膜する工程 までの間に、高温熱処理を行わない手法が開示されている。詳細には、先ず強誘電 体である PZTを材料としてキャパシタ膜を形成した後、 RTA (Rapid Thermal Anneali ng)法で結晶化させる。続いて、 IrO (0<x< 2)を材料として上部電極を形成し、更 に RTA法を行い、キャパシタ膜を完全に結晶化させると同時に、上部電極のイリジゥ ム（Ir)を PZT内へ拡散させる。この手法によれば、電極と強誘電体膜との間の相互 拡散及び強誘電体膜の構成元素の離脱を防止できる。
[0005] 特許文献 2には、スタック型キャパシタ構造の強誘電体膜の結晶性を向上するため に、イリジウム膜及び酸化イリジウム膜を積層して下部電極を形成した後、第 1の PZT 膜を形成し、更に第 1の PZT膜より厚い第 2の PZT膜を形成する手法が開示されて いる。
[0006] 特許文献 3には、 650°C以下の低温で結晶化が促進する強誘電体膜を形成するた めに、 SBTや PZT等の有機金属化合物塗布液にヘテロポリ酸を添加する手法が開 示されている。
[0007] 特許文献 1 :特開 2005— 183841号公報
特許文献 2 :特開 2003— 68991号公報
特許文献 3 :特開 2003— 128419号公報
発明の開示
[0008] 特許文献 1に特に明示されているように、従来の FeRAMの製造方法では、強誘電 体材料力もなるキャパシタ膜上に IrO (0<xく 2)力も上部電極を形成した後、了二 ール処理を行うことによりイリジウムをキャパシタ膜内に拡散される技術が提案されて いる。
[0009] イリジウムがキャパシタ膜へ拡散すると、強誘電体の結晶粒の中（ABO型ぺロブス
3 カイト構造の場合、 Aサイトや Bサイト)へ結合し、キャパシタ構造の反転電化量は高く なり、リーク電流は微増の状態となる。しかしながら、イリジウムが強誘電体の結晶粒 に結合しない場合、結晶粒界に溜まって、リークパスを形成し、キャパシタのリーク電 流は急増する。それと同時に、上部電極とキャパシタ膜との界面部分 (強誘電性なし )は厚くなり、反転電荷量が低下し、抗電界が高くなる。更には、キャパシタ膜に結晶 欠陥 (空孔）が多く発生していた場合、イリジウムが結晶欠陥を充填し、リーク電流が 激増する。その結果、 FeRAMの歩留まりが著しく低下するという問題がある。
[0010] 本発明は、上記の課題に鑑みてなされたものであり、キャパシタ構造の反転電化量 を向上させるも、リーク電流を徒に増カロさせることなぐ高い歩留まりを確保することが できる信頼性の高 、半導体装置及びその製造方法を提供することを目的とする。
[0011] 本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており 、下部電極と上部電極とにより誘電体材料力もなるキャパシタ膜を挟持してなるキヤ パシタ構造とを含み、前記キャパシタ膜は、その内部にイリジウムを含有しており、上 層領域から下層領域へ向力うほどイリジウム濃度が低くなるイリジウム濃度分布を有 する。
[0012] 本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極 とにより誘電体材料力もなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半 導体装置の製造方法であって、前記キャパシタ構造を形成するに際して、下部電極 層を形成する工程と、前記下部電極層上に第 1の誘電体膜を形成する工程と、前記 第 1の誘電体膜上に、内部にイリジウムを含有するアモルファス状の第 2の誘電体膜 を形成する工程と、酸化性雰囲気で前記第 2の誘電体膜を熱処理し、前記第 2の誘 電体膜を結晶化するとともに、前記第 2の誘電体膜中のイリジウムを前記第 1の誘電 体膜の内部に拡散させる工程と、前記第 2の誘電体膜上に上部電極層を形成する 工程と、前記上部電極層、前記第 2の誘電体膜、第 1の誘電体膜、及び前記下部電 極層をそれぞれ加工して、前記キャパシタ構造を形成する工程とを含む。
[0013] 本発明の半導体装置の製造方法の別態様は、半導体基板の上方に、下部電極と 上部電極とにより誘電体材料力もなるキャパシタ膜を挟持してなるキャパシタ構造を 備えた半導体装置の製造方法であって、前記キャパシタ構造を形成するに際して、 下部電極層を形成する工程と、前記下部電極層上にアモルファス状の誘電体膜を 形成する工程と、酸化性雰囲気で前記誘電体膜に第 1の熱処理を施し、前記誘電体 膜を結晶化する工程と、前記誘電体膜上に、内部にイリジウムを含有する上部電極 層を形成する工程と、酸化性雰囲気で前記上部電極層に第 2の熱処理を施し、前記 上部電極層中のイリジウムを前記誘電体膜の内部に拡散させる工程と前記上部電極 層、前記誘電体膜、及び前記下部電極層をそれぞれ加工して、前記キャパシタ構造 を形成する工程とを含む。
[0014] 本発明によれば、キャパシタ構造の反転電ィ匕量を向上させるも、リーク電流を徒に 増加させることなぐ高い歩留まりを確保することが可能となり、信頼性の高い半導体 装置が実現する。
図面の簡単な説明
[0015] [図 1A]図 1Aは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 1B]図 1Bは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程順 に示す概略断面図である。
[図 1C]図 1Cは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 1D]図 1Dは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 2A]図 2Aは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 2B]図 2Bは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程順 に示す概略断面図である。
[図 2C]図 2Cは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 2D]図 2Dは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 3A]図 3Aは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 3B]図 3Bは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程順 に示す概略断面図である。
[図 3C]図 3Cは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 4A]図 4Aは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 4B]図 4Bは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程順 に示す概略断面図である。
[図 4C]図 4Cは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 5A]図 5Aは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 5B]図 5Bは、第 1の実施形態による FeRAMの構成をその製造方法と共に工程順 に示す概略断面図である。
[図 6]図 6は、第 1の実施形態による FeRAMのキャパシタ構成を示す概略断面図で ある。
[図 7A]図 7Aは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 7B]図 7Bは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程順 に示す概略断面図である。
[図 7C]図 7Cは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 7D]図 7Dは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 8A]図 8Aは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 8B]図 8Bは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程順 に示す概略断面図である。
[図 8C]図 8Cは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 8D]図 8Dは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 9A]図 9Aは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 9B]図 9Bは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程順 に示す概略断面図である。
[図 9C]図 9Cは、第 2の実施形態による FeRAMの構成をその製造方法と共に工程 順に示す概略断面図である。
[図 10A]図 10Aは、第 2の実施形態による FeRAMの構成をその製造方法と共にェ 程順に示す概略断面図である。
[図 10B]図 10Bは、第 2の実施形態による FeRAMの構成をその製造方法と共にェ 程順に示す概略断面図である。
[図 11A]図 11Aは、第 2の実施形態による FeRAMの構成をその製造方法と共にェ 程順に示す概略断面図である。
[図 11B]図 11Bは、第 2の実施形態による FeRAMの構成をその製造方法と共にェ 程順に示す概略断面図である。
[図 12]図 12は、第 2の実施形態による FeRAMのキャパシタ構成を示す概略断面図 である。
[図 13A]図 13Aは、第 3の実施形態による実施例 1の主要構成として、図 1Dに相当 する構成物のみを示す概略断面図である。
[図 13B]図 13Bは、第 3の実施形態による実施例 2の主要構成として、図 1Dに相当 する構成物のみを示す概略断面図である。
[図 13C]図 13Cは、第 3の実施形態による実施例 3の主要構成として、図 1Dに相当 する構成物のみを示す概略断面図である。
[図 14A]図 14Aは、第 3の実施形態による実施例 4の主要構成として、図 1Dに相当 する構成物のみを示す概略断面図である。
[図 14B]図 14Bは、第 3の実施形態による実施例 5の主要構成として、図 1Dに相当 する構成物のみを示す概略断面図である。
[図 14C]図 14Cは、第 3の実施形態による実施例 6の主要構成として、図 1Dに相当 する構成物のみを示す概略断面図である。
[図 15]図 15は、 PZT (111)配向強度のピークの X線入射エネルギー依存性を調べ た結果を示す特性図である。
[図 16]図 16は、第 3の実施形態による実施例 6の FeRAMのキャパシタ構成を示す 概略断面図である。
[図 17A]図 17Aは、 Ptからなる下部電極層上に形成した膜厚 140nmの PZT膜に、 R TA法で 553°Cで 90秒間の熱処理を施した後の様子を示す断面の写真である。
[図 17B]図 17Bは、 Ptからなる下部電極層上に形成した膜厚 140nmの PZT膜に、 R TA法で 573°Cで 90秒間の熱処理を施した後の様子を示す断面の写真である。
[図 18A]図 18Aは、各熱処理の温度に起因するキャパシタの断面図への影響を示す 概略断面図である。
[図 18B]図 18Bは、各熱処理の温度に起因するキャパシタの断面図への影響を示す 概略断面図である。
[図 18C]図 18Cは、各熱処理の温度に起因するキャパシタの断面図への影響を示す 概略断面図である。
圆 19A]図 19Aは、熱処理した CSPLZT膜の結晶性を測定した結果を示す特性図 である。
圆 19B]図 19Bは、熱処理した CSPLZT膜の結晶性を測定した結果を示す特性図 である。
[図 20A]図 20Aは、熱処理した CSPLZT膜の結晶性を測定した結果を示す特性図 である。
[図 20B]図 20Bは、熱処理した CSPLZT膜の結晶性を測定した結果を示す特性図 である。
[図 21A]図 21Aは、 CSPLZTの膜厚が 120nmの場合の熱処理温度が CSPLZT膜 の結晶性へ与える影響を示す特性図である。
[図 21B]図 21Bは、 CSPLZTの膜厚が 120nmの場合の熱処理温度が CSPLZT膜 の結晶性へ与える影響を示す特性図である。
[図 22A]図 22Aは、印加電圧を 3. OVとして反転電荷量 QSWを測定した結果を示す 特性図である。
[図 22B]図 22Bは、印加電圧を 3. OVとして反転電荷量 QSWを測定した結果を示す 特性図である。
[図 23A]図 23Aは、セルキャパシタにおける印加電圧の依存性を示す特性図である
[図 23B]図 23Bは、セルキャパシタにおける分極反転の抗電圧 Vcをを示す特性図で ある。
[図 24A]図 24Aは、強誘電体キャパシタ構造 (ディスクリート及びセルアレイ）のリーク 電流を測定した結果を示す特性図である。
[図 24B]図 24Bは、強誘電体キャパシタ構造 (ディスクリート及びセルアレイ）のリーク 電流を測定した結果を示す特性図である。
[図 25A]図 25Aは、強誘電体キャパシタ構造（1T1C型のセルアレイ）における歩留り の測定結果を示す特性図である。
[図 25B]図 25Bは、強誘電体キャパシタ構造（1T1C型のセルアレイ）における歩留り の測定結果を示す特性図である。
[図 26]図 26は、 PT歩留まりの RET不良（SS&OS)の結果を示す特性図である。 発明を実施するための最良の形態
[0016] 一本発明を適用した具体的な緒実施形態
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細 に説明する。以下の緒実施形態では、本発明を FeRAMに適用した場合について 例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能 である。
[0017] (第 1の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強 誘電体キャパシタ構造の上方でとる、いわゆるプレーナ型の FeRAMを例示する。な お、説明の便宜上、 FeRAMの構造をその製造方法と共に説明する。
図 1A〜図 5Bは、第 1の実施形態による FeRAMの構成をその製造方法と共にェ 程順に示す概略断面図である。
[0018] 先ず、図 1Aに示すように、シリコン半導体基板 10上に選択トランジスタとして機能 する MOSトランジスタ 20を形成する。
詳細には、シリコン半導体基板 10の表層に例えば STI (Shallow Trench Isolation)法により素子分離構造 11を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここでは Bを例えばドーズ量 3. 0 X 1013/cm2,加 速エネルギー 300keVの条件でイオン注入し、ゥヱル 12を形成する。
[0019] 次に、素子活性領域に熱酸化等により膜厚 3. Onm程度の薄いゲート絶縁膜 13を 形成し、ゲート絶縁膜 13上に CVD法により膜厚 180nm程度の多結晶シリコン膜及 び膜厚 29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコ ン膜、及びゲート絶縁膜 13をリソグラフィー及びそれに続くドライエッチングにより電 極形状に加工することにより、ゲート絶縁膜 13上にゲート電極 14をパターン形成す る。このとき同時に、ゲート電極 14上にはシリコン窒化膜からなるキャップ膜 15がパタ ーン形成される。
[0020] 次に、キャップ膜 15をマスクとして素子活性領域に不純物、ここでは Asを例えばド ーズ量 5. O X 1014Zcm2、加速エネルギー lOkeVの条件でイオン注入し、いわゆる
LDD領域 16を形成する。
[0021] 次に、全面に例えばシリコン酸ィ匕膜を CVD法により堆積し、このシリコン酸ィ匕膜を いわゆるエッチバックすることにより、ゲート電極 14及びキャップ膜 15の側面のみに シリコン酸ィ匕膜を残してサイドウォール絶縁膜 17を形成する。
[0022] 次に、キャップ膜 15及びサイドウォール絶縁膜 17をマスクとして素子活性領域に不 純物、ここでは Pを LDD領域 16よりも不純物濃度が高くなる条件でイオン注入し、 L
DD領域 16と重畳されるソース Zドレイン領域 18を形成して、 MOSトランジスタ 20を 完成させる。
[0023] 続いて、図 1Bに示すように、 MOSトランジスタ 20の保護膜 21及び層間絶縁膜 22a を順次形成する。
詳細には、 MOSトランジスタ 20を覆うように、保護膜 21及び層間絶縁膜 22aを順 次堆積する。ここで、保護膜 21としては、シリコン酸ィ匕膜を材料とし、 CVD法により膜 厚 20nm程度に堆積する。層間絶縁膜 22aとしては、例えばプラズマ SiO膜 (膜厚 20 nm程度)、プラズマ SiN膜 (膜厚 80nm程度)及びプラズマ TEOS膜 (膜厚 1 OOOnm程 度)を順次成膜した積層構造を形成し、積層後、 CMPにより膜厚が 700nm程度とな るまで研磨する。
[0024] 続いて、図 1Cに示すように、層間絶縁膜 22b及び保護膜 23を順次形成する。なお 、図 1C以下の各図では、図示の便宜上、層間絶縁膜 22aから上部の構成のみを示 し、シリコン半導体基板 10や MOSトランジスタ 20等の図示を省略する。
詳細には、先ず、層間絶縁膜 22a上に例えば TEOSを用いたプラズマ CVD法によ り、シリコン酸ィ匕膜を膜厚 lOOnm程度に堆積し、層間絶縁膜 22bを形成する。その 後、層間絶縁膜 22bをァニール処理する。このァニール処理の条件としては、 Nガス
2 を 20リットル Z分の流量で供給しながら、例えば 650°Cで 20分間〜 45分間実行する [0025] 次に、層間絶縁膜 22b上に、後述する強誘電体キャパシタ構造の密着膜として機 能するとともに、強誘電体膜への水素 ·水の浸入を防止するための保護膜 23を形成 する。保護膜 23としては、アルミナ (Al O )を材料として、スパッタ法により膜厚 20η
2 3
m〜50nm程度に堆積する。保護膜 23としては、アルミナの代わりに、窒化アルミ- ゥム、酸ィ匕タンタル、酸化チタン、酸ィ匕ジルコニウムなどの膜やこれらの積層構造とし ても良い。その後、強誘電体キャパシタ構造の下部電極の結晶性を向上させるため に、保護膜 23をァニール処理する。このァニール処理の条件としては、 Oガスを 2リ
2 ットル Z分の流量で供給しながら、例えば 650°Cで 30秒間〜 120秒間、例えば 60秒 間実行する。
[0026] 続いて、図 1Dに示すように、下部電極層 24、強誘電体膜 25及び上部電極層 26を 順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が 150ηπ！〜 200nm程度、ここでは 1 50nm程度に Pt膜を堆積し、下部電極層 24を形成する。 Pt (111)の結晶性向上す るために、例えば基板温度 350°C以上、 0. 3kWの高温低パワーで成膜することが 望ましい。なお、下部電極層 24の材料としては、 Ptの代わりに Ir、 Ru、 Rh、 Re、 Os、 Pd、これらの酸化物、及び SrRuO、その他の導電性酸化物やこれらの積層構造と
3
しても良い。
[0027] 次に、下部電極層 24の全面に、例えばスパッタ法により、第 1の強誘電体膜 25aを 形成する。第 1の強誘電体膜 25aは、 ABO型ぺロブスカイト構造 (A = Bi, Pb, Ba,
3
Sr, Ca, Na, K,及び希土類元素から選ばれた少なくとも 1種、 B=Ti, Zr, Nb, Ta , W, Mn, Fe, Co, Crから選ばれた少なくとも 1種）の強誘電体材料、例えば PZTを 材料として、膜厚 70nm〜250nm程度、ここでは 120nm程度に形成される。なお、 1 単位のぺロブスカイト構造には複数の A原子が存在している力 それらは各単位で 全て同一とは限らず、 B原子の場合も同様である。
[0028] 第 1の強誘電体膜 25aの材料としては、 PZTの代わりに、 La, Ca, Sr,及び Siから 選ばれた少なくとも 1種がドープされた PZT、 PLZT、 BLT、 SBT、及び Bi層状構造（ 例えば、（Bi R )Ti O (Rは希土類元素： 0<x< 1)、 SrBi Ta O、及び SrBi Ti l -x x 3 12 2 2 9 4 O のうち力 選ばれた 1種)から選ばれた 1種を用いても良い。これらの誘電体材料
4 15
は、 1単位としてみれば ABO型ぺロブスカイト構造となる。
3
また、強誘電体材料の他に、酸化 Zr、 Pb系材料等の高誘電体材料を堆積しても良 い。
[0029] 次に、第 1の強誘電体膜 25aの全面に、例えばスパッタ法により、アモルファス状態 の第 2の強誘電体膜 25bを形成する。第 2の強誘電体膜 25bは、 Aサイト及び Bサイト の少なくとも一方に Ir元素を含む ABO型ぺロブスカイト構造 (A=Bi, Pb, Ba, Sr,
3
Ca, Na, K,及び希土類元素から選ばれた少なくとも 1種、 B=Ti, Zr, Nb, Ta, W , Mn, Fe, Co, Crから選ばれた少なくとも 1種）の強誘電体材料、例えば PZTを材 料として、膜厚 lnm〜30nm程度、ここでは 20nm程度に形成される。なお、 1単位 のぺロブスカイト構造には複数の A原子が存在している力 それらは各単位で全て同 一とは限らず、 B原子の場合も同様である。
[0030] 強誘電体膜 25bの膜厚は、厚すぎるとキャパシタ構造のスイッチング電荷量が低下 し易くなるため、 30nm以下が望ましぐここでは 20nm程度とする。また、 Ir元素の含 有量は 0. 01〜3. 00%程度が望ましい。 Ir元素の含有量が多くなると、その後の熱 処理より、第 2の強誘電体膜 25b中の結晶粒界に蓄積されてしまい、キャパシタ構造 のリークパスが形成される。ここでは、 1%程度の Irを添加する PZTターゲットを用い て、第 2の強誘電体膜 25bを形成することが望ましい。
[0031] Irを添カ卩する第 2の強誘電体膜 25bの材料としては、 PZTの代わりに、 La, Ca, Sr ,及び S ら選ばれた少なくとも 1種がドープされた ΡΖΤ、 PLZT、 BLT、 SBT、及び Bi層状構造（例えば、（Bi R )Ti O (Rは希土類元素： 0<χ< 1)、 SrBi Ta O、 l -x x 3 12 2 2 9 及び SrBi Ti O のうち力 選ばれた 1種）から選ばれた 1種を用いても良い。これら
4 4 15
の誘電体材料は、 1単位としてみれば ABO型ぺロブスカイト構造となる。
3
[0032] 次に、第 2の強誘電体膜 25bを熱処理する。ここでは RTA (Rapid Thermal
Annealing)法により、酸化性雰囲気、ここでは酸素を含む雰囲気 (不活性ガスと酸素 の混合雰囲気）中にて熱処理を行う。例えば、熱処理温度を 550°C〜800°C、ここで は例えば 580°Cとし、流量 50sccmの酸素及び流量 2000sccmの Arによる雰囲気 中で、熱処理時間を 30秒間〜 120秒間、ここでは 60秒間とする。適切な熱処理温度 は、強誘電体材料の種類により異なる。例えば、 PZTや微量添加する PZTの熱処理 温度は 600°C以下、 BLTは 700°C以下、 SBTは 800°C以下が望ましい。
[0033] この熱処理により、第 2の強誘電体膜 25bが結晶化するとともに、第 2の強誘電体膜 25b中の Irが第 1の強誘電体膜 25a内部の結晶粒の Aサイトや Bサイトに結合する。 ここで、第 1の強誘電体膜 25a及び第 2の強誘電体膜 25bにより、キャパシタ膜となる 強誘電体膜 25が形成される。
[0034] 次に、例えばスパッタ法又は MOCVD法により、例えば膜厚が ΙΟηπ！〜 lOOnm程 度、ここでは 50nm程度の IrO膜（0<x< 2) 26aと、膜厚が 100nm〜300nm程度 の IrO膜 (0<y≤2) 26bを逐次堆積し、上部電極層 26を形成する。この際、続く緒
Y
工程によるキャパシタ構造の劣化を抑えるために、 IrO膜 26bの酸素の組成比 Yを、
Y
IrO膜 26aの酸素の組成比 Xよりも高くなるようにする。 IrO膜 26bを、 IrOの化学
Y 2 量論組成に近い組成に形成することにより、水素に対して触媒作用を生じることがな ぐ強誘電体膜が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタ構 造の水素耐性が向上する。なお、上部電極層 26の材料として、イリジウム酸化物の 代わりに、 Irや、 Ru、 Rh、 Re、 Os、 Pd、これらの酸化物、及び SrRuO等の導電性
3
酸ィ匕物やこれらの積層構造としても良い。
[0035] 続いて、図 2Aに示すように、上部電極 31をパターン形成する。
詳細には、半導体基板 10を背面洗浄した後、上部電極層 26をリソグラフィー及び それに続くドライエッチングにより複数の電極形状に加工して、上部電極 31をパター ン形成する。
[0036] 続いて、図 2Bに示すように、強誘電体膜 25を加工する。
詳細には、強誘電体膜 25を上部電極 31に整合させて、リソグラフィー及びそれに 続くドライエッチングにより加工する。この強誘電体膜 25のパターユングの後に、強 誘電体膜 25をァニール処理して当該強誘電体膜 25の機能回復を図る。
[0037] 続いて、図 2Cに示すように、強誘電体膜 25への水素'水の浸入を防止するための 保護膜 27を形成する。
詳細には、強誘電体膜 25及び上部電極 31を覆うように下部電極層 24上に、アルミ ナ (Al O )を材料として、スパッタ法により膜厚 50nm程度に堆積し、保護膜 27を形 成する。その後、保護膜 27をァニール処理する。
[0038] 続いて、図 2Dに示すように、保護膜 27と共に下部電極層 24を加工し、強誘電体キ ャパシタ構造 30を完成させる。
詳細には、保護膜 27及び下部電極層 24を、加工された強誘電体膜 25に整合させ て下部電極層 24が強誘電体膜 25よりも大きいサイズに残るように、リソグラフィー及 びそれに続くドライエッチングにより加工し、下部電極 32をパターン形成する。これに より、下部電極 32上に強誘電体膜 25、上部電極 31が順次積層され、強誘電体膜 2 5を介して下部電極 32と上部電極 31とが容量結合する強誘電体キャパシタ構造 30 を完成させる。このとき同時に、上部電極 31の上面から上部電極 31及び強誘電体 膜 25の側面、下部電極層 24の上面にかけて覆うように保護膜 27が残る。その後、保 護膜 27をァニール処理する。
[0039] 本実施形態による強誘電体キャパシタ構造 30では、強誘電体膜 25は、その内部 にイリジウムを含有しており、上層領域から下層領域へ向力うほどイリジウム濃度が低 くなるイリジウム濃度分布を有して 、る。
詳細には、図 6に示すように、強誘電体膜 25の上層領域、即ち第 2の強誘電体膜 2 5bの部分が均一な高いイリジウム濃度であるとともに、強誘電体膜 25の下層領域、 即ち第 1の強誘電体膜 25aの部分が下方へ向力 ほどイリジウム濃度が低くなる、イリ ジゥム濃度分布が形成されて ヽる。
[0040] 続いて、図 3Aに示すように、保護膜 28を形成する。
詳細には、強誘電体キャパシタ構造 30の全面を覆うように、アルミナ (Al O )を材
2 3 料として、スパッタ法により膜厚 20nm〜50nm程度に堆積し、保護膜 28を形成する 。その後、保護膜 28をァニール処理する。
[0041] 続いて、図 3Bに示すように、層間絶縁膜 33を成膜する。
詳細には、強誘電体キャパシタ構造 30を保護膜 27, 28を介して覆うように、層間 絶縁膜 33を形成する。ここで、層間絶縁膜 33としては、例えば TEOSを用いたブラ ズマ CVD法により、シリコン酸ィ匕膜を膜厚 1500ηπ！〜 2500nm程度に堆積した後、 CMPにより例えば膜厚が lOOOnm程度となるまで研磨して形成する。 CMPの後に、 層間絶縁膜 33の脱水を目的として、例えば N Oのプラズマァニール処理を施す。 [0042] 続いて、図 3Cに示すように、トランジスタ構造 20のソース Zドレイン領域 18と接続さ れるプラグ 36を形成する。
詳細には、先ず、ソース Zドレイン領域 18をエッチングストッパーとして、当該ソース Zドレイン領域 18の表面の一部が露出するまで層間絶縁膜 33、保護膜 28, 27、層 間絶縁膜 22b, 22a、及び保護膜 21をリソグラフィー及びそれに続くドライエッチング により加工し、例えば約 0. 3 m径のビア孔 36aを形成する。
[0043] 次に、ビア孔 36aの壁面を覆うように、スパッタ法により例えば Ti膜及び TiN膜を膜 厚 20nm程度及びに膜厚 50nm程度に順次堆積して、下地膜 (グルー膜) 36bを形 成する。そして、 CVD法によりグルー膜 36bを介してビア孔 36aを埋め込むように例 えば W膜を形成する。その後、 CMPにより層間絶縁膜 33をストッパーとして W膜及 びグルー膜 36bを研磨し、ビア孔 36a内をグルー膜 36bを介して Wで埋め込むプラ グ 36を形成する。 CMPの後に、例えば N Oのプラズマァニール処理を施す。
2
[0044] 続いて、図 4Aに示すように、ハードマスク 37及びレジストマスク 38を形成した後、 強誘電体キャパシタ構造 30へのビア孔 34a, 35aを形成する。
詳細には、先ず、 CVD法により、層間絶縁膜 33上にシリコン窒化膜を膜厚 lOOnm 程度に堆積し、ハードマスク 37を形成する。次に、ハードマスク 37上にレジストを塗 布し、リソグラフィ一により当該レジストを加工して、開口 38a, 38bを有するレジストマ スク 38を形成する。
[0045] 次に、レジストマスク 38を用いてハードマスク 37をドライエッチングし、ハードマスク 37の開口 38a, 38bに整合する部位に開口 37a, 37bを形成する。
そして、主にハードマスク 37を用い、上部電極 31及び下部電極 32をそれぞれエツ チンダストッパーとして、層間絶縁膜 33及び保護膜 28, 27をドライエッチングする。 このドライエッチングでは、上部電極 31の表面の一部が露出するまで層間絶縁膜 33 及び保護膜 28, 27に施す加工と、下部電極 32の表面の一部が露出するまで層間 絶縁膜 33及び保護膜 28, 27に施す加工とが同時に実行され、それぞれの部位に 例えば約 0. 5 m径のビア孔 34a, 35aが同時形成される。
[0046] 続いて、図 4Bに示すように、レジストマスク 38及びハードマスク 37を除去する。
詳細には、先ず、残存したレジストマスク 38を灰化処理等により除去する。その後、 強誘電体キャパシタ構造 30の形成後の諸工程により強誘電体キャパシタ構造 30の 受けたダメージを回復するためのァニール処理を行う。そして、全面異方性エツチン グ、いわゆるエッチバックにより、ハードマスク 37を除去する。
[0047] 続いて、図 4Cに示すように、強誘電体キャパシタ構造 30と接続されるプラグ 34, 3 5を形成する。
詳細には、先ず、ビア孔 34a, 35aの壁面を覆うように下地膜 (グルー膜） 34b, 35b を形成した後、 CVD法によりグルー膜 34b, 35bを介してビア孔 34a, 35aを埋め込 むように W膜を形成する。そして、層間絶縁膜 33をストッパーとして例えば W膜及び グルー膜 34b, 35bを CMPにより研磨し、ビア孔 34a, 35a内をグルー膜 34b, 35b を介して Wで埋め込むプラグ 34, 35を形成する。 CMPの後に、例えば N Oのプラズ
2 マァニール処理を施す。
[0048] 続いて、図 5Aに示すように、プラグ 34, 35, 36とそれぞれ接続される第 1の配線 4 5を形成する。
詳細には、先ず、層間絶縁膜 33上の全面にスパッタ法等によりバリアメタル膜 42、 配線膜 43及びバリアメタル膜 44を堆積する。ノリアメタル膜 42としては、スパッタ法 により例えば Ti膜を膜厚 5nm程度及び TiN膜を膜厚 150nm程度に積層成膜する。 配線膜 43としては、例えば A1合金膜 (ここでは Al— Cu膜)を膜厚 350nm程度に成 膜する。ノリアメタル膜 44としては、スパッタ法により例えば Ti膜を膜厚 5nm程度及 び TiN膜を膜厚 150nm程度に積層成膜する。ここで、配線膜 43の構造は、同一ル ールの FeRAM以外のロジック部と同じ構造とされて ヽるため、配線の加工や信頼性 上の問題はない。
[0049] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 44 、配線膜 43及びバリアメタル膜 42を配線形状にカ卩ェし、プラグ 34, 35, 36とそれぞ れ接続される各第 1の配線 45をパターン形成する。なお、配線膜 43として A1合金膜 を形成する代わりに、いわゆるダマシン法等を利用して Cu膜 (又は Cu合金膜)を形 成し、第 1の配線 45として Cu配線を形成しても良い。
[0050] 続いて、図 5Bに示すように、第 1の配線 45と接続される第 2の配線 54を形成する。 詳細には、先ず、第 1の配線 45を覆うように層間絶縁膜 46を形成する。層間絶縁 膜 46としては、シリコン酸ィ匕膜を膜厚7 OOnm程度に成膜し、プラズマ TEOS膜を形 成して膜厚を全体で l lOOnm程度とした後に、 CMPにより表面を研磨して、膜厚を 7 50nm程度に形成する。
[0051] 次に、第 1の配線 45と接続されるプラグ 47を形成する。
先ず、第 1の配線 45の表面の一部が露出するまで、層間絶縁膜 46をリソグラフィー 及びそれに続くドライエッチングにより加工して、例えば約 0. 25 m径のビア孔 47a を形成する。
次に、このビア孔 47aの壁面を覆うように下地膜 (グルー膜) 48を形成した後、 CVD 法によりグルー膜 48を介してビア孔 47aを埋め込むように W膜を形成する。そして、 層間絶縁膜 46をストッパーとして例えば W膜及びグルー膜 48を研磨し、ビア孔 47a 内をグルー膜 48を介して Wで埋め込むプラグ 47を形成する。
[0052] 次に、プラグ 47とそれぞれ接続される第 2の配線 54を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜 51、配線膜 52及びバリアメタル膜 5 3を堆積する。ノリアメタル膜 51としては、スパッタ法により例えば Ti膜を膜厚 5nm程 度及び TiN膜を膜厚 150nm程度に積層成膜する。配線膜 52としては、例えば A1合 金膜 (ここでは Al— Cu膜)を膜厚 350nm程度に成膜する。ノリアメタル膜 53として は、スパッタ法により例えば Ti膜を膜厚 5nm程度及び TiN膜を膜厚 150nm程度に 積層成膜する。ここで、配線膜 52の構造は、同一ルールの FeRAM以外のロジック 部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
[0053] 次に、反射防止膜として例えば SiON膜又は反射防止膜 (不図示)を成膜した後、 リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜 53、 配線膜 52及びバリアメタル膜 51を配線形状に加工し、第 2の配線 54をパターン形成 する。なお、配線膜 52として A1合金膜を形成する代わりに、いわゆるダマシン法等を 利用して Cu膜 (又は Cu合金膜)を形成し、第 2の配線 54として Cu配線を形成しても 良い。
[0054] しカゝる後、層間絶縁膜ゃ更なる上層配線の形成等の諸工程を経て、本実施形態に よるプレーナ型の FeRAMを完成させる。 [0055] 以上説明したように、本実施形態によれば、強誘電体キャパシタ構造 30の反転電 化量を向上させるも、リーク電流を徒に増カロさせることなぐ高い歩留まりを確保する ことができる、信頼性の高!、プレーナ型の FeRAMを実現することができる。
[0056] (第 2の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を強誘電体キャパシ タ構造の下方で、上部電極の導通を強誘電体キャパシタ構造の上方でそれぞれとる 、いわゆるスタック型の FeRAMを例示する。なお、説明の便宜上、 FeRAMの構造 をその製造方法と共に説明する。
図 7A〜図 11Bは、第 2の実施形態による FeRAMの構成をその製造方法と共にェ 程順に示す概略断面図である。
[0057] 先ず、図 7Aに示すように、シリコン半導体基板 110上に選択トランジスタとして機能 する MOSトランジスタ 120を形成する。
詳細には、シリコン半導体基板 110の表層に例えば STI (Shallow Trench Isolation)法により素子分離構造 111を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここでは Bを例えばドーズ量 3. 0 X 1013/cm2,加 速エネルギー 300keVの条件でイオン注入し、ゥエル 212を形成する。
[0058] 次に、素子活性領域に熱酸化等により膜厚 3. Onm程度の薄いゲート絶縁膜 213 を形成し、ゲート絶縁膜 113上に CVD法により膜厚 180nm程度の多結晶シリコン膜 及び膜厚 29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリ コン膜、及びゲート絶縁膜 113をリソグラフィー及びそれに続くドライエッチングにより 電極形状に加工することにより、ゲート絶縁膜 113上にゲート電極 114をパターン形 成する。このとき同時に、ゲート電極 114上にはシリコン窒化膜からなるキャップ膜 11 5がパターン形成される。
[0059] 次に、キャップ膜 115をマスクとして素子活性領域に不純物、ここでは Asを例えば ドーズ量 5. O X 1014Zcm2、加速エネルギー lOkeVの条件でイオン注入し、いわゆ る LDD領域 116を形成する。
[0060] 次に、全面に例えばシリコン酸ィ匕膜を CVD法により堆積し、このシリコン酸ィ匕膜を いわゆるエッチバックすることにより、ゲート電極 114及びキャップ膜 115の側面のみ にシリコン酸ィ匕膜を残してサイドウォール絶縁膜 117を形成する。
[0061] 次に、キャップ膜 115及びサイドウォール絶縁膜 117をマスクとして素子活性領域 に不純物、ここでは Pを LDD領域 116よりも不純物濃度が高くなる条件でイオン注入 し、 LDD領域 116と重畳されるソース Zドレイン領域 118を形成して、 MOSトランジ スタ 120を完成させる。
[0062] 続いて、図 7Bに示すように、 MOSトランジスタ 120の保護膜 121、層間絶縁膜 122 、及び上部絶縁膜 123を順次形成する。
詳細には、 MOSトランジスタ 120を覆うように、保護膜 121、層間絶縁膜 122、及び 上部絶縁膜 123aを順次形成する。ここで、保護膜 121としては、シリコン酸ィ匕膜を材 料とし、 CVD法により膜厚 20nm程度に堆積する。層間絶縁膜 122としては、例えば プラズマ SiO膜 (膜厚 20nm程度)、プラズマ SiN膜 (膜厚 80nm程度)及びプラズマ T EOS膜 (膜厚 lOOOnm程度)を順次成膜した積層構造を形成し、積層後、 CMPによ り膜厚が 700nm程度となるまで研磨する。上部絶縁膜 123aとしては、シリコン窒化 膜を材料とし、 CVD法により膜厚 lOOnm程度に堆積する。
[0063] 続いて、図 7Cに示すように、トランジスタ構造 120のソース Zドレイン領域 118と接 続されるプラグ 119を形成する。なお、図 8C以下の各図では、図示の便宜上、層間 絶縁膜 122から上部の構成のみを示し、シリコン半導体基板 110や MOSトランジス タ 120等の図示を省略する。
詳細には、先ず、ソース Zドレイン領域 118をエッチングストッパーとして、当該ソー ス Zドレイン領域 118の表面の一部が露出するまで上部絶縁膜 123a、層間絶縁膜 1 22、及び保護膜 121をリソグラフィー及びそれに続くドライエッチングにより加工し、 例えば約 0. 3 μ m径のビア孔 119aを形成する。
[0064] 次に、ビア孔 119aの壁面を覆うように、スパッタ法により例えば Ti膜及び TiN膜を 膜厚 20nm程度及びに膜厚 50nm程度に順次堆積して、下地膜 (グルー膜） 119bを 形成する。そして、 CVD法によりグルー膜 119bを介してビア孔 119aを埋め込むよう に例えば W膜を形成する。その後、 CMPにより上部絶縁膜 123aをストッパーとして W膜及びグルー膜 119bを研磨し、ビア孔 119a内をグルー膜 119bを介して Wで埋 め込むプラグ 119を形成する。 CMPの後に、例えば N Oのプラズマァニール処理を 施す。
[0065] 続いて、図 7Dに示すように、配向性向上膜 123b、酸素ノリア膜 123c、下部電極 層 124、強誘電体膜 125、及び上部電極層 126を順次形成する。
[0066] 詳細には、先ず、強誘電体キャパシタ構造の配向性を向上させるため、例えば Tiを 膜厚 20nm程度に堆積した後、 N雰囲気で 650°Cの急速ァニール (RTA)処理によ
2
り Tiを窒化して TiNとし、導電性の配向性向上膜 123bを形成する。
具体的には、半導体基板 110とターゲットの間の距離を 60mmに設定したスパッタ 装置中で、 0. 15Paの Ar雰囲気下、 20°Cの基板温度で 2. 6kWのスパッタ DCパヮ 一を 7秒間供給することにより、強い Ti (002)配向の Ti膜が得られる。そして、この Ti 膜に RTA法で窒素雰囲気中、 650°Cで 60秒間の熱処理を行い、（111)配向の TiN 膜が得られる。
[0067] 次に、例えば TiAINを膜厚 lOOnm程度に堆積し、導電性の酸素ノリア膜 123cを 形成する。
具体的には、 Ti及び A1の合金化したターゲットを用いた反応性スパッタにより、流 量 40sccmの Arと流量 lOsccmの窒素との混合雰囲気中、 253. 3Paの圧力下、 40 0°Cの基板温度で、 1. OkWのスパッタパワーで lOOnmの厚さに TiAINが形成され る。
[0068] 次に、スパッタ法により例えば膜厚が lOOnm程度に Ir膜を堆積し、下部電極層 12 4を形成する。
具体的には、 Ar雰囲気中、 0. l lPaの圧力下、 500°Cの基板温度で、 0. 5kWの スパッタパワーで Ir膜が形成される。なお、下部電極層 124としては、 Ir膜の代わりに 、 Pt等の白金族の金属、あるいは PtO, IrOx, SrRuO等の導電性酸化物を用いて
3
も良 、。また上記の金属あるいは金属酸ィ匕物の積層膜とすることもできる。
[0069] 次に、下部電極層 124の全面に、例えば MOCVD法により、第 1の強誘電体膜 25 aを形成する。第 1の強誘電体膜 25aは、 ABO型ぺロブスカイト構造 (A=Bi, Pb, B
3
a, Sr, Ca, Na, K,及び希土類元素から選ばれた少なくとも 1種、 B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Crから選ばれた少なくとも 1種）の強誘電体材料、例えば PZ Tを材料として、膜厚 70ηπ！〜 250nm程度、ここでは 120nm程度に形成される。な お、 1単位のぺロブスカイト構造には複数の A原子が存在している力 それらは各単 位で全て同一とは限らず、 B原子の場合も同様である。
[0070] MOCVD法の具体例としては、 Pb (DPM) , Zr (dmhd) ，及び Ti(0—iOr) (D
2 4 2
PM) を THF溶媒中に、いずれも 0. 3molZlの濃度で溶解し、 Pb, Zr,及び Tiの各
2
液体原料を形成する。更にこれらの液体原料を、 MOCVD装置の気化器に、流量が 0. 474ml/分の THF溶媒と共に、それぞれ 0. 326ml/分、 0. 200ml/分、及び 0. 200mlZ分の流量で供給し、気化させることにより、 Pb, Zr,及び Tiの原料ガスを 形成する。
[0071] 更に、 MOCVD装置中に、 665Pa (5Torr)の圧力下、 620°Cの基板温度で保持 し、このようにして形成された Pb, Zr,及び Tiの原料ガスを、 MOCVD装置中に対し 620秒間作用させる。これにより、下部電極層 124上には、所望の PZT膜が例えば 1 OOnm程度の膜厚に形成される。
なお、 MOCVD法の代わりに、例えばスパッタ法により第 1の強誘電体膜 25aを形 成しても良い。
[0072] 第 1の強誘電体膜 25aの材料としては、 PZTの代わりに、 La, Ca, Sr,及び Siから 選ばれた少なくとも 1種がドープされた PZT、 PLZT、 BLT、 SBT、及び Bi層状構造（ 例えば、（Bi R )Ti O (Rは希土類元素： 0<x< 1)、 SrBi Ta O、及び SrBi Ti l -x x 3 12 2 2 9 4
O のうち力 選ばれた 1種)から選ばれた 1種を用いても良い。これらの誘電体材料
4 15
は、 1単位としてみれば ABO型ぺロブスカイト構造となる。
3
また、強誘電体材料の他に、酸化 Zr、 Pb系材料等の高誘電体材料を堆積しても良 い。
[0073] 次に、第 1の強誘電体膜 125aの全面に、例えば MOCVD法により、アモルファス 状態の第 2の強誘電体膜 125bを形成する。第 2の強誘電体膜 125bは、 Aサイト及 び Bサイトの少なくとも一方に Ir元素を含む ABO型ぺロブスカイト構造 (A=Bi, Pb
3
, Ba, Sr, Ca, Na, K,及び希土類元素から選ばれた少なくとも 1種、 B=Ti, Zr, N b, Ta, W, Mn, Fe, Co, Crから選ばれた少なくとも 1種）の強誘電体材料、例えば PZTを材料として、膜厚 lnm〜30nm程度、ここでは 20nm程度に形成される。なお 、 1単位のぺロブスカイト構造には複数の A原子が存在している力 それらは各単位 で全て同一とは限らず、 B原子の場合も同様である。
[0074] MOCVD法の具体例としては、鉛（Pb)供給用の有機ソースとして、 Pb (DPM) (
2
Pb (Cl lH O ) )
19 2 2
を THF (TetraHvdroFuran： C H O )液に溶かした材が用いられる。また、ジルコ
4 8
-ゥム (Zr)供給用の有機ソースとして、 Zr (DMHD) (
4
Zr ( (C H O ) )を THF液に溶力した材料が用いられる。チタン (Ti)供給用の有機
9 15 2 4
ソースとして、 Ti (0— iPr) (DPM) (Ti (C H O) (C H O ) )を THF液に溶か
2 2 3 7 2 11 19 2 2
した材料が用いられる。イリジウム (Ir)供給用の有機ソースとして、 Ir (DMP) (
3
Ir (C H O ) )を THF液に溶力した材料が用いられる。
11 19 2 3
[0075] 強誘電体膜 125bの膜厚は、厚すぎるとキャパシタ構造のスイッチング電荷量が低 下し易くなるため、 30nm以下が望ましぐここでは 20nm程度とする。また、 Ir元素の 含有量は 0. 01〜3. 00%程度が望ましい。 Ir元素の含有量が多くなると、その後の 熱処理より、第 2の強誘電体膜 125b中の結晶粒界に蓄積されてしまい、キャパシタ 構造のリークパスが形成される。ここでは、 1%程度の Irを含有する原料を用いて、第 2の強誘電体膜 125bを形成することが望ましい。
なお、 MOCVD法の代わりに、例えばスパッタ法により第 2の強誘電体膜 125bを 形成しても良い。
[0076] Irを添カ卩する第 2の強誘電体膜 125bの材料としては、 PZTの代わりに、 La, Ca, S r,及び Siから選ばれた少なくとも 1種がドープされた PZT、 PLZT、 BLT、 SBT、及 び Bi層状構造（例えば、（Bi R )Ti O (Rは希土類元素： 0<x< 1)、 SrBi Ta O l -x x 3 12 2 2
、及び SrBi Ti O のうち力 選ばれた 1種）から選ばれた 1種を用いても良い。これ
9 4 4 15
らの誘電体材料は、 1単位としてみれば ABO型ぺロブスカイト構造となる。
3
[0077] 次に、第 2の強誘電体膜 125bを熱処理する。ここでは RTA (Rapid
Thermal Annealing)法により、酸化性雰囲気、ここでは酸素を含む雰囲気 (不活性ガ スと酸素の混合雰囲気）中にて熱処理を行う。例えば、熱処理温度を 550°C〜800 。C、ここでは例えば 580°Cとし、流量 50sccmの酸素及び流量 2000sccmの Arによ る雰囲気中で、熱処理時間を 30秒間〜 120秒間、ここでは 60秒間とする。適切な熱 処理温度は、強誘電体材料の種類により異なる。例えば、 PZTや微量添加する PZT の熱処理温度は 600°C以下、 BLTは 700°C以下、 SBTは 800°C以下が望ましい。
[0078] この熱処理により、第 2の強誘電体膜 125bが結晶化するとともに、第 2の強誘電体 膜 125b中の Irが第 1の強誘電体膜 125a内部の結晶粒の Aサイトや Bサイトに結合 する。ここで、第 1の強誘電体膜 125a及び第 2の強誘電体膜 125bにより、キャパシタ 膜となる強誘電体膜 125が形成される。
[0079] 次に、例えばスパッタ法又は MOCVD法により、例えば膜厚が ΙΟηπ！〜 lOOnm程 度、ここでは 50nm程度の IrO膜（0<x< 2) 126aを形成する。なお、 IrO膜の代わ りに Pt膜を形成しても良い。
[0080] 次に、 IrO膜 126aが形成された状態で、第 2の強誘電体膜 125bを熱処理、ここで は RTA(Rapid Thermal Annealing)法により、不活性ガスと酸素の混合雰囲気中にて 熱処理を行う。例えば、熱処理温度を 725°Cとし、流量 20sccmの酸素及び流量 20
OOsccmの Arによる雰囲気中で、熱処理時間を 60秒間とする。
[0081] この熱処理により、第 2の強誘電体膜 125bが完全に結晶化するとともに、 IrO膜 1
26aのプラズマダメージを回復させることができ、第 2の強誘電体膜 125b中の酸素欠 損が補償される。
[0082] 次に、 IrO膜 126a上に膜厚が 100nm〜300nm程度の IrO膜（0<y≤2) 126b x Y を堆積する（Ar雰囲気中、 0. 8Paの圧力下、 1. OkWのスパッタパワーで 79秒間堆 積すると 200nmとなる）。この際、続く緒工程によるキャパシタ構造の劣化を抑えるた めに、 IrO膜 126bの酸素の組成比 Yを、 IrO膜 126aの酸素の組成比 Xよりも高くな
Y
るようにする。 IrO膜 126bを、 IrOの化学量論組成に近い組成に形成することによ
Y 2
り、水素に対して触媒作用を生じることがなぐ強誘電体膜が水素ラジカルにより還元 されてしまう問題が抑制され、キャパシタ構造の水素耐性が向上する。なお、 IrO膜 126a及び IrO膜 126bの代わりに、 Irや、 Ru、 Rh、 Re、 Os、 Pd、これらの酸化物、
Υ
及び SrRuO等の導電性酸化物やこれらの積層構造としても良!、。
3
[0083] 次に、 IrO膜 126b上に、水素ノリア膜として機能する Ir膜 126cを例えばスパッタ
Y
法により、 Ar雰囲気中、 lPaの圧力下、 1. OkWのスパッタパワーで lOOnmの厚さに 堆積する。このとき、 IrO膜 126a、 IrO膜 126b、及び Ir膜 126cが積層されてなる上
Y
部電極層 126が形成される。なお、 Ir膜 126cの代わりに、他に Pt膜や SrRu03膜を 形成しても良い。
[0084] 続いて、半導体基板 110を背面洗浄した後、図 8Aに示すように、 TiN膜 128及び シリコン酸ィ匕膜 129を形成する。
詳細には、 TiN膜 128については、上部電極層 126上にスパッタ法等により膜厚 2 OOnm程度に堆積形成する。シリコン酸ィ匕膜 129については、 TiN膜 128上に、例え ば TEOSを用いた CVD法により膜厚 lOOOnm程度に堆積形成する。ここで、 TEOS 膜の代わりに HDP膜を形成しても良い。なお、シリコン酸ィ匕膜 129上に更にシリコン 窒化膜を形成しても好適である。
[0085] 続いて、図 8Bに示すように、レジストマスク 101を形成する。
詳細には、シリコン酸ィ匕膜 129上にレジストを塗布し、このレジストをリソグラフィ一に より電極形状に加工して、レジストマスク 101を形成する。
[0086] 続いて、図 8Cに示すように、シリコン酸ィ匕膜 129を加工する。
詳細には、レジストマスク 101をマスクとしてシリコン酸ィ匕膜 129をドライエッチング する。このとき、レジストマスク 101の電極形状に倣ってシリコン酸化膜 129がパター ユングされ、ハードマスク 129aが形成される。また、レジストマスク 101のエッチングさ れて厚みが減少する。
[0087] 続いて、図 8Dに示すように、 TiN膜 128をカ卩ェする。
詳細には、レジストマスク 101及びハードマスク 129aをマスクとして、 TiN膜 128を ドライエッチングする。このとき、ハードマスク 129aの電極形状に倣って TiN膜 128が パター-ングされ、ハードマスク 128aが形成される。また、レジストマスク 101は、当 該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジス トマスク 101を除去する。
[0088] 続いて、図 9Aに示すように、上部電極層 126、キヤノ ンタ膜 125、下部電極層 124 、酸素バリア膜 123c、及び配向性向上膜 123bを加工する。
詳細には、ハードマスク 128a, 129aをマスクとし、上部絶縁膜 123をエッチングスト ッパーとして、上部電極層 126、キャパシタ膜 125、下部電極層 124、酸素バリア膜 1 23c、及び配向性向上膜 123bをドライエッチングする。このとき、ノヽードマスク 128a の電極形状に倣って、上部電極層 126、キャパシタ膜 125、下部電極層 124、酸素 ノリア膜 123c、及び配向性向上膜 123bがパターユングされる。また、ハードマスク 1 29aは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク 129aを全面ドライエッチング (エッチバック）によりエッチング除去する。
[0089] 続いて、図 9Bに示すように、強誘電体キャパシタ構造 130を完成させる。
詳細には、マスクとして用いられたノヽードマスク 128aをウエットエッチングにより除去 する。このとき、下部電極 131上にキャパシタ膜 125、上部電極 132が順次積層され 、キャパシタ膜 125を介して下部電極 131と上部電極 132とが容量結合する強誘電 体キャパシタ構造 130を完成させる。この強誘電体キャパシタ構造 130においては、 下部電極 131が導電性の配向性向上膜 123b及び酸素ノリア膜 123cを介してブラ グ 119と接続され、当該プラグ 119、配向性向上膜 123b、及び酸素ノリア膜 123cを 介してソース/ドレイン 118と下部電極 131とが電気的に接続される。
[0090] 本実施形態による強誘電体キャパシタ構造 130では、強誘電体膜 125は、その内 部にイリジウムを含有しており、上層領域から下層領域へ向かうほどイリジウム濃度が 低くなるイリジウム濃度分布を有して 、る。
詳細には、図 12に示すように、強誘電体膜 125の上層領域、即ち第 2の強誘電体 膜 125bの部分が均一な高いイリジウム濃度であるとともに、強誘電体膜 125の下層 領域、即ち第 1の強誘電体膜 125aの部分が下方へ向力 ほどイリジウム濃度が低く なる、イリジウム濃度分布が形成されている。
[0091] 続いて、図 9Cに示すように、保護膜 133及び層間絶縁膜 134を形成する。
詳細には、先ず、強誘電体キャパシタ構造 130の全面を覆うように、アルミナ (Al O
2
)を材料として、スパッタ法により膜厚 20nm〜50nm程度に堆積し、保護膜 133を
3
形成する。その後、保護膜 133をァニール処理する。
[0092] 次に、強誘電体キャパシタ構造 130を保護膜 133を介して覆うように、層間絶縁膜 234を形成する。ここで、層間絶縁膜 134としては、例えば TEOSを用いたプラズマ CVD法により、シリコン酸ィ匕膜を膜厚 1500ηπ！〜 2500nm程度に堆積した後、 CM Pにより例えば膜厚が lOOOnm程度となるまで研磨して形成する。 CMPの後に、層 間絶縁膜 134の脱水を目的として、例えば N Oのプラズマァニール処理を施す。
2
[0093] 続いて、図 10Aに示すように、強誘電体キャパシタ構造 130の上部電極 132への ビア孔 135aを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜 134及 び保護膜 133をパターユングし、上部電極 132の表面の一部を露出させるビア孔 13 5aを形成する。
[0094] 続いて、図 10Bに示すように、強誘電体キャパシタ構造 130との上部電極 132と接 続されるプラグ 135を形成する。
詳細には、先ず、ビア孔 135aの壁面を覆うように下地膜 (グルー膜） 135bを形成し た後、 CVD法によりグルー膜 135bを介してビア孔 135aを埋め込むように W膜を形 成する。そして、層間絶縁膜 134をストッパーとして例えば W膜及びグルー膜 135b を CMPにより研磨し、ビア孔 135a内をグルー膜 135bを介して Wで埋め込むプラグ 135を形成する。 CMPの後に、例えば N Oのプラズマァニール処理を施す。
2
[0095] 続いて、図 11Aに示すように、プラグ 135とそれぞれ接続される第 1の配線 145を 形成する。
詳細には、先ず、層間絶縁膜 134上の全面にスパッタ法等によりバリアメタル膜 14 2、配線膜 143及びバリアメタル膜 144を堆積する。ノリアメタル膜 142としては、スパ ッタ法により例えば Ti膜を膜厚 5nm程度及び TiN膜を膜厚 150nm程度に積層成膜 する。配線膜 143としては、例えば A1合金膜 (ここでは Al— Cu膜)を膜厚 350nm程 度に成膜する。ノリアメタル膜 144としては、スパッタ法により例えば Ti膜を膜厚 5nm 程度及び TiN膜を膜厚 150nm程度に積層成膜する。ここで、配線膜 143の構造は 、同一ルールの FeRAM以外のロジック部と同じ構造とされているため、配線の加工 や信頼性上の問題はない。
[0096] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 14 4、配線膜 143及びバリアメタル膜 142を配線形状に加工し、プラグ 135と接続される 第 1の配線 145をパターン形成する。なお、配線膜 143として A1合金膜を形成する代 わりに、いわゆるダマシン法等を利用して Cu膜 (又は Cu合金膜)を形成し、第 1の配 線 145として Cu配線を形成しても良い。
[0097] 続いて、図 11Bに示すように、第 1の配線 145と接続される第 2の配線 154を形成 する。
詳細には、先ず、第 1の配線 145を覆うように層間絶縁膜 146を形成する。層間絶 縁膜 146としては、シリコン酸ィ匕膜を膜厚 700nm程度に成膜し、プラズマ TEOS膜 を形成して膜厚を全体で l lOOnm程度とした後に、 CMPにより表面を研磨して、膜 厚を 750nm程度に形成する。
[0098] 次に、第 1の配線 145と接続されるプラグ 147を形成する。
第 1の配線 145の表面の一部が露出するまで、層間絶縁膜 146をリソグラフィー及 びそれに続くドライエッチングにより加工して、例えば約 0. 25 m径のビア孔 147a を形成する。次に、このビア孔 147aの壁面を覆うように下地膜 (グルー膜） 148を形 成した後、 CVD法によりグルー膜 148を介してビア孔 147aを埋め込むように W膜を 形成する。そして、層間絶縁膜 146をストッパーとして例えば W膜及びグルー膜 148 を研磨し、ビア孔 147a内をグルー膜 148を介して Wで埋め込むプラグ 147を形成す る。
[0099] 次に、プラグ 147とそれぞれ接続される第 2の配線 154を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜 151、配線膜 152及びバリアメタル 膜 153を堆積する。ノリアメタル膜 151としては、スパッタ法により例えば Ti膜を膜厚 5nm程度及び TiN膜を膜厚 150nm程度に積層成膜する。配線膜 152としては、例 えば A1合金膜 (ここでは Al— Cu膜)を膜厚 350nm程度に成膜する。ノ リアメタル膜 153としては、スパッタ法により例えば Ti膜を膜厚 5nm程度及び TiN膜を膜厚 150η m程度に積層成膜する。ここで、配線膜 152の構造は、同一ルールの FeRAM以外 のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
[0100] 次に、反射防止膜として例えば SiON膜または反射防止膜 (不図示)を成膜した後 、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、ノリアメタル膜 15 3、配線膜 152及びバリアメタル膜 151を配線形状に加工し、第 2の配線 154をパタ ーン形成する。なお、配線膜 152として A1合金膜を形成する代わりに、いわゆるダマ シン法等を利用して Cu膜 (又は Cu合金膜)を形成し、第 2の配線 154として Cu配線 を形成しても良い。
[0101] しカゝる後、層間絶縁膜ゃ更なる上層配線の形成等の諸工程を経て、本実施形態に よるスタック型の FeRAMを完成させる。
[0102] 以上説明したように、本実施形態によれば、強誘電体キャパシタ構造 130の反転電 化量を向上させるも、リーク電流を徒に増カロさせることなぐ高い歩留まりを確保する ことができる、信頼性の高!、スタック型の FeRAMを実現することができる。
[0103] (第 3の実施形態）
本実施形態では、第 1の実施形態に適用可能な他の緒実施例について説明する。 なお、ここでは第 1の実施形態をベースにして説明するが、第 2の実施形態にも同様 に適用することができる。なお、図 13A〜図 13C,図 14A〜図 14Cの各図では、図 1
Dに相当する構成物のみを示す。
[0104] [実施例 1]
図 13Aは、実施例 1の主要構成として、図 1Dに相当する構成物のみを示す概略断 面図である。
本例では、先ず第 1の実施形態において、下部電極層 24上に、第 1の強誘電体膜 として、低温、例えば 10°C〜100°C、ここでは 50°Cでスパッタ法により形成し、ァモル ファス状態の第 1の強誘電体膜 61を形成する。膜厚等は第 1の強誘電体膜 25aと同 様とする。
[0105] 続いて、第 1の実施形態と同様に、 Irを添加したターゲットを用いて、第 2の強誘電 体膜 25bをスパッタ法で形成する。
その後、 RTA法で第 1の強誘電体膜 61及び第 2の強誘電体膜 25bを結晶化させ る。第 1の強誘電体膜 61及び第 2の強誘電体膜 25bが PZT膜の場合には、トータル で PZT膜の厚さが 150nm程度の場合、 560°C〜580°Cにて流量が 2slmの Ar及び 流量が 25sccmの Oの混合雰囲気中で、 90秒間の熱処理を行う。更にこの熱処理
2
に加えて、 700°C〜750°Cにて酸素の雰囲気中で、 60秒間の熱処理を行うことが望 ましい。
[0106] この熱処理により、第 1の強誘電体膜 61及び第 2の強誘電体膜 25bが完全に結晶 化するとともに、第 2の強誘電体膜 25b中の Irが第 1の強誘電体膜 61内部の結晶粒 の Aサイトや Bサイトに結合する。ここで、第 1の強誘電体膜 61及び第 2の強誘電体 膜 25bにより、キャパシタ膜となる強誘電体膜 25が形成される。 その後、第 1の実施形態と同様に上部電極層 26を形成し、パターユングすることに より、強誘電体キャパシタ構造 30を形成する。
[0107] [実施例 2]
図 13Bは、実施例 2の主要構成として、図 1Dに相当する構成物のみを示す概略断 面図である。
本例では、先ず実施例 1と同様に、下部電極層 24上に、第 1の強誘電体膜として、 アモルファス状態の第 1の強誘電体膜 61を形成する。膜厚等は第 1の強誘電体膜 2 5aと同様とする。その後、 RTA法で第 1の強誘電体膜 61を結晶化させる。第 1の強 誘電体膜 61が PZT膜の場合には、 560°C〜580°Cにて流量が 2slmの Ar及び流量 力 S25sccmの Oの混合雰囲気中で、 90秒間の熱処理を行う。
2
[0108] 続いて、第 1の実施形態と同様に、 Irを添加したターゲットを用いて、第 2の強誘電 体膜 25bをスパッタ法で形成する。
その後、 RTA法で第 1の強誘電体膜 61及び第 2の強誘電体膜 25bを結晶化させ る。第 1の強誘電体膜 61及び第 2の強誘電体膜 25bが PZT膜の場合には、トータル で PZT膜の厚さが 150nm程度の場合、 560°C〜580°Cにて流量が 2slmの Ar及び 流量が 25sccmの Oの混合雰囲気中で、 90秒間の熱処理を行う。更にこの熱処理
2
に加えて、 700°C〜750°Cにて酸素の雰囲気中で、 60秒間の熱処理を行うことが望 ましい。
[0109] この熱処理により、第 2の強誘電体膜 25bが完全に結晶化するとともに、第 2の強誘 電体膜 25b中の Irが第 1の強誘電体膜 61内部の結晶粒の Aサイトや Bサイトに結合 する。ここで、第 1の強誘電体膜 61及び第 2の強誘電体膜 25bにより、キャパシタ膜と なる強誘電体膜 25が形成される。
その後、第 1の実施形態と同様に上部電極層 26を形成し、パターユングすることに より、強誘電体キャパシタ構造 30を形成する。
[0110] ここで、異常分散法を用いて、 Ir力PZTの結晶格子中にドーピングされていることを 確認した。異常分散は、 X線の振動数が原子の吸収端の振動数に近い状態で共鳴 効果により屈折率や散乱能が大きく変化する現象である。即ち、ある物質の X線回折 強度を測定する際に、その物質の構成元素の吸収端に近いエネルギーを物質に照 射すると、 X線回折強度が大きく変化することになる。この現象を利用して、特定ピー クの回折強度のエネルギー依存性を調べれば、そのピークの構成元素を明らかにす ることがでさる。
[0111] Irの PZT膜中へのドーピングを調べるために、 Irの LIII吸収端近傍のエネルギーを 利用した。なお、 LIIIは、 Ir原子における電子軌道である。
[0112] 図 15に、 Ptからなる下部電極層上に積層成膜した PZTをァニール処理した後、 P ZT (111)配向強度のピークの X線入射エネルギー依存性を調べた結果を示す。
X線として、 Irの LIII吸収端近傍の波長を用いた。 Irの LIII吸収端エネルギーが 11 . 21eVで強度の低下が大きくなつている。これは、 Irがドープされた PZTの結晶格子 中に Irが含まれていることを明確に示しており、 Irがドープされた PZTは、 Ir力 PZT膜 中に単に拡散して 、るのではなぐ Irを PZTの結晶構成元素として含んで 、ることが 判る。即ち、当該 PZTが、その ABO型ぺロブスカイト構造の Aサイト及び Bサイトの
3
少なくとも一方に Ir元素を含む結晶構成とされている。
[0113] [実施例 3]
図 13Cは、実施例 3の主要構成として、図 1Dに相当する構成物のみを示す概略断 面図である。
本例では、先ず実施例 1と同様に、下部電極層 24上に、第 1の強誘電体膜として、 アモルファス状態の第 1の強誘電体膜 61を形成する。膜厚等は第 1の強誘電体膜 2 5aと同様とする。その後、 RTA法で第 1の強誘電体膜 61を結晶化させる。第 1の強 誘電体膜 61が PZT膜の場合には、 560°C〜580°Cにて流量が 2slmの Ar及び流量 力 S25sccmの Oの混合雰囲気中で、 90秒間の熱処理を行う。
2
[0114] 続いて、第 1の実施形態と同様に、 Irを添加したターゲットを用いて、第 2の強誘電 体膜 25bをスパッタ法で形成する。
続いて、第 1の実施形態と同様に、膜厚 50nm程度の IrO膜 (0く xく 2) 26aを形 成する。なお、 IrO膜の代わりに Pt膜を形成しても良い。
[0115] その後、 RTA法で第 2の強誘電体膜 25bを結晶化させる。第 2の強誘電体膜 25b 力 PZT膜の場合には、熱処理温度を 725°Cとし、流量 20sccmの酸素及び流量 200
Osccmの Arによる混合雰囲気中で、熱処理時間を 60秒間とする。 [0116] この熱処理により、第 2の強誘電体膜 25bが完全に結晶化するとともに、第 2の強誘 電体膜 25b中の Irが第 1の強誘電体膜 61内部の結晶粒の Aサイトや Bサイトに結合 する。更に、 IrO膜 26aのプラズマダメージを回復させることができ、第 2の強誘電体 膜 25b中の酸素欠損が補償される。ここで、第 1の強誘電体膜 61及び第 2の強誘電 体膜 25bにより、キャパシタ膜となる強誘電体膜 25が形成される。
その後、第 1の実施形態と同様に IrO膜 26bを形成し、パターユングすることにより
y
、強誘電体キャパシタ構造 30を形成する。
[0117] [実施例 4]
図 14Aは、実施例 4の主要構成として、図 1Dに相当する構成物のみを示す概略断 面図である。
本例では、先ず第 1の実施形態と同様に、下部電極層 24上に、第 1の強誘電体膜 として、第 1の強誘電体膜 25aを形成する。
[0118] 続いて、第 1の実施形態と同様に、 Irを添加したターゲットを用いて、第 2の強誘電 体膜 25bをスパッタ法で形成する。
続いて、第 1の実施形態と同様に、膜厚 50nm程度の IrO膜 (0く xく 2) 26aを形 成する。なお、 IrO膜の代わりに Pt膜を形成しても良い。
[0119] その後、 RTA法で第 2の強誘電体膜 25bを結晶化させる。第 2の強誘電体膜 25b 力 PZT膜の場合には、熱処理温度を 725°Cとし、流量 20sccmの酸素及び流量 200 Osccmの Arによる雰囲気中で、熱処理時間を 60秒間とする。
[0120] この熱処理により、第 2の強誘電体膜 25bが完全に結晶化するとともに、第 2の強誘 電体膜 25b中の Irが第 1の強誘電体膜 25a内部の結晶粒の Aサイトや Bサイトに結合 する。更に、 IrO膜 26aのプラズマダメージを回復させることができ、第 2の強誘電体 膜 25b中の酸素欠損が補償される。ここで、第 1の強誘電体膜 25a及び第 2の強誘電 体膜 25bにより、キャパシタ膜となる強誘電体膜 25が形成される。
その後、第 1の実施形態と同様に IrO膜 26bを形成し、パターユングすることにより
y
、強誘電体キャパシタ構造 30を形成する。
[0121] [実施例 5]
図 14Bは、実施例 5の主要構成として、図 1Dに相当する構成物のみを示す概略断 面図である。
本例では、先ず実施例 1と同様に、下部電極層 24上に、アモルファス状態の第 1の 強誘電体膜 61を形成する。膜厚等は第 1の強誘電体膜 25aと同様とする。なお、第 1 の実施形態と同様に、第 1の強誘電体膜 25aを形成しても良い。
[0122] 続いて、第 1の実施形態と同様に、 Irを添加したターゲットを用いて、第 2の強誘電 体膜 25bをスパッタ法で形成する。
その後、 RTA法で第 1の強誘電体膜 61及び第 2の強誘電体膜 25bを結晶化させ る。第 1の強誘電体膜 61及び第 2の強誘電体膜 25bが PZT膜の場合には、トータル で PZT膜の厚さが 150nm程度の場合、 560°C〜580°Cにて流量が 2slmの Ar及び 流量が 25sccmの Oの混合雰囲気中で、 90秒間の熱処理を行う。
2
[0123] この熱処理により、第 1の強誘電体膜 61及び第 2の強誘電体膜 25bが完全に結晶 化するとともに、第 2の強誘電体膜 25b中の Irが第 1の強誘電体膜 61内部の結晶粒 の Aサイトや Bサイトに結合する。ここで、第 1の強誘電体膜 61及び第 2の強誘電体 膜 25bにより、キャパシタ膜となる強誘電体膜 25が形成される。
[0124] 続いて、第 1の実施形態と同様に、膜厚 50nm程度の IrO膜 (0く xく 2) 26aを形 成する。なお、 IrO膜の代わりに Pt膜を形成しても良い。
[0125] その後、 RTA法を行う。第 2の強誘電体膜 25bが PZT膜の場合には、熱処理温度 を 725°Cとし、流量 20sccmの酸素及び流量 2000sccmの Arによる雰囲気中で、熱 処理時間を 120秒間とする。
[0126] この熱処理により、第 2の強誘電体膜 25bが完全に結晶化するとともに、第 2の強誘 電体膜 25b中の Irが第 1の強誘電体膜 61内部の結晶粒の Aサイトや Bサイトに結合 する。更に、 IrO膜 26aのプラズマダメージを回復させることができ、第 2の強誘電体 膜 25b中の酸素欠損が補償される。ここで、第 1の強誘電体膜 61及び第 2の強誘電 体膜 25bにより、キャパシタ膜となる強誘電体膜 25が形成される。
その後、第 1の実施形態と同様に IrO膜 26bを形成し、パターユングすることにより
y
、強誘電体キャパシタ構造 30を形成する。
[0127] [実施例 6]
図 14Cは、実施例 6の主要構成として、図 1Dに相当する構成物のみを示す概略断 面図である。
本例では先ず、下部電極層 24上に、キャパシタ膜となる強誘電体膜として、低温、 例えば 20°C〜100°C、ここでは 50°Cでスパッタ法により形成し、アモルファス状態の 強誘電体膜 62を膜厚 140nm程度に形成する。
[0128] 続いて、 RTA法で熱処理を行う。この熱処理の温度をコントロールし、強誘電体膜 6 2を下部電極層 24上の部分 (強誘電体膜 62の下層部分)では完全に結晶化し、表 層がアモルファス状となるようにする。このとき、強誘電体膜 62の膜厚は結晶状況に 影響を与える。
[0129] 一般的に、強誘電体膜の結晶過程は下部電極上の部分力 結晶化が進行する。
熱処理温度が高い場合には結晶化速度が速くなる。図 17A,図 17Bは、 Ptからなる 下部電極層上に形成した膜厚 140nmの PZT膜に、 RTA法で 553°C及び 573°Cで 90秒間の熱処理を施した後の様子を示す断面の写真である。ァニール温度が低 ヽ と表面付近で柱状結晶の粒界が見えなくなり、結晶になっていないと思われる。一方 、ァニール温度が高 、と柱状結晶の粒界が明確になって 、るように見える（膜厚 120 nmの PZT膜の場合、 568°Cで 90秒間の熱処理を行うと、表面付近で柱状結晶の粒 界が見える。 ) o
[0130] 続いて、強誘電体膜 62上に、例えばスパッタ法又は MOCVD法により、膜厚 20η m〜80nm程度、ここでは 50nm程度の IrO膜（0<x< 2) 26cを形成する。ここで、 I rO膜 26cの Xの値をコントロールするために、流量 50〜58sccmの酸素及び流量 1 OOsccmの Arによる雰囲気中で、半導体基板 10に印加するパワーを 2. OkWとする 。成膜された IrO膜 26cの Xの値は例えば 1. 4程度となる。
[0131] 続、て、 RTA法で熱処理を行う。具体的には、 725°Cの処理温度、酸化性雰囲気 、ここでは酸素を含む雰囲気（流量 20sccmの酸素及び流量 2000sccmの Arによる 混合雰囲気）中で、熱処理時間を 120秒間とする。
[0132] この熱処理により、強誘電体膜 62が完全に結晶化するとともに、 IrO膜 26c中の Ir が強誘電体膜 62の内部へ拡散する。更に、 IrO膜 26cのプラズマダメージが回復さ れ、強誘電体膜 62中の酸素欠損が補償される。しカゝも、強誘電体膜 62と IrO膜 26c との界面は平坦となる (低電圧動作に非常に有利である。）。 その後、第 1の実施形態と同様に IrO膜 26bを形成し、パターユングすることにより y
、強誘電体キャパシタ構造 30を形成する。
[0133] 本例による強誘電体キャパシタ構造 30では、図 16に示すように、強誘電体膜 62は
、その内部にイリジウムを含有しており、上面から下面へ向力うほどイリジウム濃度が 低くなるイリジウム濃度分布を有して 、る。
[0134] 以下、下部電極となる Pt層、キャパシタ膜となるアモルファス PZT膜、及び上部電 極の一部となる IrO膜 (x= l. 4 :以下、 IrO 膜とする）からなる構造体を用いて、本 発明のメカニズムを説明する。
[0135] Pt下部電極層は、（111)面に配向している。その上に、アモルファス PZT膜を 150 nmに成膜する。その後、 RTA法で、流量 25sccmの酸素及び流量 2000sccmの Ar による雰囲気中で 90秒間、熱処理を行う。
[0136] 各熱処理の温度に起因するキャパシタの断面図への影響を図 18A,図 18B,図 1
8Cに示す。
PZT膜の結晶成長は、 Pt下部電極層の（111)結晶粒間から成長する。熱処理の 温度が低い場合、 PZT膜の結晶成長は、ばらつきが大きぐ柱状の PZT結晶粒子の 大きさも非常に大きなばらつきが見られる。 PZT膜の表面はアモルファス状である。
[0137] その後、 IrO 膜を形成し、さらに、 RTA法で 725°C、流量 20sccmの酸素及び流
1. 4
量 2000sccmの Arによる雰囲気中で 20秒間の熱処理を行う。このとき、 IrO 膜は
1. 4 不飽和な膜であるため、 IrO 膜中の Irが PZT膜中へ拡散し、 PZT膜中の Pbが IrO
1. 4
膜中へ拡散する。このとき、 PZT膜中の結晶粒子はばらつきが大きいので、 Irが P
1. 4
ZT膜の結晶粒の中（Aサイトや Bサイト）にドーピングされると共に、 Irが PZT膜の結 晶粒子間の隙間にも多く残存してしまう。これらの Irは、キャパシタのリークパスを形 成すると判断できる。しカゝしながら、 PZT膜中と IrO 膜との界面層（常誘電体層）は
1. 4
、 Pbと Irとの間における相互拡散の影響により薄くなる。即ち、キャパシタ構造の低電 圧動作に有利である。
[0138] 一方、上記の PZT膜の成膜後の熱処理温度が適当であれば、 PZT膜の結晶粒子 はほぼ均一となるとともに、 PZT膜の表層はアモルファス状態となる。その後、 IrO
1. 4 膜の形成及び熱処理を行うと、 Pb及び Irの拡散をコントロールでき、 PZT膜と IrO 膜との間の界面層も薄くすることができる。それと同時に、 PZT膜の結晶粒子はほぼ 均一になるので、 Irが PZT膜の結晶粒界に殆ど溜まることがなぐキャパシタ構造のリ ーク電流も低くなる。
[0139] 更に、上記の PZT成膜後の熱処理が高くなると、 PZTの結晶成長は速くなり、結晶 成長にある程度のばらつきが生じる。このとき、 PZT膜の表層はアモルファス状態で はなぐ PZT膜は完全に結晶化される。その後、 IrO 膜の形成及び熱処理を行うと
1. 4
、 Pb及び Irの相互拡散が発生する。但し、 PZT膜は結晶化されているため、 Irは殆 ど PZT膜の結晶粒子中に拡散できず、 Irは結晶粒子間及び PZT膜と IrO 膜との
1. 4 間に溜まる。 PZT膜と IrO 膜との間の界面層も厚くなる。
1. 4
[0140] 上記の各実施形態では、以上の基本発想を基に案出された。即ち、強誘電体膜中 に微量の Irをドーピングすることにより、強誘電体膜中の欠陥を補償する上に、強誘 電体膜の結晶性が均一となり、しかも強誘電体膜の結晶粒間に Irが溜まることなぐ 強誘電体膜と上部電極との界面層を薄くすることができる手法である。
[0141] ここで、実施例 6の手法で以下の実験を行う。
キャパシタ構造の下部電極としては、 Pt (膜厚 150nm、 350°C、 0. 3kW成膜パヮ 一で成膜)とする。強誘電体膜としては、 Ca、 Sr、 Laを微量添加した PZTのターゲッ トを用いて、 RFスパッタ法で 150nmを上記の下部電極上にアモルファス状の CSPL ZT膜を成膜する。このアモルファス状の CSPLZT膜を RTA法で熱処理する。流量 2 5sccmの酸素及び流量 2000sccmの Arによる混合雰囲気中で、熱処理時間を 90 秒間とする。熱処理温度として、 533°Cから 588°Cまで調査した。 IrO 膜としては、
1. 4
流量 50〜58sccmの酸素及び流量 lOOsccmの Arによる混合雰囲気中で、半導体 基板に印加するパワーを 2. OkW、基板温度を 20°Cとし、 8秒間成膜する。これにより 、膜厚 47nm程度の IrO 膜が形成される。その後、 RTA法で 725°C、流量 20scc
1. 4
mの酸素及び流量 2000sccmの Arによる混合雰囲気中で 20秒間の熱処理を行う。
[0142] 上記のように熱処理した CSPLZT膜の結晶性を測定した結果を図 19A,図 19B, 図 20A,図 20Bに示す。
図示のように、各条件の CSPLZT膜の（101)面は殆ど配向しない（バックグランド レベルの影響)。熱処理温度が低い場合には、（100)面の配向は強くなり、熱処理 温度が高くなると、（222)面の配向強度は強くなる。一方、熱処理温度が低い場合、 CSPLZT膜の（222)面の配向率（= (222) /[(222)+ (100) + (101)])は低い。 熱処理温度を 548°C以上とすると、（222)面の配向率はほぼ飽和する。以上の結果 より、 CSPLZT膜の結晶性はほとんど強誘電体成膜後の熱処理条件に依存すること が判る。即ち、熱処理温度が低くなると、 CSPLZT膜の結晶性は悪ぐ結晶粒子の 大きさがばらつく。熱処理温度を 548°C以上とすると、 CSPLZT膜の結晶粒子の大 きさがほぼ均一となる。
[0143] 一方、 CSPLZT膜の結晶性は、膜厚及び熱処理温度に依存する。 CSPLZTの膜 厚が 120nmの場合の熱処理温度が CSPLZT膜の結晶性へ与える影響を図 21 A, 図 21Bに示す。熱処理温度が低い場合、（100)面の配向強度は強くなり、（222)面 の配向率は低くなる。 543°C程度以上になると、配向率はほぼ飽和する。この結果よ り、強誘電体膜は、膜厚が薄くなると、最適な熱処理温度が低くなる。即ち、強誘電 体膜の表層をアモルファス状態とするに際して、強誘電体の結晶粒の大きさ及び配 向を揃える熱処理条件は、 PZTの膜厚にも依存する。
[0144] CSPLZT膜をキャパシタ膜、 IrO 膜及び IrO膜 (膜厚 200nm程度）を上部電極
1. 4 2
とした強誘電体キャパシタ構造を形成し、配線を 3層まで形成し、 1トランジスタ— 1キ ャパシタ（1T1C)の FeRAMを完成させる。次に、完成した 1T1Cの FeRAMのモ- タ特性及び PT歩留まりを調査した。
[0145] 先ず、平面形状が、一辺の長さが 50 μ mである正方形の強誘電体キャパシタ (ディ スクリート）、及び平面形状力 長辺の長さが 1. 50 ^ m,短辺の長さが 1. 15 /z mで ある 1428個の長方形の強誘電体キャパシタ（セルキャパシタ）を形成し、その反転電 荷量 QSWを測定した。
[0146] 印加電圧を 3. 0Vとして反転電荷量 QSWを測定した結果を図 22A,図 22Bに示 す。
この結果は、基板面内の 56点における平均値である。図示のように、 CSPLZT膜 の熱処理温度が 538°C以下になると、ディスクリートの QSWは低くなる。 543-558 °Cまではほぼ最高値であり、更に熱処理温度が高くなると、 QSWは低くなる。セルキ ャパシタでも同じ傾向が見られる。 [0147] 一方、セルキャパシタにおける印加電圧の依存性を図 23Aに、分極反転の抗電圧 Vcを図 23Bにそれぞれ示す。
この Vcは、印加電圧の変化に対する値 Pの変化の割合が最も大きい印加電圧を抗 電圧 Vcとした。なお、♦は変化の割合が負の場合の抗電圧 Vc (—）を示し、▲は変 化の割合が正の場合の抗電圧 Vc ( + )を示す。 Vcが低い場合、低電圧から飽和電 圧にわたって、高い反転電荷量 QSWが得られると共に、勾配が大きくなつた。このこ とは、低電圧動作の強誘電体メモリに極めて好適であることを意味している。
[0148] 図 23A及び図 23Bに示すように、 543°C及び 558°Cのセルキャパシタは、低電圧 に立ち上がりが速くなり、飽和 QSWも高くなり、 Vcが小さくなる。熱処理温度は高くな ると、低電圧に立ち上がりが遅くなり、飽和 QSWが低くなり、 Vcが高くなる。
[0149] 熱処理温度が 560°C以下の場合、 CSPLZT膜の表面はアモルファス状であり、そ の後、 IrO 膜を形成した後、熱処理を行うと、 Ir力 SCSPLZT膜へ拡散する上に、 C
1. 4
SPLZT膜と IrO 膜との界面は平坦であり、薄い界面層が生成される。一方、熱処
1. 4
理温度が 563°C以上になると、 CSPLZT膜の表層が結晶化される。より高い温度に なると、 CSPLZT膜はより完全に結晶化する。この場合、 IrO 膜の形成後の熱処
1. 4
理は、 Ir力 SCSPLZT膜へ拡散するが、 CSPLZT膜の結晶粒子内に殆ど入らず、結 晶粒界に玉ってしまう。し力も、 CSPLZT膜と IrO 膜との間の界面層も厚くなる。こ
1. 4
の状況では、分極反転電荷量が小さくなり、抗電圧も高くなる。
[0150] 次に、上記の強誘電体キャパシタ構造 (ディスクリート及びセルアレイ）のリーク電流 を測定した。この結果を図 24A,図 24Bに示す。
なお、印加電圧は、上部電極を基準とした下部電極の電位に相当し、 ± 5Vとした。 L CAPFはディスクリートのリーク電流であり、 L CAPはセルアレイのリーク電流 である。 L— CAPF— 2はディスクリートに印加電圧 + 5Vのリーク電流である。図示の ように、 PZTの熱処理温度が 543°C以下になると、各リーク電流は急増する。 548〜 558°C間のリーク電流が最も低くなる。更に、熱処理温度が高くなると、リーク電流が 増加するという結果が得られた。この現象は、以下のようにで説明できる。
[0151] 熱処理温度が低い場合、 PZTの結晶粒径はばらつきが大きぐ粒界の欠陥も多い ので、 Ir力PZTへ拡散すると、これらの空位に先に充填される。充填された空位の Ir はキャパシタ構造のリークパスを形成し、キャパシタ構造のリーク電流も急増する。熱 処理温度が適当である場合、 CSPLZT膜の結晶粒界に欠陥は少なぐ Irが結晶粒 内へ拡散するため、キャパシタのリークパスは形成されない。熱処理温度が高くなる と、 PZTの結晶粒が完全に形成され、 Irが殆ど結晶粒中に入らないため、そのまま結 晶粒界に溜まってしまい、リークパスが形成される。
[0152] 図 25A,図 25Bは、強誘電体キャパシタ構造（1T1C型のセルアレイ）における歩 留りの測定結果を示す特性図である。
歩留りの測定においては、動作電圧を 3Vとした。 PT1は、書き込みを行った後に 読み出しを行ったときの歩留りを示す。 PT2は、読み出し前に 250°Cでの熱処理を 行ったときの歩留りを示す。 PT3は、 PT2に対し熱処理後にデータを反転したときの 歩留りを示す。 PTは、 PT1、 ΡΤ2、 ΡΤ3の総合歩留まりを示す。 ΡΤレシオは ΡΤΖΡ T1である。
[0153] 図示のように、 PZT (CSPLZT)の熱処理温度はデバイスの歩留まりに大きな影響 を与える。 ΡΖΤの熱処理温度が低いとき、キャパシタのリーク電流が大きいため、キヤ パシタ構造に高電圧を印加できず、 PT1の歩留まりは非常に低くなる。一方、 ΡΖΤの 熱処理温度が高くなると、キャパシタ構造は低電圧で動作し難くなり、リテンション (S S : Same State不良）及びインプリント（OS： Opposite State不良）し易くなり、 PT は低くなる。同様に、 PTレシオも低くなる。 PT歩留まりの RET不良（SS&OS)の結 果を図 26に示す。
[0154] 以上の結果より、 PZT(CSPLZT)膜の熱処理温度は 543°C〜573°Cとすることが 望ましい。最適温度は 553°Cである。更に、 548°C〜558°Cの熱処理では、 90%の デバイス歩留まり及び 98%以上の歩留まり率が得られる。
一方、 PZTの膜厚が 120nmの場合では、最適な熱処理温度は 543°C〜553°Cで あると考えられる。
産業上の利用可能性
[0155] 本発明によれば、キャパシタ構造の反転電ィ匕量を向上させるも、リーク電流を徒に 増加させることなぐ高い歩留まりを確保することが可能となり、信頼性の高い半導体 装置が実現する。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材 料力 なるキャパシタ膜を挟持してなるキャパシタ構造と
を含み、
前記キャパシタ膜は、その内部にイリジウムを含有しており、上層領域から下層領域 へ向力うほどイリジウム濃度が低くなるイリジウム濃度分布を有することを特徴とする 半導体装置。
[2] 前記キャパシタ膜は、前記上層領域が均一な高いイリジウム濃度であるとともに、前 記下層領域が下方へ向力うほどイリジウム濃度が低くなることを特徴とする請求項 1に 記載の半導体装置。
[3] 前記上層領域のイリジウム含有量は、 0. Olmol%以上 3. OOmol%以下の範囲の 値であることを特徴とする請求項 2に記載の半導体装置。
[4] 前記キャパシタ膜は強誘電体材料力 なることを特徴とする請求項 1に記載の半導 体装置。
[5] 前記上層領域は、 Aサイト及び Bサイトの少なくとも一方に Ir元素を含む ABO型ぺ
3 口ブスカイト構造 (A = Bi, Pb, Ba, Sr, Ca, Na, K,及び希土類元素から選ばれた 少なくとも 1種、 B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Crから選ばれた少なくとも 1 種)の強誘電体材料力 なることを特徴とする請求項 4に記載の半導体装置。
[6] 前記上層領域は、 PZT、 La, Ca, Sr,及び S 選ばれた少なくとも 1種がドープ された PZT、 PLZT、 BLT、 SBT、及び Bi層状構造から選ばれた 1種からなることを 特徴とする請求項 5に記載の半導体装置。
[7] 前記下層領域は、 Aサイト及び Bサイトの少なくとも一方に Ir元素を含む ABO型ぺ
3 口ブスカイト構造 (A = Bi, Pb, Ba, Sr, Ca, Na, K,及び希土類元素から選ばれた 少なくとも 1種、 B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Crから選ばれた少なくとも 1 種)の強誘電体材料力 なることを特徴とする請求項 5に記載の半導体装置。
[8] 前記下層領域は、 PZT、 La, Ca, Sr,及び S 選ばれた少なくとも 1種がドープ された PZT、 PLZT、 BLT、 SBT、及び Bi層状構造から選ばれた 1種からなることを 特徴とする請求項 7に記載の半導体装置。
[9] 前記上部電極は、複数層構造とされており、最下層の組成が IrOx(0<x< 2)であ ることを特徴とする請求項 1に記載の半導体装置。
[10] 半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ 膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、 前記キャパシタ構造を形成するに際して、
下部電極層を形成する工程と、
前記下部電極層上に第 1の誘電体膜を形成する工程と、
前記第 1の誘電体膜上に、内部にイリジウムを含有するアモルファス状の第 2の誘 電体膜を形成する工程と、
酸化性雰囲気で前記第 2の誘電体膜を熱処理し、前記第 2の誘電体膜を結晶化す るとともに、前記第 2の誘電体膜中のイリジウムを前記第 1の誘電体膜の内部に拡散 させる工程と、
前記第 2の誘電体膜上に上部電極層を形成する工程と、
前記上部電極層、前記第 2の誘電体膜、前記第 1の誘電体膜、及び前記下部電極 層をそれぞれ加工して、前記キャパシタ構造を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
[11] 前記第 1の誘電体膜をアモルファス状に形成し、前記第 2の誘電体膜の熱処理によ り、前記第 2の誘電体膜と共に前記第 1の誘電体膜を結晶化することを特徴とする請 求項 10に記載の半導体装置の製造方法。
[12] 前記第 1の誘電体膜をアモルファス状に形成し、
前記第 2の誘電体膜を形成する前に、酸化性雰囲気で前記第 1の誘電体膜を熱処 理して前記第 1の誘電体膜を結晶化させる工程を更に含むことを特徴とする請求項 1 0に記載の半導体装置の製造方法。
[13] 前記第 2の誘電体膜を形成した後に、前記上部電極層を形成し、前記上部電極層 が形成された状態で前記第 2の誘電体膜の熱処理を行うことを特徴とする請求項 10 に記載の半導体装置の製造方法。
[14] 前記第 1の誘電体膜をアモルファス状に形成し、前記第 2の誘電体膜の熱処理によ り、前記第 2の誘電体膜と共に前記第 1の誘電体膜を結晶化することを特徴とする請 求項 13に記載の半導体装置の製造方法。
[15] 前記上部電極層を形成した後、前記上部電極層が形成された状態で、再び前記 第 2の誘電体膜の熱処理を行うことを特徴とする請求項 10に記載の半導体装置の製 造方法。
[16] 前記第 2の誘電体膜のイリジウム含有量は、 0. Olmol%以上 3. OOmol%以下の 範囲の値であることを特徴とする請求項 10に記載の半導体装置の製造方法。
[17] 前記キャパシタ膜は強誘電体材料力もなることを特徴とする請求項 10に記載の半 導体装置の製造方法。
[18] 前記第 2の誘電体膜は、 Aサイト及び Bサイトの少なくとも一方に Ir元素を含む ABO 型ぺロブスカイト構造 (A = Bi, Pb, Ba, Sr, Ca, Na, K,及び希土類元素から選ば
3
れた少なくとも 1種、 B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Crから選ばれた少なく とも 1種)の強誘電体材料力もなることを特徴とする請求項 17に記載の半導体装置の 製造方法。
[19] 前記第 2の誘電体膜は、 PZT、 La, Ca, Sr,及び Siから選ばれた少なくとも 1種が ドープされた PZT、 PLZT、 BLT、 SBT、及び Bi層状構造から選ばれた 1種からなる ことを特徴とする請求項 18に記載の半導体装置の製造方法。
[20] 前記第 1の誘電体膜は、 ABO型ぺロブスカイト構造 (A=Bi, Pb, Ba, Sr, Ca, N
3
a, K,及び希土類元素から選ばれた少なくとも 1種、 B=Ti, Zr, Nb, Ta, W, Mn,
Fe, Co, Cr力も選ばれた少なくとも 1種)の強誘電体材料力もなることを特徴とする請 求項 18に記載の半導体装置の製造方法。
[21] 前記第 1の誘電体膜は、 PZT、 La, Ca, Sr,及び Siから選ばれた少なくとも 1種が ドープされた PZT、 PLZT、 BLT、 SBT、及び Bi層状構造から選ばれた 1種からなる ことを特徴とする請求項 20に記載の半導体装置の製造方法。
[22] 半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ 膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、 前記キャパシタ構造を形成するに際して、
下部電極層を形成する工程と、 前記下部電極層上にアモルファス状の誘電体膜を形成する工程と、 酸化性雰囲気で前記誘電体膜に第 1の熱処理を施し、前記誘電体膜を結晶化す る工程と、
前記誘電体膜上に、内部にイリジウムを含有する上部電極層を形成する工程と、 酸化性雰囲気で前記上部電極層に第 2の熱処理を施し、前記上部電極層中のイリ ジゥムを前記誘電体膜の内部に拡散させる工程と、
前記上部電極層、前記誘電体膜、及び前記下部電極層をそれぞれ加工して、前 記キャパシタ構造を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
[23] 前記上部電極層を複数層構造とし、
前記誘電体膜上に、 IrO (0<x< 2)の組成に前記上部電極層の最下層を形成し 前記最下層に前記第 2の熱処理を施し、前記最下層中のイリジウムを前記誘電体 膜の内部に拡散させた後、
前記最下層上に前記上部電極層の残りの層を形成し、前記上部電極層を完成さ せることを特徴とする請求項 22に記載の半導体装置の製造方法。
[24] 前記第 2の熱処理を 548°C以上 558°Cの範囲内の処理温度で行うことを特徴とす る請求項 22に記載の半導体装置の製造方法。
[25] 前記誘電体膜は強誘電体材料からなることを特徴とする請求項 22に記載の半導 体装置の製造方法。
[26] 前記誘電体膜は、 ABO型ぺロブスカイト構造 (A=Bi, Pb, Ba, Sr, Ca, Na, K,
3
及び希土類元素から選ばれた少なくとも 1種、 B=Ti, Zr, Nb, Ta, W, Mn, Fe, C o, Crカゝら選ばれた少なくとも 1種)の強誘電体材料からなることを特徴とする請求項 2 5に記載の半導体装置の製造方法。
[27] 前記誘電体膜は、 PZT、 La, Ca, Sr,及び S 選ばれた少なくとも 1種がドープ された PZT、 PLZT、 BLT、 SBT、及び Bi層状構造から選ばれた 1種からなることを 特徴とする請求項 26に記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244266A (ja) * 2007-03-28 2008-10-09 Seiko Epson Corp 圧電素子の製造方法、インクジェット式記録ヘッド、およびインクジェットプリンター
JP2010003775A (ja) * 2008-06-19 2010-01-07 Taiyo Yuden Co Ltd 薄膜キャパシタ及びその製造方法
JP2011077226A (ja) * 2009-09-30 2011-04-14 Fujitsu Semiconductor Ltd 強誘電体キャパシタの製造方法
JP2014033140A (ja) * 2012-08-06 2014-02-20 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
KR20140088155A (ko) * 2011-11-18 2014-07-09 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터
JP2015213197A (ja) * 2015-08-10 2015-11-26 富士通セミコンダクター株式会社 半導体装置の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4601896B2 (ja) * 2002-10-30 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5610134B2 (ja) * 2010-05-07 2014-10-22 セイコーエプソン株式会社 液体噴射ヘッド、液体噴射装置、及び圧電素子
US8450168B2 (en) 2010-06-25 2013-05-28 International Business Machines Corporation Ferro-electric capacitor modules, methods of manufacture and design structures
JP2012074479A (ja) * 2010-09-28 2012-04-12 Fujitsu Semiconductor Ltd 半導体装置の製造方法
EP2639846B1 (en) * 2010-11-10 2016-07-13 Konica Minolta, Inc. Ferroelectric thin film, method for producing ferroelectric thin film, method for producing piezoelectric element
JP2013012681A (ja) * 2011-06-30 2013-01-17 Toshiba Corp 磁気抵抗効果素子及びその製造方法
JP5747849B2 (ja) 2012-03-26 2015-07-15 東レ株式会社 ゲートバルブおよびゲートバルブの製造方法
JP6539900B2 (ja) * 2013-07-25 2019-07-10 国立研究開発法人産業技術総合研究所 強誘電体デバイス及びその製造方法
US9219225B2 (en) * 2013-10-31 2015-12-22 Micron Technology, Inc. Multi-bit ferroelectric memory device and methods of forming the same
CN104474571A (zh) * 2014-11-19 2015-04-01 重庆联佰博超医疗器械有限公司 一种淀粉复合多糖止血粉及其制备方法
US9975815B2 (en) * 2015-02-26 2018-05-22 General Electric Company Methods for forming ceramic matrix composite articles
JP6751866B2 (ja) 2016-04-22 2020-09-09 国立研究開発法人産業技術総合研究所 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ
US11121139B2 (en) * 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
US11706928B2 (en) 2020-10-30 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004053991A1 (ja) * 2002-12-10 2004-06-24 Fujitsu Limited 強誘電体キャパシタ及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3517876B2 (ja) * 1998-10-14 2004-04-12 セイコーエプソン株式会社 強誘電体薄膜素子の製造方法、インクジェット式記録ヘッド及びインクジェットプリンタ
JP3665570B2 (ja) * 1998-12-23 2005-06-29 インフィネオン テクノロジース アクチエンゲゼルシャフト コンデンサ電極装置
US6316797B1 (en) * 1999-02-19 2001-11-13 Advanced Technology Materials, Inc. Scalable lead zirconium titanate(PZT) thin film material and deposition method, and ferroelectric memory device structures comprising such thin film material
US6660631B1 (en) * 2000-08-31 2003-12-09 Micron Technology, Inc. Devices containing platinum-iridium films and methods of preparing such films and devices
US20020117700A1 (en) * 2001-02-28 2002-08-29 Glex Fox Amorphous iridium oxide barrier layer and electrodes in ferroelectric capacitors
TW564550B (en) * 2001-06-05 2003-12-01 Hitachi Ltd Semiconductor device
JP2003068991A (ja) * 2001-08-23 2003-03-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2003128419A (ja) * 2001-10-22 2003-05-08 Jsr Corp 強誘電体薄膜形成用塗布液および強誘電体薄膜
US6635497B2 (en) * 2001-12-21 2003-10-21 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
JP2004079675A (ja) * 2002-08-13 2004-03-11 Fujitsu Ltd 半導体装置及びその製造方法
US7473949B2 (en) * 2002-12-10 2009-01-06 Fujitsu Limited Ferroelectric capacitor and method of manufacturing the same
JP2005183841A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP2006313833A (ja) * 2005-05-09 2006-11-16 Seiko Epson Corp 強誘電体キャパシタの形成方法、強誘電体キャパシタおよび電子デバイス
JP2006344684A (ja) * 2005-06-07 2006-12-21 Fujitsu Ltd 半導体装置及びその製造方法
JP2006344783A (ja) * 2005-06-09 2006-12-21 Fujitsu Ltd 半導体装置及びその製造方法
KR20090017758A (ko) * 2007-08-16 2009-02-19 삼성전자주식회사 강유전체 커패시터의 형성 방법 및 이를 이용한 반도체장치의 제조 방법
US7709359B2 (en) * 2007-09-05 2010-05-04 Qimonda Ag Integrated circuit with dielectric layer
JP4479770B2 (ja) * 2007-09-14 2010-06-09 セイコーエプソン株式会社 強誘電体メモリの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004053991A1 (ja) * 2002-12-10 2004-06-24 Fujitsu Limited 強誘電体キャパシタ及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244266A (ja) * 2007-03-28 2008-10-09 Seiko Epson Corp 圧電素子の製造方法、インクジェット式記録ヘッド、およびインクジェットプリンター
JP2010003775A (ja) * 2008-06-19 2010-01-07 Taiyo Yuden Co Ltd 薄膜キャパシタ及びその製造方法
JP2011077226A (ja) * 2009-09-30 2011-04-14 Fujitsu Semiconductor Ltd 強誘電体キャパシタの製造方法
KR20140088155A (ko) * 2011-11-18 2014-07-09 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터
KR101590280B1 (ko) * 2011-11-18 2016-01-29 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터
JP2014033140A (ja) * 2012-08-06 2014-02-20 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
JP2015213197A (ja) * 2015-08-10 2015-11-26 富士通セミコンダクター株式会社 半導体装置の製造方法

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