KR101590280B1 - 적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터 - Google Patents

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다까아끼 미야사꼬
에이스께 도꾸미쯔
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고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
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Abstract

본 발명의 강유전체 게이트 박막 트랜지스터(20)는 채널층(28)과, 채널층(28)의 도통 상태를 제어하는 게이트 전극층(22)과, 채널층(28)과 게이트 전극층(22) 사이에 배치된 강유전체층을 포함하는 게이트 절연층(25)을 구비하는 강유전체 게이트 박막 트랜지스터이며, 게이트 절연층(강유전체층)(25)은, PZT층(23)과, BLT층(24)(Pb 확산 방지층)이 적층된 구조를 갖고, 채널층(산화물 도전체층)(28)은, 게이트 절연층(강유전체층)(25)에 있어서의 BLT층(Pb 확산 방지층)(24) 측의 면에 배치되어 있다. 본 발명의 강유전체 게이트 박막 트랜지스터(20)에 의하면, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯하여, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결할 수 있다.

Description

적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터{LAMINATED STRUCTURE, FERROELECTRIC GATE THIN FILM TRANSISTOR, AND FERROELECTRIC THIN FILM CAPACITOR}
본 발명은 적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터에 관한 것이다.
도 18은, 종래의 강유전체 게이트 박막 트랜지스터(900)를 설명하기 위하여 도시하는 도면이다.
종래의 강유전체 게이트 박막 트랜지스터(900)는 도 18에 도시한 바와 같이, 소스 전극(950) 및 드레인 전극(960)과, 소스 전극(950)과 드레인 전극(960) 사이에 위치하는 채널층(940)과, 채널층(940)의 도통 상태를 제어하는 게이트 전극(920)과, 게이트 전극(920)과 채널층(940) 사이에 형성되고, 강유전체 재료를 포함하는 게이트 절연층(930)을 구비한다. 또한, 도 18에 있어서, 부호 910은 절연성 기판을 나타낸다.
종래의 강유전체 게이트 박막 트랜지스터(900)에 있어서는, 게이트 절연층(930)을 구성하는 재료로서, 강유전체 재료(예를 들어 BLT(Bi4-xLaxTi3O12) 또는 PZT(Pb(Zrx,Ti1-x)O3))가 사용되고, 채널층(940)을 구성하는 재료로서, 산화물 도전성 재료(예를 들어, 인듐 주석 산화물(ITO))가 사용되고 있다.
종래의 강유전체 게이트 박막 트랜지스터(900)에 의하면, 채널층을 구성하는 재료로서 산화물 도전성 재료를 사용하고 있기 때문에 캐리어 농도를 높게 할 수 있고, 또한, 게이트 절연층을 구성하는 재료로서 강유전체 재료를 사용하고 있기 때문에 낮은 구동 전압에서 고속으로 스위칭할 수 있고, 그 결과, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능하게 된다. 또한, 양호한 히스테리시스 특성을 갖기 때문에, 메모리 소자나 축전 소자로서 적절하게 사용하는 것이 가능하게 된다.
종래의 강유전체 게이트 박막 트랜지스터는, 도 19에 나타내는 종래의 강유전체 게이트 박막 트랜지스터의 제조 방법에 의해 제조할 수 있다. 도 19는, 종래의 강유전체 게이트 박막 트랜지스터의 제조 방법을 설명하기 위하여 도시하는 도면이다. 도 19의 (a) 내지 도 19의 (e)는 각 공정도이며, 도 19의 (f)는 강유전체 게이트 박막 트랜지스터(900)의 평면도이다.
먼저, 도 19의 (a)에 도시한 바와 같이, 표면에 SiO2층이 형성된 Si 기판을 포함하는 절연성 기판(910) 상에 전자 빔 증착법이 의해, Ti(10nm) 및 Pt(40nm)의 적층막을 포함하는 게이트 전극(920)을 형성한다.
이어서, 도 19의 (b)에 도시한 바와 같이, 게이트 전극(920)의 상방으로부터, 졸겔법에 의해, BLT(Bi3.25La0.75Ti3O12) 또는 PZT(Pb(Zr0.4Ti0.6)O3)를 포함하는 게이트 절연층(930)(200nm)을 형성한다.
이어서, 도 19의 (c)에 도시한 바와 같이, 게이트 절연층(930) 상에 RF 스팩터법(Sputtering Method)에 의해, ITO를 포함하는 채널층(940)(5nm 내지 15nm)을 형성한다.
이어서, 도 19의 (d)에 도시한 바와 같이, 채널층(940) 위에 전자 빔 증착법에 의해, Ti(30nm) 및 Pt(30nm)를 진공 증착하여 소스 전극(950) 및 드레인 전극(960)을 형성한다.
이어서, RIE법 및 습식 에칭법(HF:HCl 혼합액)에 의해, 소자 영역을 다른 소자 영역으로부터 분리한다.
이에 의해, 도 19의 (e) 및 도 19의 (f)에 도시한 바와 같은, 강유전체 게이트 박막 트랜지스터(900)를 제조할 수 있다.
도 20은, 종래의 강유전체 게이트 박막 트랜지스터(900)의 전달 특성을 설명하기 위하여 도시하는 도면이다. 또한, 도 20 중, 부호 940a는 채널을 나타내고, 부호 940b는 공핍층을 나타낸다.
종래의 강유전체 게이트 박막 트랜지스터(900)에 있어서는, 도 20에 도시한 바와 같이, 게이트 전압이 3V(VG=3V)일 때의 온 전류로서 약 10-4A, 온/오프비로서 1×104, 전계 효과 이동도(μFE)로서 10㎠/VS, 메모리 윈도우로서 약 2V의 값이 얻어지고 있다.
일본 특허 공개 제2006-121029호 공보
그런데, 상기와 같이 우수한 강유전체 게이트 박막 트랜지스터(900)를 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조하는 것을 가능하게 하기 위해서, 본 발명의 발명자들은, 상기한 강유전체 게이트 박막 트랜지스터를 구성하는 층의 적어도 일부를 액체 프로세스를 사용하여 제조하는 것에 상도하여 예의 연구를 진행시켜 왔다.
본 발명의 발명자는, 그 연구 과정에서, 액체 프로세스를 사용하여 제조한 PZT층을 게이트 절연층으로 함과 함께 액체 프로세스를 사용하여 제조한 산화물 도전체층(예를 들어 ITO층)을 채널층으로 한 경우, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제가 있는 것을 발견하였다. 그리고, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제의 원인이, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 있는 것을 발견하였다.
또한, 본 발명의 발명자의 연구에 의해, 이러한 현상은, 강유전체 게이트 박막 트랜지스터의 경우에만 발생하는 현상이 아니고, 강유전체 박막 캐패시터를 비롯해 「PZT층과 산화물 도전체층이 적층된 적층 구조체」 전반에 걸쳐 발생하는 현상인 것을 알았다. 또한, 이러한 현상은, 「액체 프로세스를 사용하여 제조한 PZT층 및 액체 프로세스를 사용하여 제조한 산화물 도전체층이 적층된 적층 구조체」의 경우에만 발생하는 현상이 아니고, PZT층 및 산화물 도전체층 중 적어도 한쪽을 기상법을 사용하여 제조한 경우에도 마찬가지로 발생하는 현상인 것을 알았다.
그래서 본 발명은 상기한 사정을 감안하여 이루어진 것으로, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯하여, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제가 해결된 적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터를 제공하는 것을 목적으로 한다.
본 발명의 발명자는, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것을 방지하기 위해서는 어떻게 하면 좋을지에 대하여 예의 노력을 거듭한 결과, PZT층과 산화물 도전체층 사이에, BLT층 혹은 LaTaOx층, LaZrOx층 또는 SrTaOx층을 포함하는 특성의 층을 Pb 확산 방지층으로서 개재시킴으로써, 상기한 목적이 달성될 수 있는 것을 발견하고, 본 발명을 완성시키기에 이르렀다.
[1] 본 발명의 적층 구조체는, PZT층과, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 적층된 구조를 갖는 강유전체층과, 상기 강유전체층에 있어서의 상기 Pb 확산 방지층 측의 면에 배치된 산화물 도전체층을 구비하는 적층 구조체이다.
본 발명의 적층 구조체에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하게 되기 때문에, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것이 방지되어, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하게 된다.
또한, 본 발명에 있어서, 강유전체층이란, 강유전체층 전체로서 강유전성을 나타내는 층을 말한다. 따라서, 강유전성을 나타내는 PZT층과 강유전성을 나타내는 BLT층이 적층된 구조를 갖는 경우 뿐만 아니라, 강유전성을 나타내는 PZT층과 상유전성을 나타내는 LaTaOx층, LaZrOx층 혹은 SrTaOx층이 적층된 구조를 갖는 경우도, 강유전체층의 개념에 포함되는 것으로 한다.
[2] 본 발명의 적층 구조체에 있어서는, 상기 산화물 도전체층은, ITO층, In-O층 또는 IGZO층을 포함하는 것이 바람직하다.
ITO층, In-O층 또는 IGZO층은, Pb 원자가 확산하기 쉬운 성질을 갖는다. 그러나, 본 발명의 적층 구조체에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다.
[3] 본 발명의 적층 구조체에 있어서는, 상기 Pb 확산 방지층의 두께는, 10nm 내지 30nm의 범위 내에 있는 것이 바람직하다.
Pb 확산 방지층의 두께가 10nm 내지 30nm의 범위 내에 있는 것이 바람직한 것은 이하의 이유에 의한다. 즉, Pb 확산 방지층의 두께가 10nm 미만인 경우에는, PZT층에서 산화물 도전체층으로 도달하는 Pb의 양을 무시할 수 없는 정도의 양이 될 경우가 있기 때문이다. 한편, Pb 확산 방지층의 두께가 30nm를 초과하는 경우에는, Pb 확산 방지층으로서 BLT층을 사용한 경우에는, BLT층을 구성하는 입자의 평균 입경이 비교적 큰 것에 기인하여 강유전체 게이트 박막 트랜지스터의 누설 전류가 증대하는 경우가 있기 때문이며, Pb 확산 방지층으로서 LaTaOx층, LaZrOx층 또는 SrTaOx층을 사용한 경우에는, LaTaOx층, LaZrOx층 또는 SrTaOx층이 상유전체 재료를 포함함으로 인해, 강유전체층의 강유전성이 저하하는 경우가 있기 때문이다.
[4] 본 발명의 적층 구조체에 있어서는, 상기 PZT층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
액체 프로세스를 사용하여 제조된 PZT층은, 제조 과정에서 Pb 원자가 빠지기 쉬운 성질을 갖는다. 그러나, 본 발명의 적층 구조체에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다. 또한, 액체 프로세스를 사용하여 PZT층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 적층 구조체가 된다.
[5] 본 발명의 적층 구조체에 있어서는, 상기 산화물 도전체층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
액체 프로세스를 사용하여 제조된 산화물 도전체층은, 기상법을 사용하여 제조된 산화물 도전체층보다 Pb 원자가 확산하기 쉬운 성질을 갖는다. 그러나, 본 발명의 적층 구조체에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다. 또한, 액체 프로세스를 사용하여 산화물 도전체층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 적층 구조체가 된다.
[6] 본 발명의 적층 구조체에 있어서는, 상기 Pb 확산 방지층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
이와 같이, 액체 프로세스를 사용하여 Pb 확산 방지층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 적층 구조체가 된다.
[7] 본 발명의 강유전체 게이트 박막 트랜지스터는, 채널층과, 상기 채널층의 도통 상태를 제어하는 게이트 전극층과, 상기 채널층과 상기 게이트 전극층 사이에 배치된 강유전체층을 포함하는 게이트 절연층을 구비하는 강유전체 게이트 박막 트랜지스터로서, 상기 강유전체층은, PZT층과, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 적층된 구조를 갖고, 상기 채널층 및 상기 게이트 전극층 중 적어도 한쪽은, 산화물 도전체층을 포함하고, 상기 산화물 도전체층은, 상기 강유전체층에 있어서의 상기 Pb 확산 방지층 측의 면에 배치되어 있는 강유전체 게이트 박막 트랜지스터이다.
본 발명의 강유전체 게이트 박막 트랜지스터에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하게 되기 때문에, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것이 방지되어, 강유전체 게이트 박막 트랜지스터의 전달 특성이 저하되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯해, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하게 된다.
[8] 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 상기 산화물 도전체층은, ITO층, In-O층 또는 IGZO층을 포함하는 것이 바람직하다.
ITO층, In-O층 또는 IGZO층은, Pb 원자가 확산하기 쉬운 성질을 갖는다. 그러나, 본 발명의 강유전체 게이트 박막 트랜지스터에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다.
[9] 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 상기 Pb 확산 방지층의 두께는, 10nm 내지 30nm의 범위 내에 있는 것이 바람직하다.
Pb 확산 방지층의 두께가 10nm 내지 30nm의 범위 내에 있는 것이 바람직한 것은 이하의 이유에 의한다. 즉, Pb 확산 방지층의 두께가 10nm 미만인 경우에는, PZT층에서 산화물 도전체층으로 도달하는 Pb의 양을 무시할 수 없을 정도의 양이 될 경우가 있기 때문이다. 또한, Pb 확산 방지층으로서 BLT층을 사용한 경우에는, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되는(예를 들어 메모리 윈도우의 폭이 좁아지기 쉬워지는) 경우가 있기 때문이다. 한편, Pb 확산 방지층의 두께가 30nm를 초과하는 경우에는, Pb 확산 방지층으로서 BLT층을 사용한 경우에는, BLT층을 구성하는 입자의 평균 입경이 비교적 큰 것에 기인하여 강유전체 게이트 박막 트랜지스터의 누설 전류가 증대하는 경우가 있는 동시에, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되는(예를 들어 메모리 윈도우의 폭이 좁아지기 쉬워지거나, 온 전류가 저하되거나 오프 전류가 증대하거나 함) 경우가 있기 때문이며, Pb 확산 방지층으로서 LaTaOx층, LaZrOx층 또는 SrTaOx층을 사용한 경우에는, LaTaOx층, LaZrOx층 혹은 SrTaOx층이 상유전체 재료를 포함함으로 인해, 강유전체층의 강유전성이 저하하는 경우가 있기 때문이다.
또한, Pb 확산 방지층으로서 BLT층을 사용한 경우에는, 상기 Pb 확산 방지층의 두께는, 10nm 내지 20nm의 범위 내에 있는 것이 보다 바람직하다.
Pb 확산 방지층의 두께가 20nm를 초과하는 경우에는, 후술하는 실시예로부터도 알 수 있는 바와 같이, 강유전체 게이트 박막 트랜지스터의 전달 특성이 약간 열화되는(메모리 윈도우의 폭이 약간 좁아지는) 경우가 있기 때문이다.
[10] 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 상기 PZT층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
액체 프로세스를 사용하여 제조된 PZT층은, 제조 과정에서 Pb 원자가 빠지기 쉬운 성질을 갖는다. 그러나, 본 발명의 강유전체 게이트 박막 트랜지스터에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다. 또한, 액체 프로세스를 사용하여 PZT층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 강유전체 게이트 박막 트랜지스터가 된다.
[11] 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 상기 산화물 도전체층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
액체 프로세스를 사용하여 제조된 산화물 도전체층은, 기상법을 사용하여 제조된 산화물 도전체층보다 Pb 원자가 확산하기 쉬운 성질을 갖는다. 그러나, 본 발명의 강유전체 게이트 박막 트랜지스터에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다. 또한, 액체 프로세스를 사용하여 산화물 도전체층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 강유전체 게이트 박막 트랜지스터가 된다.
[12] 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 상기 Pb 확산 방지층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
이와 같이, 액체 프로세스를 사용하여 Pb 확산 방지층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 강유전체 게이트 박막 트랜지스터가 된다.
[13] 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 상기 채널층은, 상기 산화물 도전체층을 포함하는 것이어도 된다.
채널층에 Pb 원자가 확산하면 강유전체 게이트 박막 트랜지스터의 전달 특성이 크게 열화된다(예를 들어 메모리 윈도우의 폭이 매우 좁아지기 쉬워진다). 그러나, 본 발명의 강유전체 게이트 박막 트랜지스터에 의하면, PZT층과 채널층(산화물 도전체층) 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서부터 채널층에 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다.
[14] 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 상기 게이트 전극층은, 상기 산화물 도전체층을 포함하는 것이어도 된다.
게이트 전극층에 Pb 원자가 확산하면 강유전체 게이트 박막 트랜지스터의 신뢰성이 저하된다. 그러나, 본 발명의 강유전체 게이트 박막 트랜지스터에 의하면, PZT층과 게이트 전극층(산화물 도전체층) 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 게이트 전극층에 Pb 원자가 확산하는 것을 방지할 수 있고, 강유전체 게이트 박막 트랜지스터의 신뢰성을 높게 하는 것이 가능하게 된다.
또한, 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 채널층과 접하여 배치된 소스 전극층 및 드레인 전극층을 더 구비하는 것이어도 된다.
또한, 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 상기 채널층과 동일층을 포함하는 소스 전극층 및 드레인 전극층을 더 구비하는 것이어도 된다.
이 경우에 있어서, 본 발명의 강유전체 게이트 박막 트랜지스터에 있어서는, 채널층의 층 두께가 소스 전극층의 층 두께 및 드레인 전극층의 층 두께보다 얇은 단차 구조를 갖는 것이 바람직하고, 이러한 단차 구조는, 스탬핑 성형 기술을 사용하여 형성된 것이 바람직하다.
[15] 본 발명의 강유전체 박막 캐패시터는, 제1 전극층과, 제2 전극층과, 상기 제1 전극층과 상기 제2 전극층 사이에 배치된 강유전체층을 포함하는 유전체층을 구비하는 강유전체 박막 캐패시터로서, 상기 강유전체층은, PZT층과, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 적층된 구조를 갖고, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 한쪽은, 산화물 도전체층을 포함하고, 상기 산화물 도전체층은, 상기 강유전체층에 있어서의 상기 Pb 확산 방지층 측의 면에 배치되어 있는 강유전체 박막 캐패시터이다.
본 발명의 강유전체 박막 캐패시터에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하게 되기 때문에, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것이 방지되어, 강유전체 박막 캐패시터의 전기 특성이 열화되기 쉽다(예를 들어 충방전 가능 횟수가 저하되기 쉽다)고 하는 문제를 해결하는 것이 가능하게 된다.
[16] 본 발명의 강유전체 박막 캐패시터에 있어서는, 상기 산화물 도전체층은, ITO층, In-O층 또는 IGZO층을 포함하는 것이 바람직하다.
ITO층, In-O층 또는 IGZO층이, Pb 원자가 확산하기 쉬운 성질을 갖는다. 그러나, 본 발명의 강유전체 박막 캐패시터에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다.
[17] 본 발명의 강유전체 박막 캐패시터에 있어서는, 상기 Pb 확산 방지층의 두께는, 10nm 내지 30nm의 범위 내에 있는 것이 바람직하다.
Pb 확산 방지층의 두께가 10nm 내지 30nm의 범위 내에 있는 것이 바람직한 것은 이하의 이유에 의한다. 즉, Pb 확산 방지층의 두께가 10nm 미만인 경우에는, PZT층에서 산화물 도전체층으로 도달하는 Pb의 양을 무시할 수 없을 정도의 양이 될 경우가 있기 때문이다. 또한, 이것에 기인하여 강유전체 박막 캐패시터의 전기 특성이 열화되기 쉬워지는(예를 들어 충방전 가능 횟수가 저하되기 쉬워지는) 경우가 있기 때문이다. 한편, Pb 확산 방지층의 두께가 30nm를 초과하는 경우에는, Pb 확산 방지층으로서 BLT층을 사용한 경우에는, BLT층을 구성하는 입자의 평균 입경이 비교적 큰 것에 기인하여 강유전체 게이트 박막 트랜지스터의 누설 전류가 증대할 경우가 있기 때문이며, Pb 확산 방지층으로서 LaTaOx층, LaZrOx층 또는 SrTaOx층을 사용한 경우에는, LaTaOx층, LaZrOx층 혹은 SrTaOx층이 상유전체 재료를 포함함으로 인해, 강유전체층의 강유전성이 저하하는 경우가 있기 때문이다.
[18] 본 발명의 강유전체 박막 캐패시터에 있어서는, 상기 PZT층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
액체 프로세스를 사용하여 제조된 PZT층은, 제조 과정에서 Pb 원자가 빠지기 쉬운 성질을 갖는다. 그러나, 본 발명의 강유전체 박막 캐패시터에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다. 또한, 액체 프로세스를 사용하여 PZT층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 강유전체 박막 캐패시터가 된다.
[19] 본 발명의 강유전체 박막 캐패시터에 있어서는, 상기 산화물 도전체층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
액체 프로세스를 사용하여 제조된 산화물 도전체층은, 기상법을 사용하여 제조된 산화물 도전체층보다 Pb 원자가 확산하기 쉬운 성질을 갖는다. 그러나, 본 발명의 강유전체 박막 캐패시터에 의하면, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 반드시 존재하기 때문에, 이러한 경우에도, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하다. 또한, 액체 프로세스를 사용하여 산화물 도전체층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 강유전체 박막 캐패시터가 된다.
[20] 본 발명의 강유전체 박막 캐패시터에 있어서는, 상기 Pb 확산 방지층은, 액체 프로세스를 사용하여 제조된 것이어도 된다.
이와 같이, 액체 프로세스를 사용하여 Pb 확산 방지층을 제조함으로써, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조 가능한 강유전체 박막 캐패시터가 된다.
[21] 본 발명의 강유전체 박막 캐패시터에 있어서는, 상기 제1 전극층 및 상기 제2 전극층은, 상기 산화물 도전체층을 포함하고, 상기 강유전체층은, 상기 제1 전극층 측에 접하여 배치된 제1 Pb 확산 방지층과, PZT층과, 상기 제2 전극층에 접하여 배치된 제2 Pb 확산 방지층이 적층된 구조를 갖는 것이어도 된다.
이러한 구성으로 함으로써, 대칭성이 높은 강유전체 박막 캐패시터가 된다. 또한, 액체 프로세스를 사용하여 비교적 용이하게 제조 가능한 강유전체 박막 캐패시터가 된다.
또한, 본 발명에 있어서, PZT는 「Pb(Zrx,Ti1-x)O3」로 표현되는 강유전체 물질이며, BLT는 「Bi4-xLaxTi3O12」로 표현되는 강유전체 물질이다. 또한, LaTaOx는 La 및 Ta의 복합 산화물를 포함하는 상유전체 물질이며, LaZrOx는 La 및 Zr의 복합 산화물를 포함하는 상유전체 물질이며, SrTaOx는 Sr 및 Ta의 복합 산화물를 포함하는 상유전체 물질이다. 또한, ITO는 In 및 Zn의 복합 산화물를 포함하는 산화물 도전체 물질이며, In-O는 In이 산화물를 포함하는 산화물 도전체 물질이며, IGZO는 In, Ga 및 Zn의 복합 산화물를 포함하는 산화물 도전체 물질이다.
도 1은 실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)를 설명하기 위하여 도시하는 도면이다.
도 2는 실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)를 제조하기 위한 방법을 설명하기 위하여 도시하는 도면이다.
도 3은 실시 형태 2에 관한 강유전체 박막 캐패시터(30)를 설명하기 위하여 도시하는 도면이다.
도 4는 실시 형태 2에 관한 강유전체 박막 캐패시터(30)를 제조하기 위한 방법을 설명하기 위하여 도시하는 도면이다.
도 5는 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 설명하기 위하여 도시하는 도면이다.
도 6은 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 제조하기 위한 방법을 설명하기 위하여 도시하는 도면이다.
도 7은 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 제조하기 위한 방법을 설명하기 위하여 도시하는 도면이다.
도 8은 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 제조하기 위한 방법을 설명하기 위하여 도시하는 도면이다.
도 9는 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 제조하기 위한 방법을 설명하기 위하여 도시하는 도면이다.
도 10은 시험예 1 및 2에 관한 강유전체 게이트 박막 트랜지스터(20, 90)를 설명하기 위하여 도시하는 도면이다.
도 11은 시험예 1 및 2에 관한 강유전체 게이트 박막 트랜지스터(20, 90)의 단면 구조를 설명하기 위하여 도시하는 도면이다.
도 12는 시험예 1 및 2에 관한 강유전체 게이트 박막 트랜지스터(20, 90)의 단면 구조를 설명하기 위하여 도시하는 도면이다.
도 13은 시험예 1 및 2에 관한 강유전체 게이트 박막 트랜지스터(20, 90)에 있어서의 Pb의 분포를 도시하는 도면이다.
도 14는 시험예 1 및 2에 관한 강유전체 게이트 박막 트랜지스터(20, 90)의 전달 특성을 도시하는 도면이다.
도 15는 시험예 3 내지 8에 관한 강유전체 게이트 박막 트랜지스터(20a 내지 20f)의 전달 특성을 도시하는 도면이다.
도 16은 시험예 1 내지 8에 관한 강유전체 게이트 박막 트랜지스터(20, 90, 20a 내지 20f)의 평가 결과를 도시하는 도면이다.
도 17은 LaTaOx층, LaZrOx층 또는 SrTaOx층을 사용한 강유전체 박막 캐패시터에 있어서의 누설 전류를 도시하는 도면이다.
도 18은 종래의 박막 트랜지스터(900)를 설명하기 위하여 도시하는 도면이다.
도 19는 종래의 박막 트랜지스터 제조 방법을 설명하기 위하여 도시하는 도면이다.
도 20은 종래의 박막 트랜지스터(900)의 전기 특성을 설명하기 위하여 도시하는 도면이다.
이하, 본 발명의 적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터에 대해서, 도면에 나타내는 실시 형태에 기초하여 설명한다.
[실시 형태 1]
도 1은, 실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)를 설명하기 위하여 도시하는 도면이다.
실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)는 도 1에 도시한 바와 같이, 채널층(28)과, 채널층(28)의 도통 상태를 제어하는 게이트 전극층(22)과, 채널층(28)과 게이트 전극층(22) 사이에 배치된 강유전체층을 포함하는 게이트 절연층(25)을 구비하는 강유전체 게이트 박막 트랜지스터이다. 게이트 절연층(강유전체층)(25)은, PZT층(23)과, BLT층을 포함하는 Pb 확산 방지층(24)이 적층된 구조를 갖는다. 채널층(28)은 산화물 도전체층으로서의 ITO층을 포함한다. 채널층(산화물 도전체층)(28)은, 게이트 절연층(강유전체층)(25)에 있어서의 Pb 확산 방지층(24) 측의 면에 배치되어 있다. 또한, 도 1 중, 부호 21은 표면에 SiO2층이 형성된 Si 기판을 포함하는 절연성 기재를 나타내고, 부호 26은 소스 전극을 나타내고, 부호 27은 드레인 전극을 나타낸다. 부호 10은 본 발명의 적층 구조체를 나타낸다
PZT층(23), 채널층(산화물 도전체층)(28) 및 Pb 확산 방지층(24)은 모두, 액체 프로세스를 사용하여 제조된 것이다. Pb 확산 방지층(BLT층)(24)의 두께는, 예를 들어 10nm 내지 30nm의 범위 내에 있다.
실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)는 이하에 나타내는 방법에 의해 제조할 수 있다. 이하, 공정순으로 설명한다.
도 2는, 실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)를 제조하기 위한 방법을 설명하기 위하여 도시하는 도면이다. 도 2의 (a) 내지 도 2의 (e)는 각공정도이다.
(1) 기재 준비 공정
표면에 SiO2층이 형성된 Si 기판을 포함하는 절연성 기판(21) 위에 「Ti(10nm) 및 Pt(40nm)의 적층막 」을 포함하는 게이트 전극층(22)이 형성된 기재를 준비한다(도 2의 (a) 참조. 다나카 키긴조쿠제). 기재의 평면 크기는, 20mm×20mm이다.
(2) 게이트 절연층 형성 공정
(2-1) PZT층 형성 공정
열처리함으로써 PZT층이 되는 PZT 졸겔 용액(미쯔비시 매터리얼 가부시끼가이샤 제조/8중량％의 금속 알콕시드 타입/Pb:Zr:Ti=1.2:0.4:0.6)을 준비한다.
이어서, 「게이트 전극층(22) 상에 스핀 코팅법을 사용하여 상기한 PZT 졸겔 용액을 도포하고(예를 들어, 2500rpm·30초), 그 후, 기재를 핫 플레이트 위에 두고 공기 중 150℃에서 1분간 건조시킨 후 250℃에서 5분간 건조시키는 조작」을 4회 반복함으로써, PZT층의 전구체 조성물층(층 두께 320nm)을 형성한다.
마지막으로, PZT층의 전구체 조성물층을 표면 온도가 400℃인 핫 플레이트 위에 10분간 적재한 후, RTA 장치를 사용하여 공기 중 고온에서 650℃, 15분간 열처리함으로써, PZT층(30)(층 두께 160nm)을 형성한다(도 2의 (b) 참조.).
(2-2) BLT층 형성 공정
열처리함으로써 BLT층이 되는 BLT 졸겔 용액(미쯔비시 매터리얼 가부시끼가이샤 제조/5중량％의 금속 알콕시드 타입/Bi:La:Ti=3.40:0.75:3.0)을 준비한다.
이어서, PZT층(30) 상에 스핀 코팅법을 사용하여 상기한 BLT 졸겔 용액을 도포하고(예를 들어, 2500rpm·30초), 그 후, 기재를 핫 플레이트 위에 두고 공기 중 150℃에서 1분간 건조시킨 후 250℃에서 5분간 건조시킴으로써, BLT층의 전구체 조성물층(층 두께 40nm)을 형성한다.
마지막으로, BLT층의 전구체 조성물층을 표면 온도가 500℃인 핫 플레이트 위에 10분간 적재한 후, RTA 장치를 사용하여 산소 분위기 하 고온에서 700℃, 15분간 열처리함으로써, BLT층(Pb 확산 방지층)(24)(층 두께 20nm)을 형성한다(도 2의 (c) 참조.).
(3) 소스 전극/드레인 전극 형성 공정
BLT층(Pb 확산 방지층)(24)에 있어서의 표면 소정 부위에, 스퍼터링법 및 포토리소그래피법을 사용하여, Pt를 포함하는 소스 전극층(26) 및 드레인 전극층(27)을 형성한다(도 2의 (d) 참조.).
(4) 채널층 형성 공정
먼저, 열처리함으로써 ITO층이 되는 금속 카르복실산 염을 함유하는 ITO 용액(가부시끼가이샤 고쥰도 가가꾸 겐뀨쇼제의 기능성 액체 재료(상품명:ITO-05C), 원액:희석액=1:1.5)을 준비한다. 또한, 당해 ITO 용액에는, 완성 시에 채널층(28)의 캐리어 농도가 1×1015cm-3 내지 1×1021cm-3의 범위 내가 되는 농도의 불순물이 첨가되어 있다.
이어서, BLT층(Pb 확산 방지층)(24)의 표면 상에, 소스 전극(26) 및 드레인 전극층(27)이 걸치도록, 스핀 코팅법을 사용하여 ITO 용액을 도포하고(예를 들어, 3000rpm·30초), 그 후, 기재를 핫 플레이트 위에 두고 공기 중 150℃에서 1분간 건조시킨 후 250℃에서 5분간 건조시키고, 또한 그 후 400℃에서 15분간 건조시킴으로써, ITO층의 전구체 조성물층(층 두께 40nm)을 형성한다.
마지막으로, ITO층의 전구체 조성물층에 표면 온도가 250℃인 핫 플레이트 위에 10분간 적재한 후, RTA 장치를 사용하여 공기 중 450℃·30분(전반 15분 산소 분위기, 후반 15분 질소 분위기)의 조건에서 전구체 조성물층을 가열함으로써, 채널층(28)(층 두께 20nm)을 형성한다(도 2의 (e) 참조.).
이상의 공정에 의해, 실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)를 제조할 수 있다.
실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)에 의하면, PZT층(23)과 ITO층(채널층)(28) 사이에는, BLT층(24)을 포함하는 Pb 확산 방지층이 존재하기 때문에, 후술하는 실시예로부터도 알 수 있는 바와 같이, PZT층(23)으로부터 ITO층(채널층)(28)에 Pb 원자가 확산하는 것이 방지되어, 강유전체 게이트 박막 트랜지스터의 전달 특성이 저하되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯해, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하게 된다.
또한, 실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)에 의하면, Pb 확산 방지층으로서의 BLT층(Pb 확산 방지층)(24)의 두께가 10nm 내지 30nm의 범위 내(20nm)에 있기 때문에, PZT층(23)에서 ITO층(채널층)(28)으로 Pb 원자가 확산하는 것을 보다 높은 레벨로 방지하는 것이 가능하게 되고, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉬워, 오프 전류가 증대하기 쉽다)고 하는 문제를 보다 높은 레벨로 방지하는 것이 가능하게 된다.
[실시 형태 2]
도 3은, 실시 형태 2에 관한 강유전체 박막 캐패시터(30)를 설명하기 위하여 도시하는 도면이다.
실시 형태 2에 관한 강유전체 박막 캐패시터(30)는, 도 3에 도시한 바와 같이, 제1 전극층(32)과, 제2 전극층(36)과, 제1 전극층(32)과 제2 전극층(36) 사이에 배치된 강유전체층을 포함하는 유전체층(35)을 구비한다. 유전체층(강유전체층)(35)은, PZT층(33)과 BLT층을 포함하는 Pb 확산 방지층(34)이 적층된 구조를 갖는다. 제2 전극층(36)은 산화물 도전체층으로서의 ITO층을 포함한다. 제2 전극층(산화물 도전체층)(36)은, 유전체층(강유전체층)(35)에 있어서의 BLT층(Pb 확산 방지층)(34) 측의 면에 배치되어 있다. 또한, 도 3 중, 부호 31은 표면에 SiO2층이 형성된 Si 기판을 포함하는 절연성 기재를 나타낸다. 또한, 부호 10은 본 발명의 적층 구조체를 나타낸다.
PZT층(33), 제2 전극층(ITO층)(36) 및 BLT층(Pb 확산 방지층)(34)은 모두, 액체 프로세스를 사용하여 제조된 것이다. BLT층(Pb 확산 방지층)(34)의 두께는, 예를 들어 10nm 내지 30nm의 범위 내에 있다.
실시 형태 2에 관한 강유전체 박막 캐패시터(30)는, 이하에 나타내는 방법에 의해 제조할 수 있다. 이하, 공정순으로 설명한다.
도 4는, 실시 형태 2에 관한 강유전체 박막 캐패시터(30)를 제조하기 위한 방법을 설명하기 위하여 도시하는 도면이다. 도 4의 (a) 내지 도 4의 (d)는 각 공정도이다.
(1) 기재 준비 공정
표면에 SiO2층이 형성된 Si 기판을 포함하는 절연성 기판(31) 위에 「Ti(10nm) 및 Pt(40nm)의 적층막」을 포함하는 제1 전극층(32)이 형성된 기재를 준비한다(도 4의 (a) 참조. 다나카 키긴조쿠제). 기재의 평면 크기는, 20mm×20mm이다.
(2) 유전체층 형성 공정
(2-1) PZT층 형성 공정
열처리함으로써 PZT층이 되는 PZT 졸겔 용액(미쯔비시 매터리얼 가부시끼가이샤 제조/8중량％의 금속 알콕시드 타입/Pb:Zr:Ti=1.2:0.4:0.6)을 준비한다.
이어서, 「제1 전극층(32) 상에 스핀 코팅법을 사용하여 상기한 PZT 졸겔 용액을 도포하고(예를 들어, 2500rpm·30초), 그 후, 기재를 핫 플레이트 위에 두고 공기 중 150℃에서 1분간 건조시킨 후 250℃에서 5분간 건조시키는 조작」을 4회 반복함으로써, PZT층의 전구체 조성물층(층 두께 320nm)을 형성한다.
마지막으로, PZT층의 전구체 조성물층을 표면 온도가 400℃인 핫 플레이트 위에 10분간 적재한 후, RTA 장치를 사용하여 공기 중 고온에서(650℃, 15분간) 열처리함으로써, PZT층(33)(층 두께 160nm)을 형성한다(도 4의 (b) 참조.).
(2-2) BLT층 형성 공정
열처리함으로써 BLT층이 되는 BLT 졸겔 용액(미쯔비시 매터리얼 가부시끼가이샤 제조/5중량％의 금속 알콕시드 타입/Bi:La:Ti=3.40:0.75:3.0)을 준비한다.
이어서, PZT층(33) 상에 스핀 코팅법을 사용하여 상기한 BLT 졸겔 용액을 도포하고(예를 들어, 2500rpm·30초), 그 후, 기재를 핫 플레이트 위에 두고 공기 중 150℃에서 1분간 건조시킨 후 250℃에서 5분간 건조시킴으로써, PZT층의 전구체 조성물층(층 두께 40nm)을 형성한다.
마지막으로, BLT층의 전구체 조성물층을 표면 온도가 500℃인 핫 플레이트 위에 10분간 적재한 후, RTA 장치를 사용하여 산소 분위기 하 고온에서(700℃, 15분간) 열처리함으로써, BLT층(Pb 확산 방지층)(34)(층 두께 20nm)을 형성한다(도 4의 (c) 참조.).
(4) 제2 전극층 형성 공정
먼저, 열처리함으로써 ITO층이 되는 금속 카르복실산 염을 함유하는 ITO 용액(가부시끼가이샤 고쥰도 가가꾸 겐뀨쇼제의 기능성 액체 재료(상품명:ITO-05C), 원액:희석액=1:1.5)을 준비한다. 또한, 당해 ITO 용액에는, 완성 시에 채널층(28)의 캐리어 농도가 1×1015cm-3 내지 1×1021cm-3의 범위 내가 되는 농도의 불순물이 첨가되어 있다.
이어서, 「BLT층(Pb 확산 방지층)(34)의 표면 상에, 스핀 코팅법을 사용하여 ITO 용액을 도포하고(예를 들어, 3000rpm·30초), 그 후, 기재를 핫 플레이트 위에 두고 「공기 중 150℃에서 1분간 건조시킨 후 250℃에서 5분간 건조시키고, 또한 그 후 400℃에서 15분간 건조시키는 조작」을 4회 반복하는 것에 의해, ITO층의 전구체 조성물층(층 두께 160nm)을 형성한다.
마지막으로, ITO층의 전구체 조성물층에 표면 온도가 250℃인 핫 플레이트 위에 10분간 적재한 후, RTA 장치를 사용하여 공기 중 450℃·30분(전반 15분 산소 분위기, 후반 15분 질소 분위기)의 조건에서 전구체 조성물층을 가열함으로써, ITO층을 포함하는 제2 전극층(36)(층 두께 80nm)을 형성한다(도 2의 (e) 참조.).
이상의 공정에 의해, 실시 형태 2에 관한 강유전체 박막 캐패시터(30)를 제조할 수 있다.
실시 형태 2에 관한 강유전체 박막 캐패시터(30)에 의하면, PZT층(33)과 ITO층(36) 사이에는, BLT층(34)을 포함하는 Pb 확산 방지층이 존재하기 때문에, PZT층(33)으로부터 제2 전극층(ITO층)(36)에 Pb 원자가 확산하는 것이 방지되고, 강유전체 박막 캐패시터의 전기 특성이 열화되기 쉽다(예를 들어 충방전 가능 횟수가 저하되기 쉽다)고 하는 문제를 해결하는 것이 가능하게 된다.
또한, 실시 형태 2에 관한 강유전체 박막 캐패시터(30)에 의하면, BLT층(34)의 두께가 10nm 내지 30nm의 범위 내(20nm)에 있기 때문에, PZT층(33)으로부터 제2 전극층(ITO층)(36)에 Pb 원자가 확산하는 것을 보다 높은 레벨로 방지하는 것이 가능하게 되고, 강유전체 박막 캐패시터의 전기 특성이 열화되기 쉽다(예를 들어 충방전 가능 횟수가 저하되기 쉽다)고 하는 문제를 보다 높은 레벨로 해결하는 것이 가능하게 된다.
[실시 형태 3]
1. 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)
도 5는, 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 설명하기 위하여 도시하는 도면이다. 도 5의 (a)는 강유전체 게이트 박막 트랜지스터(100)의 평면도이며, 도 5의 (b)는 도 5의 (a)의 A1-A1 단면도이며, 도 5의 (c)는 도 5의 (a)의 A2-A2 단면도이다.
실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)는 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이, 소스 영역(144) 및 드레인 영역(146) 및 채널 영역(142)을 포함하는 산화물 도전체층(140)과, 채널 영역(142)의 도통 상태를 제어하는 게이트 전극(120)과, 게이트 전극(120)과 채널 영역(142) 사이에 형성되어 강유전체 재료를 포함하는 게이트 절연층(130)을 구비한다. 채널 영역(142)의 층 두께는, 소스 영역(144)의 층 두께 및 드레인 영역(146)의 층 두께보다 얇다. 채널 영역(142)의 층 두께는, 바람직하게는 소스 영역(144)의 층 두께 및 드레인 영역(146)의 층 두께 1/2 이하이다. 게이트 전극(120)은 도 5의 (a) 및 도 5의 (c)에 도시한 바와 같이, 스루홀(150)을 개재하여 외부에 노출되는 게이트 패드(122)에 접속되어 있다.
실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)에 있어서는, 채널 영역(142)의 층 두께가 소스 영역(144)의 층 두께 및 드레인 영역(146)의 층 두께보다 얇은 산화물 도전체층(140)은 스탬핑 성형 기술을 사용하여 형성된 것이다.
실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)에 있어서는, 채널 영역(142)의 캐리어 농도 및 층 두께는, 게이트 전극(120)에 오프의 제어 전압을 인가했을 때에, 채널 영역(142)이 공핍화하는 값으로 설정되어 있다. 구체적으로는, 채널 영역(142)의 캐리어 농도는, 1×1015cm-3 내지 1×1021cm-3의 범위 내에 있고, 채널 영역(142)의 층 두께는, 5nm 내지 100nm의 범위 내에 있다.
또한, 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)에 있어서는, 소스 영역(144) 및 드레인 영역(146)의 층 두께는, 50nm 내지 1000nm의 범위 내에 있다.
산화물 도전체층(140)은 예를 들어 인듐 주석 산화물(ITO)을 포함한다. 게이트 절연층(130)은 예를 들어 PZT층(132) 및 BLT층(134)이 적층된 구조를 갖는 강유전체층을 포함한다. PZT층(132)의 두께는 160nm이며, BLT층(134)의 두께는 20nm이다. 게이트 전극(120) 및 게이트 패드(122)는 예를 들어 산화니켈 란탄(LNO(LaNiO3))을 포함한다. 절연성 기판(110)은 예를 들어 Si 기판의 표면에 SiO2층 및 Ti층을 개재하여 STO(SrTiO)층을 형성한 절연성 기판을 포함한다.
2. 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)의 제조 방법
실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)는 이하에 나타내는 강유전체 게이트 박막 트랜지스터의 제조 방법에 의해 제조할 수 있다. 이하, 공정순으로 설명한다.
도 6 내지 도 9는, 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 제조하는 방법을 설명하기 위하여 도시하는 도면이다. 도 6의 (a) 내지 도 6의 (f), 도 7의 (a) 내지 도 7의 (f), 도 8의 (a) 내지 도 8의 (e) 및 도 9의 (a) 내지 도 9의 (e)는 각 공정도이다. 또한, 각 공정도에 있어서, 좌측에 도시하는 도면은, 도 5의 (b)에 대응하는 도면이며, 우측에 도시하는 도면은 도 5의 (c)에 대응하는 도면이다.
(1) 게이트 전극 형성 공정
먼저, 열처리함으로써 LNO(산화니켈란탄)층이 되는 액체 재료를 준비한다. 구체적으로는, 금속 무기 염(질산란탄(6수화물) 및 아세트산니켈(4수화물))을 함유하는 LNO 용액(용매:2-메톡시에탄올)을 준비한다.
이어서, 도 6의 (a) 및 도 6의 (b)에 도시한 바와 같이, 절연성 기판(110)에 있어서의 한쪽의 표면에, 스핀 코팅법을 사용하여 LNO 용액을 도포하고(예를 들어, 500rpm·25초), 그 후, 절연체 기판(110)을 핫 플레이트 위에 두고 60℃에서 1분간 건조시킴으로써, LNO(산화니켈란탄)층의 전구체 조성물층(120')(층 두께 300nm)을 형성한다.
이어서, 도 6의 (c) 및 도 6의 (d)에 도시한 바와 같이, 게이트 전극(120) 및 게이트 패드(122)에 대응하는 영역이 오목해지게 형성된 요철형(M2)(고저차 300nm)을 사용하여, 150℃에서 전구체 조성물층(120')에 대하여 스탬핑 가공을 실시함으로써, 전구체 조성물층(120')에 스탬핑 구조(볼록부의 층 두께 300nm, 오목부의 층 두께 50nm)를 형성한다. 스탬핑 가공을 실시할 때의 압력은, 5MPa로 한다.
이어서, 전구체 조성물층(120')을 전체면 에칭함으로써, 도 6의 (e)에 도시한 바와 같이, 게이트 전극(120) 및 게이트 패드(122)에 대응하는 영역 이외의 영역으로부터 전구체 조성물층을 완전히 제거한다. 전체면 에칭 공정은, 습식 에칭 기술을 사용하여 진공 프로세스를 사용하지 않고 행한다.
마지막으로, 전구체 조성물층(120')을 RTA 장치를 사용하여 고온에서(650℃, 10분간) 열처리함으로써, 도 6의 (f)에 도시한 바와 같이, 전구체 조성물층(120')으로부터, LNO(산화니켈 란탄)층을 포함하는 게이트 전극(120) 및 게이트 패드(122)를 형성한다.
(2) 게이트 절연층 형성 공정
(2-1) PZT층 형성 공정
먼저, 열처리함으로써 PZT가 되는 PZT 졸겔 용액(미쯔비시 매터리얼 가부시끼가이샤 제조, PZT 졸겔 용액)을 준비한다.
이어서, 도 7의 (a) 및 도 7의 (b)에 도시한 바와 같이, 「절연성 기판(110)에 있어서의 한쪽의 표면 상에, 스핀 코팅법을 사용하여 상기한 PZT 졸겔 용액을 도포하고(예를 들어, 2000rpm·25초), 그 후, 절연체 기판(110)을 핫 플레이트 위에 두고 250℃에서 5분간 건조시키는 조작」을 3회 반복함으로써, PZT층의 전구체 조성물층(132')(층 두께 300nm)을 형성한다.
이어서, 도 7의 (b) 내지 및 도 7의 (d)에 도시한 바와 같이, 스루홀(150)에 대응하는 영역이 볼록해지게 형성된 요철형(M3)(고저차 300nm)을 사용하여, 150℃에서 전구체 조성물층(132')에 대하여 스탬핑 가공을 실시함으로써, 전구체 조성물층(132')에 스루홀(150)에 대응하는 스탬핑 구조를 형성한다.
이어서, 전구체 조성물층(132')을 전체면 에칭함으로써, 도 7의 (e)에 도시한 바와 같이, 스루홀(150)에 대응하는 영역으로부터 전구체 조성물층(132')을 완전히 제거한다. 전체면 에칭 공정은, 습식 에칭 기술을 사용하여 진공 프로세스를 사용하지 않고 행한다.
마지막으로, 전구체 조성물층(132')을 RTA 장치를 사용하여 고온에서(650℃, 10분간) 열처리함으로써, 도 7의 (f)에 도시한 바와 같이, 전구체 조성물층(132')으로부터 PZT층(132)(150nm)을 형성한다.
(2-2) BLT층 형성 공정
먼저, 열처리함으로써 BLT층이 되는 BLT 졸겔 용액(고순도 가가꾸 가부시끼가이샤 제조, BLT 졸겔 용액)을 준비한다.
이어서, 도 8의 (a)에 도시한 바와 같이, PZT층(132) 상에 스핀 코팅법을 사용하여 상기한 BLT 졸겔 용액을 도포하고(예를 들어, 2000rpm·25초), 그 후, 절연체 기판(110)을 핫 플레이트 위에 두고 250℃에서 5분간 건조시킴으로써, BLT층의 전구체 조성물층(134')(층 두께 40nm)을 형성한다.
이어서, 도 8의 (b) 및 도 8의 (c)에 도시한 바와 같이, 스루홀(150)에 대응하는 영역이 볼록해지게 형성된 요철형(M4)을 사용하여, 150℃에서 전구체 조성물층(134')에 대하여 스탬핑 가공을 실시함으로써, 전구체 조성물층(134')에 스루홀(150)에 대응하는 스탬핑 구조를 형성한다. 또한, 도 8의 (c) 중, 부호(134'z)는 전구체 조성물층(134')의 잔막을 나타낸다.
이어서, 전구체 조성물층(134')을 전체면 에칭함으로써, 도 8의 (d)에 도시한 바와 같이, 스루홀(150)에 대응하는 영역으로부터 전구체 조성물층(134')(잔막(134'z))을 완전히 제거한다. 전체면 에칭 공정은, 습식 에칭 기술을 사용하여 진공 프로세스를 사용하지 않고 행한다.
마지막으로, 전구체 조성물층(134')을 RTA 장치를 사용하여 고온에서(650℃, 10분간) 열처리함으로써, 도 8의 (e)에 도시한 바와 같이, 전구체 조성물층(134')으로부터 BLT층(134)(층 두께 20nm)을 형성한다.
(3) 산화물 도전체층 형성 공정
먼저, 열처리함으로써 ITO층이 되는 금속 카르복실산 염을 함유하는 ITO 용액(가부시끼가이샤 고쥰도 가가꾸 겐뀨쇼제(상품명:ITO-05C), 원액:희석액=1:1.5)을 준비한다. 또한, 당해 기능성 액체 재료에는, 완성 시에 채널 영역(142)의 캐리어 농도가 1×1015cm-3 내지 1×1021cm-3의 범위 내가 되는 농도의 불순물이 첨가 되어 있다.
이어서, 도 9의 (a)에 도시한 바와 같이, 절연성 기판(110)에 있어서의 한쪽의 표면 상에, 스핀 코팅법을 사용하여 상기한 ITO 용액을 도포하고(예를 들어, 2000rpm·25초), 그 후, 절연체 기판(110)을 핫 플레이트 위에 두고 150℃에서 3분간 건조시킴으로써, ITO층의 전구체 조성물층(140')을 형성한다.
이어서, 도 9의 (b) 및 도 9의 (c)에 도시한 바와 같이, 소스 영역(144)에 대응하는 영역 및 드레인 영역(146)에 대응하는 영역보다 채널 영역(142)에 대응하는 영역이 볼록해지게 형성되어 요철형(M5)(고저차 350nm)을 사용하여, 전구체 조성물층(140')에 대하여 스탬핑 가공을 실시함으로써, 전구체 조성물층(140')에 스탬핑 구조(볼록부의 층 두께 350nm, 오목부의 층 두께 100nm)를 형성한다. 이에 의해, 전구체 조성물층(140') 가운데 채널 영역(142)이 되는 부분의 층 두께가 다른 부분보다 얇아진다.
또한, 요철형(M5)은, 채널 영역(142)에 대응하는 영역보다 소자 분리 영역(160)(도 9의 (d) 참조.) 및 스루홀(150)(도 9의 (e) 참조.)에 대응하는 영역이 더 볼록해지는 구조를 갖고 있으며, 절연성 기판(110)에 있어서의 한쪽의 표면 전체면에 습식 에칭을 실시함으로써, 채널 영역(142)이 되는 부분을 소정의 두께로 하면서도 소자 분리 영역(160) 및 스루홀(150)에 대응하는 영역으로부터 전구체 조성물층(140')을 완전히 제거할 수 있다(도 9의 (d) 참조.). 요철형(M5)은, 소자 분리 영역에 대응하는 영역 부분이 끝이 가늘게 된 형상을 가져도 된다.
마지막으로, 전구체 조성물층(140')에 열처리를 실시하는(핫 플레이트 상에서 400℃·10분의 조건에서 전구체 조성물층(140')의 소성을 행하고, 그 후, RTA 장치를 사용해서 650℃·30분(전반 15분 산소 분위기, 후반 15분 질소 분위기)의 조건에서 전구체 조성물층(140')을 가열함) 것에 의해, 소스 영역(144), 드레인 영역(146) 및 채널 영역(142)을 포함하는 산화물 도전체층(140)을 형성하고, 도 9의 (e)에 도시한 바와 같은 보텀 게이트 구조를 갖는 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 제조할 수 있다.
3. 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)의 효과
실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)에 의하면, 채널 영역(142)을 구성하는 재료로서 산화물 도전성 재료를 사용하고 있기 때문에 캐리어 농도를 높게 할 수 있고, 또한, 게이트 절연층(130)을 구성하는 재료로서 강유전체 재료를 사용하고 있기 때문에 낮은 구동 전압에서 고속으로 스위칭할 수 있고, 그 결과, 종래의 강유전체 게이트 박막 트랜지스터(900)의 경우와 마찬가지로, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능하게 된다. 또한, 게이트 절연층(130)을 구성하는 재료로서 강유전체 재료를 사용하고 있는 점에서, 양호한 히스테리시스 특성을 갖게 되고, 종래의 강유전체 게이트 박막 트랜지스터(900)의 경우와 마찬가지로, 메모리 소자나 축전 소자로서 적절하게 사용하는 것이 가능하게 된다.
또한, 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)에 의하면, 채널 영역(142)의 층 두께가 소스 영역(144)의 층 두께 및 드레인 영역(146)의 층 두께보다 얇은 산화물 도전체층(140)을 형성하는 것만으로 강유전체 게이트 박막 트랜지스터를 제조하는 것이 가능하게 되기 때문에, 종래의 강유전체 게이트 박막 트랜지스터(900)의 경우 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로 형성할 필요가 없어지고, 상기와 같이 우수한 강유전체 게이트 박막 트랜지스터를, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조하는 것이 가능하게 된다.
또한, 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)에 의하면, 산화물 도전체층, 게이트 전극 및 게이트 절연층은 모두, 액체 프로세스를 사용하여 형성된 것이기 때문에, 스탬핑 성형 가공 기술을 사용하여 강유전체 게이트 박막 트랜지스터를 제조하는 것이 가능하게 되고, 상기와 같이 우수한 강유전체 게이트 박막 트랜지스터를, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조하는 것이 가능하게 된다.
또한, 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)에 의하면, PZT층(132)과 산화물 도전체층(140)(소스 영역(144), 드레인 영역(146) 및 채널 영역(142)) 사이에는, BLT층(134)을 포함하는 Pb 확산 방지층이 존재하기 때문에, 후술하는 실시예로부터도 알 수 있는 바와 같이, PZT층(132)으로부터 ITO층(142)에 Pb 원자가 확산하는 것이 방지되어, 강유전체 게이트 박막 트랜지스터의 전달 특성이 저하되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯해, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하게 된다.
또한, 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)에 의하면, BLT층(134)의 두께가 10nm 내지 30nm의 범위 내(20nm)에 있음으로 인해, PZT층(132)으로부터 ITO층(142)에 Pb 원자가 확산하는 것을 보다 높은 레벨로 방지하는 것이 가능하게 되고, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯해, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 보다 높은 레벨로 해결하는 것이 가능하게 된다. 또한, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되는(예를 들어 온 전류가 저하되거나 오프 전류가 증대하거나 하는) 경우가 있다는 문제를 해결하는 것이 가능하게 된다.
[실시 형태 4]
실시 형태 4에 관한 강유전체 게이트 박막 트랜지스터(102)(도시하지 않음)는 기본적으로는 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)와 마찬가지의 구성을 갖지만, Pb 확산 방지층으로서 BLT층이 아니고 LaTaOx층을 구비하는 점에서 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)의 경우와 상이하다. 또한, 실시 형태 4에 관한 강유전체 게이트 박막 트랜지스터(102)는 BLT층 형성 공정 대신에 이하의 LaTaOx층 형성 공정을 실시하는 이외는, 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)를 제조하는 방법의 경우와 마찬가지의 방법을 실시함으로써, 실시 형태 4에 관한 강유전체 게이트 박막 트랜지스터(102)를 제조한다. 따라서, 이하, 실시 형태 4에 관한 강유전체 게이트 박막 트랜지스터(102)를 제조하는 방법 중, LaTaOx층 형성 공정만을 설명한다.
(2-2) LaTaOx층 형성 공정
먼저, 열처리함으로써 LaTaOx층이 되는 액체 재료를 준비한다. 구체적으로는, 아세트산란탄 및 Ta부톡시드를 함유하는 LaTaOx 용액(용매: 프로피온산)을 준비한다.
이어서, PZT층 상에 스핀 코팅법을 사용하여 상기한 LaTaOx 용액을 도포하고(예를 들어, 2000rpm·25초), 그 후, 절연체 기판을 핫 플레이트 위에 두고 공기 중 250℃에서 5분간 건조시킴으로써, LaTaOx층의 전구체 조성물층(층 두께 40nm)을 형성한다.
이어서, 스루홀에 대응하는 영역이 볼록해지게 형성된 요철형을 사용하여, 150℃에서 전구체 조성물층에 대하여 스탬핑 가공을 실시함으로써, 전구체 조성물층에 스루홀(150)에 대응하는 스탬핑 구조를 형성한다.
이어서, 전구체 조성물층을 전체면 에칭함으로써, 스루홀에 대응하는 영역으로부터 전구체 조성물층(잔막)을 완전히 제거한다. 전체면 에칭 공정은, 습식 에칭 기술을 사용하여 진공 프로세스를 사용하지 않고 행한다.
마지막으로, LaTaOx층의 전구체 조성물층을 표면 온도가 250℃인 핫 플레이트 위에 10분간 적재한 후, RTA 장치를 사용하여 산소 분위기 하 고온에서(550℃, 10분간) 열처리함으로써, 전구체 조성물층에서부터 LaTaOx층(Pb 확산 방지층)(층 두께 20nm)을 형성한다.
이와 같이, 실시 형태 4에 관한 강유전체 게이트 박막 트랜지스터(102)는 Pb 확산 방지층의 구성이 실시 형태 3에 관한 강유전체 게이트 박막 트랜지스터(100)의 경우와 상이한데, 채널 영역을 구성하는 재료로서 산화물 도전성 재료를 사용하고 있기 때문에 캐리어 농도를 높게 할 수 있고, 또한, 게이트 절연층을 구성하는 재료로서 강유전체 재료를 사용하고 있기 때문에 낮은 구동 전압에서 고속으로 스위칭할 수 있고, 그 결과, 종래의 강유전체 게이트 박막 트랜지스터(900)의 경우와 마찬가지로, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능하게 된다. 또한, 게이트 절연층을 구성하는 재료로서 강유전체 재료를 사용하고 있는 점에서, 양호한 히스테리시스 특성을 갖게 되고, 종래의 강유전체 게이트 박막 트랜지스터(900)의 경우와 마찬가지로, 메모리 소자나 축전 소자로서 적절하게 사용하는 것이 가능하게 된다.
또한, 채널 영역의 층 두께가 소스 영역의 층 두께 및 드레인 영역의 층 두께보다 얇은 산화물 도전체층을 형성하는 것만으로 강유전체 게이트 박막 트랜지스터를 제조하는 것이 가능하게 되기 때문에, 종래의 강유전체 게이트 박막 트랜지스터(900)의 경우 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로 형성할 필요가 없어지고, 상기와 같이 우수한 강유전체 게이트 박막 트랜지스터를, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조하는 것이 가능하게 된다.
또한, 산화물 도전체층, 게이트 전극 및 게이트 절연층은 모두, 액체 프로세스를 사용하여 형성된 것이기 때문에, 스탬핑 성형 가공 기술을 사용하여 강유전체 게이트 박막 트랜지스터를 제조하는 것이 가능하게 되고, 상기와 같이 우수한 강유전체 게이트 박막 트랜지스터를, 종래보다 대폭으로 적은 원재료 및 제조 에너지를 사용하고, 또한, 종래보다 짧은 공정으로 제조하는 것이 가능하게 된다.
또한, PZT층과 산화물 도전체층(소스 영역, 드레인 영역 및 채널 영역) 사이에는, LaTaOx층을 포함하는 Pb 확산 방지층이 존재하기 때문에, PZT층에서 ITO층으로 Pb 원자가 확산하는 것이 방지되어, 강유전체 게이트 박막 트랜지스터의 전달 특성이 저하되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯해, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하게 된다.
또한, LaTaOx층의 두께가 10nm 내지 30nm의 범위 내(20nm)에 있음으로 인해, PZT층(132)에서 ITO층(142)으로 Pb 원자가 확산하는 것을 보다 높은 레벨로 방지하는 것이 가능하게 되고, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯해, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 보다 높은 레벨로 해결하는 것이 가능하게 된다. 또한, 강유전체 게이트 박막 트랜지스터의 전달 특성이 열화되는(예를 들어 온 전류가 저하되거나 오프 전류가 증대하거나 하는) 경우가 있다는 문제를 해결하는 것이 가능하게 된다.
[실시예 1]
실시예 1은, PZT층과 ITO층 사이에 BLT층을 개재시킨 경우에, PZT층에서 ITO층으로 Pb 원자가 확산하는 것이 방지되는 것을 나타내는 실시예이다.
도 10 내지 도 14는, 시험예 1 및 2에 관한 강유전체 게이트 박막 트랜지스터(20, 90)를 설명하기 위하여 도시하는 도면이다. 시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20)는 실시예이며, 시험예 2에 관한 강유전체 게이트 박막 트랜지스터는 비교예이다.
도 10의 (a)는 시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20)의 단면도이며, 도 10의 (b)는 시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)의 단면도이다. 도 11의 (a)는 시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20)의 단면TEM 사진이며, 도 11의 (b)는 시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)의 단면 TEM 사진이다. 도 12의 (a)는 도 11의 (a)에 있어서의 부호 A가 가리키는 부분의 부분 확대도이며, 도 12의 (b)는 도 11의 (a)에 있어서의 부호 B가 가리키는 부분의 부분 확대도이며, 도 12의 (c)는 도 11의 (b)에 있어서의 부호 C가 가리키는 부분의 부분 확대도이다. 또한, 도 12의 (a) 및 도 12의 (b)에는, 도면 중 좌측의 영역에 전자선 회절의 결과를 작게 나타내고 있다.
도 13의 (a)는 시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20)의 EDX 스펙트럼을 나타내는 그래프이며, 도 13의 (b)는 시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)의 EDX 스펙트럼을 나타내는 그래프이다. 도 14의 (a)는 시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20)의 전달 특성을 나타내는 그래프이며, 도 14의 (b)는 시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)의 전달 특성을 나타내는 그래프이다.
1. 시료의 준비
실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)를 그대로 시험예 1에 관한 강유전체 게이트 박막 트랜지스터로 했다(도 1 및 도 10의 (a) 참조.). 단, PZT층(23)의 두께를 160nm로 하고, BLT층의 두께를 20nm로 하였다. 또한, 실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)로부터 BLT층을 제거한 구조의 강유전체 게이트 박막 트랜지스터를 시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)로 했다(도 10의 (b) 참조.). 단, PZT층(93)의 두께를 160nm로 하였다.
2. 시료의 단면 TEM 관찰 및 EDX 스펙트럼 측정
시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20) 및 시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)로부터 측정용 박편을 제작하고, 닛본 덴시 가부시끼가이샤 제조의 투과형 전자 현미경 「JSM-2100F」를 사용하여 TEM 사진을 취득하였다. 또한, 닛본 덴시 가부시끼가이샤 제조의 에너지 분산형 X선 분석 장치 「JED-2300T」를 사용하여 EDX 스펙트럼(에너지 분산형 X선 분광 스펙트럼)을 취득하였다.
그 결과, 각 단면 TEM 사진으로부터는, 「시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20)에 있어서의 『PZT층(23)과 BLT층(24)과의 계면』, 『BLT층(24)과 ITO층(채널층)(28)과의 계면』」 및 「시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)에 있어서의 PZT층(93)과 ITO층(98)과의 계면」이 명료하게는 관찰할 수 없었다(도 12의 (a), 도 12의 (b) 및 도 12의 (c) 참조.). 그러나, 도 13으로부터도 알 수 있는 바와 같이, 시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)에 있어서는, PZT층(93)에서 ITO층(98)으로 Pb 원자가 확산하고 있는(10nm 정도 확산하고 있는) 것에 대해서, 시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20)에 있어서는, PZT층(23)으로부터의 Pb 원자는 BLT층(24)에서 확산이 멈추고, ITO층(채널층)(28)까지 Pb 원자가 확산하고 있지 않은 것을 확인할 수 있었다.
또한, 도 12의 (a)의 전자선 회절 사진 및 도 12의 (b)의 전자선 회절 사진으로부터도 알 수 있는 바와 같이, PZT층(23) 및 BLT층(24)의 어떤 경우든 결정성 스폿이 관측되고, PZT층(23) 및 BLT층(24) 모두가 양호한 결정성을 갖는 것을 확인할 수 있었다.
4. 시료의 전달 특성
먼저, PZT층(23) 및 BLT층(Pb 확산 방지층)(24)에 있어서의 단부를 습식 에칭에 의해 제거하고, 게이트 전극층(22)을 노출시키고, 그 부분에 게이트 전극층용의 프로브를 접촉시켰다. 그 후, 소스 전극층(26)에 소스용 프로브를 접촉시키고, 드레인 전극층(27)에 드레인용 프로브를 접촉시킴으로써, 강유전체 게이트 박막 트랜지스터(20)에 있어서의 전달 특성(드레인 전류(ID)과 게이트 전압(VG) 사이의 ID-VG 특성)을 반도체 파라미터 애널라이저(아질렌트제)를 사용하여 측정하였다. 또한, 전달 특성(ID-VG 특성)을 측정하는 데 있어서는, 드레인 전압(VD)을 1.5V로 고정한 상태에서 게이트 전압(VG)을 -7V 내지 +7V의 범위에서 주사함으로써 행하였다. 또한, 강유전체 게이트 박막 트랜지스터(90)에 있어서도 마찬가지의 평가를 행하였다.
그 결과, 시험예 2에 관한 강유전체 게이트 박막 트랜지스터(90)에 있어서는, 강유전체 게이트 박막 트랜지스터의 전달 특성(예를 들어 메모리 윈도우의 폭)이 10회의 전압 주사에 의해 열화되고 있는(도 14의 (b) 참조.) 것에 대하여 시험예 1에 관한 강유전체 게이트 박막 트랜지스터(20)에 있어서는, 강유전체 게이트 박막 트랜지스터의 전달 특성(예를 들어 메모리 윈도우의 폭)이 10회의 전압 주사에 따라서는 열화되고 있지 않는(도 14의 (a) 참조.) 것을 알았다.
이상의 결과로부터, PZT층과 ITO층 사이에 BLT층을 개재시킨 경우에, PZT층에서 ITO층으로 Pb 원자가 확산하는 것이 방지되어, 강유전체 게이트 박막 트랜지스터의 전달 특성이 저하되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 해결 가능하게 되는 것을 알았다.
[실시예 2]
실시예 2는, PZT층과 BLT층의 두께를 각각 변화시킨 경우에 있어서의 각 강유전체 게이트 박막 트랜지스터의 전달 특성을 나타내는 실시예이다.
도 15는, 실시예 2에 있어서의 각 강유전체 게이트 박막 트랜지스터(시험예 3에 관한 강유전체 게이트 박막 트랜지스터(20a) 내지 시험예 8에 관한 강유전체 게이트 박막 트랜지스터(20f))의 전달 특성을 도시하는 도면이다.
1. 시료의 준비
실시 형태 1에 관한 강유전체 게이트 박막 트랜지스터(20)를 그대로 실시예 2에 있어서의 각 강유전체 게이트 박막 트랜지스터(시험예 3에 관한 강유전체 게이트 박막 트랜지스터(20a) 내지 시험예 8에 관한 강유전체 게이트 박막 트랜지스터(20f))로 하였다.
단, 시험예 3에 관한 강유전체 게이트 박막 트랜지스터(20a)에 있어서는, PZT층(23)의 두께를 180nm로 하고, BLT층의 두께를 0nm로 하였다. 또한, 시험예 4에 관한 강유전체 게이트 박막 트랜지스터(20b)에 있어서는, PZT층(23)의 두께를 175nm로 하고, BLT층의 두께를 5nm로 하였다. 또한, 시험예 5에 관한 강유전체 게이트 박막 트랜지스터(20c)에 있어서는, PZT층(23)의 두께를 170nm로 하고, BLT층의 두께를 10nm로 하였다. 또한, 시험예 6에 관한 강유전체 게이트 박막 트랜지스터(20d)에 있어서는, PZT층(23)의 두께를 160nm로 하고, BLT층의 두께를 20nm로 하였다. 또한, 시험예 7에 관한 강유전체 게이트 박막 트랜지스터(20e)에 있어서는, PZT층(23)의 두께를 150nm로 하고, BLT층의 두께를 30nm로 하였다. 또한, 시험예 8에 관한 강유전체 게이트 박막 트랜지스터(20f)에 있어서는, PZT층(23)의 두께를 0nm로 하고, BLT층의 두께를 180nm로 하였다. 시험예 5에 관한 강유전체 게이트 박막 트랜지스터(20c), 시험예 6에 관한 강유전체 게이트 박막 트랜지스터(20d) 및 시험예 7에 관한 강유전체 게이트 박막 트랜지스터(20e)가 실시예이며, 시험예 3에 관한 강유전체 게이트 박막 트랜지스터(20a), 시험예 4에 관한 강유전체 게이트 박막 트랜지스터(20b) 및 시험예 8에 관한 강유전체 게이트 박막 트랜지스터(20f)가 비교예이다.
2. 시료의 전달 특성
실시예 1의 경우와 마찬가지의 방법에 의해, 각 강유전체 게이트 박막 트랜지스터(20a 내지 20f)의 전달 특성을 측정하였다.
그 결과, 시험예 3에 관한 강유전체 게이트 박막 트랜지스터(20a) 및 시험예 4에 관한 강유전체 게이트 박막 트랜지스터(20b)에 있어서는, 10회의 전압 주사로 전달 특성(메모리 윈도우의 폭)이 크게 열화되었다. 한편, 시험예 5에 관한 강유전체 게이트 박막 트랜지스터(20c) 내지 시험예 7에 관한 강유전체 게이트 박막 트랜지스터(20e)에 있어서는, 10회의 전압 주사로는 전달 특성(메모리 윈도우의 폭)이 열화되지 않았다. 또한, 시험예 8에 관한 강유전체 게이트 박막 트랜지스터(20f)에 있어서는, 메모리 윈도우의 폭은 좁아지지 않았지만, 오프 전류가 커지는 경향이 보였다.
이상의 결과로부터, PZT층과 ITO층 사이에 10nm 내지 30nm의 범위 내에 있는 BLT층을 개재시킨 경우에, PZT층에서 ITO층으로 Pb 원자가 확산하는 것이 방지되어, 강유전체 게이트 박막 트랜지스터의 전달 특성이 저하되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 해결 가능하게 되는 것을 알았다.
도 16은, 실시예 1 및 실시예 2의 결과를 통합한 도표이다. 도 16 중, 전달 특성에 대해서는, 강유전체 게이트 박막 트랜지스터로서 사용 가능한 레벨에 있는 것에 「○」를 붙이고, 강유전체 게이트 박막 트랜지스터로서 사용 가능한 레벨에 없는 것에 「×」를 붙였다. 또한, EDX에 대해서는, PZT층에서 ITO층으로 Pb 원자가 확산하고 있지 않은 경우에 「○」를 붙이고, PZT층에서 ITO층으로 Pb 원자가 확산하고 있을 경우에 「×」를 붙였다.
도 16으로부터도 알 수 있는 바와 같이, 본 발명의 강유전체 게이트 박막 트랜지스터에 의하면, PZT층에서 ITO층으로 Pb 원자가 확산하는 것이 방지되는 것 및 강유전체 게이트 박막 트랜지스터의 전달 특성이 저하되기 쉽다(예를 들어 메모리 윈도우의 폭이 좁아지기 쉽다)고 하는 문제를 비롯하여 PZT층에서 ITO층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결 가능한 것을 확인할 수 있었다.
이상, 본 발명의 적층 구조체, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터를 상기의 실시 형태에 기초하여 설명했지만, 본 발명은 이것에 한정되는 것은 아니라, 그 요지를 일탈하지 않는 범위에서 실시하는 것이 가능해서, 예를 들어 다음과 같은 변형도 가능하다.
(1) 상기 각 실시 형태에 있어서는, 산화물 도전체 재료로서, ITO(인듐주석 산화물)을 사용했지만, 본 발명은 이것에 한정되는 것은 아니다. In-O(산화인듐) 또는 IGZO를 바람직하게 사용할 수 있다. 또한, 안티몬 도프 산화주석(Sb-SnO2), 산화아연(ZnO), 알루미늄 도프 산화아연(Al-ZnO), 갈륨 도프 산화아연(Ga-ZnO), 산화루테늄(RuO2), 산화이리듐(IrO2), 산화주석(SnO2), 일산화주석(SnO), 니오븀 도프 이산화티타늄(Nb-TiO2) 등의 산화물 도전체 재료를 사용할 수 있다. 또한, 갈륨 도프 산화인듐(In-Ga-O(IGO)), 인듐 도프 산화아연(In-Zn-O(IZO)) 등의 아몰퍼스 도전성 산화물을 사용할 수도 있다. 또한, 티타늄산스트론튬(SrTiO3), 니오븀 도프 티타늄산스트론튬(Nb-SrTiO3), 스트론튬바륨 복합 산화물(SrBaO3), 스트론튬칼슘 복합 산화물(SrCaO3), 루테늄산스트론튬(SrRuO3), 산화니켈란탄(LaNiO3), 산화티타늄란탄(LaTiO3), 산화구리란탄(LaCuO3), 산화니켈네오디뮴(NdNiO3), 산화니켈이트륨(YNiO3), 산화란탄칼슘망간 복합 산화물(LCMO), 연산바륨(BaPbO3), LSCO(LaxSr1-xCuO3), LSMO(La1-xSrxMnO3), YBCO(YBa2Cu3O7-x), LNTO(La(NI1-xTix)O3), LSTO((La1-x, Srx)TiO3), STRO(Sr(Ti1-xRux)O3), 기타의 페로브스카이트형 도전성 산화물 또는 파이로크로아형 도전성 산화물을 사용할 수 있다.
(2) 상기 실시 형태 4에 있어서는, Pb 확산 방지층으로서 LaTaOx층을 사용했지만, 본 발명은 이것에 한정되는 것은 아니며, 예를 들어 LaTaOx층 대신에 LaZrOx층 또는 SrTaOx층을 적절하게 사용할 수 있다.
도 17은, LaTaOx층, LaZrOx층 또는 SrTaOx층을 사용한 강유전체 박막 캐패시터에 있어서의 누설 전류를 도시하는 도면이다. 도 17의 (a)는 LaTaOx층을 사용한 경우의 데이터를 나타내고, 도 17의 (b)는 LaZrOx층을 사용한 경우의 데이터를 나타내고, 도 17의 (c)의 경우에는 SrTaOx층을 사용한 경우의 데이터를 나타낸다.
도 17로부터도 알 수 있는 바와 같이, Pb 확산 방지층으로서 LaZrOx층 또는 SrTaOx층을 사용함으로써, Pb 확산 방지층으로서 LaTaO층을 사용한 경우와 마찬가지로, 누설 전류가 작은(즉 오프 전류가 작은) 강유전체 박막 캐패시터 및 강유전체 게이트 박막 트랜지스터(및 강유전체 박막 캐패시터)를 구성할 수 있다.
(3) 상기 실시 형태 1에 있어서는, 게이트 전극층(22)에 사용하는 재료로서 Pt를 사용하고, 실시 형태 3 및 4에 있어서는, 게이트 전극(122)에 사용하는 재료로서, 산화니켈란탄(LaNiO3)을 사용했지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들어, Au, Ag, Al, Ti, ITO, In2O3, Sb-In2O3, Nb-TiO2, ZnO, Al-ZnO, Ga-ZnO, IGZO, RuO2 및 IrO2 및 Nb-STO, SrRuO2, LaNiO3, BaPbO3, LSCO, LSMO, YBCO, 기타의 페로브스카이트형 도전성 산화물을 사용할 수 있다. 또한, 파이로크로아형 도전성 산화물 및 아몰퍼스 도전성 산화물을 사용할 수도 있다.
(4) 상기 실시 형태 3에 있어서는, 절연성 기판으로서, Si 기판의 표면에 SiO2층 및 Ti층을 개재하여 STO(SrTiO)층을 형성한 절연성 기판을 사용했지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들어, SiO2/Si 기판, 알루미나(Al2O3) 기판, STO(SrTiO) 기판 또는 SRO(SrRuO3) 기판을 사용할 수도 있다.
(5) 상기 실시 형태 1, 3 및 4에 있어서는, 채널층에 산화물 도전체층을 사용한 강유전체 게이트 박막 트랜지스터를 사용하여 본 발명을 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들어 게이트 전극층에 산화물 도전체층을 사용한 강유전체 게이트 박막 트랜지스터에 본 발명을 적용할 수도 있다. 이 경우, PZT층과 게이트 절연층(산화물 도전체층) 사이에, BLT층 또는 LaTaOx층, LaZrOx층 또는 SrTaOx층을 포함하는 Pb 확산 방지층을 배치하도록 한다.
(6) 상기 각 실시 형태에 있어서는, 강유전체 게이트 박막 트랜지스터 및 강유전체 박막 캐패시터를 사용하여 본 발명을 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들어, 「PZT층을 포함하는 강유전체층과 산화물 도전체층을 구비하는 적층 구조체」를 구비하는 기능성 디바이스 전반(예를 들어, 압전 액추에이터)에 본 발명을 적용할 수 있다. 이러한 경우에도, PZT층과 산화물 도전체층 사이에는, BLT층 또는 LaTaOx층, LaZrOx층 혹은 SrTaOx층을 포함하는 Pb 확산 방지층이 존재하게 되기 때문에, PZT층에서 산화물 도전형체층에 Pb 원자가 확산하는 것이 방지되어, PZT층에서 산화물 도전체층으로 Pb 원자가 확산하는 것에 기인하여 발생하는 경우가 있는 각종 문제를 해결하는 것이 가능하게 된다.
10… 기재
20, 90, 100, 900… 강유전체 게이트 박막 트랜지스터
21, 31… 기재
22… 게이트 전극층
23, 33… PZT층
24, 34… Pb 확산 방지층(BLT층)
25… 게이트 절연층(강유전체층)
26… 소스층
27… 드레인층
28… 채널층(ITO층, 산화물 도전체층)
30… 강유전체 박막 캐패시터
32… 제1 전극층
35… 유전체층
36… 제2 전극층
110, 910… 절연성 기판
120, 920… 게이트 전극
120'… 게이트 전극의 전구체 조성물층
130, 930… 게이트 절연층
130'… 게이트 절연층의 전구체 조성물층
140… 산화물 도전체층
140'… 산화물 도전체층의 전구체 조성물층
142… 채널 영역
144… 소스 영역
146… 드레인 영역
M2, M3, M4, M5… 요철형

Claims (21)

  1. 삭제
  2. PZT층과, LaTaOx층, LaZrOx층 또는 SrTaOx층을 포함하는 Pb 확산 방지층이 적층된 구조를 갖는 강유전체층과,
    상기 강유전체층에 있어서의 상기 Pb 확산 방지층 측의 면에 배치된 산화물 도전체층
    을 구비하는 적층 구조체.
  3. 제2항에 있어서,
    상기 PZT층, 상기 산화물 도전체층 및 상기 Pb 확산 방지층은 모두, 액체 프로세스를 사용하여 제조된 것인 적층 구조체.
  4. 제2항에 있어서,
    상기 산화물 도전체층은, ITO층, In-O층 또는 IGZO층을 포함하는 적층 구조체.
  5. 제2항에 있어서,
    상기 Pb 확산 방지층의 두께는, 10nm 내지 30nm의 범위 내에 있는 적층 구조체.
  6. 삭제
  7. 채널층과,
    상기 채널층의 도통 상태를 제어하는 게이트 전극층과,
    상기 채널층과 상기 게이트 전극층 사이에 배치된 강유전체층을 포함하는 게이트 절연층을 구비하는 강유전체 게이트 박막 트랜지스터로서,
    상기 강유전체층은, PZT층과, LaTaOx층, LaZrOx층 또는 SrTaOx층을 포함하는 Pb 확산 방지층이 적층된 구조를 갖고,
    상기 채널층 및 상기 게이트 전극층 중 적어도 한쪽은, 산화물 도전체층을 포함하고,
    상기 산화물 도전체층은, 상기 강유전체층에 있어서의 상기 Pb 확산 방지층 측의 면에 배치되어 있는 강유전체 게이트 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 PZT층, 상기 산화물 도전체층 및 상기 Pb 확산 방지층은 모두, 액체 프로세스를 사용하여 제조된 것인 강유전체 게이트 박막 트랜지스터.
  9. 제7항에 있어서,
    상기 산화물 도전체층은, ITO층, In-O층 또는 IGZO층을 포함하는 강유전체 게이트 박막 트랜지스터.
  10. 제7항에 있어서,
    상기 Pb 확산 방지층의 두께는, 10nm 내지 30nm의 범위 내에 있는 강유전체 게이트 박막 트랜지스터.
  11. 제7항에 있어서,
    상기 채널층은, 상기 산화물 도전체층을 포함하는 강유전체 게이트 박막 트랜지스터.
  12. 제7항에 있어서,
    상기 게이트 전극층은, 상기 산화물 도전체층을 포함하는 강유전체 게이트 박막 트랜지스터.
  13. 삭제
  14. 제1 전극층과,
    제2 전극층과,
    상기 제1 전극층과 상기 제2 전극층 사이에 배치된 강유전체층을 포함하는 유전체층을 구비하는 강유전체 박막 캐패시터로서,
    상기 강유전체층은, PZT층과, LaTaOx층, LaZrOx층 또는 SrTaOx층을 포함하는 Pb 확산 방지층이 적층된 구조를 갖고,
    상기 제1 전극층 및 상기 제2 전극층 중 적어도 한쪽은, 산화물 도전체층을 포함하고,
    상기 산화물 도전체층은, 상기 강유전체층에 있어서의 상기 Pb 확산 방지층 측의 면에 배치되어 있는 강유전체 박막 캐패시터.
  15. 제14항에 있어서,
    상기 PZT층, 상기 산화물 도전체층 및 상기 Pb 확산 방지층은 모두, 액체 프로세스를 사용하여 제조된 것인 강유전체 박막 캐패시터.
  16. 제14항에 있어서,
    상기 산화물 도전체층은, ITO층, In-O층 또는 IGZO층을 포함하는 강유전체 박막 캐패시터.
  17. 제14항에 있어서,
    상기 Pb 확산 방지층의 두께는, 10nm 내지 30nm의 범위 내에 있는 강유전체 박막 캐패시터.
  18. 제14항에 있어서,
    상기 제1 전극층 및 상기 제2 전극층은 모두, 상기 산화물 도전체층을 포함하고,
    상기 강유전체층은, 상기 제1 전극층 측에 접하여 배치된 제1 Pb 확산 방지층과, PZT층과, 상기 제2 전극층에 접하여 배치된 제2 Pb 확산 방지층이 적층된 구조를 갖는 강유전체 박막 캐패시터.
  19. 삭제
  20. 삭제
  21. 삭제
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