JP4523299B2 - 薄膜コンデンサの製造方法 - Google Patents

Description

本発明は、受動部品（Ｌ（インダクタ、コイル）、Ｃ（コンデンサ、キャパシタ）、Ｒ（抵抗器））や能動部品（ＩＣ（半導体））などの電子デバイスを内蔵一体化することによりプリント基板の小型化及び高密度化を図ることのできる電子部品内蔵型高密度実装基板の実現に好適な、薄膜コンデンサ、薄膜コンデンサ内蔵型高密度実装基板、および薄膜コンデンサの製造方法に関するものである。

周知のように、近年、多層プリント配線板は回路の微細化、多層化が進み、プリント基板の小型化及び高密度化が行われている。このような多層プリント配線板には、ＩＣなどの能動部品やコンデンサやレジスタ（抵抗器）などの所要の受動部品がプリント配線板表面に外付けで接続されて、所望のプリント基板（多層プリント配線板）を構成することになる。

近年、携帯電話やＰＤＡ、デジタルＡＶ機器などの小型化、高機能化に伴い、プリント基板を小型化及び高密度化する要望はますます高まり、多層プリント配線板の更なる高密度実装のために、前記ＩＣなどの能動部品や受動部品を多層プリント配線板中に埋め込んだシステム・イン・パッケージ（ＳｉＰ）の実現が望まれている。

現在では技術革新により幾つかの能動部品を一つの実装基板上に搭載した製品（ＳｉＰ）が提供されつつある。また能動部品や受動部品を実装基板であるプリント配線板の中に埋め込むための研究も盛んに行われている。このように、幾つかの電子部品を多層プリント配線板に内蔵させて高密度実装基板とすることによって、プリント基板のさらなる小型化及び高密度化が可能になることが予想される。そのようなＳｉＰのさらなる高密度実装化への要望は、ますます強まる一方となっている。

ところで、対象となる受動部品のうちの一つとして、バイパスコンデンサやデカップリングコンデンサ等の各種コンデンサを挙げることができるが、このコンデンサを実装基板に内蔵可能となれば、有益この上ない。というのは、コンデンサは、抵抗器とともに、電子回路には必須な素子であり、多数使われているからである。また、バイパスコンデンサなどはデジタルＩＣの電源に生じるノイズを取り除くために使用されることから、ＩＣチップの電源ピン近辺に配置する必要があり、そのため、外付けであると、実装基板への取り付け位置が限定されることになり、ひいては、高密度実装基板の設計の自由度を損なうことにもなる。このバイパスコンデンサを始めとするコンデンサ部品を、省スペース化、特に薄膜化して、実装基板に内蔵することができれば、前記問題が解消できるばかりでなく、回路特性の向上にもつながる。しかしながら、現在の所、コンデンサを実装基板の配線寸法に対応する程には、薄膜化できておらず、実装基板へのコンデンサの内蔵は実現されていない。
特にバイパスコンデンサのように高容量のコンデンサが必要とされる場合は、誘電率が大きい事から、強誘電体材料が多用されている。この場合は誘電損失の影響はあまり大きくないためである。強誘電体は一般的に誘電損失が大きく高周波用には特性に問題があるため、誘電率を押さえながら高周波特性を改善する手法が多く利用されている。

コンデンサの寸法に関して、前記バイパスコンデンサを例に挙げて、より具体的に説明する。このコンデンサとしては、セラミックスの誘電体と銀系の電極をスクリーン印刷法により積層して焼結したものが用いられる（非特許文献１）。このように、このコンデンサは、スクリーン印刷法を用いて製造されるために、その１層の厚さが数μｍあり、必要な容量を確保するために、積層化する必要がある。そのため、全体としての厚みは、ミリメートルオーダーになっている。
これは、コンデンサの容量を大きくするためには、誘電体膜を薄膜化するか、誘電体膜の表面積を広くするか、いずれかの手法が必要であるが、スクリーン印刷法により形成するセラミックの誘電体（膜）は上述の通り薄膜化が困難なので、積層化することにより表面積を確保する必要があるためである。

ＩＥＥＥ ＩＳＡＦ ２０００（Proceedings of the 200012th IEEE International Symposium on Applications of Ferroelectrics" Honolulu, Hawaii U.S.A July21-August 2, 2000） 予稿集 Ｖｏｌｕｍｅ ＩＩ ｐｐ．８２１−８２４

図１は、高密度実装基板の絶縁基板１の層間絶縁層２中に、能動部品としてＩＣチップ３を、受動部品として抵抗４とコンデンサ５とを、内蔵可能であると想定し、それら電子部品を配線中に組み込んで、所望の電子回路を構成した場合の高密度実装基板の断面構造を示したものである。このような構造におけるコンデンサ５として、前述の現在の積層セラミックスコンデンサを使用したとすると、他の部品が数十ミクロンオーダーの厚みであるのに対し、現在の積層セラミックスコンデンサは、厚みがミリメートルオーダーであるため、実装基板の積層構造の中に埋め込むことができない。無理に埋め込もうとすると、コンデンサの部分だけ下方の基板を凹まし、かつビアを高くして上層配線層と下層配線層の間隔を広げる必要があり、実装基板の薄層化を阻害するばかりでなく、技術的にもコスト的にも満足できるものは得られない。特に、ＩＣチップの電源ピンの傍に配置する必要があるバイパスコンデンサでは大きな制約となる。

本発明は、上記事情に鑑みてなされたものであって、その課題は、実装基板の電気的特性や寸法特性を損なうことなく、基板内に内蔵することができ、かつ充分な容量を持つ薄膜コンデンサ、薄膜コンデンサ内蔵型高密度実装基板、および薄膜コンデンサの製造方法を提供することにある。

前記課題を解決するために、本発明にかかる薄膜コンデンサは、実装基板に内蔵可能な薄膜コンデンサであって、高誘電体層とこれを上下から挟む上部電極層と下部電極層とで構成された高誘電体キャパシタを内在していることを特徴とする。

また、本発明にかかる薄膜コンデンサは、下部電極層、高誘電体層、および上部電極層が順次積層された構造からなる積層体の上に、更に高誘電体層と電極層とからなる積層体が１つ以上積層した構造を有していることを特徴とする。

また、本発明にかかる薄膜コンデンサ内蔵型高密度実装基板は、少なくとも１層の配線層が絶縁層に囲まれて積層され、前記配線層の一部に受動部品として薄膜コンデンサが接続されている薄膜コンデンサ内蔵型高密度実装基板であって、前記薄膜コンデンサが、少なくとも上記高誘電体キャパシタから構成されていることを特徴とする。

また、本発明にかかる薄膜コンデンサの製造方法は、支持基板の上部に高誘電体キャパシタを形成した後、当該支持基板の裏面を化学的機械的研磨（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：以下、「ＣＭＰ」という。）すなわち、機械的及び／又は化学的に研磨して薄膜化する工程を有することを特徴とする。
この目的にかなう支持基板としては、必ずしもシリコン基板に限定されるものではなく、例えば石英基板、酸化マグネシウム、サファイア、アルミナなどの製造工程中、温度雰囲気に耐熱があり、また裏面研磨等による、薄化加工が可能なものについては利用可能である。
なお、本発明の薄膜コンデンサは、上述の通り実装基板に内蔵可能なものであるが、所望に応じて、当該薄膜コンデンサを実装基板に内蔵せず、ワイヤーボンディング技術等を利用して、プリント基板等の実装基板表面に接続しても良い。

前記本発明構成において、前記薄膜コンデンサは、その支持基板を機械的に研磨して薄化し、つづいて所望に応じて化学的に研磨して、さらに薄化することにより、前記高密度実装基板に内蔵可能に薄化することが好ましい。

また、前記高誘電体層の膜厚としては、膜厚が薄くなるに従って電荷容量が大きくなり好ましい一方、リーク電流は増大する傾向にあるため、２００ｎｍから５０ｎｍ程度に設定することが好ましい。２００ｎｍを超えると、必要な容量の確保が困難になり、５０ｎｍ以下に薄化すると、リーク電流が増大し、高誘電体としての特性が不安定になる傾向がある。

前記上部電極層および下部電極層を構成する材料としては特に制限はなく、高誘電体や強誘電体キャパシタ用の電極材料として公知のものを利用することができる。例えば、Ａｕ、Ａｇ、Ｃｏ、Ｎｉ、Ｃｒ、Ｔａ、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｅ等の金属やその合金、及び導電性の金属酸化物などが挙げられる。これらの電極材料の中でも、白金（Ｐｔ）は、コンデンサ容量を高めることができるので好ましい。ただし、白金（Ｐｔ）は反応性が低く、剥離しやすいので、下部電極層形成用材料としてＰｔを用い、これをシリカ系絶縁膜等の下地層（膜）上に積層する場合には、あらかじめタンタルやチタンなどの金属またはその金属酸化物の膜を密着層として積層しておくことが好ましい。

前記絶縁層に形成される第１および第２のコンタクトホールを埋め込む導電材料としては特に限定はなく、アルミ（Ａｌ）や銅（Ｃｕ）等が挙げられる。電気抵抗が低い点では銅が好ましい。導電材料の種類によっては、電極材料の保護のために、あるいは層間絶縁膜の絶縁特性の劣化防止のために、当該導電材料を埋め込む前にコンタクトホールの内面にＴｉＮやＴａＮなどの導電性バリア膜を形成しておくことが好ましい。また当該導電材料を形成する際、バンプを形成するためのパッドを形成しておくことも好ましい。

前記高誘電体層を形成するための高誘電体材料としては、従来から知られている強誘電体材料、常誘電体材料を利用することができる。

前記強誘電体材料としては、例えばＣａＴｉＯ₃、ＢａＴｉＯ₃、ＳｒＴｉＯ₃、Ｂｉ₂ＴｉＯ₅、Ｂｉ₄Ｔｉ₃Ｏ₁₂、Ｌａ₂ＴｉＯ₅、ＣｅＴｉＯ₄、ＰｂＴｉＯ₃、ＺｒＴｉＯ₃等のチタン酸塩系材料、ＢａＳｎＯ₃、ＳｒＳｎＯ₃、ＰｂＳｎＯ₃等の錫酸塩系材料、ＢａＺｒＯ₃、ＣａＺｒＯ₃、Ｂｉ₄Ｚｒ₃Ｏ₁₂等のジルコン酸塩系材料、ＭｇＮｂＯ₃、ＣａＮｂＯ₃、ＳｒＮｂＯ₃、ＢａＮｂＯ₃、ＰｂＮｂＯ₃等のニオブ酸塩系材料、ＬｉＴａＯ₃、ＢａＴａＯ₃、ＳｒＴａＯ₃、ＣａＴａＯ₃、ＭｇＴａＯ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉等のタンタル酸塩系材料、Ｂｉ₃ＴｉＮｂＯ₉、ＰｂＢｉ₂Ｎｂ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂、Ｂｉ₂ＳｒＴａ₂Ｏ₉、Ｂｉ₂ＳｒＮｂ₂Ｏ₉、Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｂａ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、等のビスマス層状系材料などが挙げられる。

前記常誘電体材料としては、例えばＢａ_xＳｒ_1-xＴｉＯ₃（０≦ｘ≦１）で表されるＢＳＴ系材料、ＳｒＴｉＯ₃で表されるＳＴＯ系材料、及びこれらの材料に適宜、他の金属元素等を配合した材料などが挙げられる。またこれらの基本的組成に対して必要により、金属の一部を他の金属元素に置換した、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ₃、（Ｂｉ，Ｌａ）ＴｉＯ₅などのような組成物も利用することができる。またこれら材料にキュリー点を移動させるためのシフターやデプレッサー、還元防止材などを配合したものも利用することができる。

特にキャパシタの用途には、絶縁性が高いことが重要であるため、実際の組成は、化学量論組成から組成比率をずらして使用することもでき、さらに多くの金属酸化物を組み合わせて用いることも可能である。

上記の誘電体材料の中で、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）は、強誘電体材料として強誘電体メモリなどへの応用が検討されている材料であるが、強誘電特性を示す構造である、Ｂｉ層状構造は、ゾル・ゲル法で形成したときは、非晶質であり、その後、熱処理においてフルオライト構造を有する微結晶の集合体を経て、ビスマス層状構造になる。
本発明の高誘電体材料としては、このフルオライト構造の微結晶を利用することもできる。当該フルオライト構造の微結晶は常誘電体であり、比誘電率７０〜１００の誘電体として動作する。また、微結晶の集合体であるので、リーク電流が低く抑えられるという効果を奏する。

以上、例示した誘電体材料の中でも比誘電率が１００以上の高誘電体材料が好ましい。１００以上とすることで、小さい表面積でも高容量が稼げるため、高容量の薄膜コンデンサを非常に小型化でき、高密度実装基板に内蔵するのに適する。

またデジタルＩＣなどの高周波ＩＣやクロック数の高いチップに対応ができるようするためには、高周波特性の良い高誘電体材料であることが好ましい。なお高周波特性が良いとは、高周波数領域における誘電率の低下率が低い、誘電損失が少ない、および周波数依存性が少ない誘電体材料であることを示す。

またデジタルＩＣの電源に乗るノイズが問題になる場合には、当該ノイズを効果的に取り除くことができる誘電体材料であることも求められる。強誘電体などで誘電率は大きいが誘電損失などが大きく高周波用に向かない材料も多い、しかしながらこれらは高い容量を必要とする場合有用な材料である。このような材料の用途として、ＩＣなどの電源安定化などに使用される場合であり、容量の大きい事が優先されるのでこのような目的には適用される。

このように、好ましい比誘電率、高周波特性、及び対ノイズ除去効果に優れる高誘電体材料としては、例えば、Ｂａ_xＳｒ_1-xＴｉＯ₃（０≦ｘ≦１）で表されるＢＳＴ系材料（比誘電率＝６００程度）、ＳｒＴｉＯ₃で表されるＳＴＯ系材料（比誘電率＝３００程度）、及びこれらの材料に適宜、他の金属元素等を配合した材料などが挙げられる。

これらの高誘電体材料を形成する技術は特に限定されず、５０〜２００ｎｍ程度の薄膜で形成することができるものであれば良い。例えば、塗布法、ＣＶＤ法、スパッタ法、電気泳動法、陽極酸化法、インクジェット法など、種々の方法により形成することができる。

前記塗布法とは、金属アルコキシド、金属カルボン酸塩、複合金属アルコキシド、金属アルコキシドの加水分解生成物、などの有機金属化合物と、所望に応じて配合されるβ−ジケトンやグリコール等の各種安定化剤、及びその他添加物を有機溶媒に溶解してなる溶液を用いて、これを基板上に塗布して誘電体薄膜を形成する方法である。この手法は非常に簡便で、しかも複合金属酸化物を形成する場合の金属組成比のコントロールが容易である点において好ましい。

前記ＣＶＤ法とは、有機金属化合物の直接気化、又は有機溶媒溶液を気化して基板上に堆積させる方法であり、コンフォーマルな被膜の形成をする場合に適し、また低温焼成条件での結晶化膜の形成に有効である。

前記スパッタ法とは、金属又は金属酸化物の原料（ターゲット）を物理的に基板上に堆積させる方法であり、すでにスパッタリング装置及びターゲットを有する場合には実用的である。

また、前記電気泳動法、及び陽極酸化法は、簡便な操作で被膜形成が可能であり、前記インクジェット法は、塗布法の一方法として、塗布液の消費量を低減化する効果が期待できる点で好ましい。

本発明の薄膜コンデンサは、例えば特開平１１−１６３２７３号公報や、その他公知文献に記載されているキャパシタ形成手段を利用して、シリコン等の支持基板上に高誘電体キャパシタを形成することができ、その後、形成された高誘電体キャパシタの上部に、一般的な絶縁層の形成手段、フォトレジストを利用したコンタクトホール形成手段、導電材料形成手段、及びバンプ形成手段を施した後、支持基板の裏面を機械的及び／又は化学的研磨して、１５０μｍ以下、好ましくは１００μｍ以下、更に好ましくは５０μｍ以下になるまで薄膜化することが好ましい。

なお、実際には耐環境性の向上のために、支持基板を薄膜化する前に、さらにパッシベーション膜を形成することが望ましい。当該パッシベーション膜の形成は、例えば、パッドを形成したキャパシタ構造体の上に、ＰＶ（パッシベーション）膜の密着層であるＴａ酸化膜をスパッタリング法により、１５０ｎｍ程度形成し、その上にＰＶ膜としてＳｉＮ膜をＣＶＤ法により８５０ｎｍ程度形成し、その後、パッド上と周辺部のＰＶ膜をエッチング除去して、パッド部分を露出させる、などの方法により形成することができる。
したがって、パッド部及びその周辺部以外には、最上層にＳｉＮ膜等のＰＶ膜が形成されることになる。当該ＰＶ膜の形成により、水分などの浸入が抑制され、耐湿性が高まり、耐環境性の高いコンデンサが得られる。

前記機械的研磨手段としては、例えば、ダイヤモンド砥石による研磨手段などを利用することができ、化学的研磨手段としては、例えば、フッ酸、フッ酸−硝酸混合液等の酸溶液、ＫＯＨ、ＫＯＨ−Ｋ₃Ｆｅ（ＣＮ）₆混合液等のアルカリ性溶液等を用いた手段を利用することができる。機械的研磨を行った後は、研磨面が機械的ダメージ（損傷）を受ける場合があるので、機械的研磨後、化学的研磨を行って当該ダメージ部分を除去することも好適な手段の一つである。

また、支持基板を薄膜化する場合、特に支持基板を化学的研磨により薄膜化する場合、支持基板の上面（研磨面の反対側）に耐エッチング性の高い被膜（層）を設けておくことも好ましい。当該被膜（層）を設けることにより、支持基板を完全に除去することができ、更なるコンデンサの薄膜化を達成することが可能となる。このような被膜（層）としては、研磨方法の種類に応じて適宜選択することができ、例えば上記酸溶液により研磨する場合には、耐酸性の被膜（層）であれば良く、上記アルカリ溶液による研磨を行う場合には、耐アルカリ性の被膜（層）であれば良い。

このような被膜（層）の例としては、シリサイドが挙げられる。当該シリサイドは、例えば図２に示すように支持基板としてシリコン基板を用い、当該シリコン基板の上面（研磨面の反対側）に、予めシリコンとケイ化物（シリサイド）を形成可能な金属の層（例えばＮｉ、Ｃｏなど）を形成し、シリサイド化に必要な処理（例えば加熱処理）を行うことにより、シリコン基板（支持基板）と金属の層との間にシリサイドの層（例えばＮｉＳｉ₂、ＣｏＳｉ₂など）を形成することができる。

そして当該シリサイドの層が形成された基板上に、図３に示すようにキャパシタを形成した後（キャパシタの形成方法は前述の通り）、シリコン基板（支持基板）を研磨して完全に除去することにより、最下層がシリサイド層の薄膜コンデンサを得ることができる。

なお、当該耐エッチング性の高い被膜（層）として、導電性の材料を選択すると、当該被膜（層）を下部電極層の一部として利用することも可能である。その場合、例えばシリコン基板（支持基板）の上部に上述の通りシリサイドの層を形成し、当該シリサイドの層上に下部電極層あるいはＴｉＮなどの導電性バリア膜を形成し（当該バリア膜を形成した場合には当該バリア膜上に下部電極層を形成する）、その後は上述の通り、高誘電体層、上部電極層等を順次形成しコンデンサを形成した後、上述のようにシリコン基板（支持基板）を完全に除去すると、最下層の被膜（例えばシリサイド等の導電性層）が露出し、これがそのまま下部電極として機能するため、上部電極と下部電極がそれぞれ片面に形成された薄膜コンデンサとすることができる。

なお、シリコン基板（支持基板）を完全に除去した後、露出した当該耐エッチング性の高い被膜（層）表面に、銅やニッケル等の材料を形成しても良い。当該銅やニッケル等の金属材料を形成することにより、高密度実装基板内に形成される配線と当該薄膜コンデンサとの接着性を向上させることができる。
当該銅やニッケル等の金属材料を形成する方法としては、特に限定はないが、例えば電解メッキや無電解メッキ法を利用することができる。

また、支持基板を完全に除去する別の方法としては、下部電極の下層に機能膜を付加しておきこの特性を利用して剥離層或いは停止層（ストッパー層）として利用する方法が利用できる。

この場合下部電極の直下にこれらの層を形成するのみではなく、さらに電極との間に機械的強度増加層あるいは接着層の付加が考えられる。例えばＰ（リン）を５質量％程度添加した燐シリケート（ＰＳＧ）層或いはボロン燐シリケート（ＢＰＳＧ）層を基板と下部電極間に設けておくことにより、薄膜化を弗化水素酸に浸漬する事でこの層を溶解除去し上部コンデンサ部分との分離が可能となる。また上記同様に、ＷＯ₃、ＭｏＯ₃の層を利用すると、アルカリに浸漬する事で溶解が可能である。Ｗ、Ｍｏなどの金属では酸化剤を含むアルカリで溶解剥離が可能である。

前記停止層としては、シリコン支持基板をアルカリ及び酸化剤でエッチング除去する場合のエッチング停止層を挙げることができ、エッチング停止層を設けておく事で不要な部分のみを除去する事ができる。このような層として、Ｃｏ、Ｎｉ、Ｐｔなどのシリサイド層、シリコンへ高濃度Ｂ（ホウ素）を拡散した層を設ける事でエッチング停止層として使用できる。この場合には機械的研磨による薄膜化との併用でより効果的である。

前記剥離層としては炭酸塩金属化合物の層をあげることができる。この炭酸塩金属化合物の層を形成し、その他の工程は同様に行った後支持基板を研磨除去する事なしに、基板を加熱し、炭酸塩金属化合物のＭＣＯ₃→ＭＯ＋ＣＯ₂（Ｍが二価金属の例）等の反応を利用し、その炭酸ガスの圧力により支持基板とを剥離する工程を採用することができる。
炭酸塩金属層の形成法の例としては、金属アルコキサイド、或いはカルボン酸塩をアルコール等の溶剤に溶解塗布乾燥後、炭酸ガス存在下に焼成して形成することができる。

また、前記剥離層としては、全工程の最高温度により、各種無機炭酸塩化合物が選択可能である。つまり工程で使用される温度より充分高い分解温度を持ち、炭酸ガスを発生し分解する温度が、素子自体を破壊させない範囲にある物を選択する。

前記誘電体層を塗布法で形成する場合には、例えば、ＳｒＣＯ₃（分解温度 ９００℃）、ＣａＣＯ₃・ＭｇＣＯ₃（分解温度７００℃）などのようなものが適当である。

次いで、薄膜化した支持基板上に形成された各コンデンサ、あるいは支持基板が完全に除去された各コンデンサを、公知のスライシング技術によりチップ毎に切り出し、独立した薄膜コンデンサとして得ることができる。また、他の方法としては、素子ダメージを避けるために、先にスライシングを行った後に研磨工程を行うこともできる。

このように製造した薄膜コンデンサをフリップチップ技術を用いて、実装基板の所要箇所に埋め込んだ後、適宜、配線、絶縁層の形成を繰り返すことにより、高密度実装基板を製造することができる。
また、実装基板上に当該薄膜コンデンサを接続する場合には、ワイヤボンディング技術等を利用して、他の素子（部品）と接続するなどにより、表面に当該薄膜コンデンサが実装された基板を製造することができる。

なお、高誘電体層を一層のみ有するキャパシタでは、コンデンサの容量が不足する場が考えられる。容量を稼ぐためには、前述の通り、比誘電率の高い高誘電体材料を用いるか、高誘電体層の膜厚を薄くする方法が有効である。しかし、既存の高誘電体材料よりも更に比誘電率の高い材料を新規に開発することは大変困難であるし、膜厚を薄くする方法も、リーク電流のため電気的な信頼性が損なわれる恐れがあるので、際限なく薄膜化することは困難である。

そのような場合には、下部電極層、高誘電体層、および上部電極層からなる第１の積層体の上に、更に高誘電体層と電極層とからなる第２の積層体が１つ以上積層した構造のキャパシタとする方法が有効である。高誘電体層が一層以上積層した構造とすることにより、コンデンサの容量を稼ぐことが可能となる。

当該キャパシタは、例えば、上記第１の積層体の上に、高誘電体層を形成した後、キャパシタ全体を覆うように酸化膜を形成し、当該酸化膜を前記高誘電体層が露出するまでエッチバック処理を行った後、当該高誘電体層上に電極層を形成し、次いで、所望に応じて上記高誘電体層の形成から電極層形成までの工程を繰返し行うことで形成することができる。

前記エッチバック処理を利用することにより、高誘電体層が露出した全面が平坦化されるので、続く電極層の形成時に、当該電極層を精度良く高誘電体層上に形成することができる。当該酸化膜は、例えばｐ−ＴＥＯＳを用いたＣＶＤ法により、３００ｎｍ程度の膜厚で形成することができる。なお、当該エッチバックによる平坦化が十分でない場合には、ＣＶＤ法により酸化膜を２０００ｎｍ程度形成し、ＣＭＰによる平坦化処理を施した後に、エッチバック処理を行うことが好ましい。
上記エッチバック処理工程においては、第二層目の高誘電体層にサイドウォールを形成するようにすると、一層目と二層目のショートの可能性が低くなり、好ましい。

また、当該積層体を形成した場合、複数の電極層を、それぞれ電気的に接続する必要性があるが、その方法としては、フォトリソグラフィを利用して、各電極層の一端が、それぞれ交互に高誘電体層から付き出た形に整形しながら、積層体を全て形成した後にビアホールを形成して当該ビアホール内に導通性材料を埋め込み、上部にパッドを形成する方法、同様に積層体を全て形成した後にバッドをキャパシタ上部に形成し、その後、当該キャパシタの両側面を上記複数の電極層のそれぞれの一端が露出するようにテーパーエッチング処理を施すか、あるいはダイシングした後、当該両側面に導通性材料を形成し、上記パッドと電気的に導通させる方法が提案される。
積層体が多層になり、ビアホールの形成が困難な場合には、後者の方法が有利である。

以上は、特に１つのキャパシタを形成し、これをダイシングしてチップとして取り出すことについて説明してきたが、所望に応じ、キャパシタを２つ以上に分割し、その後、分割したキャパシタをダイシングして、１つのチップとして取り出すことも有効である。

以下にキャパシタを２つ以上に分割する場合の例について、図３３〜図３５に基づいて説明する。
図３３に示すのが、本発明での薄膜コンデンサの典型的な断面図である。
図３４には分割したコンデンサの典型的な断面図を示す。この図では、下部電極を取り出すビア（ビア１）は共通にしてある。
図３５には、４分割した場合の電極の引き回しの例を示す。図３５では、分割した中央に下部電極を取り出すビア（ビア２）を形成し、分割の四隅に上部電極のビア（ビア３）を形成し、４つを結合するように共通の配線（配線４）を形成する。

バイパスコンデンサのように、大容量のコンデンサでは、容量を得るためにチップの面積が大きくなる。
下部電極の上にゾル・ゲル法で誘電体を形成する際には熱処理を行うが、当該誘電体膜の形成時の体積減少や、金属とセラミック薄膜の熱膨張率の相違などから、面積が大きいと剥離などが生じる可能性がある。したがって、受けるストレスを緩和する目的でキャパシタを分割することにより、このような剥離が生じる現象を抑制することができる。
なお、分割した形状は角型に限らず角を丸めた形状や円形でもよく、剥離が生じる現象の抑制、ストレス緩和の目的のためには、角を丸めた形状や円形は特に好ましいと考えられる。

また、本発明の別の態様においては、１つ以上の誘電体キャパシタと１つ以上の抵抗体を１つの基板の上に形成し、これをダイシングして１つのチップとして取り出すことも有効である。

図３６に示すように、誘電体を形成した後に、反応性スパッタリングにより、ＲｕＯ₂抵抗体膜を形成し、塩素系のガスを用いてエッチングすることにより抵抗体を形成する。その後、ＣＶＤ法により、ＳｉＯ₂膜を形成し（誘電体キャパシタ上にも同時に形成）、ビアを開け、Ｐｔをその中に形成しＴｉＮバリア層を形成し、その上にＡｌのパッドを形成する。

図３７には断面図を示す。誘電体キャパシタの横に、酸化ルテニウム抵抗体を配置した例を示した。層間膜を介して、誘電体キャパシタと抵抗体を積層することも可能である。このように、１つの基板上に誘電体キャパシタと抵抗体を形成することにより、実装コストが低くすることができる。なお、１つの基板に形成するキャパシタと抵抗の数を増やせば、さらにコストの低減が期待できる。

本発明によれば、実装基板の電気的特性や寸法特性を損なうことなく、基板内に内蔵することができ、かつ充分な容量を持つ薄膜コンデンサ、薄膜コンデンサ内蔵型高密度実装基板、および薄膜コンデンサの製造方法を提供することができる。

以下に、本発明を実施例によりさらに詳しく説明するが、以下の実施例は、本発明を好適に説明する例示に過ぎず、なんら本発明を限定するものではない。

以下の実施例では、支持基板としてシリコンウェハ（シリコン基板）を用いた薄膜キャ
パシタ（薄膜コンデンサ）を作製した。

（合成例１）
Ｂａ_xＳｒ_1-xＴｉＯ₃（ｘ＝０．６）形成用ゾル-ゲル塗布液の合成例を示す。
プロピレングリコールモノメチルエーテルにて予め０．５ｍｏｌ／ｋｇの濃度に希釈されたバリウムイソプロポキシドの溶液と、同じく予めプロピレングリコールモノメチルエーテルにて０．５ｍｏｌ／ｋｇに希釈されたチタンイソプロポキシドの溶液とを、それぞれ１ｍｏｌ相当量ずつ混合し、均一になるように３０分撹拌した。

次に、純水をプロピレングリコールモノメチルエーテルにて重量比２０倍に希釈した溶液を、上記バリウム・チタン混合溶液に撹拌下で滴下し、１時間攪拌した。滴下量はバリウムとチタン合計モル数の３．５倍モルのＨ₂０相当分である。最初に入れるプロピレングリコールモノメチルエーテルの量を調節することで、ＢａＴｉＯ₃換算濃度が０．１５ｍｏｌ／ｋｇになるようにした。以上により、まずＢａＴｉＯ₃溶液（以下、ＢＴＯ液と記す）を得た。

上記０．５ｍｏｌ／ｋｇ濃度のバリウムイソプロポキシド溶液の代わりに０．５ｍｏｌ／ｋｇ濃度のストロンチウムイソプロポキシド溶液を用いた以外は、上記ＢＴＯ液と同様の方法でＳｒＴｉＯ₃換算濃度が０．１５ｍｏｌ／ｋｇのＳｒＴｉＯ₃溶液（以下、ＳＴＯ液と記す）を得た。

次に、これらＢＴＯ液とＳＴＯ液を重量比で６：４の割合で混合し、１時間攪拌した。これにより、酸化物固形分３．２ｗｔ％のＢａ_xＳｒ_1-xＴｉＯ₃（ｘ＝０．６）形成用ゾル-ゲル塗布液を得た。

（合成例２）
上記合成例１に記載の方法で、ＳｒＴｉＯ₃換算濃度が０．１５ｍｏｌ／ｋｇのＳｒＴｉＯ₃溶液（以下、ＳＴＯ液と記す）を得た。
（合成例３）
以下に記載の方法で、ＳｒＢｉ₂Ｔａ₂Ｏ₉溶液（以下、ＳＢＴ液と記す）を得た。 タンタルエトキシド２ｍｏｌ相当量、ビスマスブトキシド２．１ｍｏｌ相当量、ストロンチウムイソプロポキシド０．９ｍｏｌ相当量をプロピレングリコールモノメチルエーテルと混合させる。均一に混合させるため、２時間室温で攪拌した。次いで、アセト酢酸エチル３モルを添加し、８０℃で２時間加熱攪拌を行った。その後、プロピレングリコール１モルを添加し、室温で１時間攪拌した。さらに水2モルを攪拌しながら滴下し、滴下終了後２時間室温で攪拌し、金属酸化物固形分６．５wt％のＳＢＴ液を調整した。

（ＸＲＤ測定の評価）
上記合成例１及び２で調製した各溶液を、シリコンウェーハ上にスピンコータを用いて５００ｒｐｍで１秒間、次いで２０００ｒｐｍで３０秒間回転塗布し、６００℃で３０分間仮焼成を行った。以上の塗布から仮焼成までの操作を３回繰り返した後、被膜の結晶性を上げるために７００℃で酸素中６０分の熱処理を行った。これにより、約１００ｎｍ膜厚の結晶化膜を形成した。当該結晶化膜に対してＸＲＤ測定を行い、得られたグラフ（ＸＲＤ曲線）を図４及び図５に示した。
なお、当該ＸＲＤ測定は、測定装置「ＲＩＮＴ−２５００ＨＦ」（装置名；株式会社リガク社製）を用い、Ｘ線：ＣｕＫα₁、管電圧：３０ｋＶ、管電流：５０ｍＡ、スキャンスピード：２０°／ｍｉｎ、スキャンステップ：０．０２０°の測定条件にて行った。
なお、図４は合成例１で調整した溶液を用いた場合のグラフであり、図５は合成例２で調整した溶液を用いた場合のグラフである。
図４及び図５の結果から明らかなように、合成例１、２で調整した溶液を用いて形成した被膜は、いずれも結晶性の良好な被膜であることがわかった。

（比誘電率測定の評価）
熱酸化膜ＳｉＯ₂が形成された６インチシリコンウェーハ上にスパッタ法により６０ｎｍのＰｔ電極（下部電極）を形成した。上記合成例１で調製した溶液を、スピンコータを用いて上記下部電極が形成されたウェーハ上に、５００ｒｐｍで１秒間、次いで２０００ｒｐｍで３０秒間回転塗布し、６００℃で３０分間仮焼成を行った。
以上の塗布から仮焼成までの操作を３回繰り返した後、被膜の結晶性を上げるために７００℃で酸素中６０分の熱処理を行った。これにより、約１００ｎｍ膜厚の結晶化膜を形成した。当該結晶化膜上にメタルマスクを介して、Ｐｔ上部電極をスパッタ法により、０．２ｍｍφの広さに６０ｎｍの厚さで形成し、その後、７００℃で酸素中、３０分間のリカバリーアニールを行った。
このようにして形成したキャパシタに対して、ＨＰ４２８４Ａ Ｐｒｅｃｉｓｉｏｎ ＬＣＲ Ｍｅｔｅｒ（製品名；ヒューレットパッカード社製）を用いて、測定周波数１００ｋＨｚにて比誘電率の測定を行った。得られた結果を図６に示す。
なお、上記結晶性を上げるための熱処理およびリカバリーアニールを、それぞれ７００℃から６５０℃に代えて行った場合に得られたキャパシタについても同様の測定を行い、その結果を図６に示した。
図６から明らかなように、熱処理を６５０℃で行った場合、及び７００℃で行った場合のいずれについても、得られた高誘電体層（結晶化膜）は、０Ｖ（ボルト）付近にて７００程度の高い比誘電率を示すことがわかった。
また、上記合成例３で調製した溶液に対しても以下に示すように成膜し、同様に比誘電率の測定を行った。得られた結果を図３８に示す。
熱酸化膜ＳｉＯ₂が形成された６インチシリコンウェーハ上にスパッタ法により６０ｎｍのＰｔ電極（下部電極）を形成した。上記合成例３で調製した溶液を、スピンコータを用いて上記下部電極が形成されたウェーハ上に、５００ｒｐｍで１秒間、次いで２０００ｒｐｍで３０秒間回転塗布し、ＨＰ（ホットプレート）上で、６００℃、３分間の仮焼成を行った。
以上の塗布から仮焼成までの操作を４回繰り返した後、被膜の結晶性を上げるために６００℃で酸素中６０分の熱処理を行った。これにより、約１５０ｎｍ膜厚の結晶化膜を形成した。当該結晶化膜上にメタルマスクを介して、Ｐｔ上部電極をスパッタ法により、０．２ｍｍφの広さに６０ｎｍの厚さで形成し、その後、６００℃で酸素中、３０分のリカバリーアニールを行った。
また、上記結晶性を上げるための熱処理を６００℃から５５０℃に代えて行った場合に得られたキャパシタについても同様の測定を行い、その結果を図３８に示した。
図３８から明らかなように、得られた高誘電体層は、７０〜１００程度の高い比誘電率を示すことがわかった。
また、電圧依存性がないことが認められた。
Ｂｉ層状構造を有するＳＢＴの比誘電率は１８０程度であり、これと比較すると上記の結果は低い値にとどまったが、これは、ＳＢＴがフルオライト構造をとったためであると考えられる。今回の実験では、ＳＢＴを５５０℃や６００℃の比較的低温で焼成することにより、フルオライト構造のＳＢＴ被膜を形成することができた。

（損失測定の評価）
上記合成例１で調製した溶液を用いた比誘電率測定の評価において形成したキャパシタに対して、ＨＰ４２８４Ａ Ｐｒｅｃｉｓｉｏｎ ＬＣＲ Ｍｅｔｅｒ（製品名；ヒューレットパッカード社製）を用いて、測定周波数１００ｋＨｚにて損失（ｔａｎ δ）の測定を行った。得られた結果を図７に示す。
なお、上記結晶性を上げるための熱処理およびリカバリーアニールを、それぞれ７００℃から６５０℃に代えて行った場合に得られたキャパシタについても同様の測定を行い、その結果を図７に示した。
図７から明らかなように、熱処理およびリカバリーアニールを６５０℃で行った場合、及び７００℃で行った場合のいずれについても、得られた高誘電体層（結晶化膜）は、−２Ｖ〜２Ｖ付近にて０．１程度の損失であり、損失の小さいものであることがわかった。
また、上記合成例３で調製した溶液に対しても同様に、比誘電率測定の評価において形成したキャパシタに対して、損失（ｔａｎ δ）の測定を行った。得られた結果を図３９に示す。
また、上記結晶性を上げるための熱処理およびリカバリーアニールを、６００℃から５５０℃に代えて行った場合に得られたキャパシタについても同様の測定を行い、その結果を図３９に示した。
図３９から明らかなように、得られた高誘電体層はいずれも、−４Ｖ〜４Ｖ付近にて１０のマイナス３乗台の損失を示し、損失が極めて小さいものであることがわかった。

（リーク電流測定の評価）
上記合成例３で調製した溶液に対して行った上記比誘電率測定の評価において、形成したキャパシタに対して、ＨＰ４２８４Ａ Ｐｒｅｃｉｓｉｏｎ ＬＣＲ Ｍｅｔｅｒ（製品名；ヒューレットパッカード社製）を用いて、リーク電流測定（Ａ／ｃｍ²）の測定を行った。得られた結果を図４０に示す。
図４０から明らかなように、熱処理を６００℃で行った場合、及び５５０℃で行った場合のいずれについても、得られた高誘電体層のリーク電流は１ｃｍ²当たり、１０のマイナス８乗台であり、低いリーク水準になっていることがわかった。
これは、ＳＢＴがフルオライト構造をとったためであると考えられる。
今回の実験では、ＳＢＴを５５０℃や６００℃の比較的低温で焼成することにより、フルオライト構造のＳＢＴ被膜を形成することができた。
なお、この低いリーク水準であることが、損失が小さくなった原因であると考えられる。
図３８〜図４０の結果から、合成例３で調製したＳＢＴ溶液を用いて、比較的低温で焼成処理を行い形成した被膜は、特に低損失であることが求められるＲＦ用のコンデンサの製造に好適であると考えられる。

（実施例１）
図８に示すように、シリコンウェハ（絶縁基板）１０をマーキングした後に、９５０℃のウェット酸化処理を行って、絶縁基板１０上に１００ｎｍのプロテクト酸化膜１１を形成した。つづいて、前記基板１０を前洗浄した後、オゾンＴＥＯＳで１２０ｎｍのＢＰＳＧ層１２を形成した。その後、ＢＰＳＧ層１２をフローにて前洗浄を行い、続いて、８５０℃の窒素中で２０分フローを行った。

次に、洗浄を行った後、図９に示すように、第１中間絶縁膜（下層）１３を、プラズマＴＥＯＳ（ｐ−ＴＥＯＳ）で、ＣＶＤ（化学的気相成長）法を用いて、１００ｎｍの膜厚に形成し、７５０℃窒素中で６０分間のポストアニールを行った。その後、ＣＶＤ法を用いて、高誘電体層（酸化膜）の影響による絶縁膜の酸化防止を図るために窒素膜（ＳｉＮ）１４を１００ｎｍ形成した。続いて、オゾンＴＥＯＳを用いて、１５０ｎｍの第１中間絶縁膜（上層）１５を形成した。

続いて、密着層、下部電極、高誘電体膜、上部電極、レジスト形成とその後の上部電極の加工をするが、以下に、それらの工程を図１０を参照して説明する。
前記第１中間絶縁膜１５の上に、反応性スパッタリング法により、酸化タンタルを用いて密着層１６を５０ｎｍの厚さに形成した。この密着層１６の上に、スパッタリング法により下部白金電極層１７を１５０ｎｍ形成した。白金は反応性が低いので、酸化タンタルや酸化チタンなどの密着性を高める層を下層に形成して、その密着性を高める下層（密着層）の上に、白金を積層させないと、後の工程で剥離の可能性がある。この下部白金電極層１７の上に、合成例１にて作成したＢａ_xＳｒ_1-xＴｉＯ₃（ｘ＝０．６）形成用ゾル−ゲル塗布液をスピンコータを用いて５００ｒｐｍで１秒間、次いで２０００ｒｐｍで３０秒間回転塗布し、６００℃で３０分間仮焼成を行った。以上の塗布から仮焼成までの操作を３回繰り返した後、このＢＳＴ膜の結晶性を上げるために７００℃で酸素中６０分の熱処理を行った。これにより、約１００ｎｍのＢＳＴ結晶化膜（高誘電体層１８）を得た。続いて、スパッタリング法により、上部白金電極層１９を２００ｎｍ厚に形成した。この上部白金電極層１９上に第１のレジスト膜２０を形成し、フォトリソグラフィー工程の後、Ａｒ（アルゴン）、Ｃｌ（塩素）を主成分とするエッチングガス（ＨＢｒ、ＣＨＦ₃を含有する場合もある）を用いたエッチング処理（Ｔｅｇａｌ社製エッチャー使用、商品名：強誘電体・電極エッチャー ６５４０ＨＲｅ）にて、上部白金電極層１９をパターニングして、下層の高誘電体層１８の一部を露出させた。すなわち、上部電極の方が、下部電極よりも小さい雛壇型の形状に形成した。

つぎに、前記レジスト膜２０の残渣をアッシングにより除去した。その後、第２のレジスト膜（不図示）を形成し、このレジスト膜をパターニングし、それをマスクとして、Ｔｅｇａｌ社製エッチャーで高誘電体層１８と下部白金電極１７とを一括してエッチングして、所望の寸法、形状に成形した。その後、残っているレジストをアッシングで除去して、第３のレジスト膜（不図示）を形成し、パターン化した。この第３のレジスト膜をマスクとして、Ｔｅｇａｌ社製エッチャーでエッチングし、図１１に示すように、高誘電体層１８の露出部分に下部白金電極１７に至る開口部１８ａを形成した。その後、残ったレジストをアッシングにより除去し、一連のエッチングで入ったダメージを回復するために、酸素中で７５０℃３０分のアニールを行った。
ここまでで、前述のように、上部電極の方が、下部電極よりも小さい雛壇型の形状を示しているが、その理由には、大きく二つある。その一つは、後述のように、上部電極のコンタクトばかりでなく、下部電極のコンタクトも、上方に引き出すためである。他の一つは、高誘電体層１８のエッチング面はダメージを受けるので、上部白金電極層１９を下部白金電極層１７よりも小さくすることにより、ダメージを受けるエッチング面をキャパシタとして使用しないこととし、これにより、キャパシタの信頼性を高めるためである。

つぎに、図１２に示すように、層間絶縁層２１を、ＴＥＯＳを用いて、ｐ−ＣＶＤ法により、３００ｎｍ厚に形成した。その上に第４のレジスト膜（不図示）を形成し、フォトリソグラフィーにより、所定のパターンにし、この第４のレジスト膜をマスクとして、層間絶縁層２１をエッチングして、上部白金電極層１９の上に第１のコンタクトホール２２を形成するとともに、下部白金電極層１７の上の前記開口部１８ａに位置する第２のコンタクトホール２３を形成した。その後、酸素中で、７５０℃、３０分間の回復アニールを行った。

次に、図１３に示すように、前記第１のコンタクトホール２２および第２のコンタクトホール２３のそれぞれの内面にＴｉＮを成膜化して、次いで、フォトレジストを用いたフォトリソグラフィーによりパターニングしたバリア膜２４を形成した。この膜２４はスパッタリング法で２層形成して７５ｎｍの厚みとした。このバリア膜２４は、コンタクトホールに埋め込まれるアルミニウムと白金電極とが、その後の熱処理によって反応するのを防止するためのものである。続いて、各コンタクトホール２２，２３を埋め込むように、スパッタリング法で、アルミニウムを５００ｎｍ形成し、フォトリソグラフィーの後、エッチングすることによって、上部電極コンタクト部２５と、下部電極コンタクト部２６とを形成した。図１４に示すように、これらコンタクト部２５，２６には、バンプ２５ａ，２６ａを形成した。

このようにして積層体が形成されたシリコン基板の裏面を、バックグラインドとバックエッチングを行って、３０μｍ程度に薄化し、更にこれをダイシングして、薄膜コンデンサを得た。

当該薄膜コンデンサは、フリップチップにて実装基板中に埋め込み、高密度実装基板を得た。

（実施例２）
本発明の第２の実施例を図１５を参照して説明する。この実施例２の特徴は、図１５に示すように、前記実施例１におけるＴａＯ_xからなる密着層１６をＴｉＯ₂からなる密着層３０に変更した点にある。スパッタリング法により、第１中間絶縁膜１５の上にＴｉを４０ｎｍ形成し、酸素中で７５０℃６０分間アニールすることにより酸化して、密着層３０を得た。このように、密着層を変更した以外は、前記実施例１と同様にして薄膜コンデンサを得た。得られた薄膜コンデンサは、前記実施例１と同様にして、フリップチップにて実装基板中に埋め込み、高密度実装基板を得た。

（実施例３）
本発明の第３の実施例を図１６を参照して説明する。この実施例３の特徴は、前記実施例２において図１５で示したＢＳＴ結晶化膜からなる高誘電体層１８を、前記合成例２で合成したＳｒＴｉＯ₃形成用ゾル-ゲル塗布液を用いて形成した「示性式ＳｒＴｉＯ₃で表されるＳＴＯ結晶化膜」からなる高誘電体層３１に変更した点にある。このように高誘電体層を変更した以外は、前記実施例２と同様にして薄膜コンデンサを得た。得られた薄膜コンデンサは、実施例１と同様にしてフリップチップにて実装基板中に埋め込み、高密度実装基板を得た。

（実施例４）
本発明の第４の実施例を図１７および図１８を参照して説明する。この実施例４の特徴は、コンタクト部を構成する導電材料として、銅を用いた点にある。

本実施例４にかかる薄膜コンデンサの製造工程は、前記実施例１における図１２で示したコンタクトホール形成工程まで全く同じである。したがって、本実施例４の製造方法の説明としては、その後の工程を以下に説明することにより、説明の重複を避け、本実施例の理解の便を図ることとする。

実施例１における図１２で示したコンタクトホール２２，２３の形成工程の後、図１７に示すように、前記第１のコンタクトホール２２および第２のコンタクトホール２３のそれぞれの内面にＴａＮを成膜化して、次いで、フォトレジストを用いたフォトリソグラフィーによりパターニングしたバリア膜３２を形成した。この膜３２はスパッタリング法で形成して５０ｎｍの厚みとした。このバリア膜３２は、コンタクトホールに埋め込まれる銅が層間絶縁層２１中に拡散し、当該絶縁層２１の絶縁特性を劣化させるのを防止するためのものである。続いて、耐メッキ用のレジストパターンを形成し、次いで、各コンタクトホール２２，２３を埋め込むように、メッキ法により銅を３００ｎｍ形成することにより、上部電極コンタクト部３３と、下部電極コンタクト部３４とを形成した。

前記銅を埋め込むためのメッキ法としては、公知の電解メッキおよび無電解メッキのどちらも使用可能である。

前述のように銅コンタクト部３３，３４を形成した後、レジストを剥離し、このようにして積層体が形成されたシリコン基板の裏面を、バックグラインドとバックエッチを行って、３０μｍ程度に薄化し、更にこれをダイシングして、薄膜コンデンサを得た。

本実施例の薄膜コンデンサを実装基板の層間絶縁層２（図１）中に埋込む場合には、図１８に示すように、各銅コンタクト部３３，３４の層間絶縁層２にビア３５，３６を立てる。このようにビア３５，３６を立てた後、所望の配線操作を行うことで高密度実装基板を得た。本実施例の薄膜コンデンサによれば、図１８に見るように、上部と下部の電極のビア３５，３６が開く部分に銅層（銅コンタクト部３３，３４）が形成されており、バンプなどを形成する必要性がないので、低コストで実装できる。

（実施例５）
本発明の第５の実施例を図１９を参照して説明する。この実施例５の特徴は、上部および下部電極層を構成する導電材料として、ＩｒＯ₂を用いた点にある。
この電極層の形成では、まず、先の実施例１と同様に、前記第１中間絶縁膜１５の上に、反応性スパッタリング法により、酸化タンタルを用いて密着層１６を５０ｎｍの厚さに形成した。この密着層１６の上に、スパッタリング法によりＩｒＯ₂を堆積させて、下部ＩｒＯ₂電極層３７を１５０ｎｍ形成した。ＩｒＯ₂も白金同様反応性が低いので、酸化タンタルや酸化チタンなどの密着性を高める層を下層に形成して、その密着性を高める下層（密着層）の上に、積層させないと、後の工程で剥離の可能性がある。この下部ＩｒＯ₂電極層３７の上に、合成例１にて作成したＢａ_xＳｒ_1-xＴｉＯ₃（ｘ＝０．６）形成用ゾル−ゲル塗布液をスピンコータを用いて５００ｒｐｍで１秒間、次いで２０００ｒｐｍで３０秒間回転塗布し、６００℃で３０分間仮焼成を行った。以上の塗布から仮焼成までの操作を３回繰り返した後、このＢＳＴ膜の結晶性を上げるために７００℃で酸素中６０分の熱処理を行った。これにより、約１００ｎｍのＢＳＴ結晶化膜（高誘電体層１８）を得た。続いて、前記下部ＩｒＯ₂電極層３７と同様に、スパッタリング法により、上部ＩｒＯ₂電極層３８を２００ｎｍ厚に形成した。この上部ＩｒＯ₂電極層３８上に第１のレジスト膜を形成し、フォトリソグラフィー工程の後、Ｔｅｇａｌ社製エッチャーを用いて、上部ＩｒＯ₂電極層３８をパターニングして、下層の高誘電体層１８の一部を露出させた。すなわち、上部電極の方が、下部電極よりも小さい雛壇型の形状に形成した。その後の工程は、実施例１と同様に行った。

（実施例６）
本発明の第６の実施例を図１３を参照して説明する。この実施例６の特徴は、薄膜コンデンサを高密度実装基板に内蔵せず、実装基板表面にワイヤボンディングすることにある。
前記実施例１において、図１３で示した上部電極コンタクト部２５と下部電極コンタクト部２６が形成されたコンデンサに対し、バンプ２５ａ，２６ａを形成しなかった以外は実施例１と同様にして、シリコン基板の裏面を、バックグラインドとバックエッチングを行って、３０μｍ程度に薄化し、更にこれをダイシングして、薄膜コンデンサを得た。次いで、当該薄膜コンデンサを実装基板表面上にワイヤボンディングにより他の部品と接続することによって、当該薄膜コンデンサが表面に実装された実装基板を得た。

（実施例７）
図２０に示すように、シリコンウェハ（絶縁基板）１０をマーキングした後に、９５０℃のウェット酸化処理を行って、絶縁基板１０上に１００ｎｍのプロテクト酸化膜１１を形成した。続いて、下部電極、高誘電体膜、上部電極、レジスト形成とその後の上部電極の加工をするが、以下に、それらの工程を図２０を参照して説明する。

前記プロテクト酸化膜１１の上に、スパッタリング法により下部白金電極層１７を６０ｎｍ形成した。この下部白金電極層１７の上に、合成例１にて作成したＢａ_xＳｒ_1-xＴｉＯ₃（ｘ＝０．６）形成用ゾル-ゲル塗布液をスピンコータを用いて５００ｒｐｍで１秒間、次いで２０００ｒｐｍで３０秒間回転塗布し、６００℃で３０分間仮焼成を行った。以上の塗布から仮焼成までの操作を３回繰り返した後、このＢＳＴ膜の結晶性を上げるために７００℃で酸素中６０分の熱処理を行った。これにより、約１００ｎｍのＢＳＴ結晶化膜（高誘電体層１８）を得た。続いて、スパッタリング法により、上部白金電極層１９を１００ｎｍ厚に形成した。この上部白金電極層１９上に第１のレジスト膜２０を形成し、フォトリソグラフィー工程の後、Ａｒ（アルゴン）、Ｃｌ（塩素）を主成分とするエッチングガス（ＨＢｒ、ＣＨＦ₃を含有する場合もある）を用いたエッチング処理（Ｔｅｇａｌ社製エッチャー使用、商品名：強誘電体・電極エッチャー ６５４０ＨＲｅ）にて、上部白金電極層１９をパターニングして、下層の高誘電体層１８の一部を露出させた。すなわち、上部電極の方が、下部電極よりも小さい雛壇型の形状に形成した。

つぎに、前記レジスト膜２０の残渣をアッシングにより除去した。その後、第２のレジスト膜（不図示）を形成し、このレジスト膜をパターニングし、それをマスクとして、Ｔｅｇａｌ社製エッチャーで高誘電体層１８と下部白金電極１７とを一括してエッチングして、所望の寸法、形状に成形した。その後、残っているレジストをアッシングで除去して、第３のレジスト膜（不図示）を形成し、パターン化した。この第３のレジスト膜をマスクとして、Ｔｅｇａｌ社製エッチャーでエッチングし、図２０に示すように、下部白金電極１７に至る開口部を形成した。その後、残ったレジストをアッシングにより除去し、第二層目の高誘電体層４０を第一層目と同様にしてスピンコートして、同様に焼成し、フォトリソグラフィーを用いてエッチング処理を施した。この際、図２０に示すように、一方は（図中では左側）第一層目よりも小さくなっている。

次いで、層間絶縁層２１をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成する。その後、エッチバックを行って第二層目の高誘電体層２０の表面が露出するようにする。このエッチバックにより、第二層目の高誘電体層からサイドウォールが形成され一層目と二層目のショートの可能性が低くなる。
ｐ−ＴＥＯＳによる平坦化が十分でないときは、ＣＶＤ法により、酸化膜を２０００ｎｍ形成し、ＣＭＰにより平坦化する工程を行った後に、エッチバックにより誘電体層の表面を露出させる。

次に、白金電極４１をスパッタリング法により形成しフォトリソグラフィーによりパターニングしてエッチングする。その後、６５０℃、酸素中３０分の回復アニールを行った後に、ｐ−ＴＥＯＳを用いてＣＶＤ法により層間絶縁層２１を３００ｎｍ形成する。酸化膜上からビアを２箇所空け、ビア３５、３６をそれぞれ形成し、その穴中に白金電極を堆積し、最上面にＴｉＮバリア膜２４をスパッタリング法により、形成する。その上にアルミをスパッタリング法により堆積し、フォトレジスト塗布、露光、現像、エッチングを行い最上面にアルミパッド２６を形成する。ここまでが、キャパシタ形成工程で、図２０に示したものである。

なお、実際には耐環境性の向上のために、さらにパッシベーション膜を形成することが望ましい。
当該パッシベーション膜の形成は、例えば、図２０で表される構造体の上に、ＰＶ（パッシベーション）膜の密着層であるＴａ酸化膜をスパッタリング法により、１５０ｎｍ形成し、その上にＰＶ膜としてＳｉＮ膜をＣＶＤ法により８５０ｎｍ形成し、その後、ＰＶ膜をエッチングして、パッド部分を露出させる、などの方法により形成することができる。
実施例７では、上記のように、キャパシタを２層にしたので、単層の場合と比べて２倍
近い容量を得ることができる。

（実施例８）
実施例８は実施例７において、高誘電体層と電極層とからなる第２の積層体を２層にした構造、つまり高誘電体層を３層にした場合である。
実施例７と同様にして、白金電極４１まで形成し、回復アニール処理まで行った。その後、高誘電体層４０と同様の方法により高誘電体層４２を形成し、その後、層間絶縁層２１をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍ形成した。その後、エッチバックを行って第三層目の高誘電体層４２の表面が露出するようにする。このエッチバックにより、第三層目の高誘電体層４２からサイドウォールが形成され二層目と三層目のショートの可能性が低くなる。ｐ−ＴＥＯＳによる平坦化が十分でないときは、ＣＶＤ法により、酸化膜を２０００ｎｍ形成し、ＣＭＰにより平坦化する工程を行った後に、エッチバックにより誘電体層の表面を露出させる。

次に、白金電極４３をスパッタリング法により形成しフォトリソグラフィーによりパターニングしてエッチングする。その後、６５０℃酸素中３０分の回復アニールを行った後に、ｐ−ＴＥＯＳを用いてＣＶＤ法により層間絶縁層２１を３００ｎｍ形成した。層間絶縁層２１上からビアを２箇所空け、ビア３５、３６を形成し、その穴中に白金電極を堆積し、最上面にＴｉＮバリア膜２４をスパッタリング法により形成した。その上にアルミをスパッタリング法により堆積し、フォトレジスト塗布、露光、現像、エッチングを行い最上面にアルミパッド２７を形成する。ここまでが、キャパシタ形成工程で、図２１に示したものである。

なお、実際には耐環境性の向上のために、さらにパッシベーション膜を形成することが望ましい。
当該パッシベーション膜の形成は、例えば、図２１で表される構造体の上に、ＰＶ（パッシベーション）膜の密着層であるＴａ酸化膜をスパッタリング法により、１５０ｎｍ形成し、その上にＰＶ膜としてＳｉＮ膜をＣＶＤ法により８５０ｎｍ形成し、その後、ＰＶ膜をエッチングして、パッド部分を露出させる、などの方法により形成することができる。
実施例８では、上記のように、キャパシタを３層にしたので、単層の場合に比べて３倍
近い容量を得ることができる。

（実施例９）
実施例９は実施例８において、高誘電体層と電極層とからなる第２の積層体を３層にした構造、つまり高誘電体層を４層にした場合である。
実施例８と同様にして、白金電極４３まで形成し、回復アニール処理まで行った。その後、高誘電体層４２と同様の方法により高誘電体層４４を形成し、その後、層間絶縁層２１をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍ形成した。その後、エッチバックを行って第四層目の高誘電体層４４の表面が露出するようにする。このエッチバックにより、第四層目の高誘電体層４４からサイドウォールが形成され三層目と四層目のショートの可能性が低くなる。ｐ−ＴＥＯＳによる平坦化が十分でないときは、ＣＶＤ法により、酸化膜を２０００ｎｍ形成し、ＣＭＰにより平坦化する工程を行った後に、エッチバックにより誘電体層の表面を露出させる。

次に、白金電極４５をスパッタリング法により形成しフォトリソグラフィーによりパターニングしてエッチングする。その後、６５０℃酸素中３０分の回復アニールを行った後に、ｐ−ＴＥＯＳを用いてＣＶＤ法により層間絶縁層２１を３００ｎｍ形成した。層間絶縁層２１上からビアを２箇所空け、ビア３５、３６を形成し、その穴中に白金電極を堆積し、最上面にＴｉＮバリア膜２４をスパッタリング法により形成した。その上にアルミをスパッタリング法により堆積し、フォトレジスト塗布、露光、現像、エッチングを行い最上面にアルミパッド２７を形成する。ここまでが、キャパシタ形成工程で、図２２に示したものである。

なお、実際には耐環境性の向上のために、さらにパッシベーション膜を形成することが
望ましい。
当該パッシベーション膜の形成は、例えば、図２２で表される構造体の上に、ＰＶ（パッシベーション）膜の密着層であるＴａ酸化膜をスパッタリング法により、１５０ｎｍ形成し、その上にＰＶ膜としてＳｉＮ膜をＣＶＤ法により８５０ｎｍ形成し、その後、ＰＶ膜をエッチングして、パッド部分を露出させる、などの方法により形成することができる。
実施例９では、上記のように、キャパシタを４層にしたので、単層の場合に比べて４倍
近い容量を得ることができる。

（実施例１０）
実施例１０は実施例９において、高誘電体層と電極層とからなる第２の積層体を４層にした構造、つまり高誘電体層を５層にした場合である。
実施例９と同様にして、白金電極４５まで形成し、回復アニール処理まで行った。その後、高誘電体層４４と同様の方法により高誘電体層４６を形成し、その後、層間絶縁層２１をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍ形成した。その後、エッチバックを行って第五層目の高誘電体層４６の表面が露出するようにする。このエッチバックにより、第五層目の高誘電体層４６からサイドウォールが形成され四層目と五層目のショートの可能性が低くなる。ｐ−ＴＥＯＳによる平坦化が十分でないときは、ＣＶＤ法により、酸化膜を２０００ｎｍ形成し、ＣＭＰにより平坦化する工程を行った後に、エッチバックにより誘電体層の表面を露出させる。

次に、白金電極４７をスパッタリング法により形成しフォトリソグラフィーによりパターニングしてエッチングする。その後、６５０℃酸素中３０分の回復アニールを行った後に、ｐ−ＴＥＯＳを用いてＣＶＤ法により層間絶縁層２１を３００ｎｍ形成した。層間絶縁層２１上からビアを２箇所空け、ビア３５、３６を形成し、その穴中に白金電極を堆積し、最上面にＴｉＮバリア膜２５をスパッタリング法により形成した。その上にアルミをスパッタリング法により堆積し、フォトレジスト塗布、露光、現像、エッチングを行い最上面にアルミパッド２７を形成する。ここまでが、キャパシタ形成工程で、図２３に示したものである。

なお、実際には耐環境性の向上のために、さらにパッシベーション膜を形成することが望ましい。
当該パッシベーション膜の形成は、例えば、図２３で表される構造体の上に、ＰＶ（パッシベーション）膜の密着層であるＴａ酸化膜をスパッタリング法により、１５０ｎｍ形成し、その上にＰＶ膜としてＳｉＮ膜をＣＶＤ法により８５０ｎｍ形成し、その後、ＰＶ膜をエッチングして、パッド部分を露出させる、などの方法により形成することができる。
実施例１０では、上記のように、キャパシタを５層にしたので、単層の場合に比べて５倍近い容量を得ることができる。

（実施例１１）
実施例１１は実施例１０において、高誘電体層と電極層とからなる第２の積層体を５層にした構造、つまり高誘電体層を６層にした場合である。
実施例１０と同様にして、白金電極４７まで形成し、回復アニール処理まで行った。その後、高誘電体層４６と同様の方法により高誘電体層４８を形成し、その後、層間絶縁層２１をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍ形成した。その後、エッチバックを行って第六層目の高誘電体層４８の表面が露出するようにする。このエッチバックにより、第六層目の高誘電体層４８からサイドウォールが形成され五層目と六層目のショートの可能性が低くなる。ｐ−ＴＥＯＳによる平坦化が十分でないときは、ＣＶＤ法により、酸化膜を２０００ｎｍ形成し、ＣＭＰにより平坦化する工程を行った後に、エッチバックにより誘電体層の表面を露出させる。

次に、白金電極４９をスパッタリング法により形成しフォトリソグラフィーによりパターニングしてエッチングする。その後、６５０℃酸素中３０分の回復アニールを行った後に、ｐ−ＴＥＯＳを用いてＣＶＤ法により酸化膜２２を３００ｎｍ形成した。層間絶縁層２１上からビアを２箇所空け、ビア３５、３６を形成し、その穴中に白金電極を堆積し、最上面にＴｉＮバリア膜２４をスパッタリング法により形成した。その上にアルミをスパッタリング法により堆積し、フォトレジスト塗布、露光、現像、エッチングを行い最上面にアルミパッド２６を形成する。ここまでが、キャパシタ形成工程で、図２４に示したものである。

なお、実際には耐環境性の向上のために、さらにパッシベーション膜を形成することが望ましい。
当該パッシベーション膜の形成は、例えば、図２４で表される構造体の上に、ＰＶ（パッシベーション）膜の密着層であるＴａ酸化膜をスパッタリング法により、１５０ｎｍ形成し、その上にＰＶ膜としてＳｉＮ膜をＣＶＤ法により８５０ｎｍ形成し、その後、ＰＶ膜をエッチングして、パッド部分を露出させる、などの方法により形成することができる。
実施例１１では、上記のように、キャパシタを６層にしたので、単層の場合に比べて６倍近い容量を得ることができる。

（実施例１２）
実施例１２は、実施例７での表面のパッドをアルミから銅に変更した場合を示した。
図２５に示したように、Ｐｔのビア３５、３６を形成した後に、ＴａＮバリア膜３２をスパッタリング法により形成し、その上に銅を２μｍスパッタリング法により形成する。レジストをコートし、パターニングの後に、塩素系のガスを用いて、２５０℃の温度で、銅をエッチングすることで、銅パッド３５を形成した。

なお、実際には耐環境性の向上のために、さらにパッシベーション膜を形成することが望ましい。
当該パッシベーション膜の形成は、例えば、図２５で表される構造体の上に、ＰＶ（パッシベーション）膜の密着層であるＴａ酸化膜をスパッタリング法により、１５０ｎｍ形成し、その上にＰＶ膜としてＳｉＮ膜をＣＶＤ法により８５０ｎｍ形成し、その後、ＰＶ膜をエッチングして、パッド部分を露出させる、などの方法により形成することができる。
実施例１２では、上記のように、パッドを銅にしたので、基板に埋め込んだ後に、配線
する際の接合の問題が小さくなる。

（実施例１３）
図２６に示すように、シリコンウェハ（絶縁基板）１０をマーキングした後に、９５０℃のウェット酸化処理を行って、絶縁基板１０上に１００ｎｍのプロテクト酸化膜１１を形成した。続いて、下部電極、高誘電体膜、上部電極、レジスト形成とその後の上部電極の加工をするが、以下に、それらの工程を図２６を参照して説明する。

前記プロテクト酸化膜１１の上に、スパッタリング法により下部白金電極層１７を６０ｎｍ形成した。この下部白金電極層１７の上に、合成例１にて作成したＢａ_xＳｒ_1-xＴｉＯ₃（ｘ＝０．６）形成用ゾル-ゲル塗布液をスピンコータを用いて５００ｒｐｍで１秒間、次いで２０００ｒｐｍで３０秒間回転塗布し、６００℃で３０分間仮焼成を行った。以上の塗布から仮焼成までの操作を３回繰り返した後、このＢＳＴ膜の結晶性を上げるために７００℃で酸素中６０分の熱処理を行った。これにより、約１００ｎｍのＢＳＴ結晶化膜（高誘電体層１８）を得た。続いて、フォトレジスト材料を利用したフォトリソグラフィー工程により、下部電極層１７の一端（図中、右側）が、高誘電体層１８から突き出るように整形した。

次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第一層目の高誘電体層１８の表面が露出するようにした。
次いで、スパッタリング法により、白金電極層１９を１００ｎｍ厚に形成し、次いで第
二層目の高誘電体層４０を第一層目と同様にしてスピンコートして、同様に焼成し、形成
した。
次いで、当該高誘電体層４０上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４０、及び白金電極層１９をパターニングして、先の下部電極層１７とは反対の一端（図中、左側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第二層目の高誘電体層４０の表面が露出するようにした。

次いで、スパッタリング法により、白金電極層２１を１００ｎｍ厚に形成し、次いで第三層目の高誘電体層２２を第一層目と同様にしてスピンコートして、同様に焼成し、形成した。
次いで、当該高誘電体層４２上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４２、及び白金電極層４１をパターニングして、先の白金電極層１９とは反対の一端（図中、右側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第三層目の高誘電体層４２の表面が露出するようにした。

次いで、スパッタリング法により、白金電極層４３を１００ｎｍ厚に形成し、次いで第四層目の高誘電体層４４を第一層目と同様にしてスピンコートして、同様に焼成し、形成した。
次いで、当該高誘電体層４４上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４４、及び白金電極層４３をパターニングして、先の白金電極層４１とは反対の一端（図中、左側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第四層目の高誘電体層４４の表面が露出するようにした。

次いで、スパッタリング法により、白金電極層４５を１００ｎｍ厚に形成し、次いで第五層目の高誘電体層４６を第一層目と同様にしてスピンコートして、同様に焼成し、形成した。
次いで、当該高誘電体層４６上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４６、及び白金電極層４５をパターニングして、先の白金電極層４３とは反対の一端（図中、右側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第五層目の高誘電体層４６の表面が露出するようにした。

次いで、スパッタリング法により、白金電極層２７を１００ｎｍ厚に形成し、次いで第六層目の高誘電体層４８を第一層目と同様にしてスピンコートして、同様に焼成し、形成した。
次いで、当該高誘電体層４８上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４８、及び白金電極層４７をパターニングして、先の白金電極層４５とは反対の一端（図中、左側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第六層目の高誘電体層４８の表面が露出するようにした。

次いで、スパッタリング法により、上部白金電極４９をスパッタリング法により形成しフォトリソグラフィーによりパターニングしてエッチングする。その後、６５０℃、酸素中３０分の回復アニールを行った後に、ｐ−ＴＥＯＳを用いてＣＶＤ法により酸化膜２２を３００ｎｍ形成する。酸化膜上にＴｉＮバリア膜２４をスパッタリング法により、形成する。その上にアルミをスパッタリング法により堆積し、フォトレジスト塗布、露光、現像、エッチングを行い最上面にアルミパッド２７を形成する。ここまでが、キャパシタ形成工程で、図２６に示したものである。

次いで、得られたキャパシタの両側面を、各電極層の一端が露出するようにダイシングする。ダイシング後の形状を図２７に示した。
このダイシングにより、ダイシング面の平滑性が低ければ、研磨工程を追加することもできる。ダイシング後、片側の側面を上部に向けて、スパッタリング法により、ＴｉＮバリア膜２４を形成し、その後、白金膜２９を形成した。さらにもう一方の側面に対しても同様の処理を行い、ＴｉＮバリア膜２４と白金膜２９をスパッタリング法により形成した。当該バリア膜と白金膜が両側面に形成された図を図２８に示した。
実施例１３では、上記のように、ビアホールを形成することなく、積層された電極層を導通させることができるので、積層体が多層になった場合においても、容易に薄膜コンデンサを形成することができる。

なお、ＴｉＮバリア膜２４及び白金膜２９の代わりに、Ｎｉペースト（ＥＳＬ２５５４ ＥＳＬ社製）をディブし、５８０℃、３０分間の焼成を行うことでも、両側面の電極層を導通させることができる。また、最上層のパッド、側面の導通性材料としては、アルミニウム、白金の代わりに銅を使用することもできる。
側面の導通性材料として銅を利用する方法としては、例えば、両側面にパラジウムを含む触媒液を適用して、当該側面を活性化し、次いで無電解ＮｉＢめっき液に浸してＮｉＢバリア膜を形成する。その後、無電解銅めっき液に浸すことにより、銅電極（導通性材料）を側面に形成することができる。

（実施例１４）
図２９に示すように、シリコンウェハ（絶縁基板）１０をマーキングした後に、９５０℃のウェット酸化処理を行って、絶縁基板１０上に１００ｎｍのプロテクト酸化膜１１を形成した。続いて、下部電極、高誘電体膜、上部電極、レジスト形成とその後の上部電極
の加工をするが、以下に、それらの工程を図２９を参照して説明する。

前記プロテクト酸化膜１１の上に、スパッタリング法により下部白金電極層１７を６０
ｎｍ形成した。この下部白金電極層１７の上に、合成例１にて作成したＢａ_xＳｒ_1-xＴｉＯ₃（ｘ＝０．６）形成用ゾル-ゲル塗布液をスピンコータを用いて５００ｒｐｍで１秒間、次いで２０００ｒｐｍで３０秒間回転塗布し、６００℃で３０分間仮焼成を行った。以上の塗布から仮焼成までの操作を３回繰り返した後、このＢＳＴ膜の結晶性を上げるために７００℃で酸素中６０分の熱処理を行った。これにより、約１００ｎｍのＢＳＴ結晶化膜（高誘電体層１８）を得た。続いて、フォトレジスト材料を利用したフォトリソグラフィー工程により、下部電極層１７の一端（図中、右側）が、高誘電体層１８から突き出るように整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第一層目の高誘電体層１８の表面が露出するようにした。

次いで、スパッタリング法により、白金電極層１９を１００ｎｍ厚に形成し、次いで第二層目の高誘電体層４０を第一層目と同様にしてスピンコートして、同様に焼成し、形成した。
次いで、当該高誘電体層４０上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４０、及び白金電極層１９をパターニングして、先の下部電極層１７とは反対の一端（図中、左側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、こ
れをエッチバック処理し、第二層目の高誘電体層４０の表面が露出するようにした。

次いで、スパッタリング法により、白金電極層４１を１００ｎｍ厚に形成し、次いで第三層目の高誘電体層４２を第一層目と同様にしてスピンコートして、同様に焼成し、形成した。
次いで、当該高誘電体層４２上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４２、及び白金電極層４１をパターニングして、先の白金電極層１９とは反対の一端（図中、右側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第三層目の高誘電体層４２の表面が露出するようにした。

次いで、スパッタリング法により、白金電極層４３を１００ｎｍ厚に形成し、次いで第四層目の高誘電体層４４を第一層目と同様にしてスピンコートして、同様に焼成し、形成した。
次いで、当該高誘電体層４４上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４４、及び白金電極層４３をパターニングして、先の白金電極層４１とは反対の一端（図中、左側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第四層目の高誘電体層４４の表面が露出するようにした。

次いで、スパッタリング法により、白金電極層２５を１００ｎｍ厚に形成し、次いで第五層目の高誘電体層４６を第一層目と同様にしてスピンコートして、同様に焼成し、形成した。
次いで、当該高誘電体層４６上にレジスト膜を形成し、フォトリソグラフィー工程の後、エッチング処理にて、高誘電体層４６、及び白金電極層４５をパターニングして、先の白金電極層４３とは反対の一端（図中、右側）が下層の高誘電体層１８より突き出た形に整形した。
次いで、酸化膜をｐ−ＴＥＯＳを用いてＣＶＤ法により３００ｎｍの膜厚で形成し、これをエッチバック処理し、第五層目の高誘電体層４６の表面が露出するようにした。

次いで、スパッタリング法により、上部白金電極４７をスパッタリング法により形成しフォトリソグラフィーによりパターニングしてエッチングする。その後、６５０℃、酸素中３０分の回復アニールを行った後に、ｐ−ＴＥＯＳを用いてＣＶＤ法により酸化膜２２を３００ｎｍ形成する。酸化膜上にＴｉＮバリア膜２５をスパッタリング法により、形成する。その上に銅をスパッタリング法により堆積し、フォトレジスト塗布、露光、現像、エッチングを行い最上面に銅パッド２８を形成する。ここまでが、キャパシタ形成工程で、図２９に示したものである。

次いで、得られたキャパシタの両側面を、各電極層の一端が露出するようにテーパーエッチングする。テーパーエッチン後の形状を図３０に示した。
テーパーエッチング後、当該テーパー部（側面）に白金膜２９をスパッタリング法により形成した。当該白金膜が側面に形成された図を図３１に示した。
その後、チップ間をダイシングにより切り離した。当該ダイシング後のチップ断面図を図３２に示した。
実施例１４では、上記のように、ビアホールを形成することなく、積層された電極層を導通させることができるので、積層体が多層になった場合においても、容易に薄膜コンデンサを形成することができる。

なお、側面の導通性材料としては、白金の代わりに銅を使用することもできる。側面の導通性材料として銅を利用する方法としては、例えば、パラジウムを含む活性化溶液にテーパー部のみが浸されるようにして、活性化する。水洗の後に、次に無電解ＮｉＢ溶液に浸し、ＮｉＢバリア膜を形成する。水洗後、無電解Ｃｕめっき液に浸漬してＣｕ電極を形成する。
具体的には、基板を洗浄した後に、表１に示すＮ−（２−アミノエチル）−３−アミノプロピルトリメトキシシランのトルエン溶液に浸漬し、超音波洗浄により余剰の有機シラン分子を除去し、引き続き表２に示すＰｄＣｌ₂を含む溶液に室温で１０〜３０分浸漬することにより表面を触媒化する。上記溶液から引き上げた基板は超純水中で洗浄し、保持する。

次いで、表３に示すＮｉＢめっき液に浸漬する。このめっき液は、還元剤にはＤＭＡＢ（ジメチルアミンボラン）を用い、錯化剤にはクエン酸を用い、金属塩は硫酸ニッケルを用い、テトラメチルアンモニウムハイドライド（ＴＭＡＨ）でｐＨを９に調整する。ＴＭＡＨを用いることにより、ＮａＯＨを使用しないので、半導体には、好適なめっき浴になる。
その後、表４に示す成分からなるめっき浴でＣｕを電気めっきする。このめっき浴は、添加剤として、ビス（３−スルホプロピル）ジスルフィド（以下、ＳＰＳと略す）、ポリエチレングリコール（分子量２０００：以下ＰＥＧと略す）、ヤーナス・グリーンＢ（以下、ＪＧＢと略す）を入れる。

ウエハの大面積化にともない、直接電気めっきを行うと配線長が長くなることに伴って、ＮｉＢでは、抵抗が高すぎる場合がある。抵抗が高すぎることによって、電流密度の不均一が生じ、電源に近いところが厚くなり、末端に近いところが薄くなる。
そのときには、ＮｉＢの上にシード層として、無電解銅めっきを表５に示す成分からなる無電解銅めっき浴で銅のシード層を形成し、その後、電解銅めっきを行うことにより、上記不具合を防止できる。
両側面のテーパー部のみが浸されるように触媒液を適用して、当該側面を活性化し、次いで無電解ＮｉＢめっき液に浸してＮｉＢバリア膜を形成する。その後、無電解銅めっき液に浸すことにより、銅電極（導通性材料）を側面に形成することができる。

以上、説明したように、本発明によれば、高密度実装基板の電気的特性や寸法特性を損なうことなく、基板内に内蔵することができ、かつ充分な容量を持つ薄膜コンデンサ、薄膜コンデンサ内蔵型高密度実装基板、および薄膜コンデンサの製造方法を提供することができる。

受動部品として薄膜コンデンサを内蔵させることを想定した高密度実装基板の断面構成図である。 シリコン基板上にシリサイド層を設ける工程を説明するための積層断面図である。 シリコン基板上にシリサイド層を設ける工程を説明するための前記図２に続く積層断面図である。 合成例１で調整した溶液を用いて形成したＢＳＴ結晶化膜のＸＲＤ測定の結果である。 合成例２で調整した溶液を用いて形成したＳＴＯ結晶化膜のＸＲＤ測定の結果である。 合成例１で調整した溶液を用いて形成したＢＳＴ結晶化膜の比誘電率測定の結果である。 合成例１で調整した溶液を用いて形成したＢＳＴ結晶化膜の損失（ｔａｎ δ）測定の結果である。 本発明の第１の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１の実施例にかかる薄膜コンデンサの製造工程を説明するための前記図８に続く積層断面図である。 本発明の第１の実施例にかかる薄膜コンデンサの製造工程を説明するための前記図９に続く積層断面図である。 本発明の第１の実施例にかかる薄膜コンデンサの製造工程を説明するための前記図１０に続く積層断面図である。 本発明の第１の実施例にかかる薄膜コンデンサの製造工程を説明するための前記図１１に続く積層断面図である。 本発明の第１の実施例にかかる薄膜コンデンサの製造工程を説明するための前記図１２に続く積層断面図である。 本発明の第１の実施例にかかる薄膜コンデンサの形成後の積層断面図である。 本発明の第２の実施例にかかる薄膜コンデンサの形成後の積層断面図である。 本発明の第３の実施例にかかる薄膜コンデンサの形成後の積層断面図である。 本発明の第４の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第４の実施例にかかる薄膜コンデンサを高密度実装基板に組み込んだ場合のコンタクト構成を説明するための積層断面図である。 本発明の第５の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第７の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第８の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第９の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１０の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１１の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１２の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１３の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１３の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１３の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１４の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１４の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１４の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 本発明の第１４の実施例にかかる薄膜コンデンサの製造工程を説明するための積層断面図である。 通常のキャパシタの断面図である。 ２分割したキャパシタの断面図である。 ４分割したキャパシタの上面図である。 キャパシタと抵抗体を混載した場合の上面図である。 キャパシタと抵抗体を混載した場合の断面図である。 合成例３で調整した溶液を用いて形成したＳＢＴ被膜の比誘電率測定の結果を示す図である。 合成例３で調整した溶液を用いて形成したＳＢＴ被膜の損失（ｔａｎ δ）測定の結果を示す図である。 合成例３で調整した溶液を用いて形成したＳＢＴ被膜のリーク電流（Ａ／ｃｍ²）測定の結果を示す図である。

符号の説明

１ 高密度実装基板の絶縁基板
２ 層間絶縁層
３ ＩＣチップ
４ 抵抗
５ コンデンサ
１０ シリコンウェハ（絶縁基板）
１１ プロテクト酸化膜
１２ ＢＰＳＧ層
１３ 第１中間絶縁膜（下層）
１４ 窒素膜（ＳｉＮ）
１５ 第１中間絶縁膜（上層）
１６ ＴａＯxからなる密着層
１７ 下部白金電極層
１８ ＢＳＴ結晶化膜（高誘電体層）
１８ａ 開口部
１９ 上部白金電極層
２０ レジスト膜
２１ 層間絶縁層
２２ 第１のコンタクトホール
２３ 第２のコンタクトホール
２４ ＴｉＮバリア膜
２５ 上部電極コンタクト部
２６ 下部電極コンタクト部
２５ａ，２６ａ バンプ
２７ アルミパッド
２８ 銅パッド
２９ 白金膜
３０ ＴｉＯ₂からなる密着層
３１ ＳＴＯ結晶化膜からなる高誘電体層
３２ ＴａＮバリア膜
３３ 上部電極コンタクト部（銅）
３４ 下部電極コンタクト部（銅）
３５，３６ ビア
３７ 下部ＩｒＯ₂電極層
３８ 上部ＩｒＯ₂電極層
４０，４２，４４，４６，４８ 高誘電体層
４１，４３，４５，４７，４９ 白金電極

Claims (13)

1. 支持基板の上部に高誘電体キャパシタを形成した後、当該支持基板の裏面を機械的及び／又は化学的に研磨して薄膜化する高密度実装基板に内蔵可能な薄膜コンデンサの製造方法であって、
   前記高誘電体キャパシタは、下部電極層、高誘電体層及び上部電極層が順次積層された構造を有し、
   前記下部電極層、高誘電体層及び上部電極層を順次積層させた後、当該上部電極層上に第１のレジスト膜を形成し、この第１のレジスト膜をフォトリソグラフィーによりパターニングし、このパターン化レジスト膜をマスクとして前記上部電極層の一部をエッチング除去して高誘電体層の一部を露出させることにより、前記上部電極層を前記下部電極層よりも小さい雛壇状の形状とする、上部電極層パターニング工程と、
   前記第１のレジスト膜の残りを除去後、第２のレジスト膜を形成し、この第２のレジスト膜をフォトリソグラフィーによりパターニングし、このパターン化レジスト膜をマスクとして前記高誘電体層の一部をエッチング除去することにより前記高誘電体層に開口部を設けて下部電極層の一部を露出させる高誘電体層パターニング工程と、
   前記パターン化した３層を覆うように絶縁層を積層する絶縁層積層工程と、
   前記絶縁層上に第３のレジスト膜を形成し、この第３のレジスト膜をフォトリソグラフィーによりパターニングし、このパターン化レジスト膜をマスクとして前記上部電極層上の絶縁層と、前記下部電極層上の絶縁層とをエッチング除去して、前記上部電極層の上部と前記開口部を設けて露出させた下部電極層の上部とに第１のコンタクトホールと第２のコンタクトホールとを形成するコンタクトホール形成工程と、
   前記第１のコンタクトホールと第２のコンタクトホールとに導電材料を埋め込むことによって、上部電極コンタクト部と下部電極コンタクト部とを形成するコンタクト部形成工程と、
   を有することを特徴とする薄膜コンデンサの製造方法。
2. コンタクト部形成工程後、当該コンタクト部上部にバンプを形成することを特徴とする請求項１に記載の薄膜コンデンサの製造方法。
3. 下部電極層、高誘電体層、および上部電極層が順次積層された構造からなる第１の積層体の上に、更に高誘電体層と電極層とからなる第２の積層体が１つ以上積層した構造のキャパシタを形成する方法であって、
   上記第１の積層体又は上記第２の積層体の上に、上記第２の積層体の高誘電体層を形成した後、キャパシタ全体を覆うように酸化膜を形成し、該酸化膜を前記高誘電体層が露出するまでエッチバック処理を行った後、前記高誘電体層上に前記第２の積層体の電極層を形成して第２の積層体を形成させる工程を１回以上行なうことで、前記第１の積層体の上に第２の積層体を１つ以上積層した構造を形成することを特徴とする請求項１または２に記載の薄膜コンデンサの製造方法。
4. 支持基板の上部に高誘電体キャパシタを形成した後、当該支持基板の裏面を機械的及び／又は化学的に研磨して薄膜化する高密度実装基板に内蔵可能な薄膜コンデンサの製造方法であって、
   前記高誘電体キャパシタは、下部電極層、高誘電体層、および上部電極層が順次積層された構造からなる第１の積層体の上に、更に高誘電体層と電極層とからなる第２の積層体が１つ以上積層した構造であり、
   上記第１の積層体又は上記第２の積層体の上に、上記第２の積層体の高誘電体層を形成した後、キャパシタ全体を覆うように酸化膜を形成し、該酸化膜を前記高誘電体層が露出するまでエッチバック処理を行った後、前記高誘電体層上に前記第２の積層体の電極層を形成して第２の積層体を形成させる工程を１回以上行なうことで、前記第１の積層体の上に第２の積層体を１つ以上積層した構造を形成することを特徴とする薄膜コンデンサの製造方法。
5. 支持基板の上部に高誘電体キャパシタを形成した後、当該支持基板の裏面を機械的及び／又は化学的に研磨して薄膜化する高密度実装基板に内蔵可能な薄膜コンデンサの製造方法であって、
   前記高誘電体キャパシタは、下部電極層、高誘電体層、および上部電極層が順次積層された構造からなる第１の積層体の上に、更に高誘電体層と電極層とからなる第２の積層体が１つ以上積層した構造を有し、
   上記第１の積層体の下部電極層、高誘電体層を形成した後、フォトリソグラフィーにより、前記高誘電体層及び下部電極層を部分的にエッチング除去し、前記下部電極層の一端が前記高誘電体層よりも突き出た形に整形する工程と、
   次いでキャパシタ全体を覆うように酸化膜を形成し、該酸化膜を前記第１の積層体又は前記第２の積層体の高誘電体層が露出するまでエッチバック処理を行った後、前記高誘電体層上に前記第１の積層体の上部電極層又は前記第２の積層体の電極層を形成し、次いで、上記第２の積層体の高誘電体層を形成し、フォトリソグラフィーにより、前記電極層及び高誘電体層を部分的にエッチング除去し、前記電極層の、前記高誘電体層を介して前記電極層の下層に位置する電極層の突き出た一端とは逆の一端が、前記第１の積層体の前記高誘電体層よりも突き出た形に整形する工程を１回以上繰り返すことで、前記第１の積層体の上に第２の積層体が１つ以上積層し、かつ複数の電極層のそれぞれの一端が、交互に高誘電体層から突き出た形の構造を形成する工程と、
   次いでキャパシタ全体を覆うように酸化膜を形成し、パッドを形成する工程と、
   その後、前記キャパシタ側面を、前記複数の電極層のそれぞれの一端が露出するように両側面からダイシングする工程と、
   次いで前記電極層のそれぞれの一端が露出している両側面に導通性材料を形成することで、前記積層した複数の電極層を、上部の前記パッドに電気的に繋げる工程と、
   を有することを特徴とする薄膜コンデンサの製造方法。
6. 支持基板の上部に高誘電体キャパシタを形成した後、当該支持基板の裏面を機械的及び／又は化学的に研磨して薄膜化する高密度実装基板に内蔵可能な薄膜コンデンサの製造方法であって、
   前記高誘電体キャパシタは、下部電極層、高誘電体層、および上部電極層が順次積層された構造からなる第１の積層体の上に、更に高誘電体層と電極層とからなる第２の積層体が１つ以上積層した構造を有し、
   上記第１の積層体の下部電極層、高誘電体層を形成した後、フォトリソグラフィーにより、前記高誘電体層および下部電極層を部分的にエッチング除去し、前記下部電極層の一端が前記高誘電体層よりも突き出た形に整形する工程と、
   次いでキャパシタ全体を覆うように酸化膜を形成し、該酸化膜を前記第１の積層体又は前記第２の積層体の高誘電体層が露出するまでエッチバック処理を行った後、前記高誘電体層上に前記第１の積層体の上部電極層又は前記第２の積層体の電極層を形成し、次いで、上記第２の積層体の高誘電体層を形成し、フォトリソグラフィーにより、前記電極層及び高誘電体層を部分的にエッチング除去し、前記電極層の、前記高誘電体層を介して前記電極層の下層に位置する電極層の突き出た一端とは逆の一端が、前記第１の積層体の前記高誘電体層よりも突き出た形に整形する工程を１回以上繰り返すことで、前記第１の積層体の上に第２の積層体が１つ以上積層し、かつ複数の電極層のそれぞれの一端が、交互に高誘電体層から突き出た形の構造を形成する工程と、
   次いでキャパシタ全体を覆うように酸化膜を形成し、パッドを形成する工程と、
   その後、前記キャパシタ側面を、前記複数の電極層のそれぞれの一端が露出するようにテーパーエッチング処理を行う工程と、
   次いで前記電極層のそれぞれの一端が露出している両側面に導通性材料を形成することで、前記積層した複数の電極層を、上部の前記パッドに電気的に繋げる工程と、
   を有することを特徴とする薄膜コンデンサの製造方法。
7. 前記キャパシタ全体を覆うように酸化膜を形成し、パッドを形成する工程において、キャパシタ全体を覆うように酸化膜を形成した後、平坦化処理及び／又はバリア膜の形成を行い、その後パッドを形成する請求項５または６に記載の薄膜コンデンサの製造方法。
8. 上記導通性材料は、Ｐｔ、Ａｌ、Ｃｕ、ＲｕおよびＩｒの中から選ばれる少なくとも１種であることを特徴とする請求項５から７のいずれか１項に記載の薄膜コンデンサの製造方法。
9. エッチバック処理工程時に化学的機械的研磨を併用することを特徴とする請求項３から８のいずれか１項に記載の薄膜コンデンサの製造方法。
10. エッチバック処理工程により、サイドウォールを形成することを特徴とする請求項３から９のいずれか１項に記載の薄膜コンデンサの製造方法。
11. 前記支持基板の裏面を研磨し薄膜化した後、基板をダイシングして個別の薄膜コンデンサを切り出すことを特徴とする請求項１から１０のいずれか１項に記載の薄膜コンデンサの製造方法。
12. 前記薄膜化は、支持基板の膜厚が１５０μｍ以下になるまで行われることを特徴とする請求項１から１１のいずれか１項に記載の薄膜コンデンサの製造方法。
13. 前記支持基板は熱酸化膜が形成されたシリコン基板であり、当該シリコン基板の上部に少なくとも１層のシリカ系絶縁膜を設ける工程と、当該シリカ系絶縁膜の上にタンタルまたはチタンの酸化物からなる密着層を形成する工程と、当該密着層の上に高誘電体キャパシタを形成する工程と、からなることを特徴とする請求項１から１２のいずれか１項に記載の薄膜コンデンサの製造方法。

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