WO2018117111A1 - 貫通電極基板、半導体装置及び貫通電極基板の製造方法 - Google Patents
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
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- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
【解決手段】貫通電極基板は、第1面と第1面に対向する第2面とを有する基板と、基板を貫通する複数の貫通電極と、基板の第1面側に配置され、複数の貫通電極の少なくとも1つと電気的に接続された第1キャパシタとを有し、第1キャパシタは、基板の第1面側に配置され、貫通電極と電気的に接続された第1導電層と、第1導電層の上に配置された絶縁層と、絶縁層の上に配置された第2導電層と、を含み、絶縁層は、第1導電層と第2導電層の間に配置された第1部分と、第1導電層の側面の少なくとも一部を覆う第2部分と、を有する。
Description
本開示は、貫通電極基板、半導体装置及び貫通電極基板の製造方法に関する。
近年の電子デバイスでは、基板の両面に配線を用いた形態が用いられている。特許文献1には、ガラス基板を貫通する電極により基板両面の配線を接続する基板が開示されている。
上述の配線基板において多機能化を進める場合には、様々な機能を有する素子を形成することが求められている。しかしながら、貫通電極を有する基板において、このような素子を形成する場合には、予期せぬ問題が生じる場合がある。この基板上において、導電層が上下に位置する関係に配置される構成、例えば、キャパシタを形成する場合には、2つの導電層の構造によっては導電層間のショートを生じさせることがあった。
本開示の目的の一つは、貫通電極を含む基板において、上下に位置する導電層間におけるショートを防ぐことにある。
本開示によれば、第1面と前記第1面に対向する第2面とを有する基板と、前記基板を貫通する複数の貫通電極と、前記基板の前記第1面側に配置され、複数の前記貫通電極の少なくとも1つと電気的に接続された第1キャパシタとを有し、前記第1キャパシタは、前記基板の前記第1面側に配置され、前記貫通電極と電気的に接続された第1導電層と、前記第1導電層の上に配置された絶縁層と、前記絶縁層の上に配置された第2導電層と、を含み、前記絶縁層は、前記第1導電層と前記第2導電層の間に配置された第1部分と、前記第1導電層の側面の少なくとも一部を覆う第2部分と、を有する、貫通電極基板が提供される。
また、本開示の他の例によれば、第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、前記第1導電層の上面に第1絶縁層を形成する工程と、前記第1導電層の側面の少なくとも一部及び前記第1絶縁層を覆うように第2絶縁層を形成する工程と、前記第1導電層の上方に位置する前記第2絶縁層の一部を除去する工程と、前記第2絶縁層の除去された部分に第2導電層を形成する工程と、を含む貫通電極基板の製造方法が提供される。
また、本開示の他の例によれば、第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、前記第1面に第1レジストを形成する工程と、前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、前記第1導電層上に中間層を形成する工程と、リフトオフによって前記第1レジストを除去する工程と、前記第1導電層の周囲に第2レジストを形成する工程と、前記中間層の上面及び側面と、前記第1導電層の側面と、前記第1面と、前記第2レジストの上面及び側面とに、第1絶縁層を形成する工程と、前記第2レジストの前記側面に形成された前記第1絶縁層の少なくとも一部を残すように、リフトオフによって前記第2レジストを除去する工程と、前記中間層の位置に対応する前記第1絶縁層の上に第2導電層を形成する工程と、を含む貫通電極基板の製造方法が提供される。
また、他の例によれば、第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、前記第1面に第1レジストを形成する工程と、前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、前記第1導電層の上面及び側面と、前記第1面とに第1絶縁層を形成する工程と、前記第1導電層の前記上面の位置に対応する前記第1絶縁層の上に第2導電層を形成する工程と、前記第2導電層を覆い、かつ、前記第1面上の前記第1絶縁層の一部を覆うように第2レジスト層を形成する工程と、前記第2レジスト層に覆われていない前記第1絶縁層の部分を除去する工程と、前記第2レジスト層を除去する工程と、を含む貫通電極基板の製造方法が提供される。
上記貫通電極基板は、インターポーザーとして用いることも可能である。
本開示によれば、貫通電極を含む基板おいて、上下に位置する導電層間のショートを防ぐことができる。本開示に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、上記した以外の、課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
以下、図面を参照して本開示の一実施形態について説明する。なお、以下に示す各実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号(数字の後にA、B等を付しただけの符号)を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺及び縦横の寸法比等を、実物のそれらから変更し誇張したり、構成の一部が図面から省略されたりする場合がある。
本明細書等において「~」を用いて表される数値範囲は、「~」の前後に記載される数値のそれぞれを下限値及び上限値として含む範囲であることを意味する。例えば、10~30であれば、10以上30以下であることを意味する。
<第1実施形態>
本開示の一実施形態に係るインターポーザーは、絶縁層を、金属等を含む導電層で挟み込んだ構造を有する。図1は、本開示の第1実施形態に係るインターポーザー10を示す概略平面図である。図2は、本開示の第1実施形態におけるインターポーザー10を示す概略断面図(図1のA-A線断面図)である。図3は、本開示の第1実施形態に係るインターポーザー10に含まれるキャパシタ100を示す概略断面図(図1のB-B線断面図)である。なお、図1及び図3においては、基板11、第1導電層12、第1絶縁層13及び第2導電層14の位置関係がわかりやすくなるように、一部の構成が省略されている。インターポーザー10は、例えば、絶縁層を金属で挟み込んだ構造であるMIM(Metal-Insulator-Metal)構造を有する。以下、MIM構造は、誘電体層である絶縁層を上部電極と下部電極とで挟んだキャパシタ100であるものとして説明する。この場合、第1導電層12が下部電極、第1絶縁層13が誘電体層、第2導電層14が上部電極として用いられる。
本開示の一実施形態に係るインターポーザーは、絶縁層を、金属等を含む導電層で挟み込んだ構造を有する。図1は、本開示の第1実施形態に係るインターポーザー10を示す概略平面図である。図2は、本開示の第1実施形態におけるインターポーザー10を示す概略断面図(図1のA-A線断面図)である。図3は、本開示の第1実施形態に係るインターポーザー10に含まれるキャパシタ100を示す概略断面図(図1のB-B線断面図)である。なお、図1及び図3においては、基板11、第1導電層12、第1絶縁層13及び第2導電層14の位置関係がわかりやすくなるように、一部の構成が省略されている。インターポーザー10は、例えば、絶縁層を金属で挟み込んだ構造であるMIM(Metal-Insulator-Metal)構造を有する。以下、MIM構造は、誘電体層である絶縁層を上部電極と下部電極とで挟んだキャパシタ100であるものとして説明する。この場合、第1導電層12が下部電極、第1絶縁層13が誘電体層、第2導電層14が上部電極として用いられる。
インターポーザー10は、第1面11aと第1面11aに対して対向する第2面11bとを有する基板11と、基板11の第1面11aに配置された第1導電層12と、第1導電層12の上に配置された第1絶縁層13と、第1絶縁層13の上に配置された第2導電層14とを備える。この例では、第1導電層12と基板11との間には、さらに下地層17が配置されている。なお、下地層17は、基板11の第1面11aに直接配置されていてもよいし、導電性又は絶縁性の層を少なくとも1層を介して基板11の第1面11aに配置されていてもよい。例えば、基板11の第1面11aにエポキシ、ポリイミド、ポリベンゾオキサゾール、ポリアミドなどから選択される絶縁性樹脂を配置することにより、第1導電層12と基板11の熱膨張率の差により発生する応力を緩和することができるため、後の加熱を含む工程において、基板にクラックが生じるのを抑制することができる。
基板11は、第1面11aと第2面11bとを貫通する貫通孔15を有する。第1導電層12は、貫通孔15に形成された貫通電極20を介して第2面11bに配置された第3導電層21に電気的に接続されている。貫通電極20と基板11との間及び第3導電層21と基板11との間においても、下地層17が配置されている。貫通孔15の形態は、図示に限らず、貫通孔15は、基板11の第1面11a及び第2面11bから基板11の厚み方向の中央部に向かうにつれて幅が小さくなる形状であってもよいし、貫通孔15の側壁は、基板11の第1面11aの法線方向に沿って広がっていてもよいし、基板11の第1面11aの法線方向に沿って狭まっていてもよいし、また、側壁の一部が湾曲した形状を有してもよい。基板11に、エッチング加工、レーザ加工、レーザ加工とエッチング加工の組合せによる加工、サンドブラスト加工、放電加工、ドリル加工などを行うことにより、貫通孔15が形成される。貫通電極20は、図2に示すように貫通孔15の側面に沿って導電材料が配置された形態に限らず、貫通孔15内に導電材料が充填された形態であってもよい。また、第1導電層12、貫通電極20及び第3導電層は一体となっている構造でもよい。図2のインターポーザー10は、第1導電層12、貫通電極20及び第3導電層21は同じ構成である。同じ構成としては、例えば、同じ材料で形成された構成が挙げられる。また、基板11の第1面11a上の第1導電層12と基板11の第2面11b上の第3導電層21は、同じ材料で形成され、実質的に同じ厚さであってもよい。このような場合には、電気的に接続された際、接続部において抵抗値に差が生じにくく、信号の伝送損失を軽減することができる。
なお、貫通孔15の開口幅は、40μm~110μmであることが好ましい。ここで、貫通孔15の開口幅とは、基板11の第1面11aないし第2面11bを平面視した際の貫通孔15の外縁が形成する図形において、当該図形外縁の任意の2点間の最大距離をいう。なお、外縁が形成する図形が円形である場合、上述の幅とは、円の直径をいう。
基板11の第1面11a側と第2面11b側には、絶縁性を有する樹脂層22が形成されている。樹脂層22において、第1導電層12、第2導電層14及び第3導電層21に対応する位置には、ビアホール23が形成されている。ビアホール23のそれぞれには、導電性の材料で形成された接続部24が配置されている。接続部24は、ビアホール23の底部に配置された導電層と電気的に接続されている。
インターポーザー10は、接続部24を介して、半導体チップ50に電気的に接続されている。また、インターポーザー10は、接続部24及びはんだボール25を介して、配線基板40に接続されている。半導体チップ50についてもはんだボール25を介して接続部24に接続されてもよい。この構成によれば、インターポーザー10と、基板11の第1面11a側に配置され、貫通電極20と電気的に接続された半導体チップ50と、基板11の第2面11b側に配置され、貫通電極20と電気的に接続された配線基板40と、を有する半導体装置が提供される。本実施形態のインターポーザー10によれば、狭端子ピッチの半導体チップ50の、大型の配線基板40への実装が簡便化される。配線基板40は、例えば、マザーボードなどが挙げられる。また半導体チップ50との接続は、接続部42を介するのでなく、大型の配線基板40を介して実施してもよい。この場合に本発明の貫通電極基板はインターポーザーでなく受動素子と位置づけられる。
基板11として、ガラス基板、ガラスセラミックス基板、石英基板、サファイア基板、樹脂基板、ガラスエポキシ基板、シリコン基板、SOI(Silicon on Insulator)基板、SOS(Silicon on Sapphire)基板、炭化シリコン(SiC)基板、ガリウムヒ素(GaAs)基板、リン化インジウム(InP)基板、アルミナ(Al2O3)基板、窒化アルミニウム(AlN)基板、酸化ジルコニウム(ZrO2)基板など、又は、これらが積層された基板を用いることができる。なお、基板11は絶縁性を有することが好ましく、少なくとも表面に絶縁性を有している。
好ましくは、基板11は、ガラス基板である。一般にインターポーザーは、その縁に近い領域ほど熱変形による変位が大きくなる。ガラス基板を用いたインターポーザーの場合、この領域に対して、インターポーザー上に配置されるシリコン基板を用いた半導体チップ等との熱膨張率の差を小さくするように対処できるという利点がある。また基板11にガラスを使用することにより、絶縁性が高いことから基板11の表面に形成される導電層間のリーク電流を懸念しなくてもよい。
より好ましくは、基板11として無アルカリガラスが用いられる。無アルカリガラスは、ソーダガラスとは異なりNa、Kなどのアルカリ成分を含まないので、ガラス表面にアルカリ成分が析出することがない。したがって、この態様では、インターポーザーに接続されるべき半導体チップの端子を腐食させる信頼性劣化要因が原理的に生じない利点がある。また、無アルカリガラスは、熱膨張率がシリコンのそれと同程度の大きさであり、接続される半導体チップとの関係で熱膨張率の点で整合性がよい。
基板11の厚さは、例えば、50μm~700μmであることが好ましい。また、基板11の第1面11aの表面粗さ(算術平均粗さRa)は、基板11の第1面11a上に形成する第1導電層12及び第2面11b上に形成する第3導電層21にて、高周波信号に対し伝送損失が生じるのを防ぐ観点から小さいことが好ましく、0.1nm~10nmであることが好ましい。なお、ここでの算術平均粗さRaは、JIS規格JIS B 0601:2001による定義に従う。
第1導電層12及び第2導電層14の材料として、金(Au)、銀(Ag)、銅(Cu)、鉄(Fe)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、ルテニウム(Ru)、タングステン(W)等の導電性を有する材料が用いられる。なかでも導電性が高く、かつ材料コストの低いCuを用いることが好ましい。また、第1導電層12の厚みは0.5μm~20μmが好ましく、第2導電層14の厚みは0.5μm~5μmが好ましい。配線パターンについては、金属箔のエッチングによるサブトラクティブな形成のほか、導電性ペーストの塗布や、めっきによる形成等のアディティブな形成を採用することもできる。ここで、金属箔は、例えば、Cu等が挙げられる。また、導電性ペーストは、金属ナノペースト等が挙げられる。
下地層17は、1つ以上の層を含んでよい。例えば、下地層17は、密着層及びシード層の少なくとも1つを含む。この例では、下地層17が密着層及びシード層で構成される例で説明する。なお密着層とは基板11と第1導電層12及び第2導電層14、あるいは基板11とシード層とを剥がれにくくするための層である。またシード層とは第1導電層12及び第2導電層14を電解めっきで形成する際に通電を行い、めっき膜を形成するための層である。よって機能が重複するのであれば、密着層とシード層は同一であってもよい。密着層は、例えば、酸化亜鉛(ZnO)などを含む密着層である。酸化亜鉛を含む密着層は、例えば、ゾルゲル法によって形成することができる。また、シード層は、Ti、Cr、Cu等が挙げられる。Ti、Cr、Cuを含むシード層は、例えば、スパッタにより形成できる。また、第1導電層12と貫通電極20とを同時に形成する際には、基板11の表面に対して厚み方向へ奥行きのある貫通孔15の表面全体へ下地層17を被覆させることが密着性の観点から好ましい。したがって、下地層17を形成する際の厚みは、基板11の表面において20nm~300nmであることが好ましい。また下地層17は、形成する際の厚みのまま使用してもよいが、貫通孔15の表面に下地層17を十分に被覆させた結果、基板11に形成された下地層17の厚みが過剰となる場合がある。その結果、後の工程で薬液やプラズマ等により選択的にダメージを受けやすくなったり、あるいは下地層17自身の脆性が原因で下地層上に形成された導電層の剥離が生じたりする場合がある。これを防ぐために下地層の形成後に予めエッチングを行い、下地層の厚みを減じてもよい。例えば、基板表面において、およそ1~10nmの層が残るまで下地層の厚みを減じてもよい。
第1絶縁層13として、例えば、無機材料を用いることができ、より具体的には窒化ケイ素(SixNy)、二酸化ケイ素(SiO2)、酸窒化ケイ素(SiOxNy)、五酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、又は、窒化アルミニウム(AlN)、酸化ハフニウム(HfO2)、アルミニウムを添加した酸化ハフニウムを用いることができる。第1絶縁層13は、キャパシタ100の周囲に存在する絶縁層(例えば、樹脂層22)よりも高い比誘電率を有することが望ましい。第1絶縁層13の比誘電率は、例えば2.0~9.0、より好ましくは5.0~8.0の範囲である。なかでも比誘電率と絶縁破壊電圧の観点から窒化ケイ素(SixNy)、酸窒化ケイ素(SiOxNy)を好適に用いることができる。第1絶縁層13の厚み(後述するT1)は、50nm~800nmであってもよい。
本開示の実施形態では、上述の第1導電層12、第2導電層14及び第1絶縁層13の成膜プロセスとして、化学蒸着(CVD)、物理蒸着(PVD)、又は電気めっきなどを使用することができる。化学蒸着としては、例えば、プラズマCVD、原子層堆積(ALD)が挙げられる。物理蒸着としては、例えば、スパッタリング又は蒸着が挙げられる。また、導電層及び絶縁層のパターンを形成するために、フォトリソグラフィを使用することができる。また、導電層及び絶縁層の平坦化プロセスとして、エッチバック、化学的機械的研磨(CMP)などを使用することができる。
次に、本実施形態のキャパシタ100の構造を説明する。図1に示すように、第1絶縁層13は、第1導電層12の上面12aのうち、第2導電層14が配置される位置に形成されている。図3に示すように、第1絶縁層13は、第1部分13a、第2部分13b及び第3部分13cを有する。第1部分13aは、第1導電層12と第2導電層14の間に配置されている。第2部分13bは、第1部分13aから連続的に延びて、第1導電層12の側面12bの少なくとも一部及び下地層17の側面17aの少なくとも一部を覆う。第3部分13cは、第2部分13bから連続的に延びて基板11の第1面11aの少なくとも一部を覆う。本実施形態では、第1部分13a、第2部分13b、及び、第3部分13cが同じ材料で形成されている。
本実施形態では、第1絶縁層13の第2部分13bが、第1導電層12の側面12b及び下地層17の側面17aを覆い、さらに、第1絶縁層13の第3部分13cが、基板11の第1面11aの一部を覆うことになる。例えば、第1絶縁層13が第1部分13aのみで構成される場合、図3中の点線の丸で示す位置で、第1導電層12と第2導電層14との間におけるショートが発生しやすくなる。また、第1絶縁層13の端部が第2導電層14の端部よりも内側に位置する場合、第1導電層12と第2導電層14と間に第1絶縁層13が存在しない領域が生じる。この領域に空間が形成されると、圧力等により第1導電層12と第2導電層14とが接触し、ショートが発生する要因となる。また、この空間に樹脂層22が流入すると、第1絶縁層13とよりも低い比誘電率の樹脂層22がキャパシタ100の容量を低下させる要因となってしまう。
これに対して、本実施形態では、第1絶縁層13の第2部分13bが、第1部分13aから連続して延びて第1導電層12の側面12bを覆っているため、第1導電層12と第2導電層14との間でのショートを防ぐことができる。また、パターニングの精度によって第2導電層14の位置が図3上の左右にずれる場合があり得るが、第1絶縁層13が、第2部分13bによって第1導電層12の側面12b及び下地層17の側面17aを覆うとともに、第3部分13cによって基板11の第1面11aまで覆っている。したがって、第2導電層14の位置がずれた場合でも、第1導電層12及び下地層17が、第2導電層14とショートすることを防ぐことができる。また、第1絶縁層13の第3部分13cが、基板11の第1面11aと接触していることにより、第1絶縁層13の剥がれに対する耐性が高くなる。
なお、第1絶縁層13の第2部分13bを絶縁膜として効果的に機能させるために、第1絶縁層13の第2部分13bの厚みT2は、第1絶縁層13の第1部分13aの厚みT1の1/4以上であることが好ましい。第1絶縁層13の第2部分13bの厚みT2の上限は特に制限されないが、例えば、第1絶縁層13の第1部分13aの厚みT1以下であってもよく、厚みT1の1/2以下であってもよい。また、第1絶縁層13の第2部分13bの厚みT2は、25nm以上であることが好ましい。上述の内容を考慮すると、第1絶縁層13の第1部分13aの厚みT1は、50nm~400nmが好ましく、第1絶縁層13の第2部分13bの厚みT2は、25nm~200nmが好ましい。また、第1絶縁層13の第3部分13cの長さ(第1導電層12から第3部分13cの端部までの距離)L1は、10μm~200μmが好ましく、第1絶縁層13の第3部分13cの厚みT3は、50nm~200nmが好ましい。
また、第1導電層12の上面12aの表面粗さ(算術平均粗さRa)は、キャパシタ100の歩留まりの観点から小さいことが好ましく、0.5nm~100nmであることが好ましい。また、第1導電層12の側面12bはキャパシタ100として機能しない部分であれば、ある程度粗度を持つ粗面であってもよく、例えば、第1導電層12の側面12bの表面粗さ(算術平均粗さRa)は、20nm~200nmであってもよい。このような表面粗さによって、第1導電層12(側面12b)と第1絶縁層13との密着性が高まる。
次に、インターポーザー10を製造する方法、特に、キャパシタ100(第1導電層12、第1絶縁層13、及び第2導電層14)を形成する例について説明する。図4Aから図4Fは、本開示の第1実施形態に係るインターポーザー10を製造する方法を説明する図である。以下では、第1導電層12と同時に、第1導電層12に電気的に接続された貫通電極20、及び、貫通電極20を介して第1導電層12に電気的に接続された第3導電層21を形成する例について説明する。
第1面11aと第2面11bとを有し、第1面11aと第2面11bを貫通する貫通孔15を有する基板11を準備する。そして、図4Aに示すように、基板11の第1面11a、第2面11b、及び、貫通孔15の側壁15a上に、下地層17を形成する。以下では、下地層17が密着層及びシード層で構成される例で説明する。まず、蒸着法やスパッタリング法などの物理成膜法によって密着層を形成する。続いて、同じく物理成膜法により密着層上にシード層を形成する。その後、密着層及びシード層をアニールする工程を実施してもよい。
なお、密着層及びシード層を形成する方法が、上述の方法に限られることはない。例えば、酸化亜鉛(ZnO)などを含む密着層を形成し、続いて、密着層上に無電解めっき法によってシード層を形成してもよい。酸化亜鉛を含む密着層は、例えば、ゾルゲル法により形成することができる。また上記のように、密着層及びシード層の両方を、蒸着法やスパッタリング法などの物理成膜法によって形成してもよいし、ゾルゲル法や無電解めっき法、物理成膜法などを組み合わせてもよい。
次に、図4Bに示すように、下地層17上に部分的に第1レジスト層31を形成する。続いて、電解めっきによって、第1レジスト層31によって覆われていない下地層17上にめっき層を形成する。当該めっき層によって、基板11の第1面11a上の第1導電層12、貫通孔15の貫通電極20、及び、基板11の第2面11b上の第3導電層21を形成することができる。上述したように、基板11(第1面11a)と第1導電層12との間、基板11(貫通孔15の側壁15a)と貫通電極20との間、基板11(第2面11b)と第3導電層21との間のそれぞれには、下地層17が配置されている。
その後、図4Cに示すように、第1レジスト層31を除去する。さらに、下地層17のうち第1レジスト層31によって覆われていた部分(第1導電層12が形成されていない部分)を、例えばウェットエッチングにより除去する。これにより、基板11の第1面11a上の第1導電層12と、貫通孔15の貫通電極20と、基板11の第2面11b上の第3導電層21とを備えるインダクタを構成することもできる。インダクタについては、第24実施形態において、詳述する。なお、導電層をアニールする工程を実施してもよい。また、導電材料が充填された貫通電極を形成する場合、さらに電解めっきを行って貫通孔15内に導電材料を充填してもよい。
次に、第1導電層12の表面をNH3プラズマなどのプラズマに曝す表面処理工程を実施してもよい。これにより、第1導電層12の表面の酸化物を除去することができる。これにより、第1導電層12と第1絶縁層13との間の密着性を高めることができる。
次に、第1絶縁層13を形成する。まず、第1導電層12及び基板11の第1面11a上に部分的にレジスト層(図示省略)を形成する。続いて、第1導電層12及び基板11の第1面11aのうちレジスト層によって覆われていない部分とレジスト層によって覆われている部分とに、第1絶縁層13を形成する。このとき、第1導電層12の上面12a、第1導電層12の側面12b、下地層17の側面17a、及び基板11の第1面11aを覆うように第1絶縁層13を形成する。これにより、上述の第1部分13a、第2部分13b、及び第3部分13cを有する第1絶縁層13が形成される。
第1絶縁層13を形成する方法としては、例えば、プラズマCVD、スパッタリングなどを採用することができる。なお、スパッタリングは方向依存性が高いので、第1導電層12の側面12bに第1絶縁層13を形成するのが難しい場合があるため、プラズマCVDを採用するのが好ましい。第1絶縁層13を形成した後、例えばウェットエッチングによりレジスト層を除去する。このとき、レジスト層上に形成された第1絶縁層13は、リフトオフにより除去される。図4Dは、レジスト層を除去した後の状態を示す。なお、レジスト層を形成する前に、第1絶縁層13を形成し、第1絶縁層13を残す部分にのみレジスト層を形成して、第1絶縁層13がエッチングされるようにしてもよい。すなわち、フォトリソグラフィによって、図4Dに示すように第1絶縁層13が形成されてもよい。
次に、図4Eに示すように、第1絶縁層13上に第2導電層14を形成する。これにより、第1導電層12と、第1導電層12上の第1絶縁層13と、第1絶縁層13上の第2導電層14とを備えるキャパシタを構成することができる。第2導電層14を形成する工程は、第1導電層12、例えば、めっき層を形成する工程と同様であるので、説明を省略する。ここで、第2導電層14がめっき層で形成される場合には、第2導電層14と第1絶縁層13との間に、シード層等が形成されていてもよい。なお、第2導電層14は、上述したように、金属箔のエッチングによる形成であってもよいし、導電性ペーストの塗布による形成であってもよい。
この後に、樹脂層22が形成され、ビアホール23が形成されて、接続部24が形成されることによって、図2に示す構成が実現される。なお、樹脂層22の厚さ(図2の例では基板11の第1面11aから樹脂層22の表面までの距離)は、表面においてキャパシタ100等の凹凸が平坦化するために、下地層17、第1導電層12、第1絶縁層13及び第2導電層14の合計の厚さ以上、当該厚さの2倍以下の範囲であることが望ましい。また、キャパシタ100の近傍では、第1導電層12と接続部24との間での容量成分が生じるが、設計上できるだけ少なくしたい。そのため、第1導電層12と接続部24との間において、第1絶縁層13よりも低い比誘電率を有する樹脂層22を厚く形成することが望ましい。樹脂層22の厚さを第1絶縁層13の表面から樹脂層22の表面までの距離とした場合、例えば、第1絶縁層13の厚さの10倍以上であることが望ましい。
図4Fは、本開示の第1実施形態に係るインターポーザー10を製造する方法の別の例を示す図である。図4Eでは、第1絶縁層13が貫通孔15の周囲には形成されていない例を示したが、第1絶縁層13が貫通孔15の貫通電極20まで延びるように形成されてもよい。図4Fに示すように、第1絶縁層13が、基板11の第1面11a側から延びて貫通電極20の少なくとも一部を覆うように形成されてもよい。図4Fの例では、第1絶縁層13が、第1部分13aから連続的に延びて、貫通電極20の少なくとも一部を覆う部分13hを有する。この構成によれば、例えば、第1絶縁層13を形成した後にエッチングによりシード層を除去する際に、貫通電極20の一部や、貫通孔15の角部にある導電層(第1導電層12と貫通電極20との境目の部分)が第1絶縁層13によって保護され、貫通電極20及びその周囲の導電層がエッチングにより薄くなる等の影響を防ぐことができる。なお、第1絶縁層13を形成した後にエッチングにより除去されるシード層は、例えば、めっき層で第2導電層14を形成したときに用いられたシード層である。
<第2実施形態>
図5は、本開示の第2実施形態に係るキャパシタ100Aを示す概略断面図である。本実施形態では、第1絶縁層13Aの第3部分13Acが、基板11の第1面11a上に広がるように延びずに、下地層17の側面17aを覆うようになっている。この構成によれば、第1絶縁層13Aの第2部分13bが第1導電層12の側面12b及び下地層17の側面17aを覆い、かつ、第2部分13bから基板11と接触するまで第1絶縁層13Aの第3部分13Acまで延びている。したがって、第1導電層12及び下地層17が、第2導電層14とショートすることを防ぐことができる。
図5は、本開示の第2実施形態に係るキャパシタ100Aを示す概略断面図である。本実施形態では、第1絶縁層13Aの第3部分13Acが、基板11の第1面11a上に広がるように延びずに、下地層17の側面17aを覆うようになっている。この構成によれば、第1絶縁層13Aの第2部分13bが第1導電層12の側面12b及び下地層17の側面17aを覆い、かつ、第2部分13bから基板11と接触するまで第1絶縁層13Aの第3部分13Acまで延びている。したがって、第1導電層12及び下地層17が、第2導電層14とショートすることを防ぐことができる。
<第3実施形態>
図6は、本開示の第3実施形態に係るキャパシタ100Bを示す概略断面図である。本実施形態では、第1絶縁層13Bの第2部分13Bbが、第1部分13aから、第1導電層12の側面12bの上端12cと下端12dの間の位置まで延びている。このように、第1絶縁層13Bの第2部分13bは、第1導電層12の側面12bの全面を覆う必要はなく、第1導電層12の側面12bの少なくとも一部を覆っている構成であればよい。この構成によれば、第1絶縁層13Bの第2部分13Bbが、第1部分13aから連続して延びて第1導電層12の側面12bの一部を覆っている。したがって、第1導電層12が、第2導電層14とショートすることを防ぐことができる。
図6は、本開示の第3実施形態に係るキャパシタ100Bを示す概略断面図である。本実施形態では、第1絶縁層13Bの第2部分13Bbが、第1部分13aから、第1導電層12の側面12bの上端12cと下端12dの間の位置まで延びている。このように、第1絶縁層13Bの第2部分13bは、第1導電層12の側面12bの全面を覆う必要はなく、第1導電層12の側面12bの少なくとも一部を覆っている構成であればよい。この構成によれば、第1絶縁層13Bの第2部分13Bbが、第1部分13aから連続して延びて第1導電層12の側面12bの一部を覆っている。したがって、第1導電層12が、第2導電層14とショートすることを防ぐことができる。
なお、図6に示す第1絶縁層13Bは、例えば、レジスト層を用いたリフトオフにより形成することができる。例えば、第1導電層12よりも薄いレジスト層を第1導電層12以外の部分に形成し、第1導電層12及びレジスト層上に第1絶縁層13Bを形成する。その後、レジスト層を除去すると、側面12bの一部を覆う第1絶縁層13Bの第2部分13Bbが形成される。
<第4実施形態>
図7は、本開示の第4実施形態に係るキャパシタ100Cを示す概略断面図である。本実施形態では、下地層17Cの平面サイズが、第1導電層12の平面サイズより大きい。すなわち、下地層17Cが、第1導電層12の側面12bよりも距離D1だけ外側に拡がり、第1導電層12の側面12bよりも下地層17Cの側面17Caが外側に存在する。すなわち、下地層17Cの端部において第1導電層12に覆われていない上面17Cfが現れる。第1絶縁層13Cの第2部分13Cbが第1導電層12の側面12b、下地層17の一部(端部)の上面17Cf及び側面17Caを覆い、かつ、第2部分12Cbから基板11と接触するまで第1絶縁層13Cの第3部分13Ccまで延びている。したがって、第1導電層12及び下地層17Cが、第2導電層14とショートすることを防ぐことができる。なお、距離D1は、20nm~1000nmであることが好ましい。
図7は、本開示の第4実施形態に係るキャパシタ100Cを示す概略断面図である。本実施形態では、下地層17Cの平面サイズが、第1導電層12の平面サイズより大きい。すなわち、下地層17Cが、第1導電層12の側面12bよりも距離D1だけ外側に拡がり、第1導電層12の側面12bよりも下地層17Cの側面17Caが外側に存在する。すなわち、下地層17Cの端部において第1導電層12に覆われていない上面17Cfが現れる。第1絶縁層13Cの第2部分13Cbが第1導電層12の側面12b、下地層17の一部(端部)の上面17Cf及び側面17Caを覆い、かつ、第2部分12Cbから基板11と接触するまで第1絶縁層13Cの第3部分13Ccまで延びている。したがって、第1導電層12及び下地層17Cが、第2導電層14とショートすることを防ぐことができる。なお、距離D1は、20nm~1000nmであることが好ましい。
<第5実施形態>
図8は、本開示の第5実施形態に係るキャパシタ100Dを示す概略断面図である。本実施形態では、下地層17Dの平面サイズが、第1導電層12の平面サイズより小さい。すなわち、下地層17Dが、第1導電層12の側面12bよりも距離D2だけ内側に入り込んだ側面17Daを有する。これによって、第1導電層12、基板11及び下地層17Dによってリセス部17Dbが形成される。このリセス部17Dbと第1絶縁層13とによって、第1導電層12の下方に空間18が形成されている。第1絶縁層13の第2部分13b及び第3部分13cは、空間18の少なくとも一部を残すように配置されている。このように、空間18の少なくとも一部が空隙として残った状態でも、第1絶縁層13の第3部分13cの絶縁効果により、第1導電層12及び下地層17が、第2導電層14とショートすることを防ぐことができる。
図8は、本開示の第5実施形態に係るキャパシタ100Dを示す概略断面図である。本実施形態では、下地層17Dの平面サイズが、第1導電層12の平面サイズより小さい。すなわち、下地層17Dが、第1導電層12の側面12bよりも距離D2だけ内側に入り込んだ側面17Daを有する。これによって、第1導電層12、基板11及び下地層17Dによってリセス部17Dbが形成される。このリセス部17Dbと第1絶縁層13とによって、第1導電層12の下方に空間18が形成されている。第1絶縁層13の第2部分13b及び第3部分13cは、空間18の少なくとも一部を残すように配置されている。このように、空間18の少なくとも一部が空隙として残った状態でも、第1絶縁層13の第3部分13cの絶縁効果により、第1導電層12及び下地層17が、第2導電層14とショートすることを防ぐことができる。
<第6実施形態>
図9は、本開示の第6実施形態に係るキャパシタ100Eを示す概略断面図である。本実施形態では、第1絶縁層13Eの第2部分13Eb及び第3部分13Ecが、リセス部17Db(図8参照)を充填するように配置されている。この構成によれば、第1絶縁層13Eの第2部分13Eb及び第3部分13Ecが、第1導電層12の下方のリセス部17Dbを埋めている。したがって、図8の構成に比べて、第1導電層12及び下地層17Dが、第2導電層14とショートすることをより効果的に防ぐことができる。また、第1絶縁層13Eがリセス部17Dbに入り込むため、第1導電層12と下地層17Dとの密着性も向上する。このようなショートの防止及び密着性の向上の観点から、下地層17Dのリセス部17Dbのサイズ、すなわち、第1絶縁層13から下地層17の側面17Daまでの距離D2は、20nm~1000nmであることが好ましい。
図9は、本開示の第6実施形態に係るキャパシタ100Eを示す概略断面図である。本実施形態では、第1絶縁層13Eの第2部分13Eb及び第3部分13Ecが、リセス部17Db(図8参照)を充填するように配置されている。この構成によれば、第1絶縁層13Eの第2部分13Eb及び第3部分13Ecが、第1導電層12の下方のリセス部17Dbを埋めている。したがって、図8の構成に比べて、第1導電層12及び下地層17Dが、第2導電層14とショートすることをより効果的に防ぐことができる。また、第1絶縁層13Eがリセス部17Dbに入り込むため、第1導電層12と下地層17Dとの密着性も向上する。このようなショートの防止及び密着性の向上の観点から、下地層17Dのリセス部17Dbのサイズ、すなわち、第1絶縁層13から下地層17の側面17Daまでの距離D2は、20nm~1000nmであることが好ましい。
<第7実施形態>
図10は、本開示の第7実施形態に係るキャパシタ100Fを示す概略断面図である。本実施形態では、図9の構成において、第2導電層14Fが、第1絶縁層13Eの第1部分13a、第2部分13Eb及び第3部分13Ecにわたって配置されている。この構成によれば、第2導電層14Fと第1絶縁層13Eとの密着面積が大きいので、接着性がよい。また、この構成では、第2導電層14Fと第1導電層12及び下地層17Dとの間の距離が近くなるが、第1絶縁層13Eの第2部分13Eb及び第3部分13Ecが第1導電層12の下方のリセス部17Dbを埋めているため、第1導電層12及び下地層17Dが、第2導電層14Fとショートすることを防ぐことができる。
図10は、本開示の第7実施形態に係るキャパシタ100Fを示す概略断面図である。本実施形態では、図9の構成において、第2導電層14Fが、第1絶縁層13Eの第1部分13a、第2部分13Eb及び第3部分13Ecにわたって配置されている。この構成によれば、第2導電層14Fと第1絶縁層13Eとの密着面積が大きいので、接着性がよい。また、この構成では、第2導電層14Fと第1導電層12及び下地層17Dとの間の距離が近くなるが、第1絶縁層13Eの第2部分13Eb及び第3部分13Ecが第1導電層12の下方のリセス部17Dbを埋めているため、第1導電層12及び下地層17Dが、第2導電層14Fとショートすることを防ぐことができる。
<第8実施形態>
図11は、本開示の第8実施形態に係るキャパシタ100Gを示す概略断面図である。本実施形態では、図3に示す第1実施形態のキャパシタ100において、下地層17を用いずに第1導電層12Gが形成された場合に対応する。この構成によれば、第1絶縁層13が、第2部分13bによって第1導電層12Gの側面12Gbを覆うとともに、第3部分13cによって基板11の第1面11aまで覆っている。したがって、第2導電層14の位置がずれた場合でも、第1導電層12Gが、第2導電層14とショートすることを防ぐことができる。また、第1絶縁層13の第3部分13cが、基板11の第1面11aと接触していることにより、第1絶縁層13の剥がれに対する耐性が高くなる。
図11は、本開示の第8実施形態に係るキャパシタ100Gを示す概略断面図である。本実施形態では、図3に示す第1実施形態のキャパシタ100において、下地層17を用いずに第1導電層12Gが形成された場合に対応する。この構成によれば、第1絶縁層13が、第2部分13bによって第1導電層12Gの側面12Gbを覆うとともに、第3部分13cによって基板11の第1面11aまで覆っている。したがって、第2導電層14の位置がずれた場合でも、第1導電層12Gが、第2導電層14とショートすることを防ぐことができる。また、第1絶縁層13の第3部分13cが、基板11の第1面11aと接触していることにより、第1絶縁層13の剥がれに対する耐性が高くなる。
<第9実施形態>
図12は、本開示の第9実施形態に係るキャパシタ100Hを示す概略断面図である。本実施形態では、図5に示す第2実施形態のキャパシタ100Aにおいて、下地層17を用いずに第1導電層12Gが形成された場合に対応する。すなわち、第1絶縁層13Aの第2部分13bが、第1導電層12Gの側面12Gbの上端12Gcと下端12Gdとの間の全体を覆っている。この構成によれば、第1絶縁層13Aの第2部分13bが、第1部分13aから連続して延びて第1導電層12Gの側面12Gbを全体的に覆っている。したがって、第1導電層12Gが、第2導電層14とショートすることを防ぐことができる。
図12は、本開示の第9実施形態に係るキャパシタ100Hを示す概略断面図である。本実施形態では、図5に示す第2実施形態のキャパシタ100Aにおいて、下地層17を用いずに第1導電層12Gが形成された場合に対応する。すなわち、第1絶縁層13Aの第2部分13bが、第1導電層12Gの側面12Gbの上端12Gcと下端12Gdとの間の全体を覆っている。この構成によれば、第1絶縁層13Aの第2部分13bが、第1部分13aから連続して延びて第1導電層12Gの側面12Gbを全体的に覆っている。したがって、第1導電層12Gが、第2導電層14とショートすることを防ぐことができる。
<第10実施形態>
図13は、本開示の第10実施形態に係るキャパシタ100Iを示す概略断面図である。本実施形態では、図6に示す第3実施形態のキャパシタ100Bにおいて、下地層17を用いずに第1導電層12Gが形成された場合に対応する。すなわち、第1絶縁層13Bの第2部分13Bbが、第1導電層12Gの側面12Gbの上端12Gcと下端12Gdとの間の位置まで覆っている。この構成によれば、第1絶縁層13Bの第2部分13Bbが、第1部分13aから連続して延びて第1導電層12Gの側面12Gbの一部を覆っている。したがって、第1導電層12Gが、第2導電層14とショートすることを防ぐことができる。
図13は、本開示の第10実施形態に係るキャパシタ100Iを示す概略断面図である。本実施形態では、図6に示す第3実施形態のキャパシタ100Bにおいて、下地層17を用いずに第1導電層12Gが形成された場合に対応する。すなわち、第1絶縁層13Bの第2部分13Bbが、第1導電層12Gの側面12Gbの上端12Gcと下端12Gdとの間の位置まで覆っている。この構成によれば、第1絶縁層13Bの第2部分13Bbが、第1部分13aから連続して延びて第1導電層12Gの側面12Gbの一部を覆っている。したがって、第1導電層12Gが、第2導電層14とショートすることを防ぐことができる。
<第11実施形態>
図14は、本開示の第11実施形態に係るキャパシタ100Jを示す概略断面図である。キャパシタ100Jのように、第1導電層12の側面12b及び下地層17の側面17aを覆う絶縁層は、第1絶縁層13と異なる材料の第2絶縁層19で形成されてもよい。本実施形態では、第1絶縁層13Jは、第1導電層12と第2導電層14の間に配置された第1部分13aで構成されている。すなわち、第1絶縁層13Jは、第1導電層12の上面12aのみに配置されている。第2絶縁層19は、第1部分19a、第2部分19b及び第3部分19cを有する。第1部分19aは、第1絶縁層13Jの上に配置されている。第2部分19bは、第1部分19aから連続的に延びて第1導電層12の側面12b及び下地層17の側面17aを覆う。第3部分19cは、第2部分19bから連続的に延びて基板11の第1面11aの少なくとも一部を覆う。
図14は、本開示の第11実施形態に係るキャパシタ100Jを示す概略断面図である。キャパシタ100Jのように、第1導電層12の側面12b及び下地層17の側面17aを覆う絶縁層は、第1絶縁層13と異なる材料の第2絶縁層19で形成されてもよい。本実施形態では、第1絶縁層13Jは、第1導電層12と第2導電層14の間に配置された第1部分13aで構成されている。すなわち、第1絶縁層13Jは、第1導電層12の上面12aのみに配置されている。第2絶縁層19は、第1部分19a、第2部分19b及び第3部分19cを有する。第1部分19aは、第1絶縁層13Jの上に配置されている。第2部分19bは、第1部分19aから連続的に延びて第1導電層12の側面12b及び下地層17の側面17aを覆う。第3部分19cは、第2部分19bから連続的に延びて基板11の第1面11aの少なくとも一部を覆う。
第2絶縁層19として、有機材料又は無機材料を用いることができる。図9に示す第6実施形態のようにリセス部17Dbが存在する場合、第2絶縁層19を樹脂で構成することにより、樹脂の変形を利用して第1導電層12の下方のリセス部17Dbを埋めることができる。さらに好ましくは、第2絶縁層19は、光によりパターニングできる感光性樹脂であり、例えば、感光性ポリイミドである。また、第2絶縁層19は、レーザにより開口を形成できる樹脂であってもよく、例えば、エポキシ樹脂である。この構成によれば、第2絶縁層19が第1導電層12の側面12b、下地層17の側面17a及び基板11の第1面11aを覆っているため、第1導電層12及び下地層17が、第2導電層14とショートすることを防ぐことができる。なお、この実施形態において第2絶縁層19の第2部分19bの厚みをT2、第3部分19cの厚みをT3として、上述した厚みに関する実施形態の内容を適用できる。
図15A~図15Cは、本開示の第11実施形態に係るキャパシタを製造する方法を説明する図である。当該方法は、第1実施形態における図4Dの工程に対応して実施することができる。まず、図15Aに示すように、第1導電層12の上面12aに第1絶縁層13Jを形成する。次に、図15Bに示すように、ドライフィルム状の感光性樹脂を、真空ラミネート成形により、第1絶縁層13Jの上、第1導電層12の側面12b、及び、基板11の第1面11aの一部を覆うように形成する。ここで、感光性樹脂は、例えば、感光性ポリイミドを用いることができる。これにより、第1絶縁層13の上に配置された第1部分19aと、第1導電層12の側面12bを覆う第2部分19bと、基板11の第1面11aの少なくとも一部を覆う第3部分19cとを有する第2絶縁層19が形成される。その後、ラミネートした感光性樹脂を大気圧下に置く。これにより、図8のように空間18が形成されるような第5実施形態では、空間18の内圧がラミネート成型をしたときの圧力になっている。そのため、大気圧下に置くことで、差圧の影響で空間18が潰れ、その結果、図9に示す第6実施形態のように、感光性樹脂が第1導電層12の下方のリセス部17Dbに入り込む。次に、図15Cに示すように、フォトリソグラフィにより、第2絶縁層19の第1部分19aの一部及び第3部分19cの一部を除去する。第1部分19aの一部とは、第1絶縁層13J上に第2導電層14が形成される部分である。この部分が除去されることによって、第1絶縁層13Jの第1部分13aが露出される。第3部分19cの一部とは、第2部分19bから所定の距離より離れている部分である。また、ドライフィルム状の非感光性の樹脂を、真空ラミネート成形により、第1絶縁層13の上、第1導電層12の側面12b、及び、基板11の第1面11aの一部を覆うように形成した後、UVレーザ、炭酸ガスレーザ、又はエキシマレーザを照射することにより、上述した第2絶縁層19の第1部分19aの一部及び第3部分19cの一部を除去してもよい。ドライフィルム状の非感光性の樹脂は、例えば、エポキシ樹脂を用いることができる。次に、図14に示すように、第2絶縁層19が除去された部分のうち第1絶縁層13Jが露出した部分に第2導電層14を形成する。このとき、第2絶縁層19上の一部にも第2導電層14が形成される。
図15A~図15Cに示す方法は、上述した図9に示す第6実施形態のように、第1導電層12の下方に形成されたリセス部17Dbに絶縁層が配置されるような構成の場合に有利である。第1の圧力下で感光性又は非感光性の樹脂をラミネートした後、ラミネート時の第1の圧力よりも高い第2の圧力下に置くため、第1導電層12の下方のリセス部17Dbに感光性又は非感光性の樹脂が入り込み易く、結果として、リセス部17Dbを樹脂で埋めることが容易になる。なお、上述した例では、第1の圧力は真空であり、第2の圧力は大気圧であるが、これに限られない。すなわち、第2の圧力が第1の圧力より高ければよい。また、リセス部17Dbが存在しない構成、又はリセス部17Dbにおいて空間18が残ってもよい構成であれば、第2の圧力は、第1の圧力より低くてもよいし、第1の圧力と同じであってもよい。
<第12実施形態>
図16は、本開示の第12実施形態に係るキャパシタ100Kを示す概略断面図である。キャパシタ100Kのように、複数の領域に区分されていてもよい。例えば、図16では、基板11上に、キャパシタ100K-1、100K-2、100K-3が配置されている。図16では、複数の領域が3つの場合を示しているが、複数の領域は3つに限定されない。キャパシタ100K-1とキャパシタ100K-2との間には、空間SP1が配置されている。キャパシタ100K-2とキャパシタ100K-3との間には、空間SP2が配置されている。すなわち、キャパシタ100K-2は、キャパシタ100K-1とキャパシタ100K-3との間に配置されている。
図16は、本開示の第12実施形態に係るキャパシタ100Kを示す概略断面図である。キャパシタ100Kのように、複数の領域に区分されていてもよい。例えば、図16では、基板11上に、キャパシタ100K-1、100K-2、100K-3が配置されている。図16では、複数の領域が3つの場合を示しているが、複数の領域は3つに限定されない。キャパシタ100K-1とキャパシタ100K-2との間には、空間SP1が配置されている。キャパシタ100K-2とキャパシタ100K-3との間には、空間SP2が配置されている。すなわち、キャパシタ100K-2は、キャパシタ100K-1とキャパシタ100K-3との間に配置されている。
キャパシタ100K-1は、下地層17K-1、第1導電層12K-1、第1絶縁層13K-1及び第2導電層14K-1を有する。キャパシタ100K-2は、下地層17K-2、第1導電層12K-2、第1絶縁層13K-2及び第2導電層14K-2を有する。キャパシタ100K-3は、下地層17K-3、第1導電層12K-3、第1絶縁層13K-3及び第2導電層14K-3を有する。なお、下地層17K-1、17K-2、17K-3は、形成されていなくてもよい。
第1導電層12K-1と第1導電層12K-2との間の間隙SP1が狭い場合、すなわち、第1導電層12K-1と第1導電層12K-2とが近い場合には、絶縁層を形成するときに間隙SP1に面した領域において堆積されにくい。その結果、第1導電層12K-1及び第1導電層12K-2の側面のうち間隙SP1に面する側面の一部には、第1絶縁層13K-1、13K-2が形成されていない。同様に、第1導電層12K-2及び第1導電層12K-3の側面のうち間隙SP2に面する側面の一部には、第1絶縁層13K-2、13K-3が形成されていない。このような構成であっても、間隙SP1、SP2には、第2導電層が形成されにくく、第1導電層12K-1、12K-2、12K-3及び下地層17K-1、17K-2、17K-3が、第2導電層14K-1、14K-2、14K-3とショートすることを防ぐことができる。
<第13実施形態>
図17は、本開示の第13実施形態に係るキャパシタ100Lを示す概略断面図である。本実施形態のキャパシタ100Lは、第1導電層12Lと第1絶縁層13Lとの間に中間層26をさらに備える。中間層26は、第1導電層12Lと第1絶縁層13Lとの間の密着性を高めるための導電材料が好ましく、例えば、チタン(Ti)、窒化チタン(TiN)、ニッケル(Ni)、ニッケル-金合金(Ni-Au)などを使用することができる。中間層26の厚みは、好ましくは、20nm~200nmである。なお、中間層26は省略されてもよい。中間層26として密着性を高める導電材料を採用することで、以下で説明するリフトオフによって第2レジスト層32(図18E参照)を除去するときに、第1絶縁層13Lが剥がれにくくなる。
図17は、本開示の第13実施形態に係るキャパシタ100Lを示す概略断面図である。本実施形態のキャパシタ100Lは、第1導電層12Lと第1絶縁層13Lとの間に中間層26をさらに備える。中間層26は、第1導電層12Lと第1絶縁層13Lとの間の密着性を高めるための導電材料が好ましく、例えば、チタン(Ti)、窒化チタン(TiN)、ニッケル(Ni)、ニッケル-金合金(Ni-Au)などを使用することができる。中間層26の厚みは、好ましくは、20nm~200nmである。なお、中間層26は省略されてもよい。中間層26として密着性を高める導電材料を採用することで、以下で説明するリフトオフによって第2レジスト層32(図18E参照)を除去するときに、第1絶縁層13Lが剥がれにくくなる。
本実施形態では、第1絶縁層13Lの第1部分13aが、中間層26と第1導電層12Lとの間に配置される。第1絶縁層13Lの第1部分13aが中間層26の上面26aを覆い、また、第1絶縁層13Lの第2部分13bが中間層26の側面26b及び第1導電層12Lの側面12bを覆い、さらに、第1絶縁層13Lの第3部分13cが、基板11の第1面11aを覆っている。本実施形態において、第3部分13cの厚みT4は、50nm~200nmであることが好ましい。
また、第1絶縁層13Lは、第3部分13cに接続され、基板11の第1面11aに交差する方向に延びる第4部分13dを有する。言い換えると、第4部分13dは、基板11に対して外方に延びているともいえる。図17の例では、第4部分13dは、第3部分13cから連続的に延びて、かつ、基板11の第1面11aから立ち上がるように形成されている。第4部分13dは、その底部の幅よりもその先端の幅が小さくなるような先細形状(先薄形状)を有する。なお、第4部分13dの高さH1は、25μm以上であることが好ましい。本実施形態は以下の利点を有する。例えば、図10に示す第7実施形態の第2導電層14Fのような構造では、第4部分13dによって第2導電層14Fがせき止められるような形となるので、隣接するMIM構造、例えば、キャパシタに対する絶縁性をより高めることができる。
また、本実施形態において、第3部分13cの長さ(第1導電層12Lから第3部分13cの端部までの距離)L2は、20μm以上であることが好ましい。第3部分13cの長さL2を上述の範囲に設定することで、以下で説明するリフトオフによって第2レジスト層32(図18E参照)を除去するときに、第1絶縁層13が剥がれにくくなる。
図18A~図18Fは、本開示の第13実施形態に係るキャパシタ100Lを製造する方法を説明する図である。図18A~図18Fでは、第1導電層12Lが基板11の第1面11a上に形成された後の工程が示されている。図18Aは、図4Bの状態の第1面11a側の拡大図である。
図18Aに示すように、基板11の第1面11aに第1導電層12Lが形成されている。次に、図18Bに示すように、物理蒸着(PVD)などにより、第1導電層12Lの上面12a及び第1レジスト層31の上面31aを覆うように、例えばチタンなどの導電材料の層(中間層26に対応)を形成する。ここで、物理蒸着は、例えば、スパッタリング又は蒸着が挙げられる。次に、図18Cに示すように、リフトオフによって第1レジスト層31を除去する。リフトオフとは、レジストを剥離し、目的のパターンだけを残す方法である。このリフトオフの際に、第1レジスト層31の上面に形成された導電材料の層は、第1レジスト層31と共に除去される。これにより、第1導電層12Lの上面12aに中間層26が形成された状態となる。そして、下地層17のうち第1レジスト層31によって覆われていた部分(第1導電層12Lが形成されていない部分)を、例えばウェットエッチングにより除去する。なお、第1レジスト層31を除去した後に、ドライ表面処理によるレジスト残渣を除去する処理が行われてもよい。これにより、次の工程で生成される第1絶縁層13Lの密着性を高めることができる。
次に、図18Dに示すように、第1導電層12Lの周囲に、第1導電層12Lから所定の間隔(上述した距離L2に対応)をあけて第2レジスト層32を形成する。次に、図18Eに示すように、中間層26の上面26a及び側面26b、第1導電層12Lの側面12b、基板11の第1面11a、及び、第2レジスト層32の上面32a及び側面32bを覆うように、第1絶縁層13Lを形成する。次に、図18Fに示すように、リフトオフによって第2レジスト層32を除去する。本実施形態では、第2レジスト層32の側面32bに形成された第1絶縁層13Lの少なくとも一部を残すように、リフトオフによって第2レジスト層32を除去する。このリフトオフの際に、第2レジスト層32の上面32aに形成された第1絶縁層13Lは、第2レジスト層32と共に除去される。リストオフの際に第2レジスト層32が上方へ向かって引っ張られるように除去されるため、先細形状(先薄形状)となる第4部分13dが形成される。これにより、中間層26の上に配置された第1部分13aと、中間層26の側面26b及び第1導電層12Lの側面12bを覆う第2部分13bと、基板11の第1面11aの少なくとも一部を覆う第3部分13cと、基板11の第1面11aから立ち上がるように形成された第4部分13dとを有する第1絶縁層13Lが形成される。その後、図17に示すように、中間層26の位置に対応する第1絶縁層13Lの上に第2導電層14を形成する。
上述の図18A~図18Fの製造方法のように、エッチングをできるだけ使わずに、導電層の形成工程とレジストの剥離(すなわち、リフトオフ)を実施することにより工程数を少なくすることができる。また、ガラス基板などの透明基板を基板11として採用した場合、エッチングを多く用いた場合よりもガラス基板の透明性が保たれるため、ガラス基板の透明性が影響する光学的要素がキャパシタ等のMIM構造の近くに配置されている場合に有利になる。
図19は、本開示の第13実施形態に係るキャパシタ100Lの位置関係を説明する図である。リフトオフを用いて製造されるキャパシタ等のMIM構造において、隣接するMIM構造間の距離(あるMIM構造の第1絶縁層13Lの端部から、隣接するMIM構造の第1絶縁層13Lの端部までの距離)L3は、10μm~1mmであることが好ましい。上述のL3の範囲は、図18Dにおける第2レジスト層32の幅を調整することにより設定できる。上述のL3の範囲に設定することで、リフトオフの工程にかかる時間を短縮でき、リフトオフに適した構造となる。
<第14実施形態>
図20A~図20Eは、第1実施形態に係るキャパシタ100を製造する別の方法を説明する図である。製造方法が異なるため、第14実施形態として示した。図20Aは、図4Cの状態の第1面11a側の拡大図である。図20Aに示すように、基板11の第1面11aに第1導電層12が形成されている。次に、図20Bに示すように、第1導電層12の上面12a及び側面12bと、基板11の第1面11aとに第1絶縁層13を形成する。次に、図20Cに示すように、第1導電層12の上面12aに対応する第1絶縁層13の部分に第2導電層14を形成する。次に、図20Dに示すように、第2導電層14を覆い、かつ、第1絶縁層13の第2部分13bから基板11の第1面11a上に延びる第3部分13cの一部(すなわち、第1絶縁層13の裾野部分)を覆うように、レジスト層33を形成する。次に、図20Eに示すように、レジスト層33に覆われていない第1絶縁層13をエッチング又はミリング処理)等により除去する。その後、レジスト層33を除去する。これにより、図3に示すキャパシタ100を製造することができる。ここで、エッチングは、例えば、反応性イオンエッチング(RIE)が挙げられる。また、ミリング処理は、例えば、Arミリング処理が挙げられる。
図20A~図20Eは、第1実施形態に係るキャパシタ100を製造する別の方法を説明する図である。製造方法が異なるため、第14実施形態として示した。図20Aは、図4Cの状態の第1面11a側の拡大図である。図20Aに示すように、基板11の第1面11aに第1導電層12が形成されている。次に、図20Bに示すように、第1導電層12の上面12a及び側面12bと、基板11の第1面11aとに第1絶縁層13を形成する。次に、図20Cに示すように、第1導電層12の上面12aに対応する第1絶縁層13の部分に第2導電層14を形成する。次に、図20Dに示すように、第2導電層14を覆い、かつ、第1絶縁層13の第2部分13bから基板11の第1面11a上に延びる第3部分13cの一部(すなわち、第1絶縁層13の裾野部分)を覆うように、レジスト層33を形成する。次に、図20Eに示すように、レジスト層33に覆われていない第1絶縁層13をエッチング又はミリング処理)等により除去する。その後、レジスト層33を除去する。これにより、図3に示すキャパシタ100を製造することができる。ここで、エッチングは、例えば、反応性イオンエッチング(RIE)が挙げられる。また、ミリング処理は、例えば、Arミリング処理が挙げられる。
図21Aは、本開示の第14実施形態に係るインターポーザー10を示す概略平面図である。より具体的には、図21Aは、上述の図20A~図20Eの方法で製造されたキャパシタ100を含むインターポーザー10の概略平面図である。図21Aでは、説明を簡単にするために多くの構成要素は省略されており、キャパシタ100については、基板11の第1面11a側に形成された第1絶縁層13及び第2導電層14の一部のみを示している。基板11の第1面11aには、キャパシタ100(MIM構造)を覆うように樹脂層22が形成されている。キャパシタ100が配置された領域の周囲には、樹脂層22の端部に沿って環状の導電層29及び第1絶縁層13が形成されている。
図21Bは、本開示の第14実施形態におけるインターポーザーに含まれる環状の導電層29を示す概略断面図(図21AのC-C線断面図)である。導電層29は、同じように環状に形成された第1絶縁層13の上に配置されている。好ましくは、第1絶縁層13の幅は、導電層29の幅よりも大きい。導電層29は、図20Cの製造方法の際に形成することができる。例えば、導電層29は、第2導電層14を形成する工程と同時に形成される。図20Cの工程において第2導電層14を形成する際に、樹脂層22の端部が形成される予定の位置に沿って、第1絶縁層13上に環状の導電層29も形成する。その後、図20Dの工程において、図21Bの二点鎖線で示すように導電層29の幅よりも広い幅でレジスト層33を形成する。これにより、第1絶縁層13を除去する工程を行った場合でも、導電層29よりも幅が広い第1絶縁層13が残ることになる。この構成によれば、樹脂層22の端部の位置において、導電層29と基板11との間に導電層29よりも幅が広い第1絶縁層13が配置されているため、当該第1絶縁層13によって樹脂層22の端部における密着性が向上する。
<第15実施形態~第19実施形態>
次に、図22~図24を用いて、第15実施形態~第19実施形態に係るキャパシタ(第1導電層、第1絶縁層及び第2導電層)の構成について説明する。これらの図面で説明する構成は、上述した全ての実施形態におけるキャパシタの構成として適用可能である。
次に、図22~図24を用いて、第15実施形態~第19実施形態に係るキャパシタ(第1導電層、第1絶縁層及び第2導電層)の構成について説明する。これらの図面で説明する構成は、上述した全ての実施形態におけるキャパシタの構成として適用可能である。
図22Aは、本開示の第15実施形態に係るキャパシタ100M1を示す概略平面図である。図22Bは、本開示の第16実施形態に係るキャパシタ100M2を示す概略平面図である。これらの概略平面図は、基板11の第1面11aを上から見たときの平面図である。第1絶縁層13Mの複数のコーナー部13eのうち少なくとも1つがラウンド形状を有してもよい。図22Aに示すように、好ましくは、第1絶縁層13Mの4つのコーナー部13eの全てがラウンド形状を有する。好ましくは、コーナー部13eの曲率半径は、5μm以上である。この構成によれば、コーナー部13eへの応力の集中を緩和することにより、第1絶縁層13Mの剥がれを防止することができる。
図22Bに示すように、第1導電層12Mの複数のコーナー部12eのうち少なくとも1つがラウンド形状を有してもよい。好ましくは、第1導電層12Mの4つのコーナー部12eの全てがラウンド形状を有する。また、第2導電層14Mの複数のコーナー部14eのうち少なくとも1つがラウンド形状を有してもよい。好ましくは、第2導電層14Mの4つのコーナー部14eの全てがラウンド形状を有する。この構成によれば、第1導電層12M及び第2導電層14Mのそれぞれにおいてもコーナー部への応力を緩和することができ、キャパシタ(MIM構造)全体で剥がれに対する耐性を向上させることができる。なお、第1導電層12Mと第2導電層14Mの少なくとも一方のコーナー部をラウンド形状にすれば、上述の剥がれに対する耐性の効果を得ることができる。第1導電層12Mと第2導電層14Mのコーナー部の曲率半径は、好ましくは、5μm以上である。
図23は、本開示の第17実施形態に係るキャパシタ100Nを示す概略平面図である。この概略平面図は、基板11の第1面11aを上から見たときの平面図である。剥がれを防止する構成は、ラウンド形状に限定されない。例えば、第1絶縁層13Nの複数のコーナー部13eが、補強部13fを有してもよい。図23の例では、コーナー部13eは、平面視で四角形状の補強部13fを有する。通常尖った形状となるコーナー部13eを幅広の補強部13fで補強することで、コーナー部13eからの剥がれを防止することができる。なお、補強部13fの形状は、四角に限定されず、剥がれの防止に寄与する構造であれば他の形状でもよい。例えば、他の形状としては、コーナー部13eから周囲に拡がった形状であって、本実施形態に例示される直線で囲まれた形状であってもよいし、円等のように曲線で囲まれた形状であってもよいし、直線と曲線と組み合わせによって囲まれた形状であってもよい。
図24Aは、本開示の第18実施形態に係るキャパシタ100Pを示す概略平面図である。図24Bは、本開示の第19実施形態に係るキャパシタ100Qを示す概略平面図である。これらの概略平面図は、基板11の第1面11aを上から見たときの平面図である。第1絶縁層13P上において複数の第2導電層14Pが互いに独立して形成(パターニング)されてもよい。図24Aの例では、第1絶縁層13P上の第2導電層14Pが、4つの導電部分から構成されている。図示したように、4つの導電部分のそれぞれのコーナー部がラウンド形状を有してもよい。
また、図24Bに示すように、第2導電層14Qが、コーナー部14eから内側に延びるように形成されたスリット部14gを有してもよい。図24A及び図24Bの構成に例示されるように、第2導電層14のパターンを適宜変更することで、設計の自由度を向上させることができる。例えば、第2導電層14を隣接するキャパシタ(MIM構造)の導電層と接続する場合、及び第2導電層14を半導体チップ50や配線基板40に接続する場合における設計の自由度が向上する。
<第20実施形態~第22実施形態>
次に、複数のキャパシタ(MIM構造)が隣接して配置された構成について説明する。以下で説明する構成は、上述した全ての実施形態に適用可能である。図25Aは、本開示の第20実施形態に係るキャパシタ100Rの第1導電層12-1、12-2と第1絶縁層13Rとの位置関係を示す概略平面図である。図25Bは、本開示の第21実施形態に係るキャパシタ100Sの第1導電層12-1、12-2と第1絶縁層13Sとの位置関係を示す概略平面図である。図25Cは、本開示の第22実施形態に係るキャパシタ100Tの第1導電層12-1、12-2と第1絶縁層13Tとの位置関係を示す概略平面図である。これらの概略平面図は、基板11の第1面11aを上から見たときの平面図である。図25A~図25Cにおいて第2導電層14の図示は省略されている。
次に、複数のキャパシタ(MIM構造)が隣接して配置された構成について説明する。以下で説明する構成は、上述した全ての実施形態に適用可能である。図25Aは、本開示の第20実施形態に係るキャパシタ100Rの第1導電層12-1、12-2と第1絶縁層13Rとの位置関係を示す概略平面図である。図25Bは、本開示の第21実施形態に係るキャパシタ100Sの第1導電層12-1、12-2と第1絶縁層13Sとの位置関係を示す概略平面図である。図25Cは、本開示の第22実施形態に係るキャパシタ100Tの第1導電層12-1、12-2と第1絶縁層13Tとの位置関係を示す概略平面図である。これらの概略平面図は、基板11の第1面11aを上から見たときの平面図である。図25A~図25Cにおいて第2導電層14の図示は省略されている。
図25Aに示すキャパシタ100Rのように、第1絶縁層13Rは、隣接する第1導電層12-1、12-2にわたって配置されてもよい。すなわち、第1絶縁層13Rは、隣接する第1導電層12-1、12-2のそれぞれの一部を覆う部分、及び基板11の第1面11a上において、これらの部分を接続する第3部分13Rcを有する。このように、第3部分13Rcは、隣接する第1導電層12-1、12-2間で接続するように形成されている。この例では、第1絶縁層13Rは、平面視で長方形である。インターポーザー10の製造工程では、隣接するキャパシタ(MIM構造)間の距離(より詳細には、第1導電層12-1、12-2間の距離D3)が小さくなると、レジストの解像限界に達し、膜の形状が不安定になったり、異物が発生したりするおそれがある。これらは、膜剥がれの発生源となり得る。特に、第1導電層12-1、12-2は、貫通電極20とともに形成する場合、キャパシタとしての機能を実現するために必要な厚さに比べて、非常に厚く形成されている。そのため、距離D3が小さくなると、第1導電層12-1、12-2間に形成されるスリットのアスペクト比が大きくなり、スリット内のレジストの厚さの制御が難しくなる。その結果、第1絶縁層13Rの形状の制御が難しくなる。
隣接する第1導電層12-1、12-2間で第1絶縁層13Rをキャパシタ毎に分離せずにつなげることで、レジストの解像限界を気にすることなく、設計の自由度が向上する。また、膜の形状が安定し、異物の発生も防止することができる。また、上述した製造工程での課題が解消できることから、隣接する第1導電層12-1、12-2をそれぞれ別個の第1絶縁層13で覆う場合に比べて、隣接する第1導電層12-1、12-2間の距離を小さくすることができる。したがって、配線の高密度化が可能となる。
なお、上述の構成において、距離D3は、好ましくは、10μm~100μmである。
第1絶縁層13Rの形状として、他の形状が採用されてもよい。図25Bに示すキャパシタ100Sのように、隣接する第1導電層12-1、12-2上の第1絶縁層13Sが、一部分で接続するように形成されてもよい。すなわち、基板11の第1面11a上の第1絶縁層13Sの第3部分13Scが、隣接する第1導電層12-1、12-2間でその幅が狭くなるように形成され、隣接する第1導電層12-1、12-2間で接続するように形成されてもよい。また、図25Cに示すキャパシタ100Tのように、基板11の第1面11a上の第1絶縁層13の第3部分13Tcが、スリット部13gを有してもよい。
なお、図25A~図25Cでは、隣接する2つの第1導電層12-1、12-2にわたって第1絶縁層13R、13S、13Tを形成する例を示したが、第1絶縁層13R、13S、13Tが、それぞれ図25A~図25Cと同様な形状(各第1導電層間の第3部分13Rc、13Sc、13Tc)で3つ以上の第1導電層12にわたって配置されてもよい。また第1絶縁層13R、13S、13Tの形状は、平面視の外周が直線で構成されているが、設計の自由度やレジストの解像性、第1面11aとの密着性を考慮し曲線で外周を構成してもよい。
図26Aは、本開示の第1実施形態に係るキャパシタ100が隣接配置された場合の概略断面図である。図26Bは、本開示の第20実施形態に係るキャパシタ100Rの第2導電層14の配置例を説明する概略断面図である。図26Cは、本開示の第20実施形態に係るキャパシタ100Rの第2導電層14Rの別の配置例を説明する概略断面図である。これらの概略断面図は、隣接するキャパシタ(MIM構造)の概略断面図である。図26Aは、図3で示した第1実施形態に係るキャパシタ100が隣接して配置されている構成を示す。すなわち、第1導電層12-1の一部と基板11の第1面11aの一部が第1絶縁層13-1で覆われており、第1絶縁層13-1上に第2導電層14―1が形成されている。また、第1導電層12-2の一部と基板11の第1面11aの一部が第1絶縁層13-2で覆われており、第1絶縁層13-2上に第2導電層14―2が形成されている。
図26Bは、図25A~図25Cで示した構成の一例である。ここでは、図26Bが、図25Aの例に当てはまる場合について説明する。第1絶縁層13Rは、上述したように、隣接する第1導電層12-1、12-2にわたって形成されている。第1絶縁層13Rは、隣接する第1導電層12-1、12-2間で基板11の第1面11a上に第3部分13Rcが配置され、第1導電層12-1上の第1絶縁層13Rと、第1導電層12-2上の第1絶縁層13Rとを接続するように形成されている。第2導電層14-1は、第1絶縁層13Rにおける第1導電層12-1に対応する部分の上に形成されており、第2導電層14-2は、第1絶縁層13Rにおける第1導電層12-2に対応する部分の上に形成されている。
図26Cは、図25A~図25Cで示した構成の別の例である。ここでは、図26Cが、図25Aの例に当てはまる場合について説明する。第1絶縁層13Rは、隣接する第1導電層12-1、12-2にわたって形成されている。第2導電層14Rも同様に形成されている。具体的には、第2導電層14Rは、第1絶縁層13Rにおける第1導電層12-1に対応する部分、隣接する第1導電層12-1、12-2の間の第1絶縁層13Rの第3部分13Rc、及び、第1絶縁層13Rにおける第1導電層12-2に対応する部分にわたって形成されている。
<第23実施形態>
図27は、本開示の第23実施形態に係るキャパシタ100Pが隣接配置された場合の概略断面図である。この例は、図24Aの構成の変形例を示す。第1絶縁層13P-1上の第2導電層14P-1が、互いに分離した複数の導電部分(第1導電部分14P-1a及び第2導電部分14P-1b)から構成されてもよい。また、第1絶縁層13P-2上の第2導電層14P-2が、複数の導電部分(第1導電部分14P-2a及び第2導電部分14P-2b)から構成されてもよい。このような構成において、第2導電層14P-1の一部と第2導電層14P-2の一部とが電気的に接続されてもよい。図27の例では、第2導電層14P-1の第2導電部分14P-1bと第2導電層14P-2の第1導電部分14P-2aとが接続部24を介して接続されている。
図27は、本開示の第23実施形態に係るキャパシタ100Pが隣接配置された場合の概略断面図である。この例は、図24Aの構成の変形例を示す。第1絶縁層13P-1上の第2導電層14P-1が、互いに分離した複数の導電部分(第1導電部分14P-1a及び第2導電部分14P-1b)から構成されてもよい。また、第1絶縁層13P-2上の第2導電層14P-2が、複数の導電部分(第1導電部分14P-2a及び第2導電部分14P-2b)から構成されてもよい。このような構成において、第2導電層14P-1の一部と第2導電層14P-2の一部とが電気的に接続されてもよい。図27の例では、第2導電層14P-1の第2導電部分14P-1bと第2導電層14P-2の第1導電部分14P-2aとが接続部24を介して接続されている。
<第24実施形態>
図28は、本開示の第24実施形態に係るインターポーザー10Uに含まれるキャパシタ100U及びインダクタ27を示す概略平面図である。この概略平面図は、基板11の第1面11a側の第1導電層12Uを示す平面図である。図28において、接続部24等の一部の構成要素は省略されている。図29は、本開示の第24実施形態に係るインターポーザーを示す概略断面図(図28のD-D線断面図)である。
図28は、本開示の第24実施形態に係るインターポーザー10Uに含まれるキャパシタ100U及びインダクタ27を示す概略平面図である。この概略平面図は、基板11の第1面11a側の第1導電層12Uを示す平面図である。図28において、接続部24等の一部の構成要素は省略されている。図29は、本開示の第24実施形態に係るインターポーザーを示す概略断面図(図28のD-D線断面図)である。
図28に示すように、インターポーザー10Uは、少なくともインダクタ27とキャパシタ100Uを備えていてもよい。インターポーザー10Uは、第1導電層12Uに電気的に接続する貫通電極20aと、インダクタ27を構成する複数の貫通電極20bとを少なくとも有してもよい。貫通電極20aは、インダクタ27とキャパシタ100U(第1導電層12U、第1絶縁層13U及び第2導電層14U)との間の貫通孔15-1に形成されている。また、複数の貫通電極20bは、インダクタ27の点線で囲まれる範囲内の複数の貫通孔15-2のそれぞれに形成されている。
図29に示すように、基板11の第1面11a側の第1導電層12Uの一部はインダクタ27を構成し、第1導電層12Uの他の一部はキャパシタ100Uの下部電極を構成している。基板11の第1面11a側において、インダクタ27を構成する第1導電層12Uの厚さTh1は、キャパシタ100Uの下部電極を構成する第1導電層12Uの厚さTh2と実質的に同一であってもよい。なお、両者の厚さが以下の関係を満たす場合であれば実質同一とみなすことができる。
-10% ≦ (Th1-Th2)/Th1≦ +10%
-10% ≦ (Th1-Th2)/Th1≦ +10%
第1導電層12Uの厚さは、前述のように0.5μm~20μmであってもよいが、さらに好ましくは、5μm~20μmであってもよい。インダクタ27の性能が向上するからである。貫通電極20a、20bの厚さは、基板11の第1面11aにおける第1導電層12Uの厚さの50%~100%であってもよい。
<第25実施形態>
図30は、本開示の第25実施形態に係るキャパシタ100Vを示す概略平面図である。本実施形態では、第1実施形態におけるキャパシタ100の第2導電層14が、接続部24と共用された例を示している。樹脂層22に形成されたビアホール23Vは、第1導電層12等の導電層を露出するためのビアホール23、例えば、図2のビアホール23とは別に設けられ、第1絶縁層13の第1部分13aを露出するように形成されている。この例では、ビアホール23が形成されるときに、ビアホール23Vについても形成される。また、ビアホール23に対応して接続部24が形成されるときに、ビアホール23Vにおいても接続部24Vが形成される。なお、ビアホール23とビアホール23Vは別々に形成されてもよい。また、接続部24とも接続部24Vも別々に形成されてもよい。この構造によっても、接続部24Vの下部14Vは、第1実施形態における第2導電層14と同等に機能する。なお、下部14Vは、第1絶縁層13に接する部分を含んでいる。
図30は、本開示の第25実施形態に係るキャパシタ100Vを示す概略平面図である。本実施形態では、第1実施形態におけるキャパシタ100の第2導電層14が、接続部24と共用された例を示している。樹脂層22に形成されたビアホール23Vは、第1導電層12等の導電層を露出するためのビアホール23、例えば、図2のビアホール23とは別に設けられ、第1絶縁層13の第1部分13aを露出するように形成されている。この例では、ビアホール23が形成されるときに、ビアホール23Vについても形成される。また、ビアホール23に対応して接続部24が形成されるときに、ビアホール23Vにおいても接続部24Vが形成される。なお、ビアホール23とビアホール23Vは別々に形成されてもよい。また、接続部24とも接続部24Vも別々に形成されてもよい。この構造によっても、接続部24Vの下部14Vは、第1実施形態における第2導電層14と同等に機能する。なお、下部14Vは、第1絶縁層13に接する部分を含んでいる。
<第26実施形態>
第26実施形態では、第1実施形態におけるインターポーザー10を用いて製造される半導体装置について説明する。
第26実施形態では、第1実施形態におけるインターポーザー10を用いて製造される半導体装置について説明する。
図31は、本開示の第26実施形態における半導体装置を示す図である。半導体装置1000は、積層された3つのインターポーザー10(10-1、10-2、10-3)を有し、LSI基板70に接続されている。インターポーザー10-1は、例えば、DRAM等の半導体素子を有し、また、接続部24等で形成された接続端子81-1、82-1を有している。これらのインターポーザー10(10-1、10-2、10-3)がガラス基板を用いたものでなくてもよく、一部のインターポーザー10は、他のインターポーザー10とは異なる材料の基板を用いたものであってもよい。接続端子81-1は、LSI基板70の接続端子80に対して、バンプ90-1を介して接続されている。接続端子82-1は、インターポーザー10-2の接続端子81-2に対して、バンプ90-2を介して接続されている。インターポーザー10-2の接続端子82-2と、インターポーザー10-3の接続端子83-1とについても、バンプ90-3を介して接続されている。バンプ90(90-1、90-2、90-3)は、例えば、インジウム、銅、金等の金属を用いる。
なお、インターポーザー10を積層する場合には、3層に限らず、2層であってもよいし、さらに4層以上であってもよい。また、インターポーザー10と他の基板との接続は、バンプによるものに限らず、共晶接合など、他の接合技術を用いてもよい。また、ポリイミド、エポキシ樹脂等を塗布、焼成して、インターポーザー10と他の基板とが接着されてもよい。
図32は、本開示の第26実施形態における半導体装置の別の例を示す図である。図32に示す半導体装置1000は、MEMSデバイス、CPU、メモリ等の半導体回路基板(半導体チップ)71-1、71-2、及びインターポーザー10を積層した積層構造体を有し、LSI基板70に接続されている。
インターポーザー10は、半導体回路基板71-1と半導体回路基板71-2との間に配置され、バンプ90-1、90-2を介して、それぞれに接続されている。LSI基板70上に半導体回路基板71-1が載置されている。LSI基板70と半導体回路基板71-2とはワイヤ95により接続されている。この例では、インターポーザー10は、複数の半導体回路基板を積層して3次元実装するためのインターポーザーとして用いられる。インターポーザー10がそれぞれ機能の異なる複数の半導体回路基板と接続することで、多機能の半導体装置を実現することができる。例えば、半導体回路基板71-1を3軸加速度センサとし、半導体回路基板71-2を2軸磁気センサとすることによって、5軸モーションセンサを1つのモジュールで実現した半導体装置を実現することができる。
半導体回路基板がMEMSデバイスにより形成されたセンサなどである場合には、センシング結果がアナログ信号により出力される場合がある。この場合には、ローパスフィルタ、アンプ等についても半導体回路基板又はインターポーザー10に形成してもよい。
図33は、本開示の第26実施形態における半導体装置のさらに別の例を示す図である。上記2つの例(図31、図32)は、3次元実装であったが、この例では、2.5次元実装に適用した例である。図33に示す例では、LSI基板70には、6つのインターポーザー10(10-1~10-6)が積層されて接続されている。ただし、全てのインターポーザー10が積層して配置されているだけでなく、基板面内方向にも並んで配置されている。
図33の例では、LSI基板70上にインターポーザー10-1、10-5が接続され、インターポーザー10-1上にインターポーザー10-2、10-4が接続され、インターポーザー10-2上にインターポーザー10-3が接続され、インターポーザー10-5上にインターポーザー10-6が接続されている。なお、図33に示す例のように、インターポーザー10を複数の半導体回路基板を接続するためのインターポーザーとして用いても、このような2.5次元実装が可能である。例えば、インターポーザー10-3、10-4、10-6などが半導体回路基板に置き換えられてもよい。
上述のように製造された半導体装置1000は、例えば、携帯端末、情報処理装置、家電等、様々な電子機器に搭載される。携帯端末は、より具体的には、携帯電話、スマートフォン及びノート型パーソナルコンピュータ等が挙げられる。情報処理装置は、より具体的には、デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等が挙げられる。なお、電子機器の例としては、例えば、ワイヤレスローカルエリアネットワーク(LAN)デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニットであってもよい。
図34は、本開示の第26実施形態における半導体装置を用いた電子機器の一例を説明する図である。
半導体装置1000が搭載された電子機器の例として、スマートフォン500及びノート型パーソナルコンピュータ600を示した。これらの電子機器は、アプリケーションプログラムを実行して各種機能を実現するCPU等で構成される制御部1100を有する。各種機能には、半導体装置1000からの出力信号を用いる機能が含まれる。なお、半導体装置1000が制御部1100の機能を有していてもよい。
<変形例>
本開示は上述した実施形態に限定されるものではなく、他の様々な変形例が含まれる。例えば、上述した実施形態は本開示を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることがあり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。以下、一部の変形例について説明する。
本開示は上述した実施形態に限定されるものではなく、他の様々な変形例が含まれる。例えば、上述した実施形態は本開示を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることがあり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。以下、一部の変形例について説明する。
(1)上述した貫通電極20が形成された基板11は、配線基板と半導体チップ等の間に配置されるインターポーザーとして用いられる場合を例として説明したが、これに限定されない。すなわち、上述した貫通電極20が形成された基板11は、貫通電極基板として用いることができる。ここで、貫通電極基板とは、配線基板と半導体チップ等の間に配置されるインターポーザーだけでなく、半導体チップ等を設置しないIPD(Integrated Passive Device)等も含んでいる。この場合、上側及び下側の配線基板の一方が貫通電極と電気的に接続するように存在する態様となる。一方、半導体チップ等は、配線基板上において、貫通電極基板と異なる位置に配置されて、配線基板と電気的に接続されてもよい。
(2)上述した各実施形態におけるキャパシタにおいて、例えば、キャパシタ100では、第1絶縁層13が第1導電層12の側面12bにおいて図上の左右対称に配置されている態様が図示されているが、これに限定されない。例えば、第1導電層12の左側の側面12b及び基板11の第1面11aが図3に示す第1実施形態のキャパシタ100のように第1絶縁層13の第2部分13b及び第3部分13cで覆われる。一方、第1導電層12の右側の側面12bが、図5に示す第2実施形態のように第1絶縁層13Aに覆われていてもよいし、図6に示す第3実施形態のように第1絶縁層13Bに覆われていてもよい。
(3)上述した各実施形態におけるキャパシタにおいて、基板11と第1導電層12との間、第1導電層12と第1絶縁層13との間、第1絶縁層13と第2導電層14との間に、図示しない層が形成されていてもよい。
(4)本開示によれば、以下のような貫通電極基板を提供することもできる。
本開示によれば、第1面と前記第1面に対して対向する第2面とを有する基板と、前記基板を貫通する貫通電極と、前記基板の前記第1面に配置され、前記貫通電極と電気的に接続された第1導電層と、前記第1導電層の上に配置された絶縁層と、前記絶縁層の上に配置された第2導電層とを備え、前記絶縁層は、前記第1導電層と前記第2導電層の間に配置された第1部分と、前記第1導電層の側面の少なくとも一部を覆う第2部分と、を有する、貫通電極基板が提供される。
本開示によれば、前記絶縁層の前記第1部分の厚みは、200nm~400nmであり、前記絶縁層の前記第2部分の厚みは、50nm~100nmである、貫通電極基板が提供される。
本開示によれば、前記絶縁層は、前記第2部分から延びて前記基板の前記第1面の少なくとも一部を覆う第3部分をさらに有する、貫通電極基板が提供される。
本開示によれば、前記絶縁層の前記第3部分の厚みは、50nm~200nmである、貫通電極基板が提供される。
本開示によれば、前記基板と前記第1導電層との間に配置された下地層をさらに備え、前記下地層が、前記第1導電層の前記側面よりも内側に入り込んだリセス部を有する、貫通電極基板が提供される。
本開示によれば、前記絶縁層の前記第3部分は、前記リセス部を充填するように配置されている、貫通電極基板が提供される。
本開示によれば、前記絶縁層の前記第3部分は、前記リセス部に空間を残すように配置されている、貫通電極基板が提供される。
本開示によれば、前記絶縁層は、前記第3部分に接続され、前記基板の前記第1面に交差する方向に延びる第4部分をさらに有する、貫通電極基板が提供される。
本開示によれば、前記第1導電層と前記絶縁層との間に中間層をさらに備える、貫通電極基板が提供される。
本開示によれば、前記第3部分の長さは、20μm以上である、貫通電極基板が提供される。
本開示によれば、前記第4部分の高さは25μm以上である、貫通電極基板が提供される。
本開示によれば、前記第1導電層、前記絶縁層、及び前記第2導電層の少なくとも1つは、平面視においてラウンド形状のコーナー部を有する、貫通電極基板が提供される。
本開示によれば、前記絶縁層の前記第2部分は、前記第1部分とは異なる材料で形成されている、貫通電極基板が提供される。
本開示によれば、前記第2部分の材料は、絶縁性樹脂である、貫通電極基板が提供される。
本開示によれば、前記第1面に配置された樹脂層と、前記樹脂層の端部に沿って形成された環状の導電層と、前記環状の導電層と前記第1面との間に配置され、前記環状の導電層より幅が広い環状の絶縁層と、をさらに有する、貫通電極基板が提供される。
本開示によれば、第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、前記第1導電層の上面に第1絶縁層を形成する工程と、前記第1導電層の側面の少なくとも一部及び前記第1絶縁層を覆うように第2絶縁層を形成する工程と、前記第1導電層の上方に位置する前記第2絶縁層の一部を除去する工程と、前記第2絶縁層の除去された部分に第2導電層を形成する工程と、を含む貫通電極基板の製造方法が提供される。
本開示によれば、前記第2絶縁層は感光性樹脂であり、前記除去する工程がフォトリソグラフィにより実施される、貫通電極基板の製造方法が提供される。
本開示によれば、前記第2絶縁層を形成する工程において、 第1の圧力下で前記第2絶縁層を塗布した後、前記第1の圧力よりも高い第2の圧力下に前記基板を配置することを含む、貫通電極基板の製造方法が提供される。
本開示によれば、第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、前記第1面に第1レジストを形成する工程と、前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、 前記第1導電層上に中間層を形成する工程と、リフトオフによって前記第1レジストを除去する工程と、前記第1導電層の周囲に第2レジストを形成する工程と、前記中間層の上面及び側面と、前記第1導電層の側面と、前記第1面と、前記第2レジストの上面及び側面とに、第1絶縁層を形成する工程と、前記第2レジストの前記側面に形成された前記第1絶縁層の少なくとも一部を残すように、リフトオフによって前記第2レジストを除去する工程と、前記中間層の位置に対応する前記第1絶縁層の上に第2導電層を形成する工程と、を含む貫通電極基板の製造方法が提供される。
本開示によれば、第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、前記第1面に第1レジストを形成する工程と、前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、前記第1導電層の上面及び側面と、前記第1面とに第1絶縁層を形成する工程と、前記第1導電層の前記上面の位置に対応する前記第1絶縁層の上に第2導電層を形成する工程と、前記第2導電層を覆い、かつ、前記第1面上の前記第1絶縁層の一部を覆うように第2レジスト層を形成する工程と、前記第2レジスト層に覆われていない前記第1絶縁層の部分を除去する工程と、前記第2レジスト層を除去する工程と、を含む貫通電極基板の製造方法が提供される。
本開示によれば、前記第1面に樹脂層を形成する工程をさらに含み、前記第2導電層を形成する工程は、前記樹脂層の端部が形成される位置に沿って前記第1絶縁層上に環状の導電層を形成することを含み、前記第2レジスト層を形成する工程は、前記環状の導電層の幅よりも広い幅で前記第2レジスト層を形成することを含む、貫通電極基板の製造方法が提供される。
なお、上記貫通電極基板は、インターポーザーとして用いることも可能である。
10,10U…インターポーザー、11…基板、12,12G,12K,12L,12M,12U…第1導電層、13,13A,13B,13C,13E,13J,13K,13L,13M,13N,13P,13R,13S,13T,13U…第1絶縁層、14,14F,14K,14M,14P,14Q,14R,14U…第2導電層、15…貫通孔、17…下地層、18…空間、19…第2絶縁層、20…貫通電極、21…第3導電層、22…樹脂層、23,23V…ビアホール、24,24V…接続部、25…ボールはんだ、26…中間層、27…インダクタ、29…導電層、31…第1レジスト層、32…第2レジスト層、33…レジスト層、40…配線基板、50…半導体チップ、70…基板、71…半導体回路基板、80,81,82,83…接続端子、90…バンプ、95…ワイヤ、100,100A,100B,100C,100D,100E,100F,100G,100H,100I,100J,100K,100L,100M1,100M2,100N,100P,100Q,100R,100S,100T,100U…キャパシタ、100V…キャパシタ、500…スマートフォン、600…ノート型パーソナルコンピュータ、1000…半導体装置、1100…制御部
Claims (40)
- 第1面と前記第1面に対向する第2面とを有する基板と、
前記基板を貫通する複数の貫通電極と、
前記基板の前記第1面側に配置され、複数の前記貫通電極の少なくとも1つと電気的に接続された第1キャパシタとを有し、
前記第1キャパシタは、
前記基板の前記第1面側に配置され、前記貫通電極と電気的に接続された第1導電層と、
前記第1導電層の上に配置された絶縁層と、
前記絶縁層の上に配置された第2導電層と、を含み、
前記絶縁層は、
前記第1導電層と前記第2導電層の間に配置された第1部分と、
前記第1導電層の側面の少なくとも一部を覆う第2部分と、
を有する、貫通電極基板。 - 前記絶縁層の前記第2部分の厚みは、前記絶縁層の前記第1部分の厚みの1/4以上1/2以下である、請求項1に記載の貫通電極基板。
- 前記絶縁層の前記第2部分の厚みは、50nm以上100nm以下である、請求項1に記載の貫通電極基板。
- 前記絶縁層は、前記第2部分から延びて前記基板の前記第1面の少なくとも一部を覆う第3部分をさらに有する、請求項1に記載の貫通電極基板。
- 前記第2導電層は、前記絶縁層の前記第1部分、前記第2部分、及び前記第3部分にわたって配置されている、請求項4に記載の貫通電極基板。
- 前記絶縁層は、前記第3部分に接続され、前記基板の外方に延びる第4部分をさらに有する、請求項4に記載の貫通電極基板。
- 前記絶縁層の前記第2部分は、前記第1部分と同じ材料で形成され、前記第1部分から連続的に延びている、請求項1に記載の貫通電極基板。
- 前記基板は、ガラス基板である、請求項1に記載の貫通電極基板。
- 前記絶縁層は、前記第2部分に接続し、前記貫通電極の少なくとも一部を覆う部分を有する、請求項1に記載の貫通電極基板。
- 前記第2導電層は、互いに分離した複数の導電部分から構成される、請求項1に記載の貫通電極基板。
- 前記第1導電層は、前記第1面上に複数形成されており、
前記絶縁層は、前記第1導電層の一部と、当該第1導電層に隣接する他の第1導電層の一部とを覆い、かつ、前記第1導電層と前記他の第1導電層との間で接続するように形成されている、請求項1に記載の貫通電極基板。 - 前記第2導電層は、前記絶縁層上において、前記第1導電層から前記他の第1導電層にわたって形成されている、請求項11に記載の貫通電極基板。
- 前記貫通電極基板は、前記第1キャパシタと電気的に接続されたインダクタをさらに有し、
前記インダクタは、複数の前記貫通電極のうち1つ以上を含んで構成されている、請求項1に記載の貫通電極基板。 - 前記第1導電層の厚さは、5μm~20μmであり、前記インダクタを構成する前記貫通電極の厚さは、5μm~20μmである、請求項13に記載の貫通電極基板。
- 前記第1キャパシタを覆う樹脂層をさらに有し、
前記絶縁層は、前記樹脂層よりも比誘電率が高い、請求項1に記載の貫通電極基板。 - 前記第1キャパシタに隣接する第2キャパシタを有し、
前記第2キャパシタは、前記第1導電層、前記絶縁層及び前記第2導電層を含み、
前記第1キャパシタの前記絶縁層と前記第2キャパシタの前記絶縁層とは分離されている、請求項1に記載の貫通電極基板。 - 前記第1キャパシタに隣接する第2キャパシタを有し、
前記第2キャパシタは、前記第1導電層、前記絶縁層及び前記第2導電層を含み、
前記第1キャパシタの前記第1導電層と前記第2キャパシタの前記第1導電層とは分離され、
前記第1キャパシタの前記絶縁層と前記第2キャパシタの前記絶縁層とが接続されている、請求項1に記載の貫通電極基板。 - 前記第1キャパシタの前記第2導電層と前記第2キャパシタの前記第2導電層とは分離されている、請求項17に記載の貫通電極基板。
- 前記第1キャパシタの前記第2導電層と前記第2キャパシタの前記第2導電層とは接続されている、請求項17に記載の貫通電極基板。
- 第1面と前記第1面に対向する第2面とを有する基板と、
前記基板を貫通する貫通電極と、
前記基板の前記第1面に配置され、前記貫通電極と電気的に接続された第1導電層と、
前記第1導電層の上に配置された絶縁層と、
前記絶縁層の上に配置された第2導電層とを備え、
前記絶縁層は、
前記第1導電層と前記第2導電層の間に配置された第1部分と、
前記第1導電層の側面の少なくとも一部を覆う第2部分と、
を有し、
前記絶縁層の前記第1部分の厚みは、200nm~400nmであり、前記絶縁層の前記第2部分の厚みは、50nm~100nmである、貫通電極基板。 - 第1面と前記第1面に対向する第2面とを有する基板と、
前記基板を貫通する貫通電極と、
前記基板の前記第1面に配置され、前記貫通電極と電気的に接続された第1導電層と、
前記第1導電層の上に配置された絶縁層と、
前記絶縁層の上に配置された第2導電層とを備え、
前記絶縁層は、
前記第1導電層と前記第2導電層の間に配置された第1部分と、
前記第1導電層の側面の少なくとも一部を覆う第2部分と、
を有し、
前記絶縁層は、前記第2部分から延びて前記基板の前記第1面の少なくとも一部を覆う第3部分をさらに有し、
前記絶縁層の前記第3部分の厚みは、50nm~200nmである、貫通電極基板。 - 第1面と前記第1面に対向する第2面とを有する基板と、
前記基板を貫通する貫通電極と、
前記基板の前記第1面に配置され、前記貫通電極と電気的に接続された第1導電層と、
前記第1導電層の上に配置された絶縁層と、
前記絶縁層の上に配置された第2導電層とを備え、
前記絶縁層は、
前記第1導電層と前記第2導電層の間に配置された第1部分と、
前記第1導電層の側面の少なくとも一部を覆う第2部分と、
を有し、
前記絶縁層は、前記第2部分から延びて前記基板の前記第1面の少なくとも一部を覆う第3部分をさらに有し、
前記基板と前記第1導電層との間に配置された下地層をさらに備え、
前記下地層が、前記第1導電層の前記側面よりも内側に入り込んだリセス部を有する、
貫通電極基板。 - 前記絶縁層の前記第3部分は、前記リセス部を充填するように配置されている、請求項22に記載の貫通電極基板。
- 前記絶縁層の前記第3部分は、前記リセス部に空間を残すように配置されている、請求項22に記載の貫通電極基板。
- 第1面と前記第1面に対向する第2面とを有する基板と、
前記基板を貫通する貫通電極と、
前記基板の前記第1面に配置され、前記貫通電極と電気的に接続された第1導電層と、
前記第1導電層の上に配置された絶縁層と、
前記絶縁層の上に配置された第2導電層とを備え、
前記絶縁層は、
前記第1導電層と前記第2導電層の間に配置された第1部分と、
前記第1導電層の側面の少なくとも一部を覆う第2部分と、
を有し、
前記絶縁層は、前記第2部分から延びて前記基板の前記第1面の少なくとも一部を覆う第3部分をさらに有し、
前記絶縁層は、前記第3部分に接続され、前記基板の前記第1面に交差する方向に延びる第4部分をさらに有する、貫通電極基板。 - 前記第1導電層と前記絶縁層との間に中間層をさらに備える、請求項25に記載の貫通電極基板。
- 前記第3部分の長さは、20μm以上である、請求項25に記載の貫通電極基板。
- 前記第4部分の高さは25μm以上である、請求項25に記載の貫通電極基板。
- 第1面と前記第1面に対向する第2面とを有する基板と、
前記基板を貫通する貫通電極と、
前記基板の前記第1面に配置され、前記貫通電極と電気的に接続された第1導電層と、
前記第1導電層の上に配置された絶縁層と、
前記絶縁層の上に配置された第2導電層とを備え、
前記絶縁層は、
前記第1導電層と前記第2導電層の間に配置された第1部分と、
前記第1導電層の側面の少なくとも一部を覆う第2部分と、
を有し、
前記第1導電層、前記絶縁層、及び前記第2導電層の少なくとも1つは、平面視においてラウンド形状のコーナー部を有する、貫通電極基板。 - 第1面と前記第1面に対向する第2面とを有する基板と、
前記基板を貫通する貫通電極と、
前記基板の前記第1面に配置され、前記貫通電極と電気的に接続された第1導電層と、
前記第1導電層の上に配置された絶縁層と、
前記絶縁層の上に配置された第2導電層とを備え、
前記絶縁層は、
前記第1導電層と前記第2導電層の間に配置された第1部分と、
前記第1導電層の側面の少なくとも一部を覆う第2部分と、
を有し、
前記絶縁層の前記第2部分は、前記第1部分とは異なる材料で形成されている、貫通電極基板。 - 前記第2部分の材料は、絶縁性樹脂である、請求項30に記載の貫通電極基板。
- 第1面と前記第1面に対向する第2面とを有する基板と、
前記基板を貫通する貫通電極と、
前記基板の前記第1面に配置され、前記貫通電極と電気的に接続された第1導電層と、
前記第1導電層の上に配置された絶縁層と、
前記絶縁層の上に配置された第2導電層とを備え、
前記絶縁層は、
前記第1導電層と前記第2導電層の間に配置された第1部分と、
前記第1導電層の側面の少なくとも一部を覆う第2部分と、
を有し、
前記第1面に配置された樹脂層と、
前記樹脂層の端部に沿って形成された環状の導電層と、
前記環状の導電層と前記第1面との間に配置され、前記環状の導電層より幅が広い環状の絶縁層と、
をさらに有する、貫通電極基板。 - 請求項1~32のいずれか一項に記載の貫通電極基板と、
前記貫通電極基板の前記基板の前記第1面側に配置され、前記貫通電極と電気的に接続された半導体チップと、
前記基板の前記第2面側に配置され、前記貫通電極と電気的に接続された配線基板と、を有する、半導体装置。 - 請求項1~32のいずれか一項に記載の貫通電極基板と、
前記貫通電極基板の前記基板の前記第2面側に配置され、前記貫通電極と電気的に接続された配線基板と、
前記配線基板上において前記貫通電極基板と異なる位置に配置され、前記配線基板と電気的に接続された半導体チップと、を有する、半導体装置。 - 第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、
前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、
前記第1導電層の上面に第1絶縁層を形成する工程と、
前記第1導電層の側面の少なくとも一部及び前記第1絶縁層を覆うように第2絶縁層を形成する工程と、
前記第1導電層の上方に位置する前記第2絶縁層の一部を除去する工程と、
前記第2絶縁層の除去された部分に第2導電層を形成する工程と、
を含む貫通電極基板の製造方法。 - 前記第2絶縁層は感光性樹脂であり、前記除去する工程がフォトリソグラフィにより実施される、請求項35に記載の貫通電極基板の製造方法。
- 前記第2絶縁層を形成する工程において、
第1の圧力下で前記第2絶縁層を塗布した後、前記第1の圧力よりも高い第2の圧力下に前記基板を配置することを含む、請求項35又は36に記載の貫通電極基板の製造方法。 - 第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、
前記第1面に第1レジストを形成する工程と、
前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、
前記第1導電層上に中間層を形成する工程と、
リフトオフによって前記第1レジストを除去する工程と、
前記第1導電層の周囲に第2レジストを形成する工程と、
前記中間層の上面及び側面と、前記第1導電層の側面と、前記第1面と、前記第2レジストの上面及び側面とに、第1絶縁層を形成する工程と、
前記第2レジストの前記側面に形成された前記第1絶縁層の少なくとも一部を残すように、リフトオフによって前記第2レジストを除去する工程と、
前記中間層の位置に対応する前記第1絶縁層の上に第2導電層を形成する工程と、
を含む貫通電極基板の製造方法。 - 第1面と前記第1面に対向する第2面とを有し、前記第1面と前記第2面を貫通する貫通孔を有する基板を提供する工程と、
前記第1面に第1レジストを形成する工程と、
前記基板の前記貫通孔に前記第1面と前記第2面とを導通する貫通電極と、前記基板の前記第1面に前記貫通電極と電気的に接続された第1導電層を形成する工程と、
前記第1導電層の上面及び側面と、前記第1面とに第1絶縁層を形成する工程と、
前記第1導電層の前記上面の位置に対応する前記第1絶縁層の上に第2導電層を形成する工程と、
前記第2導電層を覆い、かつ、前記第1面上の前記第1絶縁層の一部を覆うように第2レジスト層を形成する工程と、
前記第2レジスト層に覆われていない前記第1絶縁層の部分を除去する工程と、
前記第2レジスト層を除去する工程と、
を含む貫通電極基板の製造方法。 - 前記第1面に樹脂層を形成する工程をさらに含み、
前記第2導電層を形成する工程は、前記樹脂層の端部が形成される位置に沿って前記第1絶縁層上に環状の導電層を形成することを含み、
前記第2レジスト層を形成する工程は、前記環状の導電層の幅よりも広い幅で前記第2レジスト層を形成することを含む、請求項39に記載の貫通電極基板の製造方法。
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