KR101596460B1 - 온-칩 커패시터 및 그 조립 방법 - Google Patents

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산제이 에스. 나타라잔
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인텔 코포레이션
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Abstract

온-칩 커패시터 반도체 기판이 백-엔드 금속화부 위에 있는 패시베이션층(passivation layer)에 제작된다. 적어도 3개의 전극이 온-칩 커패시터에서 구성되고, 전력 및 접지 비아(via)는 상기 적어도 3개의 전극들 중 적어도 2개를 결합한다. 제1 비아는 제1, 제2, 및 제3 전극들 중 적어도 하나에 대한 제1-결합된 구성을 갖고, 제2 비아는 제1, 제2, 및 제3 전극들 중 적어도 하나에 대한 제2-결합된 구성을 가진다.

Description

온-칩 커패시터 및 그 조립 방법{ON-CHIP CAPACITORS AND METHODS OF ASSEMBLING SAME}
개시된 실시예들은 온-칩 커패시터에 관한 것이다.
본 발명의 배경기술로는 미국특허 제6,385,033호, 미국특허 제6,446,317호 및 미국공개특허 제2010/0224960호가 있다.
실시예들이 얻어지는 방식을 이해하기 위하여, 상기 간략히 설명된 다양한 실시예들의 더욱 특정한 설명이 첨부된 도면을 참조하여 이루어질 것이다. 이들 도면들은 반드시 축척비율대로 그려진 것은 아니고 범위를 제한하기 위한 것으로 간주되어서도 안 되는 실시예들을 도시하고 있다. 일부 실시예들은 첨부된 도면들을 이용하여 추가적 구체성 및 세부사항과 함께 기술되고 설명될 것이다.
도 1은 실시예에 따른 온-칩 커패시터의 단면 입면도이다;
도 1xy는 실시예에 따른 도 1에 도시된 커패시터 구조의 상부 평면 절삭도이다;
도 1a는 실시예에 따른 처리 동안의 온-칩 커패시터의 단면 입면도이다;
도 1b는 실시예에 따른 추가 처리 이후의 도 1a에 도시된 온-칩 커패시터의 단면 입면도이다;
도 1c는 실시예에 따른 추가 처리 이후의 도 1b에 도시된 온-칩 커패시터의 단면 입면도이다;
도 1d는 실시예에 따른 추가 처리 이후의 도 1c에 도시된 온-칩 커패시터의 단면 입면도이다;
도 2 내지 도 8은 몇 개 실시예에 따른 온-칩 커패시터의 단면 입면도이다;
도 9는 실시예에 따른 프로세스 및 방법 흐름도이다;
도 10은 실시예에 따른 컴퓨터 시스템의 개략도이다.
오프셋 인터포저(offset interposer)가 조립되고 칩 팩키지로서 마이크로전자 장치와 결합되는 프로세스들이 개시된다. 오프셋 인터포저 실시예는 칩-팩키지 설계자가 팩키징 프로세스 동안에 로직 장치와 메모리 장치 사이와 같은 인터페이싱 해결과제를 분리시키는 것을 허용한다.
유사한 구조에는 유사한 접미 참조 부호가 제공되는 도면들을 참조할 것이다. 다양한 실시예들의 구조를 더욱 명료하게 도시하기 위하여, 여기에 포함된 도면들은 오프셋 인터포저 실시예로 조립되는 집적 회로 칩들의 개략도이다. 따라서, 제조된 칩 기판의 실제 외관은, 단독으로든 칩 팩키지로서든, 예를 들어, 현미경 사진에서, 상이하게 나타날 수도 있지만, 여전히 도시된 실시예들의 청구대상 구조를 포함하고 있다. 게다가, 도면들은 도시된 실시예들을 이해하는데 유용한 구조만을 도시할 수 있다. 본 분야에 공지된 추가 구조들은 도면의 명료성을 유지하기 위해 포함되지 않을 수도 있다.
도 1은 실시예에 따른 온-칩 커패시터(100)의 단면 입면도이다. 반도체 기판(110)은 활성면(112)과 배면(114) 뿐만 아니라 백엔드(BE) 금속화부(116)를 포함한다. 실시예에서, 반도체 기판(110)은, 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 또는 III-V 화합물 반도체와 같은 그러나 이것으로 제한되지 않는 반도체 재료이다. 반도체 기판(110)은 단결정, 에피택셜 결정, 또는 다결정질일 수 있다. 실시예에서, 반도체 기판(110)은, 실리콘-온-절연체(SOI; silicon-on-insulator) 기판, 또는 실리콘, 실리콘 게르마늄, 게르마늄, III-V 화합물 반도체, 및 이들의 임의 조합을 포함하는 다층 기판과 같은 그러나 이것으로 제한되지 않는 반도체 헤테로구조(heterostructure)이다. 활성 장치들은 활성면(112)에 위치하고, 이들은, 게이트, 트랜지스터, 정류기, 및 집적 회로의 부품을 형성하는 분리 구조와 같은 그러나 이것으로 제한되지 않는 컴포넌트들을 지칭한다. 활성 장치들은 BE 금속화부(116)에 의해 기능 회로로서 결합된다.
BE 금속화부(116)는 BE 인터커넥트 스택이라고도 한다. 실시예에서, 반도체 기판(110)은, California, Santa Clara에 소재한 Intel Corporation에 의해 제조된 것과 같은 프로세서 다이(processor die)이다. BE 금속화부(116)는, 금속-1(M1) 내지 M11 등의 금속-n(Mn)(118)과 같은 금속층들을 포함할 수 있고, M11로 제한되는 것은 아니다. 실시예에서, 상위 금속화 트레이스(118)는 M11 금속화부(118)이다. BE 금속화부(116)가 간략화된 형태로 예시되어 있지만, 이것은 층간 유전체(ILD; interlayer dielectric) 재료로 된 복수의 층들에 의해 서로 분리된 복수 레벨의 인터커텍트(interconnect)를 포함한다.
온-칩 커패시터 구조(120)는 BE 금속화부(116) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(122)은, 상위 금속화 트레이스(118)가 BE 금속화부(116)를 통해 노출되는 곳에서 상위 금속화 트레이스(118) 상에 형성된다. 그 후, 제1 비아 층간 유전체층(VILD)(124)이 상위 금속화 트레이스(118) 위에 배치된다. 이 실시예에서, 제1 VILD(124)는 비아 에칭-정지 제1층(122) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(122)은 탄화 실리콘(silicon carbide)과 같은 재료로 형성된다. 개시된 실시예의 소정의 유용한 응용에 따라 비아 에칭-정지 제1층(122)에 대해 다른 재료들이 선택될 수도 있다.
실시예에서, 온-칩 커패시터 구조(120)는 BE 금속화부(116) 상에서 조립되는 패시베이션 구조(passivation structure)이다. 패시베이션 구조는 내장된 온-칩 커패시터 구조(120)를 포함한다. 실시예에서, 하부 패시베이션 구조는 제1 VILD(124)이고 상부 패시베이션 구조는 제2 VILD(136)이다.
패터닝된 제1 전극(126)은 제1 VILD(124) 상에 배치된다. 커패시터 제1 유전체층(128)은 패터닝된 제1 전극(126) 위에 컨포멀 배치된다(conformally disposed). 토포그래피(topography)는 패터닝된 제1 전극(126) 뿐만 아니라 제1 VILD(124)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(128)에서 시작되었다는 것을 알 수 있다. 패터닝된 제2 전극(130)은 커패시터 제1 유전체층(128) 위에 컨포멀 배치되고 패터닝된 제1 전극(126)과 실질적으로 평행한-평면형인 유효부(effective portion)를 가진다. 커패시터 제2 유전체층(132)은 패터닝된 제2 전극(130) 위에 컨포멀 배치된다. 패터닝된 제3 전극(134)은 커패시터 제2 유전체층(132) 위에 컨포멀 배치되고 패터닝된 제2 전극(130)과 실질적으로 평행한-평면형인 유효부를 가진다. 패터닝된 제3 전극(134)의 형성 동안에, 더미 제3 전극(135)도 형성된다. 그리고, 제2 VILD(136)는 커패시터 제2 유전체층(132) 뿐만 아니라 패터닝된 제3 전극(134) 및 더미 제3 전극(135) 위에 배치된다.
유용한 커패시터 구현을 얻기 위해 전기 도전성 재료가 선택될 수 있다. 실시예에서, 전극(126, 130, 및 134)은 금속으로 형성된다. 실시예에서, 전극은 구리 조성물이다. 실시예에서, 전극은 질화 티타늄(titanium nitride)(TixNy)으로서 조성비 x 및 y는 화학양론적(stoichiometric) 또는 비-화학양론적(non-stoichiometric) 비율을 이루도록 선택될 수 있다. 실시예에서, 전극은 티타늄으로 형성된다. 실시예에서, 전극은 탄탈로 형성된다. 실시예에서, 제1 전극(126)은 질화 탄탈(tantalum nitride)(TaxNy)로서 조성비 x 및 y는 화학양론적 또는 비-화학양론적 비율을 이루도록 선택될 수 있다.
실시예에서, 전극 두께는 20 내지 50 나노미터(nm)의 범위에 있다. 예를 들어, 종단처리형 전극(terminated electrode)은 플로터 전극(floater electrode)과는 상이한 두께일 수 있다. 유용한 커패시터 구현을 얻기 위해 유전체 재료가 선택될 수 있다. 실시예에서, 하이-k 유전체(k > 6)가 이용된다. 실시예에서, 커패시터 유전체 재료는 산화물이다. 실시예에서, 커패시터 유전체 재료는 이산화 실리콘(SiO2)이다. 실시예에서, 커패시터 유전체 재료는 산화 하프늄(hafnium oxide)(HfxOy)으로서 조성비 x 및 y는 화학양론적 또는 비-화학양론적 비율을 이루도록 선택될 수 있다. 실시예에서, 커패시터 유전체 재료는 산화 알루미늄(AlxOy)으로서 조성비 x 및 y는 화학양론적 또는 비-화학양론적 비율을 이루도록 선택될 수 있다.
실시예에서, 커패시터 유전체 재료는 PZT(lead zirconate titanate) 재료이다. 실시예에서, 커패시터 유전체 재료는 BST(barium strontium titanate) 재료이다.
실시예에서, 커패시터 유전체 제1층(128)에 대한 한 산화물과 커패시터 유전체 제2층(132)에 대한 상이한 산화물과 같은, 산화물의 혼합물이 이용된다. 실시예에서, 소정의 커패시터 유전체층은 2개 이상의 산화물의 혼합물이다. 실시예에서, 커패시터 유전체 제1층(128)은 산화 하프늄이고 커패시터 유전체 제2층(132)은 산화 알루미늄이다. 이제 이들 예에 의해, 커패시터 유전체 제1층(128)은 산화 하프늄과 같은 제1 조성이고 커패시터 유전체 제2층(132)은 산화 알루미늄과 같은 제2 조성일 수 있다는 것을 이해할 것이다. 하나의 층은, 동등한 화학적 성질과 같이, 다른 층과 "동일할" 수 있다. 하나의 층은, 동일한 정성적 화학적 성질(qualitative chemistry)이지만 상이한 화학양론(stoichiometry)과 같이, 다른 층과 "상이할"수 있다. 하나의 층은, 한 층은 산화 하프늄이고 다른 한 층은 산화 알루미늄과 같은 상이한 정성적 화학적 성질과 같이, 다른 층과 "상이할" 수 있다. 하나의 층은, 한 층은 산화 하프늄이고 다른 한 층은 산화 알루미늄과 산화 하프늄의 혼합물과 같은 상이한 정성적 화학적 성질과 같이, 다른 층과 "상이할" 수 있다. 하나의 층은, 한 층은 산화 알루미늄이고 다른 한 층은 산화 알루미늄과 산화 하프늄의 혼합물과 같은 상이한 정성적 화학적 성질과 같이, 다른 층과 "상이할" 수 있다. 이들 실시예들에 의해, 수 개의 전극들 사이에서 상이한 커패시턴스가 유용한 경우 다른 유전체 재료가 혼합 및 정합될 수 있다는 것을 이해해야 한다. 반도체 기판(110)과 외계(outside world) 사이의 커패시터 구조(120)의 전기적 결합은 전력 비아(power via; 138)와 접지 비아(ground via; 140)에 의해 달성된다. 이 실시예에서 나타낸 바와 같이, 전력 비아(138)는 패터닝된 제1 전극(126)과 패터닝된 제3 전극(134) 양쪽 모두와 접촉한다. 이 실시예에서 접지는 접지 비아(140)와 패터닝된 제2 전극(130) 사이의 직접적 접촉에 의해 달성된다.
실시예에서, 비아들(138 및 140)은, 비아와 인접 구조 사이의 유용한 접합을 보조하는 비아 라이너 접착층(via liner adhesion layer; 139)을 가진다. 비아 라이너 접착층(139)의 형성은 티타늄 또는 텅스텐과 같은 라이너 재료의 화학적 증착(chemical vapor deposition)에 의해 이루어질 수 있다. 실시예에서, 접착층(139)은 티타늄이다. 실시예에서, 접착층(139)은 티타늄 텅스텐(TiW)이다. 실시예에서, 접착층(139)은 탄탈이다. 접착층(139)의 두께는 실시예에 따라 50 내지 500 옹스트롬(Å)의 범위에서 유용할 수 있다.
실시예에서, 비아들(138 및 140)은 구리 컨택트로 충진된다. 외계로의 비아들(138 및 140)의 전기적 결합은 실시예에서 비아와 접촉하는 패드(190) 상에 배치된 전기 범프(192)에 의해 달성된다. 전기 범프(192)는 칩-팩키지 기판의 도전성 트레이스에 부착될 수 있는 붕괴-제어형 칩 접속(controlled-collapse chip connection; C4)의 일부일 수 있다. 실시예에서, 전기 범프(192)는 50 내지 100 ㎛ 범위의 직경을 가진다.
이제, 온-칩 커패시터 구조(120)는 제2 VILD(136) 위에서 범프 대신에 추가의 재료와 결합될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 추가적인 BE 금속화부가 제2 VILD(136) 위에 제작될 수 있다. 실시예에서, 비아들(138 및 140)의 상위 부분(Z-방향)은 예시된 바와 같이 패드(190) 대신에 금속화 트레이스 또는 컨택트에 의해 접촉된다. 이 실시예의 추가적 도시가 도 2에 개시되고 예시되어 있다.
본 개시를 계속하면, (도 2 내지 도 8에 개시되고 예시된) 다른 온-칩 커패시터 실시예는 라이너 접착층(139) 뿐만 아니라 전기 범프(192)를 패드(190)에 결합시킬 수 있다.
이제 전력 비아(138)는 제1 전극(126), 제2 전극(130) 및 제3 전극(134) 중 적어도 하나; 이 실시예에서는 패터닝된 제1 전극(126) 및 패터닝된 제3 전극(134)에 대한 제1-결합된 구성을 갖는 제1 비아(138)라고 부를 수 있다는 것을 이해할 것이다. 마찬가지로 이 실시예에 따르면, 접지 비아(140)는 제1 전극(126), 제2 전극(130) 및 제3 전극(134) 중 적어도 하나; 이 실시예에서는 패터닝된 제2 전극(130)에 대한 제2-결합된 구성을 갖는 제2 비아(140)라고 부를 수 있다. 따라서, 제1 비아(138)에 대한 제1-결합된 구성은 제2 비아(140)에 대한 제2-결합된 구성과는 상이하다는 것을 이해할 것이다.
또한 이제, 각각의 제1 및 제2 비아(138 및 140) 각각은 2개의 금속층을 관통하여 접촉하면서 반도체 기판(110)과 외계 사이를 접속한다는 것을 이해할 것이다. 도 1에서, 제1 비아(138)는, 전극 단자 영역(142)이라고도 하는 제1-전극 전력 접촉점(142)과 (전극 단자 영역(144)이라고도 하는) 제3 전극 전력 접촉점(144)에서 관통하여 접촉한다. 또한, 제2 비아(140)는 제2-전극 접지 접촉점(146) 및 제3 더미 전극 접촉점(148)에서 관통하여 접촉한다.
실시예에서, 온-칩 커패시터(100)는 분리 커패시터(decoupling capacitor)로서 이용된다. 분리 커패시터는 전력(+V)와 접지(gnd) 사이에 형성되어 실리콘의 기존 회로 레이아웃을 변경하거나 영향을 주지 않고 반도체 기판(110)에서 발견되는 회로를 분리할 수 있다. 실시예에서, 온-칩 커패시터(100)는 노이즈 필터(noise filter)로서 이용된다. 실시예에서, 온-칩 커패시터(100)는 센서(sensor)로서 이용된다. 회로도(194)는 온-칩 커패시터(100)의 기능 설계를 나타낸다. 온-칩 커패시터(100)는 금속-절연체-금속-절연체-금속(MIMIM 또는 MIM IM1) 구조를 나타낸다.
회로도(194)는 더 낮은 최대 전압(Vmax)과 함께 유용한 더 높은 커패시턴스를 부과할 수 있는 병렬 +V 플레이트들을 나타내고 있다. "더 높은", "중간의", "더 낮은"과 같은 용어들은, 종래의 단순 커패시터와 비교할 뿐만 아니라 개시된 다른 실시예들과 비교하는데 이용되는 상대적 용어들이다.
본 개시를 계속하면, 개시된 온-칩 커패시터(100)의 재료, 방법, 및 용도는 후속-개시되는 온-칩 커패시터에 적용될 수 있다는 것을 이해해야 한다.
도 1xy는 실시예에 따른 도 1에 도시된 커패시터 구조(120)의 상부 평면 절삭도이다. 예시의 목적을 위해, 선택된 구조를 더 잘 기술하기 위하여 몇 개의 구조는 도시되지 않았다. 패터닝된 제2 전극(130)은 제3 전극(134)에 의해 (가상선과 같이) 부분적으로 가려진 것으로 도시되어 있다. 도시된 바와 같이, 패터닝된 제3 전극(134)은 전력 비아(138)에 의해 접촉되고, 패터닝된 제2 전극(130)은 접지 비아(140)에 의해 접촉된다. 패터닝된 제1 전극(126)은 도 1xy에는 도시되어 있지 않지만, 도 1에서 볼 수 있는 바와 같이, 패터닝된 제2 전극(130) 아래에 배치될 것이다. 전력 비아(138) 및 접지 비아(140) 각각은, 전기 범프(192)와 접촉하는 패드(190)에 의해 접촉된다.
전극 유효 영역은, 하나의 X-Y 영역의 다른 X-Y 영역으로의 Z-투사에서 볼 수 있는 바와 같이 패터닝된 제2 전극(130) 및 패터닝된 제3 전극(134)과 같은 2개의 인접한 전극의 중첩에 의해 결정될 수 있다. 실시예에서, 온-칩 커패시터(100)의 X-Y 풋프린트는 약 10 ㎛ X 10 ㎛이다. 소정의 반도체 기판(110)이 약 10 mm X 10 mm의 X-Y 풋프린트를 갖고 온-칩 커패시터(100)가 약 10 ㎛ X 10 ㎛의 X-Y 풋프린트를 갖는 경우의 실시예에서, 총 약 백만개(1,000,000)의 온-칩 커패시터가 패시베이션 구조 내에서 반도체 기판의 금속화부 바로 위에 배치된다.
다른 커패시터 구조들이 본 개시에 제시되어 있다(도 2 내지 도 8 참조). 유용한 경우, 패시베이션 구조 내에 상이한 온-칩 커패시터 구조들의 조합이 제작되어 소정의 반도체 기판의 활성면에 위치한 소정의 활성-장치 회로를 위한 유효 커패시터를 제공한다.
도 2는 실시예에 따른 온-칩 커패시터(200)의 단면 입면도이다. 반도체 기판(210)은 활성면(212)과 배면(214) 뿐만 아니라 BE 금속화부(216)를 포함한다. BE 금속화부(216)는, M1 내지 M11 등의 Mn(218)과 같은 금속층들을 포함할 수 있고, M11로 제한되는 것은 아니다. 실시예에서, 상위 금속화 트레이스(218)는 M11 금속화부(218)이다.
온-칩 커패시터 구조(220)는 BE 금속화부(216) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(222)은, 상위 금속화 트레이스(218)가 BE 금속화부(216)를 통해 노출되는 곳에서 상위 금속화 트레이스(218) 상에 형성된다. 그 후, 제1 VILD(224)가 상위 금속화 트레이스(218) 위에 배치된다. 이 실시예에서, 제1 VILD(224)는 비아 에칭-정지 제1층(222) 상에 및 그 위에 배치된다.
패터닝된 제1 전극(226)은 제1 VILD(224) 상에 배치된다. 패터닝된 제1 전극(226)의 패터닝 동안에, 더미 제1 전극(227)도 형성된다. 커패시터 제1 유전체층(228)은 패터닝된 제1 전극(226) 위에 컨포멀 배치된다. 토포그래피는 패터닝된 제1 전극(226) 뿐만 아니라 제1 VILD(224)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(228)에서 시작되었다는 것을 알 수 있다. 패터닝된 제2 전극(230)은 커패시터 제1 유전체층(228) 위에 컨포멀 배치된다. 패터닝된 제2 전극(230)은, 전력 단자(238) 또는 접지 단자(240) 어느 쪽에도 부착되지 않으므로, "플로터(floater)" 전극이다. 커패시터 제2 유전체층(232)은 패터닝된 제2 전극(230) 위에 컨포멀 배치된다. 패터닝된 제3 전극(234)은 커패시터 제2 유전체층(232) 위에 컨포멀 배치된다. 패터닝된 제3 전극(234)의 패터닝 동안에, 더미 제3 전극(235)도 형성된다. 그리고, 제2 VILD(236)는 커패시터 제2 유전체층(232) 뿐만 아니라 패터닝된 제3 전극(234) 및 더미 제3 전극(235) 위에 배치된다.
실시예에서, 전극 두께는 20 nm 내지 50 nm의 범위에 있다. 예를 들어, 종단처리된 전극은 플로터 전극과는 상이한 두께일 수 있다. 실시예에서, 제1 및 제3 전극(226 및 234) 각각은 두께가 20 nm이고 제2 전극(230)은 두께가 50 nm이다. 실시예에서, 제1 및 제3 전극(226 및 234) 각각은 두께가 40 nm이고 제2 전극(230)은 두께가 20 nm이다.
반도체 기판(210)과 외계 사이의 커패시터 구조(220)의 전기적 결합은 전력 비아(238)와 접지 비아(240)에 의해 달성된다. 이 실시예에서 나타낸 바와 같이, 전력 비아(238)는 패터닝된 제1 전극(226)과 접촉한다. 패터닝된 제2 전극(230)은 패터닝된 제1 전극(226)과 패터닝된 제3 전극(234) 사이에 배치된 플로터 전극이다. 이 실시예에서 접지는 접지 비아(240)와 패터닝된 제3 전극(234) 사이의 직접적 접촉에 의해 달성된다.
이제 전력 비아(238)는 제1 전극(226), 제2 전극(230) 및 제3 전극(234) 중 적어도 하나; 이 실시예에서는 패터닝된 제1 전극(226) 및 패터닝된 더미 제3 전극(235)에 대한 제1-결합된 구성을 갖는 제1 비아(238)라고 부를 수 있다는 것을 이해할 것이다. 마찬가지로 이 실시예에 따르면, 접지 비아(240)는 제1 전극(226), 제2 전극(230) 및 제3 전극(234) 중 적어도 하나; 이 실시예에서는 패터닝된 제3 전극(234) 및 제1 더미 전극(227)에 대한 제2-결합된 구성을 갖는 제2 비아(240)라고 부를 수 있다. 따라서, 제1 비아(238)에 대한 제1-결합된 구성은 제2 비아(240)에 대한 제2-결합된 구성과는 상이하다는 것을 이해할 것이다.
또한 이제, 각각의 제1 및 제2 비아(238 및 240) 각각은 2개의 금속층을 관통하여 접촉하면서 반도체 기판(210)과 외계 사이를 접속한다는 것을 이해할 것이다. 도 2에서, 제1 비아(238)는 제1-전극 전력 접촉점(242) 및 제3 전극 더미 접촉점(244)에서 관통하여 접촉한다. 또한, 제2 비아(240)는 제3-전극 접지 접촉점(248) 및 제1 더미 전극 접촉점(246)에서 관통하여 접촉한다.
회로도(294)는 온-칩 커패시터(200)의 기능 설계를 나타낸다. 회로도(294)는 중간 플로터 전극(230)을 이용하면서 더 높은 Vmax와 함께 유용한 더 높은 커패시턴스를 허용하는 커패시터 전극들의 직렬 구성을 나타낸다.
이제, 예시된 실시예에서, 제1 및 제2 비아(도 2에서 제1 비아(238) 및 제2 비아(240))는 온-칩 커패시터 구조(220) 상에 자리잡는 제2 BE 금속화부(217)에 추가로 접촉될 수 있다는 것을 이해할 것이다. 예시된 바와 같이, 제2 BE 금속화부(217)는 제2 BE 금속화부 에칭-정지층(223) 상에 제작된다. 금속 컨택트 및 금속화 라인들은 제2 BE 금속화부(217)의 하부 및 상부에 개략적으로 도시되어 있다. 추가로, 전기 범프(292)는 제2 BE 금속화부(217)에서 최상부 금속화부와 접촉하는 패드(290) 상에 배치된다.
제1 BE 금속화부(216)와 제2 BE 금속화부(217) 사이에 온-칩 커패시터 구조(220)의 샌드위치를 형성한 결과, M12와 같은 Mn 금속화부는 제1 BE 금속화부(216)와 제2 BE 금속화부(217) 사이에서 분할될 수 있다. 예를 들어, M12 총 금속화부에서, 9개의 금속화 층들이 제1 BE 금속화부(216)에 있고, 온-칩 커패시터 구조(220)가 후속하고, 제2 BE 금속화부(217) 내의 3개의 금속화층들이 후속한다. 소정의 유용한 응용에 따라 다른 구성들도 이루어질 수 있다.
도 3은 실시예에 따른 온-칩 커패시터(300)의 단면 입면도이다. 반도체 기판(310)은 활성면(312)과 배면(314) 뿐만 아니라 BE 금속화부(316)를 포함한다. BE 금속화부(316)는, M1 내지 M11 등의 Mn(318)과 같은 금속층들을 포함할 수 있고, M11로 제한되는 것은 아니다. 실시예에서, 상위 금속화 트레이스(318)는 M11 금속화부(318)이다.
온-칩 커패시터 구조(320)는 BE 금속화부(316) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(322)은, 상위 금속화 트레이스(318)가 BE 금속화부(316)를 통해 노출되는 곳에서 상위 금속화 트레이스(318) 상에 형성된다. 그 후, 제1 VILD(324)가 상위 금속화 트레이스(318) 위에 배치된다. 이 실시예에서, 제1 VILD(324)는 비아 에칭-정지 제1층(322) 상에 및 그 위에 배치된다.
패터닝된 제1 전극(326)은 제1 VILD(324) 상에 배치된다. 커패시터 제1 유전체층(328)은 패터닝된 제1 전극(326) 위에 컨포멀 배치된다. 토포그래피는 패터닝된 제1 전극(326) 뿐만 아니라 제1 VILD(324)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(328)에서 시작되었다는 것을 알 수 있다. 패터닝된 제2 전극(330)은 커패시터 제1 유전체층(328) 위에 컨포멀 배치된다. 커패시터 제2 유전체층(332)은 패터닝된 제2 전극(330) 위에 컨포멀 배치된다. 패터닝된 제3 전극(334)은 커패시터 제2 유전체층(332) 위에 컨포멀 배치된다. 패터닝된 제3 전극(334)의 패터닝 동안에, 더미 제3 전극들(335 및 337)도 형성된다. 그리고, 제2 VILD(336)는 커패시터 제2 유전체층(332) 뿐만 아니라 패터닝된 제3 전극(334) 및 더미 제3 전극들(335 및 337) 위에 배치된다.
반도체 기판(310)과 외계 사이의 커패시터 구조(320)의 전기적 결합은 전력 비아(338)와 접지 비아(340)에 의해 달성된다. 이 실시예에서 나타낸 바와 같이, 전력 비아(338)는 패터닝된 제1 전극(326) 뿐만 아니라 더미 제3 전극(337)과도 접촉한다. 이 실시예에서 접지는 접지 비아(340)와 패터닝된 제2 전극(330) 사이의 직접적 접촉에 의해 달성된다. 패터닝된 제3 전극(334)은 패터닝된 제1 전극(326)과 패터닝된 제2 전극(330) 위에 배치된 플로터 전극이다.
이제 전력 비아(338)는 제1 전극(326), 제2 전극(330) 및 제3 전극(334) 중 적어도 하나; 이 실시예에서는 패터닝된 제1 전극(326) 및 패터닝된 더미 제3 전극(337)에 대한 제1-결합된 구성을 갖는 제1 비아(338)라고 부를 수 있다는 것을 이해할 것이다. 마찬가지로 이 실시예에 따르면, 접지 비아(340)는 제1 전극(326), 제2 전극(330) 및 제3 전극(334) 중 적어도 하나; 이 실시예에서는 패터닝된 제2 전극(330) 및 더미 제3 전극(335)에 대한 제2-결합된 구성을 갖는 제2 비아(340)라고 부를 수 있다. 따라서, 제1 비아(338)에 대한 제1-결합된 구성은 제2 비아(340)에 대한 제2-결합된 구성과는 상이하다는 것을 이해할 것이다.
또한 이제, 각각의 제1 및 제2 비아(338 및 340) 각각은 2개의 금속층을 관통하여 접촉하면서 반도체 기판(310)과 외계 사이를 접속한다는 것을 이해할 것이다. 도 3에서, 제1 비아(338)는 제1-전극 전력 접촉점(342) 및 제3 전극 더미 접촉점(344)에서 관통하여 접촉한다. 또한, 제2 비아(340)는 제2-전극 접지 접촉점(346) 및 더미 제3 전극 접촉점(348)에서 관통하여 접촉한다.
회로도(394)는 온-칩 커패시터(300)의 기능 설계를 나타낸다. 회로도(394)는 최상부 플로터 전극(334)을 이용하면서 유용한 더 높은 커패시턴스를 허용하는 커패시터 전극들의 하부 단독 구성(bottom only configuration)을 나타낸다. 따라서 온-칩 커패시터는 최상부 전극과는 상이한 Vmax를 가질 수 있다.
도 4는 실시예에 따른 온-칩 커패시터(400)의 단면 입면도이다. 반도체 기판(410)은 활성면(412)과 배면(414) 뿐만 아니라 BE 금속화부(416)를 포함한다. BE 금속화부(416)는, M1 내지 M11 등의 Mn(418)과 같은 금속층들을 포함할 수 있고, M11로 제한되는 것은 아니다. 실시예에서, 상위 금속화 트레이스(418)는 M11 금속화부(418)이다.
온-칩 커패시터 구조(420)는 BE 금속화부(416) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(422)은, 상위 금속화 트레이스(418)가 BE 금속화부(416)를 통해 노출되는 곳에서 상위 금속화 트레이스(418) 상에 형성된다. 그 후, 제1 VILD(424)가 상위 금속화 트레이스(418) 위에 배치된다. 이 실시예에서, 제1 VILD(424)는 비아 에칭-정지 제1층(422) 상에 및 그 위에 배치된다.
패터닝된 제1 전극(426)은 제1 VILD(424) 상에 배치된다. 커패시터 제1 유전체층(428)은 패터닝된 제1 전극(426) 위에 컨포멀 배치된다. 토포그래피는 패터닝된 제1 전극(426) 뿐만 아니라 제1 VILD(424)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(428)에서 시작되었다는 것을 알 수 있다. 패터닝된 제2 전극(430)은 커패시터 제1 유전체층(428) 위에 컨포멀 배치된다. 커패시터 제2 유전체층(432)은 패터닝된 제2 전극(430) 위에 컨포멀 배치된다. 패터닝된 제3 전극(434)은 커패시터 제2 유전체층(432) 위에 컨포멀 배치된다. 패터닝된 제3 전극(434)의 패터닝 동안에, 더미 제3 전극(435)도 형성된다. 그리고, 제2 VILD(436)는 커패시터 제2 유전체층(432) 뿐만 아니라 패터닝된 제3 전극(434) 및 더미 제3 전극(435) 위에 배치된다.
반도체 기판(410)과 외계 사이의 커패시터 구조(420)의 전기적 결합은 전력 비아(438)와 접지 비아(440)에 의해 달성된다. 이 실시예에서 나타낸 바와 같이, 전력 비아(438)는 패터닝된 제1 전극(426) 뿐만 아니라 패터닝된 제3 전극(434)과도 접촉한다. 이 실시예에서 접지는 접지 비아(440)와 패터닝된 제2 전극(430) 사이의 직접적 접촉에 의해 달성된다. 이제 전력 비아(438)는 제1 전극(426), 제2 전극(430) 및 제3 전극(434) 중 적어도 하나; 이 실시예에서는 패터닝된 제1 전극(426) 및 패터닝된 제3 전극(434)에 대한 제1-결합된 구성을 갖는 제1 비아(438)라고 부를 수 있다는 것을 이해할 것이다. 마찬가지로 이 실시예에 따르면, 접지 비아(440)는 제1 전극(426), 제2 전극(430) 및 제3 전극(434) 중 적어도 하나; 이 실시예에서는 패터닝된 제2 전극(430) 및 더미 제3 전극(435)에 대한 제2-결합된 구성을 갖는 제2 비아(440)라고 부를 수 있다. 따라서, 제1 비아(438)에 대한 제1-결합된 구성은 제2 비아(440)에 대한 제2-결합된 구성과는 상이하다는 것을 이해할 것이다.
또한 이제, 각각의 제1 및 제2 비아(438 및 440) 각각은 2개의 금속층을 관통하여 접촉하면서 반도체 기판(410)과 외계 사이를 접속한다는 것을 이해할 것이다. 도 4에서, 제1 비아(438)는 제1-전극 전력 접촉점(442) 및 제3 전극 접촉점(444)에서 관통하여 접촉한다. 또한, 제2 비아(440)는 제2-전극 접지 접촉점(446) 및 더미 제3 전극 접촉점(448)에서 관통하여 접촉한다.
회로도(494)는 온-칩 커패시터(400)의 기능 설계를 나타낸다. 회로도(494)는 최하부 플로터 전극(426)을 이용하면서 유용한 더 높은 커패시턴스를 허용하는 커패시터 전극들의 하부 단독 구성(bottom only configuration)을 나타낸다. 온-칩 커패시터(400)는 최하부 전극과는 상이한 Vmax를 가질 수 있다.
도 5는 실시예에 따른 온-칩 커패시터(500)의 단면 입면도이다. 반도체 기판(510)은 활성면(512)과 배면(514) 뿐만 아니라 BE 금속화부(516)를 포함한다. BE 금속화부(516)는, M1 내지 M11 등의 Mn(518)과 같은 금속층들을 포함할 수 있고, M11로 제한되는 것은 아니다. 실시예에서, 상위 금속화 트레이스(518)는 M11 금속화부(518)이다.
온-칩 커패시터 구조(520)는 BE 금속화부(516) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(522)은, 상위 금속화 트레이스(518)가 BE 금속화부(516)를 통해 노출되는 곳에서 상위 금속화 트레이스(518) 상에 형성된다. 그 후, 제1 VILD(524)가 상위 금속화 트레이스(518) 위에 배치된다. 이 실시예에서, 제1 VILD(524)는 비아 에칭-정지 제1층(522) 상에 및 그 위에 배치된다.
패터닝된 제1 전극(526)은 제1 VILD(524) 상에 배치된다. 커패시터 제1 유전체층(528)은 패터닝된 제1 전극(526) 위에 컨포멀 배치된다. 토포그래피는 패터닝된 제1 전극(526) 뿐만 아니라 제1 VILD(524)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(528)에서 시작되었다는 것을 알 수 있다. 패터닝된 제2 전극(530)은 커패시터 제1 유전체층(528) 위에 컨포멀 배치된다. 커패시터 제2 유전체층(532)은 패터닝된 제2 전극(530) 위에 컨포멀 배치된다. 패터닝된 제3 전극(534)은 커패시터 제2 유전체층(532) 위에 컨포멀 배치된다. 패터닝된 제3 전극(534)의 패터닝 동안에, 더미 제3 전극(535)도 형성된다. 그리고, 제2 VILD(536)는 커패시터 제2 유전체층(532) 뿐만 아니라 패터닝된 제3 전극(534) 및 더미 제3 전극(535) 위에 배치된다.
반도체 기판(510)과 외계 사이의 커패시터 구조(520)의 전기적 결합은 2개의 전력 비아(538 및 588)와 접지 비아(540)에 의해 달성된다. 이 실시예에서 나타낸 바와 같이, 제1 전력 비아(538)는 패터닝된 제1 전극(526) 뿐만 아니라 패터닝된 더미 제3 전극(537)과도 접촉한다. 패터닝된 제1 전극(526)은, 상호간에 접촉하지 않고 제2 전력 비아(588)를 수용하는 중앙 홀을 가진다는 것을 알 수 있다. 제2 전력 비아(588)는 패터닝된 제3 전극(534) 및 더미 제2 전극(531)과 접촉한다. 이 실시예에서 접지는 접지 비아(540)와 패터닝된 제2 전극(530) 사이의 직접적 접촉에 의해 달성된다. 패터닝된 제2 전극은, 더미 제2 전극(531)을 수용하는 중앙 홀을 가진다는 것을 알 수 있다. 이제 제1 전력 비아(538)는 제1 전극(526), 제2 전극(530) 및 제3 전극(534) 중 적어도 하나; 이 실시예에서는 패터닝된 제1 전극(526) 및 더미 제3 전극(537)에 대한 제1-결합된 구성을 갖는 제1 비아(538)라고 부를 수 있다는 것을 이해할 것이다. 마찬가지로 이 실시예에 따르면, 제2 전력 비아(588)는 제1 전극(526), 제2 전극(530) 및 제3 전극(534) 중 적어도 하나; 이 실시예에서는 패터닝된 제3 전극(534) 및 더미 제2 전극(531)에 대한 후속-결합된 구성을 갖는 후속 비아(588)라고 부를 수 있다. 마찬가지로 이 실시예에 따르면, 접지 비아(540)는 제1 전극(526), 제2 전극(530) 및 제3 전극(534) 중 적어도 하나; 이 실시예에서는 패터닝된 제2 전극(530) 및 더미 제3 전극(535)에 대한 제2-결합된 구성을 갖는 제2 비아(540)라고 부를 수 있다. 따라서, 제1 비아(538)에 대한 제1-결합된 구성은 제2 전력 비아(588) 뿐만 아니라 제2 비아(540)에 대한 제2-결합된 구성에 대한 후속-결합된 구성과는 상이하다는 것을 이해할 것이다.
또한 이제, 각각의 제1, 제2, 및 후속 비아(538, 540 및 588) 각각은 2개의 금속층을 관통하여 접촉하면서 반도체 기판(510)과 외계 사이를 접속한다는 것을 이해할 것이다. 도 5에서, 제1 비아(538)는 제1-전극 전력 접촉점(542) 및 더미 제3 전극 접촉점(544)에서 관통하여 접촉한다. 또한, 제2 비아(540)는 제2-전극 접지 접촉점(546) 및 더미 제3 전극 접촉점(548)에서 관통하여 접촉한다. 마찬가지로, 후속하는 비아(588)는 제3-전극 접촉점 및 더미 제2 전극 접촉점(592)에서 관통하여 접촉한다.
회로도(594)는 온-칩 커패시터(500)의 기능 설계를 나타낸다. 회로도(594)는 접지 중간 전극(530)을 이용하면서 더 높은 Vmax와 함께 유용한 더 높은 커패시턴스를 허용하는 커패시터 전극들의 상호의존적 직렬 구성을 나타낸다.
도 6은 실시예에 따른 온-칩 커패시터(600)의 단면 입면도이다. 반도체 기판(610)은 활성면(612)과 배면(614) 뿐만 아니라 BE 금속화부(616)를 포함한다. BE 금속화부(616)는, M1 내지 M11 등의 Mn(618)과 같은 금속층들을 포함할 수 있고, M11로 제한되는 것은 아니다. 실시예에서, 상위 금속화 트레이스(618)는 M11 금속화부(618)이다.
온-칩 커패시터 구조(620)는 BE 금속화부(616) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(622)은, 상위 금속화 트레이스(618)가 BE 금속화부(616)를 통해 노출되는 곳에서 상위 금속화 트레이스(618) 상에 형성된다. 그 후, 제1 VILD(624)가 상위 금속화 트레이스(618) 위에 배치된다. 이 실시예에서, 제1 VILD(624)는 비아 에칭-정지 제1층(622) 상에 및 그 위에 배치된다.
패터닝된 제1 전극(626)은 제1 VILD(624) 상에 배치된다. 추가로, 패터닝된 제1 후속 전극(627)도 역시 제1 VILD(624) 위에 배치된다. 커패시터 제1 유전체층(628)은 패터닝된 제1 전극(626) 및 패터닝된 제1 후속 전극(627) 위에 컨포멀 배치된다. 토포그래피는 전극들(626 및 627) 뿐만 아니라 제1 VILD(624)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(628)에서 시작되었다는 것을 알 수 있다. 패터닝된 제2 전극(630)은 커패시터 제1 유전체층(628) 위에 컨포멀 배치된다. 커패시터 제2 유전체층(632)은 패터닝된 제2 전극(630) 위에 컨포멀 배치된다. 패터닝된 제3 전극(634)은 커패시터 제2 유전체층(632) 위에 컨포멀 배치된다. 추가로, 패터닝된 제3 후속 전극(635)도 역시 커패시터 제2 유전체층(632) 상에 배치된다. 그리고, 제2 VILD(636)는 커패시터 제2 유전체층(632) 뿐만 아니라 제3 전극들(634 및 635) 위에 배치된다.
반도체 기판(610)과 외계 사이의 커패시터 구조(620)의 전기적 결합은 전력 비아(638)와 접지 비아(640)에 의해 달성된다. 이 실시예에서 나타낸 바와 같이, 전력 비아(638)는 패터닝된 제1 전극(626)과 패터닝된 제3 전극(634) 양쪽 모두와 접촉한다. 이 실시예에서 접지는 접지 비아(640)와 패터닝된 제3 전극(634) 및 패터닝된 제3 후속 전극(635) 양쪽 모두와의 직접적 접촉에 의해 달성된다.
이제 전력 비아(638)는 제1 전극(626), 제1-후속 전극(627), 제2 전극(630), 제3 전극(634), 및 제3 후속 전극(635) 중 적어도 하나; 이 실시예에서는 패터닝된 제1 전극(626) 및 패터닝된 제3 전극(634)에 대한 제1-결합된 구성을 갖는 제1 비아(638)라고 부를 수 있다는 것을 이해할 것이다. 마찬가지로 이 실시예에 따르면, 접지 비아(640)는 제1 전극(626), 제1-후속 전극(627), 제2 전극(630), 제3 전극(634), 및 제3-후속 전극(635) 중 적어도 하나; 이 실시예에서는 각각 패터닝된 제1-후속 전극(627) 및 패터닝된 제3 후속 전극(635)에 대한 제2-결합된 구성을 갖는 제2 비아(140)라고 부를 수 있다. 따라서, 제1 비아(638)에 대한 제1-결합된 구성은 제2 비아(640)에 대한 제2-결합된 구성과는 상이하다는 것을 이해할 것이다.
또한 이제, 각각의 제1 및 제2 비아(638 및 640) 각각은 2개의 금속층을 관통하여 접촉하면서 반도체 기판(610)과 외계 사이를 접속한다는 것을 이해할 것이다. 도 6에서, 제1 비아(638)는 제1-전극 전력 접촉점(642) 및 제3 전극 전력 접촉점(644)에서 관통하여 접촉한다. 또한, 제2 비아(640)는 제1-후속 전극 접지 접촉점(646) 및 제3 후속 접지 전극 접촉점(648)에서 관통하여 접촉한다.
회로도(694)는 온-칩 커패시터(600)의 기능 설계를 나타낸다. 회로도(694)는 더 높은 Vmax와 함께 유용한 중간의 커패시턴스를 부과할 수 있는 병렬 + 직렬 전극들을 나타내고 있다.
도 7은 실시예에 따른 온-칩 커패시터(700)의 단면 입면도이다. 반도체 기판(710)은 활성면(712)과 배면(714) 뿐만 아니라 BE 금속화부(716)를 포함한다. BE 금속화부(716)는, M1 내지 M11 등의 Mn(718)과 같은 금속층들을 포함할 수 있고, M11로 제한되는 것은 아니다. 실시예에서, 상위 금속화 트레이스(718)는 M11 금속화부(718)이다.
온-칩 커패시터 구조(720)는 BE 금속화부(716) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(722)은, 상위 금속화 트레이스(718)가 BE 금속화부(716)를 통해 노출되는 곳에서 상위 금속화 트레이스(718) 상에 형성된다. 그 후, 제1 VILD(724)가 상위 금속화 트레이스(718) 위에 배치된다. 이 실시예에서, 제1 VILD(724)는 비아 에칭-정지 제1층(722) 상에 및 그 위에 배치된다.
패터닝된 제1 전극(726)은 제1 VILD(724) 상에 배치된다. 커패시터 제1 유전체층(728)은 패터닝된 제1 전극(726) 위에 컨포멀 배치된다. 토포그래피는 패터닝된 제1 전극(726) 뿐만 아니라 제1 VILD(724)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(728)에서 시작되었다는 것을 알 수 있다. 패터닝된 제2 전극(730)은 커패시터 제1 유전체층(728) 위에 컨포멀 배치된다. 커패시터 제2 유전체층(732)은 패터닝된 제2 전극(730) 위에 컨포멀 배치된다. 패터닝된 제3 전극(734)은 커패시터 제2 유전체층(732) 위에 컨포멀 배치된다. 커패시터 제3 유전체층(766)은 패터닝된 제3 전극(734) 위에 컨포멀 배치된다. 패터닝된 제4 전극(778)은 커패시터 제3 유전체층(766) 위에 컨포멀 배치된다. 그리고, 제2 VILD(736)는 커패시터 제3 유전체층(766) 뿐만 아니라 패터닝된 제4 전극(768) 위에 배치된다.
반도체 기판(710)과 외계 사이의 커패시터 구조(720)의 전기적 결합은 전력 비아(738)와 접지 비아(740)에 의해 달성된다. 이 실시예에서 나타낸 바와 같이, 전력 비아(738)는 패터닝된 제1 전극(726)과 패터닝된 제3 전극(734) 양쪽 모두와 접촉한다. 이 실시예에서 접지는 접지 비아(740)와 패터닝된 제2 전극(730) 및 패터닝된 제4 전극(768) 양쪽 모두와의 직접적 접촉에 의해 달성된다.
이제 전력 비아(738)는 제1 전극(726), 제2 전극(730), 제3 전극(734), 및 제4 전극(768) 중 적어도 하나; 이 실시예에서는 패터닝된 제1 전극(726) 및 패터닝된 제3 전극(734)에 대한 제1-결합된 구성을 갖는 제1 비아(738)라고 부를 수 있다는 것을 이해할 것이다. 마찬가지로 이 실시예에 따르면, 접지 비아(740)는 제1 전극(726), 제2 전극(730), 제3 전극(734), 및 제4 전극(768) 중 적어도 하나; 이 실시예에서는 패터닝된 제2 전극(730) 및 패터닝된 제4 전극(768)에 대한 제2-결합된 구성을 갖는 제2 비아(740)라고 부를 수 있다. 따라서, 제1 비아(738)에 대한 제1-결합된 구성은 제2 비아(740)에 대한 제2-결합된 구성과는 상이하다는 것을 이해할 것이다.
또한 이제, 각각의 제1 및 제2 비아(738 및 740) 각각은 2개의 금속층을 관통하여 접촉하면서 반도체 기판(710)과 외계 사이를 접속한다는 것을 이해할 것이다. 도 7에서, 제1 비아(738)는 제1-전극 전력 접촉점(742) 및 제3 전극 전력 접촉점(744)에서 관통하여 접촉한다. 또한, 제2 비아(740)는 제2-전극 접지 접촉점(746) 및 제4 전극 접촉점(748)에서 관통하여 접촉한다. 온-칩 커패시터(700)는 MIM IM2 구조를 나타낸다.
회로도(794)는 온-칩 커패시터(700)의 기능 설계를 나타낸다. 회로도(794)는 더 낮은 Vmax와 함께 유용한 더 높은 커패시턴스를 부과할 수 있는 병렬 +V 플레이트들을 나타내고 있다.
이제, 소정의 유용한 응용에 따라, 4-, 8-, 심지어 10-전극 구조와 같은 더 많은 수의 MIM IMn 구조가 형성될 수 있다는 것을 이해할 수 있을 것이다. 5-전극 구조의 경우, 모든 전극들이 종단처리형이든 일부가 플로터이든, 온-칩 커패시터는 전문용어 MIM IM3을 가질 것이다. 7-전극 구조의 경우, 모든 전극들이 종단처리형이든 일부가 플로터이든, 온-칩 커패시터는 전문용어 MIM IM5를 가질 것이다. 이쨌든, 소정 개수의 플레이트들의 온-칩 커패시터는 제1 BE 금속화부 상에; 이 실시예에서는 제1 BE 금속화부(716) 상에 구축된다.
도 8은 실시예에 따른 온-칩 커패시터(800)의 단면 입면도이다. 반도체 기판(810)은 활성면(812)과 배면(814) 뿐만 아니라 BE 금속화부(816)를 포함한다. BE 금속화부(816)는, M1 내지 M11 등의 Mn(818)과 같은 금속층들을 포함할 수 있고, M11로 제한되는 것은 아니다. 실시예에서, 상위 금속화 트레이스(818)는 M11 금속화부(818)이다.
온-칩 커패시터 구조(820)는 BE 금속화부(816) 상에 및 그 위에 배치된다. 실시예에서, 비아 에칭-정지 제1층(822)은, 상위 금속화 트레이스(818)가 BE 금속화부(816)를 통해 노출되는 곳에서 상위 금속화 트레이스(818) 상에 형성된다. 그 후, 제1 VILD(824)가 상위 금속화 트레이스(818) 위에 배치된다. 이 실시예에서, 제1 VILD(824)는 비아 에칭-정지 제1층(822) 상에 및 그 위에 배치된다.
패터닝된 제1 전극(826)은 제1 VILD(824) 상에 배치된다. 커패시터 제1 유전체층(828)은 패터닝된 제1 전극(826) 위에 컨포멀 배치된다. 토포그래피는 패터닝된 제1 전극(826) 뿐만 아니라 제1 VILD(824)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(828)에서 시작되었다는 것을 알 수 있다. 패터닝된 제2 전극(830)은 커패시터 제1 유전체층(828) 위에 컨포멀 배치된다.
패터닝된 제2 전극(830)의 패터닝 동안에, 더미 제2 전극(831)도 형성된다. 커패시터 제2 유전체층(832)은 패터닝된 제2 전극(830) 및 더미 제1 전극(831) 위에 컨포멀 배치된다. 패터닝된 제3 전극(834)은 커패시터 제2 유전체층(32) 위에 컨포멀 배치된다. 패터닝된 제3 전극(834)의 패터닝 동안에, 더미 제3 전극(835)도 형성된다. 커패시터 제3 유전체층(866)은 패터닝된 제3 전극(834) 및 더미 제3 전극(835) 위에 컨포멀 배치된다. 패터닝된 제4 전극(878)은 커패시터 제3 유전체층(866) 위에 컨포멀 배치된다. 그리고, 제2 VILD(836)는 커패시터 제4 유전체층(866) 뿐만 아니라 패터닝된 제4 전극(868) 위에 배치된다.
반도체 기판(810)과 외계 사이의 커패시터 구조(820)의 전기적 결합은 전력 비아(838)와 접지 비아(840)에 의해 달성된다. 이 실시예에서 나타낸 바와 같이, 전력 비아(838)는 패터닝된 제1 전극(826)과 접촉한다. 패터닝된 제2 전극(830)은, 패터닝된 제1 전극(826)과, 역시 플로터 전극인 패터닝된 제3 전극(834) 사이에 배치된 플로터 전극이다. 이 실시예에서 접지는 접지 비아(840)와 패터닝된 제4 전극(868) 사이의 직접적 접촉에 의해 달성된다.
이제 전력 비아(838)는 제1 전극(826), 제2 전극(830), 제3 전극(834), 및 제4 전극(868) 중 적어도 하나; 이 실시예에서는 패터닝된 제1 전극(826) 및 더미 제3 전극(835)에 대한 제1-결합된 구성을 갖는 제1 비아(838)라고 부를 수 있다는 것을 이해할 것이다. 마찬가지로 이 실시예에 따르면, 접지 비아(840)는 제1 전극(826), 제2 전극(830), 제3 전극(834), 및 제4 전극(868) 중 적어도 하나; 이 실시예에서는 패터닝된 제4 전극(868) 및 더미 제2 전극(827)에 대한 제2-결합된 구성을 갖는 제2 비아(840)라고 부를 수 있다. 따라서, 제1 비아(838)에 대한 제1-결합된 구성은 제2 비아(840)에 대한 제2-결합된 구성과는 상이하다는 것을 이해할 것이다.
또한 이제, 각각의 제1 및 제2 비아(838 및 840) 각각은 2개의 금속층을 관통하여 접촉하면서 반도체 기판(810)과 외계 사이를 접속한다는 것을 이해할 것이다. 도 8에서, 제1 비아(838)는 제1-전극 전력 접촉점(842) 및 제3 전극 더미 접촉점(844)에서 관통하여 접촉한다. 또한, 제2 비아(840)는 제4-전극 접지 접촉점(848) 및 제2 더미 전극 접촉점(846)에서 관통하여 접촉한다. 온-칩 커패시터(800)는 MIM IM2 구조를 나타낸다.
회로도(894)는 온-칩 커패시터(800)의 기능 설계를 나타낸다. 회로도(894)는 2개의 중간 플로터 전극들(830 및 834)을 이용하면서 더 높은 Vmax와 함께 유용한 더 높은 커패시턴스를 허용하는 커패시터 전극들의 직렬 구성을 나타낸다.
도 1a는 실시예에 따른 처리 동안의 온-칩 커패시터(101)의 단면 입면도이다. 도 1에 도시된 온-칩 커패시터(100)는 이 처리 실시예에 의해 달성될 수 있다.
비아 에칭-정지 제1층(122)은, 패터닝된 제1 전극(126)을 형성하도록 패터닝된 금속층을 수용했다. 전극 재료를 피착하고, 마스크를 스피닝(spin)하고, 마스크를 큐어링하여 패터닝된 제1 전극(126)과 정합시키고, 금속층을 에칭하고, 후속해서 마스크를 제거하여 도시된 바와 같이 패터닝된 제1 전극(126)을 형성하는 것과 같은 종래의 기술이 이용될 수 있다.
도 1b는 실시예에 따른 추가 처리 이후의 도 1a에 도시된 온-칩 커패시터의 단면 입면도이다. 온-칩 커패시터(102)는, 패터닝된 제1 전극(126) 위에 커패시터 제1 유전체층(128)을 컨포멀 형성함으로써 처리되었다. 토포그래피는 패터닝된 제1 전극(126) 뿐만 아니라 제1 VILD(124)의 노출된 부분을 완전히 덮는 커패시터 제1 유전체층(128)에서 시작되었다는 것을 알 수 있다. 도 1b의 처리는 또한, 커패시터 제1 유전체층(128) 위에 제2 금속층을 화학적 증착하는 것과 같이 제2 금속층을 컨포멀 형성하는 것을 포함한다. 전극 재료를 피착하고, 마스크를 스피닝(spin)하고, 마스크를 큐어링하여 패터닝된 제2 전극(130)과 정합시키고, 금속층을 에칭하고, 후속해서 마스크를 제거하여 도시된 바와 같이 패터닝된 제2 전극(130)을 형성하는 것과 같은 종래의 기술이 이용될 수 있다.
도 1c는 실시예에 따른 추가 처리 이후의 도 1b에 도시된 온-칩 커패시터의 단면 입면도이다. 온-칩 커패시터(103)는, 패터닝된 제2 전극(130) 위에 커패시터 제2 유전체층(132)을 컨포멀 형성함으로써 처리되었다. 토포그래피는 패터닝된 제2 전극(130) 위에서 계속되었다는 것을 알 수 있다. 도 1c에서의 처리는 커패시터 제2 유전체층(132) 위에 제3 금속층을 컨포멀 형성하는 것을 포함한다. 패터닝된 제3 전극(134)의 형성 동안에, 더미 제3 전극(135)도 형성된다.
도 1d는 실시예에 따른 추가 처리 이후의 도 1c에 도시된 온-칩 커패시터의 단면 입면도이다. 온-칩 커패시터(103)는, 제2 VILD(136)를 커패시터 제2 유전체층(132) 뿐만 아니라 패터닝된 제3 전극(134) 및 더미 제3 전극(135) 위에 형성함으로써 처리되었다. 또한, 상위 금속화부(118)를 노출시키고 온-칩 커패시터(120)를 관통하는 오목부가 형성된다. 접착층(139)도 역시 오목부 내에 형성된 것으로 도시되어 있다. 추가의 처리는, 도 1에 도시된 온-칩 커패시터(100)에 대해 예시되고 설명된 실시예로 이어진다.
이제, 제2 BE 금속화부가 온-칩 커패시터 상에 구축될 수 있고, 도 2에 예시된 바와 같은 전기 범프가 후속된다는 것을 이해할 수 있을 것이다.
도 9는 실시예에 따른 프로세스 및 방법 흐름도(900)이다.
910에서, 프로세스는 반도체 기판의 BE 금속화부 위에 에칭정지층을 형성하는 것을 포함한다. 비-제한적 실시예에서, 비아 에칭-정지 제1층(122)이 BE 금속화부(116) 상에 및 그 위에 형성된다.
912에서, 프로세스는 BE 금속화부 위에 제1 VILD를 형성하는 것을 포함한다. 비제한적인 실시예에서, 제1 VILD(124)가 BE 금속화부(116) 위에, 또한 비아 에칭-정지 제1층(122) 상에 및 그 위에 형성된다.
920에서, 프로세스는 제1 VILD 상에서 제1 전극을 패터닝하는 것을 포함한다. 비제한적인 실시예에서, 제1 전극(126)은 도 1a에 도시되고 예시된 바와같이 패터닝된다.
922에서, 프로세스는 제1 전극 위에 커패시터 유전체 제1층을 형성하는 것을 포함한다. 비-제한적 실시예에서, 커패시터 유전체 제1층(128)이 제1 전극(126) 위에 형성된다.
930에서, 프로세스는 커패시터 유전체 제1층 위에 제2 전극을 형성하는 것을 포함한다. 비-제한적 실시예에서, 제2 전극(130)은 커패시터 유전체 제1층(128) 위에서 패터닝된다.
932에서, 프로세스는 제2 전극 위에 커패시터 유전체 제2층을 형성하는 것을 포함한다. 비-제한적 실시예에서, 커패시터 유전체 제2층(132)이, 도 1c에 설명되고 예시된 바와 같이, 제2 전극(130) 위에 형성된다.
940에서, 프로세스는 커패시터 유전체 제2층 위에 제3 전극을 형성하는 것을 포함한다. 비-제한적 실시예에서, 제3 전극(134)은 커패시터 유전체 제2층(132) 위에서 패터닝된다. 더미 제3 전극(135)이 이 실시예의 일부로서 형성된다는 것을 알 수 있다.
950에서, 프로세스는 제3 전극 위에 제2 VILD를 형성하는 것을 포함한다. 이제, 후속 전극 및 기타의 구조들이 제2 VILD의 형성 이전에 형성될 수 있다는 것을 이해할 수 있을 것이다. 비-제한적 실시예에서, 제2 VILD(136)가 제3 전극(134) 위에 형성된다.
960에서, 프로세스는 적어도 2개의 전극과 접촉하기 위해 비아를 개방하고 충진하는 것을 포함한다. 비-제한적 실시예에서, 제1 비아(138) 및 제2 비아(140)는 각각 제1 및 제3 전극(126 및 134) 뿐만 아니라, 제2 전극(130)과도 접촉한다.
970에서, 방법 실시예는 온-칩 커패시터를 컴퓨팅 시스템에 조립하는 것을 포함한다.
도 10은 실시예에 따른 컴퓨터 시스템의 개략도이다. (전자 시스템(1000)이라고도 하는) 컴퓨터 시스템(1000)은 도시된 바와 같이 본 개시의 수 개의 개시된 실시예 및 그 균등물들 중 임의의 것에 따라 온-칩 커패시터를 구현할 수 있다. 온-칩 커패시터를 포함하는 장치가 컴퓨터 시스템에 조립된다. 컴퓨터 시스템(1000)은 스마트폰일 수 있다. 컴퓨터 시스템(1000)은 태블릿 컴퓨터일 수 있다. 컴퓨터 시스템(1000)은 넷북 컴퓨터와 같은 모바일 장치일 수 있다. 컴퓨터 시스템(1000)은 데스크탑 컴퓨터일 수 있다. 컴퓨터 시스템(1000)은 자동차에 내장(integral)될 수 있다. 컴퓨터 시스템(1000)은 텔레비전에 내장될 수 있다. 컴퓨터 시스템(1000)은 DVD 플레이어에 내장될 수 있다. 컴퓨터 시스템(1000)은 디지털 캠코더에 내장될 수 있다.
실시예에서, 전자 시스템(1000)은, 전자 시스템(1000)의 다양한 컴포넌트들을 전자적으로 결합하는 시스템 버스(1020)를 포함하는 컴퓨터 시스템이다. 시스템 버스(1020)는 다양한 실시예에 따라 단일 버스이거나 버스들의 임의 조합이다. 전자 시스템(1000)은 집적 회로(1010)에 전력을 제공하는 전압 소스(1030)를 포함한다. 일부 실시예에서, 전압 소스(1030)는 시스템 버스(1020)를 통해 집적 회로(1010)에 전류를 공급한다.
집적 회로(1010)는 시스템 버스(1020)에 전기적으로 결합되고 실시예에 따라 임의의 회로, 또는 회로들의 조합을 포함한다. 실시예에서, 집적 회로(1010)는, 온-칩 커패시터 구현을 포함하는 임의 타입의 장치일 수 있는 프로세서(1012)를 포함한다. 본 명세서에서 사용될 때, 프로세서(1012)는, 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 또 다른 프로세서와 같은, 그러나 이것으로 제한되지 않는 임의 타입의 회로를 의미할 수 있다. 실시예에서, 프로세서(1012)의 메모리 캐쉬에서 SRAM 구현이 발견된다. 집적 회로(1010)에 포함될 수 있는 다른 타입의 회로들은, 셀룰러 전화, 스마트폰, 페이저, 휴대형 컴퓨터, 양방향 라디오, 및 기타의 전자 시스템과 같은 비-균등 무선 장치에서 사용하기 위한 통신 회로(1014)와 같은, 맞춤형 회로 또는 주문형 집적 회로(ASIC)이다. 실시예에서, 프로세서(1010)는 정적 랜덤 액세스 메모리(SRAM)와 같은 온-다이 메모리(1016)를 포함한다. 실시예에서, 프로세서(1010)는 임베디드 동적 랜덤 액세스 메모리(eDRAM)와 같은 임베디드 온-다이 메모리(1016)를 포함한다.
실시예에서, 집적 회로(1010)는, 본 개시에서 제시된 바와 같이 그래픽 프로세서 또는 무선-주파수 집적 회로 또는 양쪽 모두와 같은 후속 집적 회로(1011)로 보완된다. 실시예에서, 듀얼 집적 회로(1011)는 eDRAM과 같은 임베디드 온-다이 메모리(1017)를 포함한다. 듀얼 집적 회로(1011)는, RFIC 듀얼 프로세서(1013)와, 듀얼 통신 회로(1015)와, SRAM과 같은 듀얼 온-다이 메모리(1017)를 포함한다. 실시예에서, 듀얼 통신 회로(1015)는 특히 RF 처리용으로 구성된다.
실시예에서, 적어도 하나의 패시브 장치(1080)는 후속 집적 회로(1011)에 결합되되, 집적 회로(1011)와 적어도 하나의 패시브 장치가 집적 회로(1010)와 집적 회로(1011)를 포함하는 온-칩 커패시터를 포함하는 임의의 장치 구현의 일부가 되도록 한다. 실시예에서, 적어도 하나의 패시브 장치는 태블릿 또는 스마트폰용의 가속도계와 같은 센서이다.
실시예에서, 전자 시스템(1000)은 본 개시에서 제시된 임의의 무코어 핀-그리드 어레이 기판 구현과 같은 안테나 소자(1082)를 포함한다. 안테나 소자(1082)의 이용에 의해, 텔레비전과 같은 원격 장치(1084)는 장치 구현에 의한 무선 링크를 통해 원격으로 작동될 수 있다. 예를 들어, 무선 링크를 통해 동작하는 스마트폰 상의 애플리케이션은 약 30 미터에 이르는 거리까지 Bluetooth® 기술 등에 의해 텔레비전에 명령을 브로드캐스트한다. 실시예에서, 원격 장치(들)은 안테나 소자(들)이 수신기로서 구성되는 위성 위치 확인 시스템(GPS; global positioning system)을 포함한다.
실시예에서, 전자 시스템(1000)은 또한, RAM, 하나 이상의 하드 드라이브(1044) 및/또는 디스켓, 컴팩트 디스크(CD), DVD(digital variable disk), 플래시 메모리 드라이브, 및 본 분야에 공지된 기타의 착탈식 매체와 같은 착탈식 매체(1046)를 취급하는 하나 이상의 드라이브 형태의 메인 메모리(1042)와 같은, 특정한 애플리케이션에 적합한 하나 이상의 메모리 소자를 포함할 수 있는 외부 메모리(1040)를 포함한다. 실시예에서, 외부 메모리(1040)는 임의의 개시된 실시예에 따라 온-칩 커패시터 상에 적층(stack)되는 POP 팩키지의 일부이다. 실시예에서, 외부 메모리(1040)는, 임의의 개시된 실시예에 따라 제1-레벨 인터커넥터 및 POP 메모리 모듈 기판 양쪽 모두와 짝을 이루는 온-칩 커패시터를 포함하는 장치와 같은 임베디드 메모리(1048)이다.
실시예에서, 전자 시스템(1000)은 또한 디스플레이 장치(1050) 및 오디오 출력(1060)을 포함한다. 실시예에서, 전자 시스템(1000)은, 키보드, 마우스, 터치 패드, 키패드, 트랙볼, 게임 제어기, 마이크로폰, 음성-인식 장치, 또는 전자 시스템(1000) 내에 정보를 입력하는 기타 임의의 입력 장치일 수 있는 제어기(1070)와 같은 입력 장치를 포함한다. 실시예에서, 입력 장치(1070)는 카메라를 포함한다. 실시예에서, 입력 장치(1070)는 디지털 사운드 레코더를 포함한다. 실시예에서, 입력 장치(1070)는 카메라와 디지털 사운드 레코더를 포함한다.
기초 기판(1090)은 컴퓨팅 시스템(1000)의 일부일 수 있다. 실시예에서, 기초 기판(1090)은 온-칩 커패시터를 포함하는 장치를 지지하는 마더보드이다. 실시예에서, 기초 기판(1090)은 온-칩 커패시터를 포함하는 장치를 지지하는 보드이다. 실시예에서, 기초 기판(1090)은 점선(1090)으로 둘러싼 기능들 중 적어도 하나를 포함하고 무선 커뮤니케이터의 사용자 쉘과 같은 기판이다.
여기서 도시된 바와 같이, 집적 회로(1010)는 다수의 상이한 실시예, 수 개의 개시된 실시예 중 임의의 것에 따른 온-칩 커패시터를 포함하는 장치 및 그들의 균등물, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하기 위한 하나 이상의 방법, 및 다양한 실시예 및 그들의 균등물에서 제시된 바와 같은 수 개의 개시된 실시예들 중 임의의 것에 따른 온-칩 커패시터를 포함하는 장치를 제작 및 조립하기 위한 하나 이상의 방법으로 구현될 수 있다. 소자들, 재료들, 지오메트리들, 치수들, 및 동작의 순서들은 온-칩 커패시터 구현 및 그 균등물을 포함하는 특정한 I/O 결합 요건에 맞게 모두 달라질 수 있다.
동일한 문장에서 다이라는 것이 프로세서 칩, RF 칩, RFIC 칩, IPD 칩, 또는 메모리 칩을 말하는 것일 수도 있지만, 이들이 균등한 구조인 것으로 해석되어서는 안 된다. 본 개시 전체에 걸쳐 "하나의 실시예" 또는 "실시예"라는 말은, 그 실시예와 관련하여 기술되는 특정한 피쳐, 구조, 또는 특성이 본 발명의 적어도 한 실시예에 포함된다는 것을 의미한다. 따라서, 본 개시를 통틀어 다양한 곳에서 나타나는 문구 "한 실시예에서" 또는 "실시예에서"는, 반드시 모두가 동일한 실시예를 언급하는 것은 아니다. 또한, 특정한 피쳐, 구조 또는 특성은, 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수도 있다.
"상위" 및 "하위", "위에" 및 "아래에"와 같은 용어는 예시된 X-Z 좌표를 참조하여 이해될 수 있고, "인접한"과 같은 용어는 X-Y 좌표 또는 비-Z 좌표를 참조함으로써 이해될 수 있을 것이다.
독자가 기술 개시의 성질과 요점을 신속하게 확인하는 것을 허용하는 요약서를 요구하는 37 C.F.R. § 1.72(b)에 따라 요약서가 제공된다. 요약서는 청구항들의 범위나 의미를 해석하거나 제한하기 위해 이용되지는 않아야 한다는 것을 이해해야 한다.
상기 상세한 설명에서, 본 개시의 간소화의 목적을 위해 다양한 피쳐들이 단일의 실시예에서 함께 그룹화되어 있다는 것을 알 수 있다. 본 개시의 이러한 방법은, 본 발명의 청구된 실시예들이 각 청구항에서 명시적으로 기재되어 있는 것 보다 많은 피쳐들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 본 발명의 청구 대상(subject matter)은 하나의 개시된 실시예의 모든 피쳐들보다 적다. 따라서, 이하의 청구항들은 상세한 설명 내에 병합되는 것이며, 각 청구항은 그 자체로 별개의 바람직한 실시예를 나타낸다.
당업자라면, 본 발명의 성질을 설명하기 위하여 설명되고 예시된 세부사항, 재료, 및 부품 및 방법 단계들의 배열에서 다양한 다른 변경이, 청구항에 표시된 본 발명의 원리와 범위로부터 벗어나지 않고, 이루어질 수 있다는 것을 용이하게 이해할 것이다.

Claims (80)

  1. 온-칩 커패시터(on-chip capacitor)로서,
    활성면 및 배면을 포함하는 반도체 기판;
    상기 활성면 상에 배치된 백-엔드 금속화부(back-end metallization); 및
    상기 백-엔드 금속화부 상에 배치된 패시베이션 구조(passivation structure)를 포함하고, 상기 패시베이션 구조는,
    평행한 평면형인 적어도 제1, 제2, 및 제3 전극;
    상기 제1, 제2, 및 제3 전극 중 적어도 하나에 대한 제1-결합된 구성을 갖는 제1 비아(via); 및
    상기 제1, 제2, 및 제3 전극 중 적어도 하나에 대한 제2-결합된 구성을 갖는 제2 비아를 포함하고, 상기 제1-결합된 구성은 상기 제2-결합된 구성과는 상이하고,
    상기 제1 전극은 상기 제1 비아에 의해 접촉되고, 상기 제2 전극은 상기 제2 비아에 의해 접촉되며, 상기 제3 전극은 후속 비아에 의해 접촉되는, 온-칩 커패시터.
  2. 제1항에 있어서, 상기 제1 및 상기 제3 전극은 상기 제1 비아에 의해 접촉되는, 온-칩 커패시터.
  3. 제1항에 있어서, 상기 제3 전극은 플로터(floater)인, 온-칩 커패시터.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 전극은 상기 제1 비아에 의해 접촉되고, 제1 후속 전극은 상기 제1 전극과 동평면(coplanar)이며 상기 제2 비아에 의해 접촉되고, 상기 제2 전극은 플로터이며, 상기 제3 전극은 상기 제1 비아에 의해 접촉되고, 제3 후속 전극은 상기 제3 전극과 동평면이며 상기 제2 비아에 의해 접촉되는, 온-칩 커패시터.
  6. 제1항에 있어서, 상기 제1 및 상기 제3 전극은 상기 제1 비아에 의해 접촉되고, 상기 제2 전극은 상기 제2 비아에 의해 접촉되며, 상기 온-칩 커패시터는 상기 제3 전극 위에 배치되고 커패시터 유전체 후속층에 의해 이격된 후속 전극을 더 포함하며, 상기 후속 전극은 상기 제2 비아에 의해 접촉되고, 상기 제2 및 후속 전극들은 상기 제3 전극에 의해 이격되는, 온-칩 커패시터.
  7. 제1항에 있어서, 상기 제1 전극은 상기 제1 비아에 의해 접촉되고, 상기 제2 전극은 플로터이며, 상기 제3 전극은 플로터이고, 상기 제3 전극 위에 배치된 후속 전극을 더 포함하며, 상기 후속 전극은 상기 제2 비아에 의해 접촉되고, 상기 제2 및 후속 전극들은 상기 제3 전극에 의해 이격되는, 온-칩 커패시터.
  8. 온-칩 커패시터로서,
    반도체 기판 상에 제작되는 백-엔드(BE) 금속화부의 상위 금속화부 위에 배치된 제1 비아 층간 유전체층(VILD);
    상기 제1 VILD 상에 배치된 패터닝된 제1 전극;
    상기 패터닝된 제1 전극 위에 컨포멀 배치된(conformally disposed) 커패시터 제1 유전체층;
    상기 커패시터 제1 유전체층 위에 컨포멀 배치된 패터닝된 제2 전극;
    상기 패터닝된 제2 전극 위에 컨포멀 배치된 커패시터 제2 유전체층;
    상기 커패시터 제2 유전체층 위에 컨포멀 배치된 패터닝된 제3 전극;
    상기 커패시터 제2 유전체층 및 상기 패터닝된 제3 전극 위에 배치된 제2 VILD;
    상기 제1, 제2, 및 제3 전극 중 적어도 하나에 대한 제1-결합된 구성을 갖는 제1 비아; 및
    상기 제1, 제2, 및 제3 전극 중 적어도 하나에 대한 제2-결합된 구성을 갖는 제2 비아
    를 포함하고, 상기 제1-결합된 구성은 상기 제2-결합된 구성과는 상이한, 온-칩 커패시터.
  9. 제8항에 있어서, 상기 커패시터 제1 유전체층 및 상기 커패시터 제2 유전체층은 동일한 정성적 화학적 성질(qualitative chemistry)을 갖는, 온-칩 커패시터.
  10. 제8항에 있어서, 상기 커패시터 제1 유전체층 및 상기 커패시터 제2 유전체층은 동일한 정성적 화학적 성질 및 상이한 화학양론(stoichiometry)을 갖는, 온-칩 커패시터.
  11. 제8항에 있어서, 비아와 접촉하는 각각의 전극은 제1 두께를 가지고, 플로터인 각각의 전극은 상기 제1 두께보다 큰 제2 두께를 갖는, 온-칩 커패시터.
  12. 제8항에 있어서, 비아와 접촉하는 각각의 전극은 제1 두께를 가지고, 플로터인 각각의 전극은 상기 제1 두께보다 작은 제2 두께를 갖는, 온-칩 커패시터.
  13. 제8항에 있어서, 상기 제1 및 상기 제3 전극은 상기 제1 비아에 의해 접촉되고, 상기 제2 전극은 상기 제2 비아에 의해 접촉되는, 온-칩 커패시터.
  14. 제8항에 있어서, 상기 제1 전극은 제2 단자에 의해 접촉되고, 상기 제2 전극은 플로터(floater)이며, 상기 제3 전극은 상기 제1 비아에 의해 접촉되는, 온-칩 커패시터.
  15. 제8항에 있어서, 상기 제1 전극은 상기 제1 비아에 의해 접촉되고, 상기 제2 전극은 상기 제2 비아에 의해 접촉되며, 상기 제3 전극은 플로터인, 온-칩 커패시터.
  16. 제8항에 있어서, 상기 제1 전극은 플로터이고, 상기 제2 전극은 상기 제2 비아에 의해 접촉되며, 상기 제3 전극은 상기 제1 비아에 의해 접촉되는, 온-칩 커패시터.
  17. 제8항에 있어서, 상기 제1 전극은 상기 제1 비아에 의해 접촉되고, 상기 제2 전극은 상기 제2 비아에 의해 접촉되며, 상기 제3 전극은 후속 비아에 의해 접촉되는, 온-칩 커패시터.
  18. 제8항에 있어서, 상기 제1 전극은 상기 제1 비아에 의해 접촉되고, 제1 후속 전극은 상기 제1 전극과 동평면이며 상기 제2 비아에 의해 접촉되고, 상기 제2 전극은 플로터이며, 상기 제3 전극은 상기 제1 비아에 의해 접촉되고, 제3 후속 전극은 상기 제3 전극과 동평면이며 상기 제2 비아에 의해 접촉되는, 온-칩 커패시터.
  19. 제8항에 있어서, 상기 제1 및 상기 제3 전극은 상기 제1 비아에 의해 접촉되고, 상기 제2 전극은 상기 제2 비아에 의해 접촉되며, 상기 온-칩 커패시터는 상기 제3 전극 위에 배치되고 커패시터 유전체 후속층에 의해 이격된 후속 전극을 더 포함하며, 상기 후속 전극은 상기 제2 비아에 의해 접촉되고, 상기 제2 및 후속 전극은 상기 제3 전극에 의해 이격되는, 온-칩 커패시터.
  20. 제8항에 있어서, 상기 제1 전극은 상기 제1 비아에 의해 접촉되고, 상기 제2 전극은 플로터이며, 상기 제3 전극은 플로터이고, 상기 제3 전극 위에 배치된 후속 전극을 더 포함하며, 상기 후속 전극은 상기 제2 비아에 의해 접촉되고, 상기 제2 및 후속 전극들은 상기 제3 전극에 의해 이격되는, 온-칩 커패시터.
  21. 제8항에 있어서, 상기 기판은, 모바일 장치, 스마트폰 장치, 태블릿 컴퓨터 장치, 차량 및 텔레비전으로 구성된 그룹으로부터 선택된 장치의 일부인, 온-칩 커패시터.
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