CN102487065A

CN102487065A - Soc架构及其制造方法

Info

Publication number: CN102487065A
Application number: CN2010105690077A
Authority: CN
Inventors: 王志玮; 毛剑宏; 唐德明
Original assignee: Lexvu Opto Microelectronics Technology Shanghai Co Ltd
Current assignee: Lexvu Opto Microelectronics Technology Shanghai Co Ltd
Priority date: 2010-12-01
Filing date: 2010-12-01
Publication date: 2012-06-06

Abstract

本发明提供了一种SOC架构及其制造方法，包括半导体衬底，基于所述半导体衬底形成的第一半导体器件层，覆盖所述第一半导体器件层的第一介电层、及位于第一介电层上的第一互连层，还包括：基于半导体材料形成的至少一层第二半导体器件层，位于所述第一互连层上，通过所述第一互连层与所述第一半导体器件层电连接，从而可以降低SOC的成本，增强SOC的功能。

Description

SOC架构及其制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种三维SOC(system on chip，片上集成系统)架构及其制造方法。

背景技术

随着信息技术及半导体技术的迅猛发展及广泛应用，集成电路技术自发明以来，一直朝着提高器件系统性能，降低单位功能成本的方向发展。正如摩尔定律所述，集成电路芯片的大小每1.5年增加2倍，同时单个基本器件的面积减小到原来的1/2。集成电路的基本器件可以分为有源器件与无源器件。有源器件主要有MOS(金属-氧化物-半导体)器件、双极器件及最基本的二极管，无源器件主要有电阻、电容及电感。利用这些基本器件，可以组合构成高压驱动电路、存储器、传感器、模拟/数字转换电路、射频电路等等各种功能电路。现在工业界有一个非常明显的趋势要将多个由不同器件构成的不同功能电路集成在同一芯片上，SOC架构就是该技术的集中体现。

目前，SOC主要是在同一半导体衬底表面制造各种不同功能、不同尺寸的器件，以实现多功能系统的二维集成。但是，不同的器件对于制程的精度、成本要求不同。以MOS器件为例：随着半导体技术的不断进步，高速数字逻辑器件的栅极尺寸不断缩小(0.5μm，0.35μm，0.25μm，0.18μm，0.13μm，90nm，65nm，45nm，32nm，28mm......)，但是基于可靠性和功耗的考虑，器件的工作电压也在不断地减小，经历了5V、3.3V、1.8V、1.2V的改变。但是外围接口电路及高压驱动电路中的器件必须能够承受高压以便于与外界交换信息。在电压确定的情况下，器件的栅极尺寸不能随着产品的升级换代不断减少。这就导致了在SOC同一平面上必须采用两种尺寸相差很大的结构。众所周知，在半导体制程当中，高精度光刻的设备及工艺成本一直在全部成本中占最大的比例。如果将高压器件和高速逻辑器件的栅极制造在同一平面、在同一步骤中完成，高精度光刻设备就不能得到有效的应用，而且现有先进的CMOS工艺平台由于受到芯片面积的限制，难于依据实际需要采用合适的电压驱动值，因为高的电压驱动值往往需要较大的芯片面积，因此往往在需要电压与芯片面积之间进行折衷考虑，然而，采用折衷值的电压驱动值往往不是最优值，这样无法优化芯片性能。

将不同功能的器件集成在同一芯片上会带来另一个问题，那就是芯片面积过大，为了缩小芯片面积，目前出现了SIP(system in package)和3D(dimension)IC(Integrated Circuit)技术。前者是利用系统级封装技术将多个单一不同功能的芯片封装在同一管壳当中，这一技术的难点在于封装技术的复杂性及由于寄生效应带来的性能衰减；后者是利用TSV(Through SiliconVia，硅贯通过孔)将多片减薄(20～100μm)后的IC叠加，互连起来以实现更加强大的功能和更高的密度。然而，在TSV(Through Silicon Via)实现多片集成电路三维堆叠的现有技术当中必须引入Deep RIE(Reactive Ion Etch)制程，这种制程与标准CMOS工艺不相兼容。所谓多片IC既可以是相同的芯片，也可以是不同的芯片。与SIP相比，3D IC的性能有所提高，但是对衬底减薄存在很大的挑战，主要由于实际工艺无法减薄至10μm以下的尺寸，这就限制了系统性能的进一步提高。

由以上的介绍可以得知，集成电路或者集成电路系统一直追求降低成本，减少功耗、增强功能、提高密度。

发明内容

本发明解决的问题是提供一种三维SOC架构及其制造方法，从而可以降低SOC的成本，增强SOC的功能。

一种SOC架构，包括半导体衬底，基于所述半导体衬底形成的第一半导体器件层，覆盖所述第一半导体器件层的第一介电层、及位于第一介电层上的第一互连层，还包括：

基于半导体材料形成的至少一层第二半导体器件层，位于所述第一互连层上，通过所述第一互连层与所述第一半导体器件层电连接。

可选的，所述半导体衬底的材料为单晶硅、硅锗化合物、锗或其组合中的任意一种。

可选的，所述半导体材料为非晶硅、多晶硅、非晶或者多晶的硅锗化合物、非晶或者多晶锗或其组合中的任意一种。

可选的，所述第一半导体器件层内的半导体器件结构为逻辑集成电路或者存储阵列。

可选的，在所述第二半导体器件层上还包括MEMS器件层。

可选的，在所述第二半导体器件层上包括多层半导体器件层；在第二半导体器件层上还包括单层或多层半导体器件层。

一种上述的SOC架构的制造方法，包括：形成第一功能结构，所述第一功能结构包括半导体衬底，基于所述半导体衬底形成的第一半导体器件层、覆盖所述第一半导体器件层的第一介电层、及位于第一介电层上的第一互连层，

还包括步骤：基于半导体材料在所述第一互连层上形成至少一层的第二半导体器件层。

可选的，所述半导体材料为非晶硅、多晶硅、非晶或者多晶的硅锗化合物或者非晶或者多晶的锗或其组合中的任意一种。

可选的，形成半导体材料的形成工艺为化学气相淀积或者物理气相淀积。

可选的，还包括在第二半导体器件层上形成MEMS器件层的步骤。

与现有技术相比，本发明主要具有以下优点：

本发明克服了现有技术中在半导体衬底上构建单一的半导体器件层(尤其是有源器件的半导体器件层)的技术缺陷，通过在半导体衬底上形成的第一半导体器件层上利用淀积技术在第一半导体器件层上再形成第二半导体器件层，这样使得所述第一半导体器件层和第二半导体器件层分布在不同的半导体器件层，无需均布局在单一的半导体衬底上，实现了多层的三维结构，从而降低了SOC的成本、增强了其功能。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1是本发明的SOC架构制造方法的流程图；

图2是本发明一实施例的SOC架构的示意图。

具体实施方式

由背景技术可知，集成电路或者集成电路系统一直追求降低成本、减少功耗、增强功能、提高密度。因此，现有技术出现了由二维的CMOS技术向三维集成电路堆叠系统发展的技术，本发明作了进一步改进，实现了单片式三维集成电路堆叠、以及在单一衬底上实现三维集成电路与MEMS器件的集成，最大限度地降低了成本、增强了系统功能。

本发明的发明人经过大量的实验研究，发明了一种SOC架构及其制造方法，从而克服了现有技术中利用半导体衬底上形成单一的半导体器件层(尤其是有源器件的半导体器件层)的技术缺陷，通过在半导体衬底上形成的第一半导体器件层上利用沉积技术在第一半导体器件层上再形成第二半导体器件层，这样使得所述第一半导体器件层和第二半导体器件层分布在不同的半导体器件层，实现了多层的三维结构，从而降低了SOC的成本、增强了其功能。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1是本发明的SOC架构制造方法的流程图，如图1所示，本发明的SOC架构制造方法包括下列步骤：

S10，形成第一功能结构，所述第一功能结构包括半导体衬底，基于所述半导体衬底形成的第一半导体器件层，覆盖所述第一半导体器件层的第一介电层，及位于第一介电层上的第一互连层；

S20，基于半导体材料在所述第一互连层上形成至少一层的第二半导体器件层。

图2是本发明一实施例的SOC架构的示意图，下面结合图1至图2对本实施例的SOC架构的制造方法进行说明。在本实施例中，以第二半导体器件层108为底栅薄膜晶体管(TFT，thin-film-transistor)为例进行说明。

首先，执行步骤S10，参考图2，形成第一功能结构，所述第一功能结构包括半导体衬底101、第一半导体器件层103和第一介电层105，位于第一介电层105上的第一互连层106。

在本实施例中，所述半导体衬底101也可以是单晶硅、锗或硅锗化合物或其组合中的任意一种。所述第一半导体器件层103为构成集成电路系统的重要的器件功能层，所述第一半导体器件层103内包括若干半导体器件结构。

优选地，所述第一半导体器件层103内的半导体器件结构包括基于单晶硅衬底表面制造的高速逻辑集成电路或者高密度存储阵列。

在本实施例中，具体地，所述第一半导体器件层103基于半导体衬底101形成的，所述第一半导体器件层103具体可以包括如下半导体器件结构：比如NMOS晶体管、PMOS晶体管或者CMOS元件、二极管、SRAM、DRAM、可编程存储器件。图2中所述第一半导体器件层103仅图示了NMOS晶体管和PMOS晶体管，所述PMOS晶体管和NMOS晶体管的栅极103G包括位于半导体衬底101上的氧化硅层和多晶硅层、位于栅极103G两侧的半导体衬底101内的源电极103S和漏电极103D，所述源电极103S和漏电极103D通过掺杂形成，并且，所述PMOS晶体管的源电极103S、漏电极103D和沟道区所在的半导体衬底101中还可以具有N阱104。

所述第一半导体器件层103上还形成有第一介电层105，所述第一介电层105通常选自SiO₂或者掺杂的SiO₂，例如USG(Undoped silicon glass，没有掺杂的硅玻璃)、BPSG(Borophosphosilicate glass，掺杂硼磷的硅玻璃)、BSG(borosilicate glass，掺杂硼的硅玻璃)、PSG(Phosphosilitcate Glass，掺杂磷的硅玻璃)或FSG等介电材料，所述第一介电层105用于实现半导体器件结构和第一互连线间的绝缘隔离，所述第一介电层105的介电材料还可以进一步采用低介电常数(K)材料，以便减少寄生电容，提高系统性能。所述第一介电层105可以采用化学气相淀积(CVD)形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。所述第一介电层105可以为一层或者多层，本领域技术人员可以根据实际情况进行调整。

所述第一介电层105上还形成有第一互连层106，用于将第一半导体器件层103中的半导体器件结构的电极引出以及与其它结构互连，因此，所述第一介电层105内还形成有各类导电通孔，用于第一互连层106与第一半导体器件层103之间的电连接，比如第一介电层105内形成的导电通孔将第一半导体器件层103的源电极103S和漏电极103D、栅极103G的多晶硅层引出。同样，所述第一互连层106可以包括一层或者多层，每层内均包括不同的互连线，所述互连线要采用导电材料，比如可以采用掺杂的多晶硅或者金属，不同互连层之间或者不同互连线之间要采用绝缘材料进行电学隔离，对第一半导体器件层内的半导体器件结构进行布线为本领域技术人员所公知，在此不再详述。

接着，执行步骤S20，继续参考图2，在第一功能结构上形成第二功能结构，所述第二功能结构包括第二半导体器件层108，所述第一互连层106与第二半导体器件层108之间采用介电材料进行绝缘隔离，即所述第一功能结构和第二功能结构之间电学绝缘。

在本实施例中，所述第二半导体器件层103也是构成集成电路系统的重要的器件功能层，所述第二半导体器件层108内形成有若干半导体器件结构，所述半导体器件结构通常为低密度、高电压的半导体器件，比如可以为由多层非晶/多晶硅(或锗硅，锗)构成的半导体薄膜器件。

所述第二半导体器件层108可以是一层或者是多层，每一层的第二半导体器件层108构成一个子功能层；各子功能层之内可以是单一类型器件，也可以是各种类型器件的混合；各子功能层的器件种类可以包括但不限于Si/SiGe/Ge TFT(Thin Film Transistor，包括顶栅TFT及底栅TFT)、高压Si/SiGe/Ge TFT、基于Si/SiGe/Ge TFT的存储器阵列、基于Si/SiGe/Ge TFT的闪存阵列、基于Si/SiGe/Ge TFT的可编程存储器阵列、基于Si/SiGe/Ge TFT的无源器件(包括但不限于电阻，电容，电感)......。各子功能层之间通过介电材料进行隔离并且根据需要通过金属插塞或者互连线电学相连，同时根据需要还可以与第一功能结构之间通过金属插塞/互连线电学相连，以实现预设的功能。

所述第二半导体器件层108之上还可以具有第二互连层223，所述第二互连层223可能不单单用于将第二半导体器件层108内的半导体器件进行引出或者互连，还包括用于将第一半导体器件层103内的半导体器件进行引出或者互连、所述第二互连层内还可能形成有Pad(衬垫)，因此所述第二互连层可以为全局互连层。关于第二互连层223技术请参照第一互连层的相关描述。

所述第二互连层223和第二半导体器件层108之间通过第二介电层107进行电学隔离，所述第二介电层107内形成有金属插塞用于将第二互连层223内的互连线与第二半导体器件层108内的半导体器件对应相电连接。

具体地，在形成第二半导体器件层108的步骤之前包括：先在第一互连层106上形成介电层，然后再根据需要在介电层中形成金属插塞，例如如图2中所示，可以在介电层内对着第一半导体器件层103的PMOS和NMOS晶体管的漏极位置形成金属插塞106a，用于将第一半导体器件层103的PMOS和NMOS晶体管的漏极103D进行引出。然后，可以利用CVD(化学气相淀积)或PVD(物理气相淀积)的方法在金属插塞106a以及介电层上沉积半导体材料，以形成所述第二半导体器件层108内的半导体器件结构，所述半导体材料可以为非晶硅、多晶硅、非晶或者多晶的硅锗化合物或者非晶或者多晶的锗或其组合中的任意一种。所述锗硅化合物可以为SiGe。

下面以第二半导体器件层108内的半导体器件结构为底栅TFT为例加以说明其形成方法：在金属插塞106a上形成栅导电层211，例如形成金属材料或者多晶硅材料的栅导电层211。具体的，所述栅导电层211可以采用化学气相淀积形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。本领域技术人员可以根据制造工艺以及器件应用需要来确定栅导电层211所需的厚度。

然后在栅导电层211和介电层上形成栅氧层213，栅氧层213可以为二氧化硅、氮氧化硅、氮化硅、铪基氧化物介质、三氧化二铝、或者其他高k介质材料。其实施方法可以是CVD，PVD或者ALD(Atom Layer Deposition，原子层淀积)，需要根据材料进行选择形成方法。由于利用PECVD淀积氮氧化硅制作MIM(Metal-Insulator-Metal)电容是业界的通用方案。本实施例中的栅氧层213可以采用相同的方法形成，同时也可以采用射频等离子体反应溅射的方法淀积三氧化二铝形成栅氧层213。后者可以利用射频反应离子溅射设备，利用以下制程参数实现：射频功率450瓦，射频频率18.7kHz，一氧化二氮流量400sccm，压强200mTorr，衬底温度380C，85min淀积500埃，在栅导电层211上形成一层20埃至1500埃的栅氧层213。所述栅氧层213和栅导电层211构成栅极。

在栅导电层211对应的栅氧层213上形成沟道区215，所述沟道区215的形成方法为：首先，在栅氧层213上利用CVD的方法淀积半导体材料，例如CVD的温度介于200至500摄氏度之间，可以采用350摄氏度，沉积的半导体材料为硅锗化合物，所述半导体材料可以为N型或者P型，例如若为n型的TFT，所述沟道区215应为P型，可以在沉积的同时掺杂P型离子，例如硼离子，也可以在形成沉积之后采用离子注入的方式掺杂P型离子，形成沟道区215，在本实施例中形成的沟道区215中硼离子的浓度为1e17/cm³～1e19/cm³，沟道区215的厚度为10nm～1μm。

然后再对应栅导电层211两侧位置的栅氧层213及部分沟道区215上，形成掺杂高浓度的N型离子或者P型离子的源电极215S和漏电极215D，作为一个实施例，若TFT为n型，所述源电极215S和漏电极215D的掺杂离子应为n型，比如可以为磷离子，掺杂磷离子浓度为5e19/cm³～5e22/cm³。形成所述源电极215S和漏电极215D具体包括：在350摄氏度以下CVD的方法淀积硅锗化合物，同时原位掺杂磷离子，也可以在淀积硅锗化合物之后采用离子注入的方式掺杂磷离子，从而形成源电极215S和漏电极215D。

然后，要形成第二介电层，然后在第二介电层上形成第二互连层，本实施例中，在TFT的源电极215S和漏电极215D位置分别形成一条互连线，同时在第二介电层内形成了导电的插塞用于将第二互连层的互连线和TFT的源电极215S和漏电极215D电连接。

在图2中只示意出了单层的第二半导体器件层，实际上在图2所示的第二半导体器件层内还可以包括更多的第二半导体器件层。每一个第二半导体器件层构成一个子功能层，可以用于实现不同的功能。在第二半导体器件层上还可以包括单层或多层半导体器件层。例如可以包括位于第二半导体器件层上的第三半导体器件层，位于第三半导体器件层上的第四半导体器件层......，其层数由具体需要决定。

同样，在图2中第二半导体器件层108内的半导体器件结构仅示意出了一个TFT，实际上第二半导体器件层108内可以包括多个半导体器件结构，比如可以为TFT或者高压Si/SiGe/Ge TFT、基于Si/SiGe/Ge TFT的存储器阵列、基于Si/SiGe/Ge TFT的闪存阵列、基于Si/SiGe/Ge TFT的可编程存储器阵列、基于Si/SiGe/Ge TFT的无源器件(包括但不限于电阻，电容，电感)，除此之外，所述第二半导体器件层还可以为PD(Photo-Diode，光电二极管)、SRAM、DRAM、可编程存储器件......。请注意，第二半导体器件层108内的不同的半导体器件之间可以通过介电材料进行电学隔离，同时，也可以根据需要将不同半导体器件结构进行电连接。

所述第一半导体器件层、第一互连层、第二半导体器件层以及第二互连层通过金属插塞或者金属线互连，构成能够实现预定功能的系统级芯片(SOC)架构。

下面再以第二半导体器件层108内的半导体器件结构为光电二极管(PD)为例加以说明形成第二功能结构的方法，形成所述PD具体包括：首先在第一互连层上利用CVD的方法形成介电层，然后在介电层上利用CVD的方法淀积P型半导体材料，作为PD的P型层，例如CVD的温度为350摄氏度，CVD的材料为SiGe，在化学气相淀积P型半导体材料的同时掺杂P型离子，例如硼离子。然后，继续利用CVD的方法在P型层上淀积N型半导体材料，作为PD的N型层，N型半导体材料层的材料为硅锗化合物，例如SiGe，淀积硅锗化合物层之后，可以利用离子注入的方式向其中掺杂N型离子，例如磷离子或砷离子，具体的离子注入的方法是本领域技术人员熟知的，因此不再赘述。

本发明克服了现有CMOS集成电路技术当中只能在单晶硅衬底表面构造有源电学器件以及不能在CMOS后端金属互连制程中构造有源器件的限制。利用现有成熟的Si/GeSi/Ge低温(低于集成电路后端温度的最高限制)沉积技术，及Si/GeSi/Ge低温掺杂激活的特性，实现了Si/GeSi/Ge TFT器件结构与CMOS工艺，特别是与CMOS后端金属互连工艺的完全兼容。

本发明克服了现有二维SOC技术当中必须利用先进的光刻制程同时实现最小尺寸及大尺寸的缺点。可以将小尺寸器件与大尺寸器件分别制作在第一功能结构和第二功能结构中，所述第一功能结构采用硅作为衬底，第二功能结构采用非晶或者多晶的Si或者锗硅或者锗作为基础的半导体材料形成半导体器件结构。这样只需要在制造小尺寸的第一功能结构中的半导体器件的制作中使用先进的光刻制程，提高了先进光刻制程的利用率，同时能够有效地降低成本，提高良率。

继续参考图2，在一个优选的实施中，还可以进一步的在第二半导体器件层108上形成MEMS器件层221。所述MEMS器件层221包括介电层221b形成的空腔，以及由非晶或者多晶硅、非晶或者多晶锗硅、非晶或者多晶锗、金属及合金在介电层221b形成的空腔内形成的各种MEMS结构221c(包括各种传感器，执行器及无源电学器件)构成，形成空腔形状的介电层221b可以通过牺牲层(光刻胶，SiGe/Ge，非晶碳)技术行成。

MEMS器件层221构成MEMS功能层，该MEMS功能层与所述第二功能结构之间通过介电材料绝缘，并且通过第二互连层与第二半导体器件层108对应电连接，以实现集成电路系统与外界环境之间的信号的相互交流。所述MEMS功能层将集成电路当中的电学信号可以转化为声、光、电或机械信号，反之，所述MEMS功能层也可以将外界环境中的声、光、电或机械信号传输至下面的第一功能结构或者第二功能结构中进行处理。

所述MEMS功能层可以由一个或多个单一功能的MEMS结构组成，也可以是多个不同功能的MEMS结构组成的多个探测器或者执行器系统。MEMS器件层221可以为本领域技术人员所熟知的结构，可以利用本领域技术人员所熟知的方法形成。

上述第一半导体器件层103、第二半导体器件层108、MEMS器件层221通过第一互连层、第二互连层进行互连构成了SOC架构。

在一个实施例中，参考图2，经过上述实施例的SOC架构的制造方法形成的SOC架构如图2所示，包括：半导体衬底101，利用所述半导体衬底101形成的第一半导体器件层103，所述第一半导体器件层103上具有第一介电层105，位于第一介电层105上的第一互连层106。所述SOC架构还包括，利用半导体材料形成的至少一层第二半导体器件层108，其位于所述第一互连层106上，通过所述第一互连层106与所述第一半导体器件层108内的半导体器件结构对应导电相连。

利用所述半导体材料形成的第二半导体器件层108具体包括：位于介电层105上的栅导电层211，位于栅导电层211上的栅氧层213，栅氧层213和栅导电层211构成栅极，还包括位于栅氧层213上对应于栅导电层211的位置的沟道区215，位于沟道区215两侧的栅氧层213上，并且覆盖部分沟道区215的源电极215S和漏电极215D，其中所述沟道区215源电极215S和漏电极215D为半导体材料。

优选的，在所述第二半导体器件层上还包括MEMS器件层。

本发明通过在利用半导体衬底形成的第一半导体器件层上再利用所述半导体材料再形成第二半导体器件层，这样使得所述第一半导体器件层和第二半导体器件层分布在不同一半导体器件层内，而是形成了多个功能层的三维结构，克服了现有标准CMOS工艺的平面的二维技术当中必须将各种器件构建于单一半导体衬底表面的限制，而且利用低温的Si/GeSi/Ge TFT制造技术，例如采用350摄氏度及以下形成硅锗化合物，实现了多层集成电路、多种器件的三维堆叠，极大地提高了集成电路系统的功能，减小了芯片的面积，降低了单位功能的功耗及成本。

进一步的，本发明克服了通过TSV(Through Silicon Via)实现多片集成电路三维堆叠现有技术当中必须引入Deep RIE(Reactive Ion Etch)这种CMOS非标准设备与TSV这种非标准制程的限制。与TSV制程相比，本发明不需要引入任何非CMOS标准设备与制程，实现了多层、多功能有源器件的三维堆叠，极大地提高了系统的性能。

另外，本发明还克服了现有与CMOS完全兼容的MEMS器件、制程技术中MEMS驱动电压难于提高的缺点。可以根据需要选取最优的电压驱动值。现有先进的CMOS工艺平台由于受到芯片面积的限制，难于依据实际需要采用合适的电压驱动值，往往在需要电压与芯片面积之间折衷，采用折衷值的电压驱动值而不是最优值。本发明可以将不同电压，不同用途的器件构建在不同功能层上，在选取MEMS驱动电压时，避免了芯片面积的限制，能够依据实际需要选用驱动电压的最优值。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种SOC架构，包括半导体衬底，基于所述半导体衬底形成的第一半导体器件层，覆盖所述第一半导体器件层的第一介电层、及位于第一介电层上的第一互连层，其特征在于，还包括：

2.根据权利要求1所述的SOC架构，其特征在于，所述半导体衬底的材料为单晶硅、硅锗化合物、锗或其组合中的任意一种。

3.根据权利要求1所述的SOC架构，其特征在于，所述半导体材料为非晶硅、多晶硅、非晶或者多晶的硅锗化合物、非晶或者多晶锗或其组合中的任意一种。

4.根据权利要求1所述的SOC架构，其特征在于，所述第一半导体器件层内的半导体器件结构为逻辑集成电路或者存储阵列。

5.根据权利要求1所述的SOC架构，其特征在于，在所述第二半导体器件层上还包括MEMS器件层。

6.根据权利要求1所述的SOC架构，其特征在于，在所述第二半导体器件层上包括多层半导体器件层；在第二半导体器件层上还包括单层或多层半导体器件层。

7.一种权利要求1所述的SOC架构的制造方法，包括：

形成第一功能结构，所述第一功能结构包括半导体衬底，基于所述半导体衬底形成的第一半导体器件层、覆盖所述第一半导体器件层的第一介电层、及位于第一介电层上的第一互连层，

其特征在于，还包括步骤：

基于半导体材料在所述第一互连层上形成至少一层的第二半导体器件层。

8.根据权利要求7所述的制造方法，其特征在于，所述半导体衬底的材料为单晶硅、硅锗化合物、锗或其组合中的任意一种。

9.根据权利要求7所述的制造方法，其特征在于，所述半导体材料为非晶硅、多晶硅、非晶或者多晶的硅锗化合物或者非晶或者多晶的锗或其组合中的任意一种。

10.根据权利要求7所述的制造方法，其特征在于，形成半导体材料的形成工艺为化学气相淀积或者物理气相淀积。

11.根据权利要求7所述的制造方法，其特征在于，所述第一半导体器件层内的半导体器件结构为逻辑集成电路或者存储阵列。

12.根据权利要求7所述的制造方法，其特征在于，还包括在第二半导体器件层上形成MEMS器件层的步骤。