CN105914206B - 集成电路器件及其制造方法 - Google Patents

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Abstract

本公开提供了集成电路器件及其制造方法。集成电路器件包括：具有不同导电类型的沟道区的第一和第二鳍型有源区；第一器件隔离层，覆盖第一鳍型有源区的两个侧壁；第二器件隔离层，覆盖第二鳍型有源区的两个侧壁。第一器件隔离层和第二器件隔离层具有不同的堆叠结构。为了制造该集成电路器件，覆盖第一鳍型有源区的两个侧壁的第一器件隔离层和覆盖第二鳍型有源区的两个侧壁的第二器件隔离层在形成第一鳍型有源区和第二鳍型有源区之后形成。第一器件隔离层和第二器件隔离层形成为具有不同的堆叠结构。

Description

集成电路器件及其制造方法
技术领域
本发明构思涉及集成电路器件以及制造该集成电路器件的方法，更具体地，涉及包括鳍场效应晶体管(FinFET)的集成电路器件以及制造该集成电路器件的方法。
背景技术
由于电子技术的发展，半导体器件近来已经被快速地按比例缩小。由于半导体器件不仅受益于快的操作速度而且受益于操作准确性，所以正在进行对包括在其中的晶体管的结构优化的许多研究。
发明内容
本发明构思能够提供用于独立地改善在具有不同导电类型的沟道区中的载流子迁移率的集成电路器件。
本发明构思还能够提供制造用于独立地改善在具有不同导电类型的沟道区中的载流子迁移率的集成电路器件的方法。
根据本发明构思的一方面，可以被提供集成电路器件，该集成电路器件包括：第一鳍型有源区，在基板的第一区域中，第一鳍型有源区具有第一导电类型的沟道区；第一器件隔离层，覆盖第一鳍型有源区的下部分的两个侧壁；第二鳍型有源区，在基板的第二区域中，第二鳍型有源区具有第二导电类型的沟道区；以及第二器件隔离层，覆盖第二鳍型有源区的下部分的两个侧壁，其中第一器件隔离层和第二器件隔离层具有不同的堆叠结构。
第一鳍型有源区可以由第一区域中的第一沟槽限定。第一器件隔离层可以包括：与第一鳍型有源区的侧壁接触的第一绝缘衬层，其中第一绝缘衬层在第一沟槽中；和第一间隙填充绝缘层，填充第一沟槽，其中第一间隙填充绝缘层在第一绝缘衬层上。
第一绝缘衬层可以包括第一氧化物膜，第一间隙填充绝缘层可以包括第二氧化物膜。
第二鳍型有源区可以由第二区域中的第二沟槽限定。第二器件隔离层可以包括：第二绝缘衬层，与第二鳍型有源区的侧壁接触，其中第二绝缘衬层在第二沟槽中；第三绝缘衬层，覆盖第二鳍型有源区的侧壁，第二绝缘衬层插设在第三绝缘衬层和第二鳍型有源区之间；第二间隙填充绝缘层，填充第二沟槽，其中第二间隙填充绝缘层在第三绝缘衬层上。
第二绝缘衬层可以包括第三氧化物膜，第三绝缘衬层可以包括多晶硅膜或氮化物膜，第二间隙填充绝缘层可以包括第四氧化物层。
根据本发明构思的另一方面，能够提供集成电路器件，该集成电路器件包括：一对第一鳍型有源区，在基板的第一区域中呈基本上直线排列成行，所述一对第一鳍型有源区的每个具有第一导电类型的沟道区；低高度的第一器件隔离层，覆盖所述一对第一鳍型有源区中的每个的下部分的两个侧壁；高高度的第一器件隔离层，在所述一对第一鳍型有源区之间的空间中延伸；一对第二鳍型有源区，在基板的第二区域中呈基本上直线排列成行，所述一对第二鳍型有源区的每个具有第二导电类型的沟道区；低高度的第二器件隔离层，覆盖所述一对第二鳍型有源区中的每个的下部分的两个侧壁；以及高高度的第二器件隔离层，在所述一对第二鳍型有源区之间的空间中延伸，其中低高度的第一器件隔离层和低高度的第二器件隔离层具有不同的堆叠结构，并且高高度的第一器件隔离层和高高度的第二器件隔离层具有不同的堆叠结构。
所述一对第一鳍型有源区中的第一鳍型有源区可以由第一区域中的第一沟槽限定，所述一对第二鳍型有源区中的第二鳍型有源区可以由第二区域中的第二沟槽限定。低高度的第一器件隔离层可以包括：第一绝缘衬层，与第一鳍型有源区接触；和第一间隙填充绝缘层，填充第一沟槽，其中第一间隙填充绝缘层在第一绝缘衬层上。低高度的第二器件隔离层可以包括：第二绝缘衬层，与第二鳍型有源区接触；第三绝缘衬层，覆盖第二鳍型有源区的侧壁，第二绝缘衬层插设在第三绝缘衬层和第二鳍型有源区之间；以及第二间隙填充绝缘层，填充第二沟槽，其中第二间隙填充绝缘层在第三绝缘衬层上。
高高度的第一器件隔离层可以在所述一对第一鳍型有源区之间的第一鳍隔离区中，高高度的第二器件隔离层可以在所述一对第二鳍型有源区之间的第二鳍隔离区中。高高度的第一器件隔离层可以包括：与所述一对第一鳍型有源区接触的第一绝缘衬层；在第一绝缘衬层上的第一间隙填充绝缘层；以及第一掩埋层，与第一绝缘衬层和第一间隙填充绝缘层接触，其中第一掩埋层在第一间隙填充绝缘层上。高高度的第二器件隔离层可以包括：与所述一对第二鳍型有源区接触的第二绝缘衬层；在第二绝缘衬层上的第三绝缘衬层；形成在第三绝缘衬层上的第二间隙填充绝缘层；以及第二上掩埋层，与第二绝缘衬层、第三绝缘衬层和第二间隙填充绝缘层接触，其中第二上掩埋层在第二间隙填充绝缘层上。
高高度的第一器件隔离层可以填充所述一对第一鳍型有源区之间的第一鳍隔离沟槽并可以填充第一上沟槽，其中第一上沟槽具有比第一鳍隔离沟槽的宽度大的宽度，在第一鳍隔离沟槽上，并与第一鳍隔离沟槽连通。高高度的第二器件隔离层可以填充所述一对第二鳍型有源区之间的第二鳍隔离沟槽并可以填充第二上沟槽，其中第二上沟槽具有比第二鳍隔离沟槽的宽度大的宽度，在第二鳍隔离沟槽上，并与第二鳍隔离沟槽连通。
高高度的第一器件隔离层可以包括：第一氧化物膜，与所述一对第一鳍型有源区接触，其中第一氧化物膜在第一鳍隔离沟槽中；第二氧化物膜，填充第一鳍隔离沟槽，其中第二氧化物膜在第一氧化物膜上；以及第三氧化物膜，与第一氧化物膜和第二氧化物膜接触，其中第三氧化物膜在第一上沟槽中。
第三氧化物膜可以具有比第一鳍隔离沟槽的宽度大的宽度。
高高度的第二器件隔离层可以包括：第四氧化物膜，与所述一对第二鳍型有源区接触，其中第四氧化物膜在第二鳍隔离沟槽中；第五氧化物膜，填充第二鳍隔离沟槽，其中第五氧化物膜在第四氧化物膜上；以及绝缘衬层，插设在第四氧化物膜和第五氧化物膜之间，其中绝缘衬层在第二鳍隔离沟槽中并包括与第四和第五氧化物膜的材料不同的材料；以及第六氧化物膜，与第四氧化物膜、绝缘衬层和第五氧化物膜接触，其中第六氧化物膜在第二上沟槽中。
绝缘衬层可以包括多晶硅膜或氮化物膜。
第六氧化物膜可以具有比第二鳍隔离沟槽的宽度大的宽度。
低高度的第一器件隔离层可以具有在比所述一对第一鳍型有源区中的每个的上表面的高度低的高度处的上表面，低高度的第二器件隔离层可以具有在比所述一对第二鳍型有源区中的每个的上表面的高度低的高度处的上表面，高高度的第一器件隔离层可以具有在比所述一对第一鳍型有源区的每个的上表面的高度高的高度处的上表面，高高度的第二器件隔离层可以具有在比所述一对第二鳍型有源区的每个的上表面的高度高的高度处的上表面。
低高度的第一器件隔离层可以具有在比所述一对第一鳍型有源区的每个的上表面的高度低的高度处的上表面，低高度的第二器件隔离层可以具有在比所述一对第二鳍型有源区的每个的上表面的高度低的高度处的上表面，高高度的第一器件隔离层可以具有在与所述一对第一鳍型有源区的每个的上表面的高度基本上相同的高度处的上表面，高高度的第二器件隔离层可以具有在与所述一对第二鳍型有源区的每个的上表面的高度基本上相同的高度处的上表面。
集成电路器件还可以包括：第一正常栅极，在所述一对第一鳍型有源区中的第一鳍型有源区上，并在与所述一对第一鳍型有源区的延伸方向交叉的方向上延伸；以及第一虚设栅极，在高高度的第一器件隔离层上，并平行于第一正常栅极延伸。
集成电路器件还可以包括在所述一对第一鳍型有源区中的至少一个中的源/漏区域，其中源/漏区域被高高度的第一器件隔离层的一部分垂直地交叠。
集成电路器件还可以包括：第二正常栅极，在所述一对第二鳍型有源区中的第二鳍型有源区上，并在与所述一对第二鳍型有源区的延伸方向交叉的方向上延伸；以及第二虚设栅极，在高高度的第二器件隔离层上，并平行于第二正常栅极延伸。
集成电路器件还可以包括在所述一对第二鳍型有源区中的至少一个中的源/漏区域，其中源/漏区域被高高度的第二器件隔离层的一部分垂直地交叠。
根据本发明构思的另一方面，制造集成电路器件的方法可以被提供，该方法包括：形成第一鳍型有源区和第二鳍型有源区，第一鳍型有源区设置在基板的第一区域中并具有第一导电类型的沟道区，第二鳍型有源区设置在基板的第二区域中并具有第二导电类型的沟道区；以及形成第一器件隔离层和第二器件隔离层，第一器件隔离层覆盖第一鳍型有源区的两个侧壁，第二器件隔离层覆盖第二鳍型有源区的两个侧壁，其中第一器件隔离层和第二器件隔离层被形成为具有不同的堆叠结构。
形成第一器件隔离层和第二器件隔离层可以包括：在第一区域中形成限定第一鳍型有源区的第一沟槽以及在第二区域中形成限定第二鳍型有源区的第二沟槽；形成第一绝缘衬层和第二绝缘衬层，第一绝缘衬层在第一沟槽中接触第一鳍型有源区的侧壁，第二绝缘衬层在第二沟槽中接触第二鳍型有源区的侧壁；在第二区域中形成覆盖第二沟槽中的第二绝缘衬层的第三绝缘衬层；以及形成第一间隙填充绝缘层和第二间隙填充绝缘层，第一间隙填充绝缘层在第一绝缘衬层上填充第一沟槽，第二间隙填充绝缘层在第三绝缘衬层上填充第二沟槽。
形成第一绝缘衬层和第二绝缘衬层可以通过利用原位蒸汽产生(ISSG)工艺、热氧化工艺、紫外(UV)氧化工艺或O2等离子体氧化工艺进行，形成第一间隙填充绝缘层和第二间隙填充绝缘层可以通过利用可流动的化学气相沉积(FCVD)工艺或旋涂工艺进行。
第一和第二绝缘衬层的每个可以包括氧化物膜，第三绝缘衬层可以包括多晶硅膜或氮化物膜。
根据本发明构思的另一方面，可以提供制造集成电路器件的方法，该方法包括：形成一对第一鳍型有源区和一对第二鳍型有源区，所述一对第一鳍型有源区在基板的第一区域中沿第一方向呈基本上直线排列成行并具有第一导电类型的沟道区，所述一对第二鳍型有源区在基板的第二区域中沿第一方向呈基本上直线排列成行并具有第二导电类型的沟道区；形成低高度的第一器件隔离层和低高度的第二器件隔离层，低高度的第一器件隔离层覆盖所述一对第一鳍型有源区中的每个的下部分的两个侧壁，低高度的第二器件隔离层覆盖所述一对第二鳍型有源区中的每个的下部分的两个侧壁，其中低高度的第一器件隔离层和低高度的第二器件隔离层具有不同的堆叠结构；以及形成高高度的第一器件隔离层和高高度的第二器件隔离层，高高度的第一器件隔离层在所述一对第一鳍型有源区之间的空间中延伸，高高度的第二器件隔离层在所述一对第二鳍型有源区之间的空间中延伸，其中高高度的第一器件隔离层和高高度的第二器件隔离层具有不同的堆叠结构。
形成低高度的第一器件隔离层和低高度的第二器件隔离层可以包括：在第一区域中形成在第一方向上延伸的第一沟槽以及在第二区域中形成在第一方向上延伸的第二沟槽；形成第一绝缘衬层和第二绝缘衬层，第一绝缘衬层在第一沟槽中接触所述一对第一鳍型有源区的每个的侧壁，第二绝缘衬层在第二沟槽中接触所述一对第二鳍型有源区的每个的侧壁；在第二沟槽中形成覆盖第二绝缘衬层的第三绝缘衬层；以及在第一绝缘衬层上形成第一间隙填充绝缘层和在第三绝缘衬层上形成第二间隙填充绝缘层，第一间隙填充绝缘层填充第一沟槽，第二间隙填充绝缘层填充第二沟槽。
形成高高度的第一器件隔离层和高高度的第二器件隔离层可以包括：形成第一鳍隔离沟槽和第二鳍隔离沟槽，第一鳍隔离沟槽在第一区域中在交叉第一方向的第二方向上延伸，第二鳍隔离沟槽在第二区域中在第二方向上延伸；形成第一绝缘衬层和第二绝缘衬层，第一绝缘衬层在第一鳍隔离沟槽中接触所述一对第一鳍型有源区的每个，第二绝缘衬层在第二鳍隔离沟槽中接触所述一对第二鳍型有源区的每个；在第二鳍隔离沟槽中形成覆盖第二绝缘衬层的第三绝缘衬层；以及在第一绝缘衬层上形成第一间隙填充绝缘层和在第三绝缘衬层上形成第二间隙填充绝缘层，第一间隙填充绝缘层填充第一鳍隔离沟槽，第二间隙填充绝缘层填充第二鳍隔离沟槽；通过去除所述一对第一鳍型有源区的每个的一部分，形成第一上沟槽，第一上沟槽与第一鳍隔离沟槽连通并具有在比所述一对第一鳍型有源区的上表面的高度低的高度处的底部；通过去除所述一对第二鳍型有源区的每个的一部分，形成第二上沟槽，第二上沟槽与第二鳍隔离沟槽连通并具有在比所述一对第二鳍型有源区的上表面的高度低的高度处的底部；以及形成填充第一上沟槽的第一掩埋层和填充第二上沟槽的第二上掩埋层。
第一掩埋层可以形成为具有在比所述一对第一鳍型有源区的上表面高的高度处的上表面，第二上掩埋层可以形成为具有在比所述一对第二鳍型有源区的上表面高的高度处的上表面。
形成第一绝缘衬层和第二绝缘衬层可以包括形成氧化物膜，形成第三绝缘衬层可以包括形成多晶硅膜或氮化物膜。
该方法还可以包括在所述一对第一鳍型有源区中的第一鳍型有源区上形成至少一个第一正常栅极和在高高度的第一器件隔离层上形成第一虚设栅极，所述至少一个第一正常栅极在与所述一对第一鳍型有源区的延伸方向交叉的方向上延伸，第一虚设栅极平行于所述至少一个第一正常栅极延伸。
该方法还可以包括在所述一对第二鳍型有源区中的第二鳍型有源区上形成至少一个第二正常栅极和在高高度的第二器件隔离层上形成第二虚设栅极，所述至少一个第二正常栅极在与所述一对第二鳍型有源区的延伸方向交叉的方向上延伸，第二虚设栅极平行于所述至少一个第二正常栅极延伸。
根据本发明构思的另一方面，能够提供集成电路器件，该集成电路器件包括：基板，分为第一区域和第二区域；多个第一鳍型有源区，在第一区域中并在第一方向上延伸；以及多个第二鳍型有源区，在第二区域中并在第一方向上延伸。第一区域和第二区域可以具有彼此不同的导电类型。所述多个第一鳍型有源区中的相邻的第一鳍型有源区可以通过相应的第一沟槽分离，其中第一沟槽用包括第一绝缘衬层和第一间隙填充绝缘层的第一叠层填充，并且其中第一绝缘衬层共形地覆盖第一沟槽，第一间隙填充绝缘层覆盖第一绝缘衬层。所述多个第二鳍型有源区中的相邻的第二鳍型有源区可以通过相应的第二沟槽分离，其中第二沟槽用包括第二绝缘衬层、第三绝缘衬层和第二间隙填充绝缘层的第二叠层填充，并且其中第二绝缘衬层共形地覆盖第二沟槽，第三绝缘衬层覆盖第二绝缘衬层，并且第二间隙填充绝缘层覆盖第三绝缘衬层。
集成电路器件还可以包括：第三沟槽，在第一区域中在垂直于第一方向的第二方向上延伸并交叉所述多个第一鳍型有源区中的个别第一鳍型有源区；第四沟槽，在第一区域中在第二方向上延伸并在第三沟槽之上；第五沟槽，在第二区域中在第二方向上延伸并交叉所述多个第二鳍型有源区中的个别第二鳍型有源区；以及第六沟槽，在第二区域中在第二方向上延伸并在第五沟槽之上。第三沟槽可以具有与所述多个第一鳍型有源区的底部的高度基本上相同的深度。第四沟槽的深度可以小于第三沟槽的深度。第四沟槽的宽度可以大于第三沟槽的宽度。第五沟槽可以具有与所述多个第二鳍型有源区的底部的高度基本上相同的深度。第六沟槽的深度可以小于第五沟槽的深度。第六沟槽的宽度可以大于第五沟槽的宽度。第三沟槽可以用包括第一绝缘衬层和第一间隙填充绝缘层的第三叠层填充，其中第一绝缘衬层共形地覆盖第三沟槽，并且第一间隙填充绝缘层覆盖第一绝缘衬层。第四沟槽可以用在第一绝缘衬层和第一间隙填充绝缘层上面并且与第一绝缘衬层和第一间隙填充绝缘层接触的第一掩埋层填充。第五沟槽可以用包括第二绝缘衬层、第三绝缘衬层和第二间隙填充绝缘层的第四叠层填充，其中第二绝缘衬层共形地覆盖第五沟槽，第三绝缘衬层覆盖第二绝缘衬层，并且第二间隙填充绝缘层覆盖第三绝缘衬层。第六沟槽可以用在第二绝缘衬层、第三绝缘衬层和第二间隙填充绝缘层上面并且与第二绝缘衬层、第三绝缘衬层和第二间隙填充绝缘层接触的第二上掩埋层填充。
第一掩埋层的上表面的高度可以与所述多个第一鳍型有源区的上表面基本上相同。第二掩埋层的上表面的高度可以与所述多个第二鳍型有源区的上表面基本上相同。
第一掩埋层的上表面的高度可以在所述多个第一鳍型有源区的上表面之上。第二掩埋层的上表面的高度可以在所述多个第二鳍型有源区的上表面之上。
集成电路器件还可以包括在所述多个第一鳍型有源区中的至少一个中的第一源/漏区域和在所述多个第二鳍型有源区中的至少一个中的第二源/漏区域。第一源/漏区域可以接触第一绝缘衬层和第一掩埋层。第一源/漏区域的上表面可以在第一掩埋层的上表面的高度之上。第二源/漏区域可以接触第二绝缘衬层和第二上掩埋层。第二源/漏区域的上表面可以在第二掩埋层的上表面的高度之上。
附图说明
从以下结合附图的详细描述，本发明构思的示例实施例将被更清晰地理解，附图中：
图1A和1B是根据本发明构思的示例实施例的集成电路器件的图示；
图2A至2E是根据本发明构思的另一示例实施例的集成电路器件的图示；
图3A和3B是根据本发明构思的另一示例实施例的集成电路器件的图示；
图4A和4B是根据本发明构思的另一示例实施例的集成电路器件的图示；
图5A至5I是顺序地示出根据本发明构思的示例实施例的制造集成电路器件的方法的截面图；
图6A至16B是顺序地示出根据本发明构思的另一示例实施例的制造集成电路器件的方法的截面图；
图17是根据本发明构思的示例实施例的存储器模块的平面图；
图18是根据本发明构思的示例实施例的显示驱动器IC(DDI)和包括该DDI的显示装置的示意性框图；
图19是根据本发明构思的示例实施例的互补金属氧化物半导体(CMOS)反相器的电路图；
图20是根据本发明构思的示例实施例的CMOS静态随机存取存储(SRAM)器件的电路图；
图21是根据本发明构思的示例实施例的CMOS NAND电路的电路图；
图22是根据本发明构思的示例实施例的电子系统的框图；以及
图23是根据本发明构思的示例实施例的电子系统的框图。
具体实施方式
在下文，将参照附图详细地描述本发明构思的示例实施例。附图中同样的附图标记表示同样的元件，因此将省略它们的多余的描述。
现在将参照附图更全面地描述本发明构思，附图中示出本发明构思的示例实施例。然而，本发明构思可以以多种不同的形式实施，而不应被解释为限于这里阐述的示例实施例；而是，提供这些示例实施例使得本公开将透彻和完整，并将本发明构思充分地传达给本领域普通技术人员。
将理解，尽管这里使用术语“第一”、“第二”等来描述本发明构思的示例实施例中的构件、区域、层、部分、段、部件和/或元件，但是这些构件、区域、层、部分、段、部件和/或元件不应受到这些术语限制。这些术语仅用于将一个构件、区域、部分、段、部件或元件与另一构件、区域、部分、段、部件或元件区别开。因此，以下讨论的第一构件、区域、部分、段、部件或元件也可以被称为第二构件、区域、部分、段、部件或元件，而没有脱离本发明构思的范围。例如，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件，而没有脱离本发明构思的范围。
为了描述的方便，这里可以使用空间关系术语诸如“在……下面”、“在……之下”、“下”、“之上”、“上”等来描述一个元件或特征与另一(另一些)元件或特征如附图所示的关系。将理解，空间关系术语旨在涵盖除了图中所描绘的取向之外装置在使用或操作中的不同取向。例如，如果附图中的装置被翻转，则被描述为“在”其它元件或特征“下面”或“之下”的元件将会取向“在”所述其它元件或特征“之上”或“上面”。因此，示范性术语“下面”能够涵盖之上和之下两种取向。装置可以被另外地取向(旋转90度或在其它取向)，这里使用的空间关系描述符被相应地解释。
这里使用的术语仅是为了描述特定实施例的目的而不意在限制示例实施例。如这里使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。将进一步理解的是，术语“包括”和/或“包含”如果在这里使用，表明所述特征、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
除非另外地限定，否则这里使用的所有术语(包括技术和科学术语)都具有本发明构思所属的领域内的普通技术人员通常理解的相同含义。还将理解的是，术语诸如通用词典中限定的那些应当被解释为与本说明书的上下文和相关技术中的含义一致的含义，而不会被解释为理想化或过度形式化的含义，除了这里明确地如此限定。
当某一示例实施例可以被不同地实现时，具体的工艺顺序可以与所描述的顺序不同地进行。例如，两个相继描述的工艺可以基本上同时地进行或以与所描述的顺序相反的顺序进行。
在附图中，由例如制造技术和/或公差引起的图示形状的偏差将是可能发生的。因此，本发明构思的示例实施例不应被解释为限于这里示出的区域的特定形状，而是可以被解释为包括由例如制造工艺引起的形状偏差。例如，示出为矩形形状的蚀刻区域可以是圆化的或某一曲率的形状。因此，附图所示的区域在本质上是示意性的，附图中示出的区域的形状不旨在示出装置的区域的特定形状，并且不旨在限制本发明构思的范围。当在这里使用时，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。诸如“……中的至少一个”的表述，当在一列元件之后时，修饰整列元件，而不修饰该列中的个别元件。
将理解，当称一元件“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者还可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，不存在居间元件。相同的数字始终表示相同的元件。如这里使用的，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”、“在……上”与“直接在……上”)。
图1A和1B是根据本发明构思的示例实施例的集成电路器件100的图示。图1A是集成电路器件100的透视图，图1B是沿图1A的线1B-1B'截取的截面图。
参照图1A和1B，集成电路器件100包括基板110，基板110包括第一区域I和第二区域II。基板110可以包括半导体诸如Si或Ge，或化合物半导体诸如SiGe、SiC、GaAs、InAs或InP。在另一示例中，基板110可以具有绝缘体上硅(SOI)结构。基板110可以包括导电的区域，例如用杂质掺杂的阱或用杂质掺杂的结构。
基板110的第一区域I和第二区域II指的是基板110的不同区域，并可以是要求不同的阈值电压的区域。例如，第一区域I可以是N型金属氧化物半导体(NMOS)区域，第二区域II可以是P型金属氧化物半导体(PMOS)区域。
多个第一鳍型有源区F1在基板110的第一区域I中从基板110朝向垂直于基板110的主表面的方向(Z方向)突出。所述多个第一鳍型有源区F1的每个可以具有第一导电类型的沟道区CH1。所述多个第一鳍型有源区F1的每个的两个侧壁可以在第一导电类型的沟道区CH1之下用第一器件隔离层120覆盖。
多个第二鳍型有源区F2在基板110的第二区域II中从基板110朝向垂直于基板110的主表面的方向(Z方向)突出。所述多个第二鳍型有源区F2的每个可以具有第二导电类型的沟道区CH2。所述多个第二鳍型有源区F2的每个的两个侧壁可以在第二导电类型的沟道区CH2之下用第二器件隔离层130覆盖。
在图1A和1B中，尽管两个第一鳍型有源区F1形成在第一区域I中并且两个第二鳍型有源区F2形成在第二区域II中，但是本发明构思不限于此。例如，一个鳍型有源区或者三个或更多鳍型有源区可以形成在第一和第二区域I和II的每个中。
第一器件隔离层120和第二器件隔离层130具有不同的堆叠结构。
第一器件隔离层120可以形成为填充限定第一鳍型有源区F1的第一沟槽T1的至少一部分。第一器件隔离层120可以包括从第一沟槽T1的内壁顺序地堆叠的第一绝缘衬层122和第一间隙填充绝缘层126。第一绝缘衬层122可以形成为接触第一鳍型有源区F1的侧壁。第一间隙填充绝缘层126可以覆盖第一鳍型有源区F1的侧壁并填充第一沟槽T1的内部，第一绝缘衬层122插设在第一间隙填充绝缘层126和第一鳍型有源区F1的侧壁之间。
第一绝缘衬层122可以由第一氧化物膜形成，第一间隙填充绝缘层126可以由第二氧化物膜形成。第一氧化物膜和第二氧化物膜可以是通过利用不同的方法获得的不同氧化物膜。
在一些实施例中，第一绝缘衬层122可以通过进行氧化第一鳍型有源区F1的表面的工艺而获得。例如，形成第一绝缘衬层122的第一氧化物膜可以通过利用原位蒸汽产生(ISSG)工艺、热氧化工艺、紫外(UV)氧化工艺或O2等离子体氧化工艺形成。在一些实施例中，第一绝缘衬层122可以具有约至约的厚度。
在一些实施例中，形成第一间隙填充绝缘层126的第二氧化物膜可以是通过沉积工艺或涂覆工艺形成的膜。在一些实施例中，第一间隙填充绝缘层126可以是通过可流动的化学气相沉积(FCVD)工艺或旋涂工艺形成的氧化物膜。例如，第一间隙填充绝缘层126可以由氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动的氧化物(FOX)、等离子体增强的正硅酸乙酯(PE-TEOS)或东燃硅氮烷(tonensilazane,TOSZ)形成，但是不限于此。
第二器件隔离层130可以形成为填充限定第二鳍型有源区F2的第二沟槽T2的至少一部分。第二器件隔离层130可以包括从第二沟槽T2的内壁顺序地堆叠的第二绝缘衬层132、第三绝缘衬层134和第二间隙填充绝缘层136。第二绝缘衬层132可以形成为接触第二鳍型有源区F2的侧壁。第三绝缘衬层134可以形成为覆盖第二鳍型有源区F2的侧壁，第二绝缘衬层132插设在第三绝缘衬层134和第二鳍型有源区F2的侧壁之间。第二间隙填充绝缘层136可以形成为覆盖第二鳍型有源区F2的侧壁，第二和第三绝缘衬层132和134插设在第二间隙填充绝缘层136和第二鳍型有源区F2的侧壁之间。第二绝缘衬层132可以由第三氧化物膜形成。第三绝缘衬层134可以由多晶硅膜或氮化物膜形成。第二间隙填充绝缘层136可以由第四氧化物膜形成。
形成第二绝缘衬层132的第三氧化物膜可以通过进行氧化第二鳍型有源区F2的表面的工艺而获得。例如，形成第二绝缘衬层132的第三氧化物膜可以通过利用ISSG工艺、热氧化工艺、UV氧化工艺或O2等离子体氧化工艺形成。在一些实施例中，形成第二绝缘衬层132的第三氧化物膜可以是通过与形成第一绝缘衬层122的第一氧化物膜相同或类似的工艺形成的相同材料的膜。在一些实施例中，第二绝缘衬层132可以具有约至约的厚度。
第三绝缘衬层134可以通过引入应力到第二鳍型有源区F2的第二导电类型的沟道区CH2而起到提高第二导电类型的沟道区CH2中的载流子迁移率的作用。例如，当第二导电类型的沟道区CH2形成PMOS器件的一部分时，压应力可以通过第三绝缘衬层134被引入到第二导电类型的沟道区CH2。在一些实施例中，第三绝缘衬层134可以具有约至约的厚度。
在一些实施例中，形成第二间隙填充绝缘层136的第四氧化物膜可以是通过沉积工艺或涂覆工艺形成的膜。在一些实施例中，第二间隙填充绝缘层136可以是通过FCVD工艺或涂覆工艺形成的氧化物膜。例如，第二间隙填充绝缘层136可以由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。在一些实施例中，形成第二间隙填充绝缘层136的第四氧化物膜可以是通过与形成第一间隙填充绝缘层126的第二氧化物膜相同或类似的工艺形成的相同材料的膜。
在基板110的第一区域I中，覆盖所述多个第一鳍型有源区F1的每个的两个侧壁和上表面的第一栅极绝缘膜142和第一栅极152可以形成在所述多个第一鳍型有源区F1和第一器件隔离层120上。第一栅极绝缘膜142和第一栅极152可以在与所述多个第一鳍型有源区F1的延伸方向(X方向)交叉的方向(Y方向)上延伸。
具有比第一和第二沟槽T1和T2的每个的深度大的深度的深沟槽DT可以形成在基板110的第一和第二区域I和II中。在一些实施例中，深沟槽DT可以形成在第一和第二区域I和II的每个的边缘区域或第一区域I和第二区域II之间的区域中。
深沟槽DT的内部可以被用于器件区域隔离的绝缘层112填充。用于器件区域隔离的绝缘层112可以由第五氧化物膜形成。在一些实施例中，第五氧化物膜是可通过涂覆工艺或沉积工艺形成的膜，并可以由与第一和第二间隙填充绝缘层126和136的材料不同的材料形成。例如，分别形成第一和第二间隙填充绝缘层126和136的第二和第四氧化物膜可以由FSG形成，形成用于器件区域隔离的绝缘层112的第五氧化物膜可以由USG形成。
在基板110的第二区域II中，覆盖所述多个第二鳍型有源区F2的每个的两个侧壁和上表面的第二栅极绝缘膜144和第二栅极154可以形成在所述多个第二鳍型有源区F2和第二器件隔离层130上。第二栅极绝缘膜144和第二栅极154可以在与所述多个第二鳍型有源区F2的延伸方向(X方向)交叉的方向(Y方向)上延伸。
在图1A中，尽管第一和第二栅极绝缘膜142和144分别覆盖第一和第二栅极152和154的底部，但是本发明构思不限于此。例如，第一和第二栅极绝缘膜142和144可以分别覆盖第一和第二栅极152和154的底部和侧壁。
第一和第二栅极绝缘膜142和144的每个可以是硅氧化物膜、高电介质膜或其组合。高电介质膜可以由具有比硅氧化物膜的介电常数大的介电常数的材料形成。例如，第一和第二栅极绝缘膜142和144的每个可以具有约10至约25的介电常数。高电介质膜可以由从铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐及其组合中选择的其中一种形成，但是不限于此。第一和第二栅极绝缘膜142和144可以通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成。在一些实施例中，第一栅极绝缘膜142和第二栅极绝缘膜144可以具有相同或类似的结构。在一些其它的实施例中，第一栅极绝缘膜142和第二栅极绝缘膜144可以具有不同的结构。
第一和第二栅极152和154的每个可以包括用于功函数调整的含金属层和用于间隙填充的含金属层，该用于间隙填充的含金属层填充用于功函数调整的含金属层上剩余的栅极空间。在一些实施例中，第一和第二栅极152和154的每个可以具有其中金属氮化物层、金属层、导电盖层和间隙填充金属膜可被顺序地堆叠的结构。金属氮化物层和金属层可以分别包括从由Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中选择的至少一种。金属氮化物层和金属层可以通过ALD工艺、金属有机ALD(MOALD)工艺或金属有机CVD(MOCVD)工艺形成。导电盖层可以用作用于防止金属层的表面被氧化的保护层。此外，导电盖层可以在另一导电层沉积在金属层上时用作促进沉积的润湿层。导电盖层可以由金属氮化物例如TiN、TaN或其组合形成，但是不限于此。间隙填充金属膜可以在导电盖层上延伸。间隙填充金属膜可以是钨(W)膜。间隙填充金属膜可以通过ALD工艺、CVD工艺或PVD工艺形成。间隙填充金属膜可以填充通过导电盖层的上表面中的台阶部分形成的凹陷空间，而没有空隙。在一些实施例中，第一栅极152和第二栅极154可以具有不同的结构。
在基板110的第一区域I中，第一源/漏区域162可以在第一栅极152的两侧形成在第一鳍型有源区F1中。在基板110的第二区域II中，第二源/漏区域164可以在第二栅极154的两侧形成在第二鳍型有源区F2中。
在一些实施例中，第一源/漏区域162可以包括从第一鳍型有源区F1外延地生长的半导体层，第二源/漏区域164可以包括从第二鳍型有源区F2外延地生长的半导体层。第一和第二源/漏区域162和164中的每个可以具有包括多个外延地生长的SiGe层的嵌入的SiGe结构，或可以由外延地生长的Si层或外延地生长的SiC层形成。第一源/漏区域162和第二源/漏区域164可以具有不同的结构。
在参照图1A和1B描述的集成电路器件100中，第二区域II中的第二器件隔离层130包括第三绝缘衬层134，而第一区域I中的第一器件隔离层120不包括第三绝缘衬层134。因此，在第一器件隔离层120中，第一绝缘衬层122可以直接接触第一间隙填充绝缘层126，并且第一间隙填充绝缘层126可以设置在相对邻近第一鳍型有源区F1的位置且第一绝缘衬层122插设在第一间隙填充绝缘层126和第一鳍型有源区F1之间。因此，当第一间隙填充绝缘层126在形成第一间隙填充绝缘层126之后的后续各种工艺中被热处理时，由于第一间隙填充绝缘层126的收缩引起的应力可以被传输到第一鳍型有源区F1，因此张应力可以施加到第一鳍型有源区F1的第一导电类型的沟道区CH1。因而，当NMOS晶体管被实现在第一区域I中时，可以改善NMOS晶体管的性能。
由于形成在第二区域II中的第二器件隔离层130包括用作第二绝缘衬层132和第二间隙填充绝缘层136之间的阻挡物的第三绝缘衬层134，所以可以通过第三绝缘衬层134最小化可能由于第二间隙填充绝缘层136而在第二鳍型有源区F2的第二导电类型沟道区CH2中引起的张应力。通过利用多晶硅或氮化物形成第三绝缘衬层134，压应力可以通过利用第二区域II中的第三绝缘衬层134而被引入第二导电类型沟道区CH2中。因此，可以改善第二导电类型沟道区CH2中的载流子迁移率。
图2A至2E是根据本发明构思的另一示例实施例的集成电路器件200的图示。图2A是集成电路器件200的平面布置图示，图2B是沿图2A的线2B-2B'截取的截面图，图2C是沿图2A的线2C-2C'截取的截面图，图2D是沿图2A的线2D-2D'截取的截面图，图2E是沿图2A的线2E-2E'截取的截面图。在图2A至2E中，与图1A和1B的那些相同的附图标记表示相同或类似的元件，因此将省略它们的详细说明。
参照图2A至2E，集成电路器件200包括具有第一区域I和第二区域II的基板110。
多个第一鳍型有源区F1A和F1B从基板110的第一区域I朝向垂直于基板110的主表面的方向(Z方向)突出。所述多个第一鳍型有源区F1A和F1B的每个可以具有第一导电类型的沟道区CHA。所述多个第一鳍型有源区F1A和F1B的每个的两个侧壁可以在第一导电类型沟道区CHA之下用第一器件隔离层220A覆盖。
多个第二鳍型有源区F2A和F2B从基板110的第二区域II朝向第一方向(Z方向)突出。所述多个第二鳍型有源区F2A和F2B的每个可以具有第二导电类型的沟道区CHB。所述多个第二鳍型有源区F2A和F2B的每个的两个侧壁可以在第二导电类型沟道区CHB之下用第二器件隔离层230A覆盖。
所述多个第一鳍型有源区F1A和F1B以及所述多个第二鳍型有源区F2A和F2B可以在基板110上在X方向上彼此平行地延伸。每个第一鳍型有源区F1A和每个第一鳍型有源区F1B可以彼此间隔开，第一鳍隔离区FS1插设在两者之间。每个第二鳍型有源区F2A和每个第二鳍型有源区F2B可以彼此间隔开，第二鳍隔离区FS2插设在两者之间。在一些实施例中，第一鳍隔离区FS1和第二鳍隔离区FS2可以连接到彼此。在一些实施例中，第一鳍隔离区FS1和第二鳍隔离区FS2可以彼此间隔开。
在图2A中，尽管四个第一鳍型有源区F1A和四个第一鳍型有源区F1B形成在第一区域I中并且四个第二鳍型有源区F2A和四个第二鳍型有源区F2B形成在第二区域II中，但是本发明构思不限于此。例如，三个或更少的或者五个或更多的第一鳍型有源区F1A以及三个或更少的或者五个或更多的第一鳍型有源区F1B可以形成在第一区域I中，并且三个或更少的或者五个或更多的第二鳍型有源区F2A以及三个或更少的或者五个或更多的第二鳍型有源区F2B可以形成在第二区域II中。
在基板110的第一区域I中，多个正常栅极NG1和虚设栅极DG1可以在与所述多个第一鳍型有源区F1A和F1B的延伸方向(X方向)交叉的方向(Y方向)上延伸。在基板110的第二区域II中，多个正常栅极NG2和虚设栅极DG2可以在与所述多个第二鳍型有源区F2A和F2B的延伸方向(X方向)交叉的方向(Y方向)上延伸。虚设栅极DG1和虚设栅极DG2可以分别设置在第一鳍隔离区FS1和第二鳍隔离区FS2中。
在集成电路器件200中，在所述多个第一鳍型有源区F1A和F1B之间提供绝缘区域的第一器件隔离层220A和220B可以形成在基板110的第一区域I中。第一器件隔离层220A和220B可以包括低高度的第一器件隔离层220A(参照图2B)和高高度的第一器件隔离层220B(参照图2C和图2D)。
低高度的第一器件隔离层220A可以在第一区域I中的所述多个第一鳍型有源区F1A和F1B的短轴方向(图2A中的Y方向)上设置在所述多个第一鳍型有源区F1A和F1B中的每个对应对之间的区域中，可以在平行于所述多个第一鳍型有源区F1A和F1B的方向上延伸，并可以具有比所述多个第一鳍型有源区F1A和F1B的上表面的高度低的高度的上表面。低高度的第一器件隔离层220A可以形成为填充在所述多个第一鳍型有源区F1A和F1B的每个对应对之间平行于所述多个第一鳍型有源区F1A和F1B延伸的第一沟槽T1的内部。低高度的第一器件隔离层220A可以包括从形成在第一区域I中的第一沟槽T1的内壁顺序地堆叠的第一绝缘衬层122和第一间隙填充绝缘层126，像图1A和1B中示出的第一器件隔离层120一样。
如图2A所示，高高度的第一器件隔离层220B可以在所述多个第一鳍型有源区F1A和F1B的长轴方向(图2A中的X方向)上设置于彼此相邻的一对第一鳍型有源区F1A和F1B之间的区域中，并可以在与所述多个第一鳍型有源区F1A和F1B交叉的方向上延伸。
如图2D所示，高高度的第一器件隔离层220B可以具有比所述多个第一鳍型有源区F1A和F1B的上表面的高度高的高度的上表面。然而，本发明构思不限于此。例如，高高度的第一器件隔离层220B可以具有与所述多个第一鳍型有源区F1A和F1B的上表面的高度基本上相同的高度的上表面。这将在后面参照图3A和3B描述。
如图2D所示，高高度的第一器件隔离层220B可以形成为填充鳍隔离沟槽T3的内部和上沟槽T4的内部。鳍隔离沟槽T3可以形成为在位于彼此相邻的一对第一鳍型有源区F1A和F1B之间的第一鳍隔离区FS1中在平行于所述多个正常栅极NG1和虚设栅极DG1的方向上延伸。上沟槽T4可以形成在鳍隔离沟槽T3上以与鳍隔离沟槽T3连通并可以具有比鳍隔离沟槽T3的宽度大的宽度。高高度的第一器件隔离层220B可以包括从形成在第一区域I中的鳍隔离沟槽T3的内壁顺序地堆叠的第一绝缘衬层122和第一间隙填充绝缘层126，类似于图1A和1B中示出的第一器件隔离层120。然而，高高度的第一器件隔离层220B还可以包括形成在上沟槽T4中的第一上掩埋层228。第一上掩埋层228可以形成在第一间隙填充绝缘层126上以接触第一绝缘衬层122和第一间隙填充绝缘层126。
在一些实施例中，第一上掩埋层228可以是通过涂覆工艺或沉积工艺形成的氧化物膜。例如，第一上掩埋层228可以由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。
如图2A所示，虚设栅极DG1可以形成在高高度的第一器件隔离层220B上，使得高高度的第一器件隔离层220B和虚设栅极DG1彼此一一对应。虚设栅极DG1可以设置在一对相邻的正常栅极NG1之间。高高度的第一器件隔离层220B可以设置为被虚设栅极DG1垂直地交叠，并可以与虚设栅极DG1一起在与所述多个第一鳍型有源区F1A和F1B的延伸方向(X方向)交叉的方向(Y方向)上延伸。
低高度的第一器件隔离层220A和高高度的第一器件隔离层220B可以形成为使得它们的底部位于基本上相同的高度。在一些实施例中，低高度的第一器件隔离层220A的底部高度LV1(参照图2B)和高高度的第一器件隔离层220B的底部高度LV2(参照图2D)可以与所述多个第一鳍型有源区F1A和F1B的底部的高度LVF1基本上相同。然而，本发明构思不限于此。例如，高高度的第一器件隔离层220B的底部可以具有与低高度的第一器件隔离层220A的底部的高度不同的高度。
在集成电路器件200中，在所述多个第二鳍型有源区F2A和F2B之间提供绝缘区域的第二器件隔离层230A和230B可以形成在基板110的第二区域II中。第二器件隔离层230A和230B可以包括低高度的第二器件隔离层230A(参照图2B)和高高度的第二器件隔离层230B(参照图2A和图2E)。
低高度的第二器件隔离层230A可以在第二区域II中的所述多个第二鳍型有源区F2A和F2B的短轴方向(图2A中的Y方向)上设置在所述多个第二鳍型有源区F2A和F2B的每个对应对之间，可以在平行于所述多个第二鳍型有源区F2A和F2B的方向上延伸，并可以具有比所述多个第二鳍型有源区F2A和F2B的上表面的高度低的高度的上表面。低高度的第二器件隔离层230A可以形成为在所述多个第二鳍型有源区F2A和F2B的每个对应对之间填充平行于所述多个第二鳍型有源区F2A和F2B延伸的第二沟槽T2的内部。低高度的第二器件隔离层230A可以包括从形成在第二区域II中的第二沟槽T2的内壁顺序地堆叠的第二绝缘衬层132、第三绝缘衬层134和第二间隙填充绝缘层136，像图1A和1B中示出的第二器件隔离层130一样。
如图2A所示，高高度的第二器件隔离层230B可以在所述多个第二鳍型有源区F2A和F2B的长轴方向(图2A中的X方向)上设置于彼此相邻的一对第二鳍型有源区F2A和F2B之间的区域中，并在与所述多个第二鳍型有源区F2A和F2B交叉的方向上延伸。
如图2E所示，高高度的第二器件隔离层230B可以具有比所述多个第二鳍型有源区F2A和F2B的上表面的高度高的高度的上表面。然而，本发明构思不限于此。例如，高高度的第二器件隔离层230B可以具有与所述多个第二鳍型有源区F2A和F2B的上表面的高度基本上相同的高度的上表面。这将在后面参照图3A和3B描述。
如图2E所示，高高度的第二器件隔离层230B可以形成为填充鳍隔离沟槽T5的内部和上沟槽T6的内部。鳍隔离沟槽T5可以在彼此相邻的一对第二鳍型有源区F2A和F2B之间的第二鳍隔离区FS2中在平行于所述多个正常栅极NG2和虚设栅极DG2的方向上延伸。上沟槽T6可以形成在鳍隔离沟槽T5上以与鳍隔离沟槽T5连通并可以具有比鳍隔离沟槽T5的宽度大的宽度。高高度的第二器件隔离层230B可以包括从形成在第二区域II中的鳍隔离沟槽T5的内壁顺序地堆叠的第二绝缘衬层132、第三绝缘衬层134和第二间隙填充绝缘层136，类似于图1A和1B中示出的第二器件隔离层130。然而，高高度的第二器件隔离层230B还可以包括形成在上沟槽T6中的第二上掩埋层238。在一些实施例中，第二上掩埋层238可以是通过涂覆工艺或沉积工艺形成的氧化物膜。例如，第二上掩埋层238可以由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。在一些实施例中，形成在第二区域II中的第二上掩埋层238(参照图2E)可以由与形成在第一区域I中的第一上掩埋层228(参照图2D)相同的材料形成。
如图2A所示，虚设栅极DG2可以形成在高高度的第二器件隔离层230B上，使得高高度的第二器件隔离层230B和虚设栅极DG2彼此一一对应。虚设栅极DG2可以设置在两个相邻的正常栅极NG2之间。高高度的第二器件隔离层230B可以设置为被虚设栅极DG2垂直地交叠，并可以与虚设栅极DG2一起在与所述多个第二鳍型有源区F2A和F2B的延伸方向(X方向)交叉的方向(Y方向)上延伸。
低高度的第二器件隔离层230A和高高度的第二器件隔离层230B可以形成为使得它们的底部位于基本上相同的高度。在一些实施例中，低高度的第二器件隔离层230A的底部高度LV3(参照图2B)和高高度的第二器件隔离层230B的底部高度LV4(参照图2E)可以与所述多个第二鳍型有源区F2A和F2B的底部的高度LVF2基本上相同。然而，本发明构思不限于此。例如，高高度的第二器件隔离层230B的底部可以具有与低高度的第二器件隔离层230A的底部的高度不同的高度。
形成在第一区域I和第二区域II之间的深沟槽DT(参照图2B)中的用于器件区域隔离的绝缘层112的底部高度LVDT可以低于低高度的第一器件隔离层220A的底部高度LV1和高高度的第一器件隔离层220B的底部高度LV2。此外，用于器件区域隔离的绝缘层112的底部高度LVDT可以低于低高度的第二器件隔离层230A的底部高度LV3和高高度的第二器件隔离层230B的底部高度LV4。
形成在第一区域I中的所述多个正常栅极NG1和虚设栅极DG1以及形成在第二区域II中的所述多个正常栅极NG2和虚设栅极DG2可以具有与关于参照图1A和1B的第一和第二栅极152和154描述的结构类似的结构。
所述多个正常栅极NG1和虚设栅极DG1的每个的两个侧壁可以用绝缘间隔物260和栅极间绝缘层270覆盖。在一些实施例中，绝缘间隔物260可以包括硅氮化物层(Si3N4)膜、硅氮氧化物(SiON)膜、含碳的硅氮氧化物(SiCON)膜或其组合。栅极间绝缘层270可以包括从正硅酸乙酯(TEOS)膜和具有约2.2至约2.4的超低介电常数K的超低K(ULK)膜(例如，SiOC膜和SiCOH膜)中选择的任一个。
在一些实施例中，所述多个正常栅极NG1和NG2以及虚设栅极DG1和DG2可以通过后栅极工艺形成，该后栅极工艺也可以被称为置换多栅极(RPG)工艺。然而，本发明构思不限于此。
在第一区域I中，第一栅极绝缘膜142可以插设在所述多个正常栅极NG1的每个和所述多个第一鳍型有源区F1A和F1B的每个之间以及在虚设栅极DG1和第一上掩埋层228之间。
在第一区域I中，源/漏区域282可以在所述多个第一鳍型有源区F1A和F1B的每个中形成在所述多个正常栅极NG1的每个的两侧处。形成在所述多个第一鳍型有源区F1A和F1B中的多个源/漏区域282当中的位于第一鳍隔离区FS1的两侧的源/漏区域282的一部分可以被绝缘间隔物260和形成在上沟槽T4中的第一上掩埋层228垂直地交叠，因此可以隐藏在第一上掩埋层228下面。
在第二区域II中，第二栅极绝缘膜144可以设置在所述多个正常栅极NG2的每个和所述多个第二鳍型有源区F2A和F2B的每个之间以及在虚设栅极DG2和第二上掩埋层238之间。
在第二区域II中，源/漏区域284可以在所述多个第二鳍型有源区F2A和F2B的每个中形成在所述多个正常栅极NG2的每个的两侧处。形成在所述多个第二鳍型有源区F2A和F2B中的多个源/漏区域284当中的位于第二鳍隔离区FS2的两侧的源/漏区域284的一部分可以被绝缘间隔物260和形成在上沟槽T6中的第二上掩埋层238垂直地交叠，因此可以隐藏在第二上掩埋层238下面。
在参照图2A至2E描述的集成电路器件200中，第二区域II中的第二器件隔离层230A和230B的每个包括在第二绝缘衬层132和第二间隙填充绝缘层136之间的第三绝缘衬层134。相反，在第一区域I中，第一器件隔离层220A和220B的每个不包括第三绝缘衬层134。因此，在第一器件隔离层220A和220B中，第一绝缘衬层122可以直接接触第一间隙填充绝缘层126，并且第一间隙填充绝缘层126可以设置在相对地邻近于第一鳍型有源区F1A和F1B的位置，其中第一绝缘衬层122插设在第一间隙填充绝缘层126和第一鳍型有源区F1A和F1B之间。因此，当第一间隙填充绝缘层126在形成第一间隙填充绝缘层126之后的后续各种工艺中被热处理时，由于第一间隙填充绝缘层126的收缩引起的应力可以被传输到第一鳍型有源区F1A和F1B，因此张应力可以被施加到第一鳍型有源区F1A和F1B的每个的第一导电类型沟道区CHA。因而，当NMOS晶体管被实现在第一区域I中时，可以改善NMOS晶体管的性能。
由于形成在第二区域II中的第二器件隔离层230A和230B的每个包括用作第二绝缘衬层132和第二间隙填充绝缘层136之间的阻挡物的第三绝缘衬层134，所以可能由于第二间隙填充绝缘层136而在第二鳍型有源区F2A和F2B的每个的第二导电类型沟道区CHB中引起的张应力可以通过第三绝缘衬层134被最小化。通过利用多晶硅或氮化物形成第三绝缘衬层134，压应力可以通过利用第二区域II中的第三绝缘衬层134而被引入第二导电类型沟道区CHB中。因此，可以改善第二导电类型沟道区CHB中的载流子迁移率。
图3A和3B是根据本发明构思的另一示例实施例的集成电路器件300的图示。集成电路器件300可以具有与图2A中示出的平面布局相同或类似的平面布局。更具体地，图3A是对应于沿图2A的线2D-2D'截取的截面的一部分的截面图，图3B是对应于沿图2A的线2E-2E'截取的截面的一部分的截面图。在图3A和3B中，与图1A至2E的附图标记相同的附图标记表示相同或类似的元件，因此将省略它们的详细说明。
参照图3A和3B，集成电路器件300具有与参照图2A至2E描述的集成电路器件200基本上相同的结构。然而，在形成在基板110的第一区域I中的高高度的第一器件隔离层220B中，形成在上沟槽T4中的上掩埋层328的上表面可以位于与所述多个第一鳍型有源区F1A和F1B的上表面的高度基本上相同的高度处。在形成在基板110的第二区域II中的高高度的第二器件隔离层230B中，形成在上沟槽T6中的上掩埋层338的上表面可以位于与所述多个第二鳍型有源区F2A和F2B的上表面的高度基本上相同的高度处。上掩埋层328和338的更多细节与关于相对图2A至2E的第一和第二上掩埋层228和238描述的那些相同或类似。
图4A和4B是根据本发明构思的另一示例实施例的集成电路器件400的图示。集成电路器件400可以具有与图2A中示出的平面布局基本上相同的平面布局。更具体地，图4A是对应于沿图2A的线2D-2D'截取的截面的一部分的截面图，图4B是对应于沿图2A的线2E-2E'截取的截面的一部分的截面图。在图4A和4B中，与图1A至2E的附图标记相同的附图标记表示相同或类似的元件，因此，将省略它们的详细说明。
参照图4A和4B，集成电路器件400具有与参照图2A至2E描述的集成电路器件200基本上相同的结构。然而，具有抬高的源/漏极(RSD)结构的源/漏区域482可以形成在第一区域I的所述多个第一鳍型有源区F1A和F1B的每个中，具有RSD结构的源/漏区域484可以形成在第二区域II的所述多个第二鳍型有源区F2A和F2B的每个中。
更具体地，在第一区域I中，具有RSD结构的源/漏区域482可以在所述多个第一鳍型有源区F1A和F1B的每个中形成在正常栅极NG1的两侧。在第二区域II中，具有RSD结构的源/漏区域484可以在所述多个第二鳍型有源区F2A和F2B的每个中形成在正常栅极NG2的两侧。
为了在第一和第二区域I和II中形成源/漏区域482和484，凹陷482R和484R可以通过去除第一和第二鳍型有源区F1A、F1B、F2A和F2B的部分而形成。接下来，用于形成源/漏区域482和484的半导体层可以通过外延生长工艺形成在凹陷482R和484R中。在一些实施例中，由Si或SiC形成的源/漏区域482可以形成在第一区域I中。在第一区域I中，N+掺杂工艺可以在外延地生长由Si或SiC形成的半导体层时被同时进行。由SiGe形成的源/漏区域484可以形成在第二区域II中。在第二区域II中，P+掺杂工艺可以在外延地生长由SiGe形成的半导体层时被同时进行。
源/漏区域482和484可以具有在比第一和第二鳍型有源区F1A、F1B、F2A和F2B的上表面高的高度处的上表面。
在第一区域I中，形成在所述多个第一鳍型有源区F1A和F1B中的多个源/漏区域482当中的位于第一鳍隔离区FS1的两侧的源/漏区域482的一部分可以被绝缘间隔物260和形成在上沟槽T4中的第一上掩埋层228垂直地交叠，因此可以隐藏在第一上掩埋层228下面。
在第二区域II中，形成在所述多个第二鳍型有源区F2A和F2B中的多个源/漏区域484当中的位于第二鳍隔离区FS2的两侧的源/漏区域484的一部分可以被形成在上沟槽T6和绝缘间隔物260中的第二上掩埋层238垂直地交叠，因此可以隐藏在第二上掩埋层238下面。
在图2A至4B中示出的集成电路器件200、300和400中，在基板110的第一区域I中设置在虚设栅极DG1下面的第一器件隔离层220B和在基板110的第二区域II中设置在虚设栅极DG2下面的第二器件隔离层230B可以每个具有与所述多个第一和第二鳍型有源区F1A、F1B、F2A和F2B的上表面的高度基本上相同的高度或比其高的高度的上表面。因此，虚设栅极DG1可以不设置在所述多个第一鳍型有源区F1A和F1B之间的空间中，并且虚设栅极DG2可以不设置在所述多个第二鳍型有源区F2A和F2B之间的空间中。因此，与其中第一和第二器件隔离层220B和230B的每个的上表面的高度低于所述多个第一和第二鳍型有源区F1A、F1B、F2A和F2B的上表面的高度的情形相比，形成在虚设栅极DG1与第一鳍型有源区F1A和F1B之间的寄生电容以及形成在虚设栅极DG2与第二鳍型有源区F2A和F2B之间的寄生电容可以非常小。此外，漏电流可以通过保证虚设栅极DG1与第一鳍型有源区F1A和F1B之间的分隔距离以及虚设栅极DG2与第二鳍型有源区F2A和F2B之间的分隔距离而被减小或抑制。此外，通过使第一和第二器件隔离层220B和230B中的上掩埋层228、238、328和338的宽度(X方向上的宽度)大于虚设栅极DG1和DG2的宽度(X方向上的宽度)，当在第一和第二器件隔离层220B和230B上形成虚设栅极DG1和DG2时可以保证对准余量。
图5A至5I是顺序地示出根据本发明构思的示例实施例的制造集成电路器件的方法的截面图。下面参照图5A至5I描述制造图1A和1B中示出的集成电路器件100的方法。在图5A至5I中，与图1A和1B的附图标记相同的附图标记表示相同或类似的元件，因此将省略它们的详细说明。
参照图5A，制备包括第一区域I和第二区域II的基板110。可以在基板110的第一区域I和第二区域II上形成多个衬垫氧化物膜图案512和多个掩模图案514。
所述多个衬垫氧化物膜图案512和所述多个掩模图案514可以在基板110上在一个方向(X方向)上彼此平行地延伸。
在一些实施例中，所述多个衬垫氧化物膜图案512可以由通过热氧化基板110的表面获得的氧化物膜形成。所述多个掩模图案514可以由硅氮化物膜、硅氮氧化物膜、玻璃上旋涂(SOG)膜、硬掩模上旋涂(SOH)膜、光致抗蚀剂膜或其组合形成，但是不限于此。
参照图5B，可以通过利用所述多个掩模图案514作为蚀刻掩模而蚀刻基板110的一部分，因此多个第一和第二沟槽T1和T2可以形成在基板110中。由于形成了所述多个第一和第二沟槽T1和T2，所以可以获得在垂直于基板110的主表面的方向(Z方向)上从基板110向上突出并且在一个方向(X方向)上延伸的多个第一和第二鳍型有源区F1和F2。
参照图5C，可以在第一区域I中形成覆盖所述多个第一鳍型有源区F1的暴露表面的第一绝缘衬层122，并且可以在第二区域II中形成覆盖所述多个第二鳍型有源区F2的暴露表面的第二绝缘衬层132。
第一绝缘衬层122和第二绝缘衬层132可以通过进行氧化第一鳍型有源区F1的暴露表面和第二鳍型有源区F2的暴露表面的工艺而获得。例如，第一绝缘衬层122和第二绝缘衬层132可以通过利用ISSG工艺、热氧化工艺、UV氧化工艺或O2等离子体氧化工艺而形成。在一些实施例中，第一绝缘衬层122和第二绝缘衬层132可以被同时形成。第一绝缘衬层122和第二绝缘衬层132可以由相同的材料形成。第一和第二绝缘衬层122和132的每个可以具有约至约的厚度。
参照图5D，可以形成覆盖第一区域I的掩模图案520，使得基板110的第二区域II暴露，然后可以在第二区域II中的第二绝缘衬层132上形成第三绝缘衬层134。
当第三绝缘衬层134形成在第二区域II中的第二绝缘衬层132上时，第三绝缘衬层134可以形成在第一区域I中的掩模图案520上。在一些实施例中，掩模图案520可以由光致抗蚀剂膜形成。
第三绝缘衬层134可以具有均匀的厚度以共形地覆盖第二绝缘衬层132。第三绝缘衬层134可以由不同于第一和第二绝缘衬层122和132的组成材料的材料形成。
在一些实施例中，第三绝缘衬层134可以由多晶硅或氮化物形成。第三绝缘衬层134可以通过CVD或ALD工艺形成。在一些实施例中，第三绝缘衬层134可以具有约至约的厚度。
参照图5E，可以去除掩模图案520和覆盖掩模图案520的第三绝缘衬层134以暴露第一区域I中的第一绝缘衬层122，然后可以在第一区域I中形成填充所述多个第一沟槽T1的第一间隙填充绝缘层126，并且可以在第二区域II中形成填充所述多个第二沟槽T2的第二间隙填充绝缘层136。
第一间隙填充绝缘层126和第二间隙填充绝缘层136可以被同时形成并可以由相同的材料形成。为了形成第一间隙填充绝缘层126和第二间隙填充绝缘层136，可以沉积氧化物以填充所述多个第一和第二沟槽T1和T2的每个的内部，然后可以退火所沉积的氧化物。
第一间隙填充绝缘层126和第二间隙填充绝缘层136可以是通过FCVD工艺或旋涂工艺形成的氧化物膜。例如，第一间隙填充绝缘层126和第二间隙填充绝缘层136可以由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。在一些实施例中，形成第二间隙填充绝缘层136的氧化物膜可以是通过与形成第一间隙填充绝缘层126的氧化物膜相同或类似的工艺形成的相同材料膜。
参照图5F，可以通过去除所述多个第一鳍型有源区F1中的一些、所述多个第二鳍型有源区F2中的一些以及它们周围的绝缘层而形成深沟槽DT。
深沟槽DT可以具有比第一沟槽T1的深度D1和第二沟槽T2的深度D2大的深度D3。在一些实施例中，第一区域I和第二区域II可以通过深沟槽DT分离。例如，深沟槽DT的深度D3可以比第一沟槽T1的深度D1和第二沟槽T2的深度D2大大约50nm至约150nm。
在一些实施例中，在图5E的所得结构上形成光致抗蚀剂图案(其暴露所得结构的上表面的一部分)并通过利用光致抗蚀剂图案作为蚀刻掩模干蚀刻所得结构的暴露部分的工艺可以用于形成深沟槽DT。
参照图5G，可以形成用于器件区域隔离的绝缘层112以填充深沟槽DT。
涂覆工艺或沉积工艺可以用于形成用于器件区域隔离的绝缘层112。在一些实施例中，用于器件区域隔离的绝缘层112可以由与第一和第二间隙填充绝缘层126和136的材料不同的材料形成。例如，第一和第二间隙填充绝缘层126和136的每个可以由通过FCVD工艺形成的氧化物膜形成，用于器件区域隔离的绝缘层112可以由USG形成。然而，本发明构思不限于此。
在第一区域I中，用于器件区域隔离的绝缘层112可以形成为直接接触第一间隙填充绝缘层126。在第二区域II中，用于器件区域隔离的绝缘层112可以形成为直接接触第二间隙填充绝缘层136。
在一些实施例中，为了形成用于器件区域隔离的绝缘层112，可以形成填充深沟槽DT的绝缘层，然后可以平坦化绝缘层的上表面从而暴露所述多个掩模图案514。在这种情况下，所述多个掩模图案514的每个的一部分以及第一和第二间隙填充绝缘层126和136的每个的一部分可以被消耗，因此，所述多个掩模图案514的高度以及第一和第二间隙填充绝缘层126和136的高度可以降低。
参照图5H，可以去除所述多个掩模图案514(参照图5G)、所述多个衬垫氧化物膜图案512(参照图5G)、用于器件区域隔离的绝缘层112的一部分、第一和第二间隙填充绝缘层126和136的每个的一部分、第三绝缘衬层134的一部分以及第一和第二绝缘衬层122和132的每个的一部分，从而可以暴露第一和第二鳍型有源区F1和F2的上部分U1和U2的上表面和侧壁。
因而，暴露第一和第二鳍型有源区F1和F2的上部分U1和U2的第一和第二器件隔离层120和130可以形成在第一区域I和第二区域II中。
在一些实施例中，可以在第一和第二鳍型有源区F1和F2的暴露的上部分U1和U2上进行用于阈值电压调整的杂质离子注入工艺。在用于阈值电压调整的杂质离子注入工艺中，硼(B)离子可以作为杂质被注入在第一区域I和第二区域II当中的其中形成NMOS晶体管的区域中，磷(P)离子或砷(As)离子可以作为杂质被注入在第一区域I和第二区域II当中的其中形成PMOS晶体管的区域中。
参照图5I，可以在第一区域I中形成顺序地覆盖所述多个第一鳍型有源区F1的每个的暴露的上部分U1(参照图5H)的第一栅极绝缘膜142和第一栅极152，并且可以在第二区域II中形成顺序地覆盖所述多个第二鳍型有源区F2的每个的暴露的上部分U2(参照图5H)的第二栅极绝缘膜144和第二栅极154。此外，第一源/漏区域162(参照图1A)可以在所述多个第一鳍型有源区F1的每个中形成在第一栅极152的两侧，第二源/漏区域164(参照图1A)可以在所述多个第二鳍型有源区F2的每个中形成在第二栅极154的两侧。因此，可以获得图1A和1B中示出的集成电路器件100。
在一些实施例中，第一和第二栅极152和154可以通过RPG工艺形成。所述多个第一鳍型有源区F1的每个的上部分U1可以变成沟道区CH1，所述多个第二鳍型有源区F2的每个的上部分U2可以变成沟道区CH2。
根据参照图5A至5I描述的制造集成电路器件100的方法，集成电路器件，其中载流子迁移率可以根据形成在第一和第二区域I和II中的沟道区CH1和CH2的导电类型而独立地改善，可以通过利用简化的工艺，通过在第一区域I和第二区域II中形成具有不同结构的第一和第二器件隔离层120和130而获得。
图6A至16B是顺序地示出根据本发明构思的另一示例实施例的制造集成电路器件的方法的截面图。下面参照图6A至16B描述制造图2A至2E中示出的集成电路器件200的方法。
图6A、7A、……、16A每个是图2A的集成电路器件200中的第一区域I的一部分的截面图。更详细地，图6A、7A、……、16A每个是与沿图2A的线2B-2B'截取的截面的一部分和沿图2A的线2D-2D'截取的截面的一部分对应的部分的截面图。图6B、7B、……、16B每个是图2A的集成电路器件200中的第二区域II的一部分的截面图。更详细地，图6B、7B、……、16B每个是与沿图2A的线2B-2B'截取的截面的另一部分和沿图2A的线2E-2E'截取的截面的一部分对应的部分的截面图。在图6A至16B中，与图2A至2E中的附图标记相同的附图标记表示相同或类似的元件，因此将省略它们的详细说明。
参照图6A和6B，通过利用多个衬垫氧化物膜图案512和多个掩模图案514作为蚀刻掩模，以与参照图5A和5B描述的方式类似的方式，可以分别在基板110第一区域I和基板110的第二区域II中形成多个第一沟槽T1和多个第二沟槽T2。在当前的实施例中，鳍隔离沟槽T3可以进一步形成在第一区域I的第一鳍隔离区FS1中，鳍隔离沟槽T5可以进一步形成在第二区域II的第二鳍隔离区FS2中。
在一些实施例中，鳍隔离沟槽T3和T5可以通过利用所述多个衬垫氧化物膜图案512和所述多个掩模图案514作为蚀刻掩模而与所述多个第一和第二沟槽T1和T2一起被同时形成。在一些实施例中，鳍隔离沟槽T3和T5可以在形成所述多个第一和第二沟槽T1和T2之后通过利用单独的蚀刻掩模形成。
由于形成了所述多个第一和第二沟槽T1和T2以及鳍隔离沟槽T3和T5，所以可以获得在垂直于基板110的主表面的方向(Z方向)上从基板110向上突出并在一个方向(X方向)上延伸的多个第一和第二鳍型有源区F1A、F1B、F2A和F2B。
参照图7A和7B，可以分别以与参照图5C描述的方式类似的方式而在第一区域I和第二区域II中形成覆盖所述多个第一鳍型有源区F1A和F1B的暴露表面的第一绝缘衬层122以及覆盖所述多个第二鳍型有源区F2A和F2B的暴露表面的第二绝缘衬层132。
在一些实施例中，第一绝缘衬层122和第二绝缘衬层132可以被同时形成。在一些其它实施例中，第一绝缘衬层122和第二绝缘衬层132可以被顺序地形成。第一绝缘衬层122和第二绝缘衬层132可以由通过相同或类似的方法形成的相同材料形成。第一和第二绝缘衬层122和132的每个可以具有在约至约的范围内选择的基本上相同的厚度或不同的厚度。
参照图8A和8B，可以在形成覆盖第一区域I的掩模图案520使得基板110的第二区域II暴露之后，在第二区域II中的第二绝缘衬层132上形成第三绝缘衬层134。
第三绝缘衬层134可以由多晶硅膜或氮化物膜形成。第三绝缘衬层134可以通过CVD或ALD工艺形成。在一些实施例中，第三绝缘衬层134可以具有约至约的厚度。
参照图9A和9B，可以在第一区域I中的第一绝缘衬层122通过去除掩模图案520(参照图8A)而被暴露之后形成填充第一区域I中的所述多个第一沟槽T1和鳍隔离沟槽T3的第一间隙填充绝缘层126、以及填充第二区域II中的所述多个第二沟槽T2和鳍隔离沟槽T5的第二间隙填充绝缘层136。接下来，可以形成深沟槽DT，然后形成填充深沟槽DT的用于器件区域隔离的绝缘层112。第一和第二间隙填充绝缘层126和136、深沟槽DT和绝缘层112可以以与参照图5E至5G描述的方式类似的方式形成。
此后，可以在获得的所得结构上进行平坦化工艺，使得第一和第二鳍型有源区F1A、F1B、F2A和F2B的每个的上表面暴露，因此，所述多个衬垫氧化物膜图案512和所述多个掩模图案514可以被除去，并且第一和第二间隙填充绝缘层126和136的每个的上表面的高度以及第三绝缘衬层134的上表面的高度可以降低。
在一些其它实施例中，不同于图9A和9B中，所述多个衬垫氧化物膜图案512可以保留而不用被完全去除，使得覆盖所述多个第一和第二鳍型有源区F1A、F1B、F2A和F2B的上表面的所述多个衬垫氧化物膜图案512可以在平坦化工艺之后暴露。
参照图10A和10B，可以在包括所述多个第一和第二鳍型有源区F1A、F1B、F2A和F2B以及平坦化的第一和第二间隙填充绝缘层126和136的所得结构上形成硬掩模层640，并且可以形成具有暴露第一和第二鳍隔离区FS1和FS2中的硬掩模层640的开口642H的掩模图案642。
硬掩模层640可以由相对于所述多个第一和第二鳍型有源区F1A、F1B、F2A和F2B以及平坦化的第一和第二间隙填充绝缘层126和136具有蚀刻选择性的材料形成。例如，硬掩模层640可以由氮化物、SOH或其组合形成，但是不限于此。
掩模图案642可以是光致抗蚀剂图案，但是不限于此。
参照图11A和11B，可以通过利用掩模图案642作为蚀刻掩模来蚀刻硬掩模层640，从而形成具有开口640H的硬掩模图案640P。
在基板110的第一区域I中，硬掩模图案640P的开口640H的宽度PW1可以大于鳍隔离沟槽T3的宽度TW1。在基板110的第二区域II中，硬掩模图案640P的开口640H的宽度PW2可以大于鳍隔离沟槽T5的宽度TW2。
在第一区域I中，填充鳍隔离沟槽T3的第一绝缘衬层122和第一间隙填充绝缘层126以及它们周围的第一鳍型有源区F1A和F1B可以通过硬掩模图案640P的开口640H暴露。在第二区域II中，填充鳍隔离沟槽T5的第二绝缘衬层132、第三绝缘衬层134和第二间隙填充绝缘层136以及它们周围的第二鳍型有源区F2A和F2B可以通过硬掩模图案640P的开口640H暴露。
参照图12A和12B，可以通过利用硬掩模图案640P作为蚀刻掩模而除去第一和第二鳍型有源区F1A、F1B、F2A和F2B的每个的通过第一区域I和第二区域II中的开口640H暴露的部分以及填充鳍隔离沟槽T3和T5的层的每个的一部分，于是可以形成与鳍隔离沟槽T3和T5连通的上沟槽T4和T6。
在第一区域I中，上沟槽T4可以形成为从所述多个第一鳍型有源区F1A和F1B的每个的上表面凹陷第一深度DP1。在第二区域II中，上沟槽T6可以形成为从所述多个第二鳍型有源区F2A和F2B的每个的上表面凹陷第二深度DP2。
在图11A和11B的所得结构中，覆盖硬掩模图案640P的掩模图案642可以在形成上沟槽T4和T6之前或在形成上沟槽T4和T6之后被除去。因此，在形成上沟槽T4和T6之后，硬掩模图案640P的上表面可以暴露。
参照图13A和13B，可以形成填充硬掩模图案640P的开口640H以及上沟槽T4和T6的第一和第二上掩埋层228和238。
在一些实施例中，为了形成第一和第二上掩埋层228和238，覆盖上沟槽T4和T6的内部以及硬掩模图案640P的上表面的绝缘层可以被形成然后可以被平坦化，从而暴露硬掩模图案640P的上表面。因而，第一和第二上掩埋层228和238可以保留在上沟槽T4和T6以及硬掩模图案640P的开口640H中。
在Y方向上，第一和第二上掩埋层228和238的宽度可以大于鳍隔离沟槽T3和T5的宽度。
在一些实施例中，第二和第二上掩埋层228和238可以由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。在一些实施例中，第一和第二上掩埋层228和238、第一间隙填充绝缘层126和第二间隙填充绝缘层136可以由相同的材料形成。在一些其它实施例中，第一间隙填充绝缘层126和第二间隙填充绝缘层136可以由相同的材料形成，第一和第二上掩埋层228和238可以由不同于第一和第二间隙填充绝缘层126和136的构成材料的材料形成。
参照图14A和14B，可以从图13A和13B的所得结构去除硬掩模图案640P，从而暴露第一和第二鳍型有源区F1A、F1B、F2A和F2B的每个的上表面。
参照图15A和15B，以参照图5H描述的方式类似的方式，可以从图14A和14B的所得结构去除用于器件区域隔离的绝缘层112的一部分、第一和第二间隙填充绝缘层126和136的每个的一部分、第三绝缘衬层134的一部分以及第一和第二绝缘衬层122和132的每个的一部分，使得所述多个第一和第二鳍型有源区F1A、F1B、F2A和F2B的每个的上部分的上表面和侧壁被暴露。在这种情况下，第一和第二鳍隔离区FS1和FS2中的第一和第二掩埋层228和238的每个的上部分可以被除去，因此第一和第二掩埋层228和238的高度可以降低。
因而，低高度的第一器件隔离层220A和高高度的第一器件隔离层220B可以保留在第一区域I中，低高度的第二器件隔离层230A和高高度的第二器件隔离层230B可以保留在第二区域II中。因此，在第一区域I中，所述多个第一鳍型有源区F1A和F1B的每个的上部分NU1可以突出并在低高度的第一器件隔离层220A上暴露。在第二区域II中，所述多个第二鳍型有源区F2A和F2B的每个的上部分NU2可以突出并在低高度的第二器件隔离层230A上暴露。
在一些实施例中，可以在所述多个第一和第二鳍型有源区F1A、F1B、F2A和F2B的暴露的上部分NU1和NU2上进行用于阈值电压调整的杂质离子注入工艺。在用于阈值电压调整的杂质离子注入工艺中，硼(B)离子可以作为杂质被注入在第一区域I和第二区域II当中的其中形成NMOS晶体管的区域中，磷(P)离子或砷(As)离子可以作为杂质被注入在第一区域I和第二区域II当中的其中形成PMOS晶体管的区域中。
参照图16A和16B，可以第一区域I中形成顺序地覆盖所述多个第一鳍型有源区F1A和F1B的每个的暴露的上部分NU1(参照图15A)的第一栅极绝缘膜142和正常栅极NG1，并且可以在第二区域II中形成顺序地覆盖所述多个第二鳍型有源区F2A和F2B的每个的暴露的上部分NU2(参照图15B)的第二栅极绝缘膜144和正常栅极NG2。
当第一栅极绝缘膜142和正常栅极NG1形成在第一区域I中时，第一栅极绝缘膜142和虚设栅极DG1也可以形成在第一鳍隔离区FS1中的第一上掩埋层228上。当第二栅极绝缘膜144和正常栅极NG2形成在第二区域II中时，第二栅极绝缘膜144和虚设栅极DG2也可以形成在第二鳍隔离区FS2中的第二上掩埋层238上。
此外，第一源/漏区域282(参照图2D)可以在所述多个第一鳍型有源区F1A和F1B的每个中形成在正常栅极NG1的两侧，第二源/漏区域284(参照图2E)可以在所述多个第二鳍型有源区F2A和F2B的每个中形成在正常栅极NG2的两侧。因此，可以获得图2A至2E中示出的集成电路器件200。
在一些实施例中，正常栅极NG1和NG2以及虚设栅极DG1和DG2可以通过RPG工艺形成。所述多个第一鳍型有源区F1A和F1B的每个的上部分NU1可以变成沟道区CHA，所述多个第二鳍型有源区F2A和F2B的每个的上部分NU2可以变成沟道区CHB。
在一些实施例中，为了通过利用RPG工艺形成正常栅极NG1和NG2以及虚设栅极DG1和DG2，可以首先形成提供多个栅极空间的多个绝缘间隔物260以及栅极间绝缘层270。此后，第一和第二绝缘膜142和144、正常栅极NG1和NG2以及虚设栅极DG1和DG2可以形成在由所述多个绝缘间隔物260限定的所述多个栅极空间中。
尽管制造图2A至2E中示出的集成电路器件200的方法在以上参照图6A至16B描述，但是对于本领域普通技术人员将显然的是，图3A和3B中示出的集成电路器件300以及图4A和4B中示出的集成电路器件400可以通过在本发明构思的范围内的各种变形和变化来制造。
根据参照图6A至16B描述的制造集成电路器件200的方法，提供了在第一和第二区域I和II中具有不同结构的器件隔离层结构。换句话说，在第二区域II中，第二器件隔离层230A和230B的每个包括在第二绝缘衬层132和第二间隙填充绝缘层136之间的第三绝缘衬层134。另一方面，在第一区域I中，第一器件隔离层220A和220B的每个不包括第三绝缘衬层134。因此，集成电路器件，其中载流子迁移率根据形成在第一和第二区域I和II中的沟道区CHA和CHB的导电类型而被独立地改善，可以通过利用简化的工艺通过形成在第一区域I和第二区域中具有不同结构的第一器件隔离层220A和220B以及第二器件隔离层230A和230B而获得。
图17是根据本发明构思的示例实施例的存储器模块1400的平面图。
存储器模块1400可以包括模块基板1410和附接到模块基板1410的多个半导体芯片1420。
半导体芯片1420可以包括根据本发明构思的集成电路器件。半导体芯片1420可以包括参照图1A至16B描述的根据本发明构思的示例实施例的集成电路器件100、200、300和400中的至少一个或从集成电路器件100、200、300和400变形或变化的集成电路器件中的至少一个。
可插入到母板的插座中的连接单元1430可以设置在模块基板1410的一侧。陶瓷去耦电容器1440可以设置在模块基板1410上。根据本发明构思的存储模块1400不限于图17中示出的实施方式，而是可以以各种形式制造。
图18是根据本发明构思的示例实施例的显示驱动器IC(DDI)1500和包括该DDI1500的显示装置1520的示意性框图。
参照图18，DDI 1500可以包括控制器1502、电源电路1504、驱动器块1506和存储器块1508。控制器1502可以接收并解码从主处理单元(MPU)1522施加的命令，并控制DDI 1500的每个块以根据该命令执行操作。电源电路单元1504可以响应于控制器1502的控制而产生驱动电压。驱动器块1506可以响应于控制器1502的控制而通过利用由电源电路单元1504产生的驱动电压来驱动显示面板1524。显示面板1524可以是液晶显示面板、等离子体显示面板或有机发光二极管(OLED)面板。存储器块1508可以是临时存储输入到控制器1502的命令或从控制器1502输出的控制信号或者存储数据的块，并可以包括存储器诸如随机存取存储器(RAM)或只读存储器(ROM)。从电源电路单元1504和驱动器块1506选择的至少一个可以包括参照图1A至16B描述的根据本发明构思的示例实施例的集成电路器件100、200、300和400中的至少一个或从集成电路器件100、200、300和400变形或变化的集成电路器件中的至少一个。
图19是根据本发明构思的示例实施例的互补金属氧化物半导体(CMOS)反相器1600的电路图。
CMOS反相器1600可以包括CMOS晶体管1610。CMOS晶体管1610可以包括连接在电源端子Vdd和接地端子之间的PMOS晶体管1620和NMOS晶体管1630。CMOS晶体管1610可以包括参照图1A至16B描述的根据本发明构思的示例实施例的集成电路器件100、200、300和400中的至少一个或从集成电路器件100、200、300和400变形或变化的集成电路器件中的至少一个。
图20是根据本发明构思的示例实施例的CMOS静态RAM(SRAM)器件1700的电路图。
CMOS SRAM器件1700可以包括一对驱动晶体管1710。该对驱动晶体管1710中的每个可以包括连接在电源端子Vdd和接地端子之间的PMOS晶体管1720和NMOS晶体管1730。CMOS SRAM器件1700还可以包括一对传输晶体管1740。传输晶体管1740的源极可以交叉连接到驱动晶体管1710的PMOS晶体管1720和NMOS晶体管1730的公共节点。电源端子Vdd可以连接到PMOS晶体管1720的源极，接地端子可以连接到NMOS晶体管1730的源极。字线WL可以连接到该对传输晶体管1740的栅极，位线BL和反转位线可以分别连接到该对传输晶体管1740的相应的漏极。
CMOS SRAM器件1700和驱动晶体管1710和传输晶体管1740中的至少一个可以包括参照图1A至16B描述的根据本发明构思的示例实施例的集成电路器件100、200、300和400中的至少一个或从集成电路器件100、200、300和400变形或变化的集成电路器件中的至少一个。
图21是根据本发明构思的示例实施例的CMOS NAND电路1800的电路图。
CMOS NAND电路1800可以包括不同的输入信号传输到其的一对CMOS晶体管。CMOSNAND电路1800可以包括参照图1A至16B描述的根据本发明构思的示例实施例的集成电路器件100、200、300和400中的至少一个或从集成电路器件100、200、300和400变形或变化的集成电路器件中的至少一个。
图22是根据本发明构思的示例实施例的电子系统1900的框图。
电子系统1900可以包括存储器1910和存储器控制器1920。存储器控制器1920可以控制存储器1910以响应于主机1930的请求而从存储器1910读取数据和/或写入数据到存储器1910。存储器1910和存储器控制器1920中的至少一个可以包括参照图1A至16B描述的根据本发明构思的示例实施例的集成电路器件100、200、300和400中的至少一个或从集成电路器件100、200、300和400变形或变化的集成电路器件中的至少一个。
图23是根据本发明构思的示例实施例的电子系统2000的框图。
电子系统2000可以包括可经由总线2050连接到彼此的控制器2010、输入/输出(I/O)器件2020、存储器2030以及接口2040。
控制器2010可以包括从微处理器、数字信号处理器以及类似于微处理器和数字信号处理器的处理器中选择的至少一个。I/O器件2020可以包括键区、键盘和显示器中的至少一个。存储器2030可以用于存储被控制器2010执行的命令。例如，存储器2030可以用于存储用户数据。
电子系统2000可以配置用作无线通信装置或能够在无线通信环境下发送和/或接收信息的装置。为了电子系统2000在无线通信网络上发送或接收数据，接口2040可以是无线接口。接口2040可以包括天线和/或无线收发器。在一些实施例中，电子系统2000可以用于第三代通信系统的通信接口协议诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、扩展时分多址E-TDMA和/或宽频带码分多址(WCDMA)。电子系统2000可以包括参照图1A至16B描述的根据本发明构思的示例实施例的集成电路器件100、200、300和400中的至少一个或从集成电路器件100、200、300和400变形或变化的集成电路器件中的至少一个。
虽然已经参照其示例实施例具体示出并描述了本发明构思，但是将理解，可以在其中进行形式和细节的各种变化，而没有背离权利要求书的精神和范围。
本申请要求于2015年2月24日在韩国知识产权局提交的韩国专利申请No.10-2015-0025919的权益，其公开内容通过引用结合于此。

Claims (15)

1.一种集成电路器件，包括：
一对第一鳍型有源区，在基板的第一区域中呈基本上直线排成行，所述一对第一鳍型有源区的每个具有第一导电类型的沟道区；
第一器件隔离层，在所述一对第一鳍型有源区的每个的下部分的两个侧壁上延伸；
第二器件隔离层，在与所述第一器件隔离层的延伸方向相交的方向上在所述一对第一鳍型有源区之间的空间中延伸；
一对第二鳍型有源区，在所述基板的第二区域中呈基本上直线排成行，所述一对第二鳍型有源区的每个具有第二导电类型的沟道区；
第三器件隔离层，在所述一对第二鳍型有源区的每个的下部分的两个侧壁上延伸；以及
第四器件隔离层，在与所述第三器件隔离层的延伸方向相交的方向上在所述一对第二鳍型有源区之间的空间中延伸，
其中所述第一器件隔离层和所述第三器件隔离层具有不同的堆叠结构，并且所述第二器件隔离层和所述第四器件隔离层具有不同的堆叠结构。
2.如权利要求1所述的集成电路器件，其中所述一对第一鳍型有源区中的第一鳍型有源区由所述第一区域中的第一沟槽限定，所述一对第二鳍型有源区中的第二鳍型有源区由所述第二区域中的第二沟槽限定，
其中所述第一器件隔离层包括：
第一绝缘衬层，与所述第一鳍型有源区接触；和
第一间隙填充绝缘层，在所述第一沟槽中，其中所述第一间隙填充绝缘层在所述第一绝缘衬层上，以及
其中所述第三器件隔离层包括：
第二绝缘衬层，与所述第二鳍型有源区接触；
第三绝缘衬层，在所述第二鳍型有源区的侧壁上延伸，所述第二绝缘衬层插设在所述第三绝缘衬层和所述第二鳍型有源区之间；以及
第二间隙填充绝缘层，在所述第二沟槽中，其中所述第二间隙填充绝缘层在所述第三绝缘衬层上。
3.如权利要求1所述的集成电路器件，其中所述第二器件隔离层在所述一对第一鳍型有源区之间的第一鳍隔离区中，所述第四器件隔离层在所述一对第二鳍型有源区之间的第二鳍隔离区中，
其中所述第二器件隔离层包括：
第一绝缘衬层，与所述一对第一鳍型有源区接触；
第一间隙填充绝缘层，在所述第一绝缘衬层上；以及
第一上掩埋层，与所述第一绝缘衬层和所述第一间隙填充绝缘层接触，其中所述第一上掩埋层在所述第一间隙填充绝缘层上，以及
其中所述第四器件隔离层包括：
第二绝缘衬层，与所述一对第二鳍型有源区接触；
第三绝缘衬层，在所述第二绝缘衬层上；
第二间隙填充绝缘层，在所述第三绝缘衬层上；以及
第二上掩埋层，与所述第二绝缘衬层、所述第三绝缘衬层和所述第二间隙填充绝缘层接触，其中所述第二上掩埋层在所述第二间隙填充绝缘层上。
4.如权利要求1所述的集成电路器件，其中所述第二器件隔离层在所述一对第一鳍型有源区之间的第一鳍隔离沟槽中并在第一上沟槽中，其中所述第一上沟槽具有比所述第一鳍隔离沟槽的宽度大的宽度，在所述第一鳍隔离沟槽上，并与所述第一鳍隔离沟槽连通，以及
其中所述第四器件隔离层在所述一对第二鳍型有源区之间的第二鳍隔离沟槽中并在第二上沟槽中，其中所述第二上沟槽具有比所述第二鳍隔离沟槽的宽度大的宽度，在所述第二鳍隔离沟槽上，并与所述第二鳍隔离沟槽连通。
5.如权利要求4所述的集成电路器件，其中所述第二器件隔离层包括：
第一氧化物膜，与所述一对第一鳍型有源区接触，其中所述第一氧化物膜在所述第一鳍隔离沟槽中；
第二氧化物膜，在所述第一鳍隔离沟槽中，其中所述第二氧化物膜在所述第一氧化物膜上；以及
第三氧化物膜，与所述第一氧化物膜和所述第二氧化物膜接触，其中所述第三氧化物膜在所述第一上沟槽中。
6.如权利要求5所述的集成电路器件，其中所述第三氧化物膜具有比所述第一鳍隔离沟槽的宽度大的宽度。
7.如权利要求4所述的集成电路器件，其中所述第四器件隔离层包括：
第四氧化物膜，与所述一对第二鳍型有源区接触，其中所述第四氧化物膜在所述第二鳍隔离沟槽中；
第五氧化物膜，在所述第二鳍隔离沟槽中，其中所述第五氧化物膜在所述第四氧化物膜上；和
绝缘衬层，插设在所述第四氧化物膜和所述第五氧化物膜之间，其中所述绝缘衬层在所述第二鳍隔离沟槽中并包括与所述第四氧化物膜和所述第五氧化物膜的材料不同的材料；以及
第六氧化物膜，与所述第四氧化物膜、所述绝缘衬层和所述第五氧化物膜接触，其中所述第六氧化物膜在所述第二上沟槽中。
8.如权利要求7所述的集成电路器件，其中所述绝缘衬层包括多晶硅膜或氮化物膜。
9.如权利要求7所述的集成电路器件，其中所述第六氧化物膜具有比所述第二鳍隔离沟槽的宽度大的宽度。
10.如权利要求1所述的集成电路器件，其中所述第一器件隔离层具有在比所述一对第一鳍型有源区的每个的上表面的高度低的高度处的上表面，所述第三器件隔离层具有在比所述一对第二鳍型有源区的每个的上表面的高度低的高度处的上表面，所述第二器件隔离层具有在比所述一对第一鳍型有源区的每个的上表面的高度高的高度处的上表面，所述第四器件隔离层具有在比所述一对第二鳍型有源区的每个的上表面的高度高的高度处的上表面。
11.如权利要求1所述的集成电路器件，其中所述第一器件隔离层具有在比所述一对第一鳍型有源区的每个的上表面的高度低的高度处的上表面，所述第三器件隔离层具有在比所述一对第二鳍型有源区的每个的上表面的高度低的高度处的上表面，所述第二器件隔离层具有在与所述一对第一鳍型有源区的每个的上表面的高度基本上相同的高度处的上表面，所述第四器件隔离层具有在与所述一对第二鳍型有源区的每个的上表面的高度基本上相同的高度处的上表面。
12.如权利要求1所述的集成电路器件，还包括：
第一正常栅极，在所述一对第一鳍型有源区中的第一鳍型有源区上，并在与所述一对第一鳍型有源区的延伸方向交叉的方向上延伸；以及
第一虚设栅极，在所述第二器件隔离层上，并平行于所述第一正常栅极延伸。
13.如权利要求12所述的集成电路器件，还包括在所述一对第一鳍型有源区中的至少一个中的源/漏区域，其中所述源/漏区域被所述第二器件隔离层的一部分垂直地交叠。
14.如权利要求1所述的集成电路器件，还包括：
第二正常栅极，在所述一对第二鳍型有源区中的第二鳍型有源区上，并在与所述一对第二鳍型有源区的延伸方向交叉的方向上延伸；以及
第二虚设栅极，在所述第四器件隔离层上，并平行于所述第二正常栅极延伸。
15.如权利要求14所述的集成电路器件，还包括在所述一对第二鳍型有源区中的至少一个中的源/漏区域，其中所述源/漏区域被所述第四器件隔离层的一部分垂直地交叠。
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