CN102891148A - 用于单栅极非易失性存储器件的结构和方法 - Google Patents

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Abstract

本发明提供了集成电路。集成电路包括：半导体衬底，具有外围区域和存储区域；场效应晶体管，被设置在外围区域中并且具有硅化物部件；以及单浮栅非易失性存储器件，被设置在存储区域中，没有硅化物，并且具有彼此横向隔离的第一栅电极和第二栅电极。

Description

用于单栅极非易失性存储器件的结构和方法
技术领域
本发明涉及集成电路领域，更具体地，涉及用于单栅极非易失性存储器件的结构和方法。
背景技术
在深亚微米集成电路技术中，非易失性存储器件由于各种优点成为受欢迎的存储单元。尤其是，当电源断开时，保存在非易失性存储器件中的数据不会丢失。非易失性存储器件的一个特定实例包括：单个浮栅，从而保持与所存储的数据相关联的电荷。当实施互补金属氧化物半导体场效应晶体管(CMOSFET)技术时，自对准硅化物在诸如栅极、源极、以及漏极的各个接触区域上形成，从而降低了接触电阻。当包括非易失性存储器件的集成电路通过各种技术结点缩小时，存储器件的设计考虑工艺集成，例如，对准边缘和其他因素，导致较大的存储单元尺寸和较低的封装密度。因此，需要单非易失性存储器件的结构和制造该单非易失性存储器件的方法，从而解决以上问题。
发明内容
为解决上述问题，本发明提供了一种集成电路，包括：半导体衬底，具有外围区域和存储区域；场效应晶体管，被设置在外围区域中并且具有硅化物部件；以及单浮栅非易失性存储器件，被设置在存储区域中，没有硅化物，并且具有彼此横向间隔的第一栅电极和第二栅电极。
其中，位于存储区域中的单浮栅非易失性存储器件包括：第一区域和接近第一区域的第二区域，其中，第一区域包括第一结构，和第二区域包括第二结构；第一结构被设计为可操作地存储电荷并且包括：第一栅极介电部件，位于半导体衬底上方；第一栅电极，被设置在第一栅极介电部件上方，并且被配置为浮置；以及源极和漏极，在半导体衬底中形成，被设置在第一栅电极的两侧；以及第二结构与用于数据操作的第一结构连接，并且包括：第二栅极介电部件，位于半导体衬底的上方；以及第二栅电极，被设置在第二栅极介电部件上方。
其中，第一结构被配置为具有与第二栅电极连接的浮栅的晶体管，并且第二结构被配置为电容器。
其中，第二结构进一步包括：第一类型掺杂剂的掺杂阱，在半导体衬底中形成，并且位于第二栅电极下方；以及第一类型掺杂剂的掺杂接触件，在半导体衬底中形成，并且与掺杂阱接触。
其中，电容器包括：掺杂阱，作为第一电容器电极；第二栅电极，作为第二电容器电极；以及第二栅极介电部件，作为夹置在第一电容器电极和第二电容器电极之间的电容器电介质。
其中，第二部件进一步包括：第一类型掺杂剂的掺杂阱，在半导体衬底中形成，并且位于第二栅电极的下方；以及第二类型掺杂剂的掺杂接触件，在半导体衬底中形成，并且与掺杂阱接触，第二类型掺杂剂与第一类型掺杂剂相反，其中，电容器包括：掺杂阱，作为第一电容器电极；第二栅电极，作为第二电容器电极；以及第二栅极介电部件，作为夹置在第一电容器电极和第二电容器电极之间的电容器电介质。
其中，第一结构被配置为浮栅晶体管，并且第二结构被配置为与浮栅晶体管串联连接的选择晶体管；以及选择晶体管和浮栅晶体管共用漏极。
其中，第一结构被配置为浮栅晶体管，并且第二结构被配置为注入晶体管；注入晶体管和浮栅晶体管共用漏极；以及第二栅电极与第一栅电极电连接。
其中，浮栅晶体管的源极连接至读位线；漏极连接至字线；以及注入晶体管的源极连接至注入位线。
其中，位于外围区域中的场效应晶体管包括：第三栅极，被设置在第三栅极介电部件上方；源极和漏极，在半导体衬底中形成，并且第三栅极插入源极和漏极之间；以及硅化物部件，在位于外围区域中的场效应晶体管的源极、漏极、以及第三栅极上形成，并且进一步连接至用于相应电偏置的互连结构。
其中，第二栅极电连接至第一栅极，并且电浮置。
此外，还提供了一种集成电路，包括：半导体衬底，具有外围区域和存储区域，其中，外围区域包括设置在各个接触区域上方的硅化物部件，并且存储区域没有硅化物；以及多个单浮栅非易失性存储单元，被设置在存储区域中，其中，单浮栅非易失性存储单元中的每个包括：第一栅电极，被设置在半导体衬底上方，通过第一栅极介电部件与半导体衬底隔离，并且为了存储电荷而被配置为浮置；源极和漏极，在半导体衬底中形成，分别被设置在第一栅极的两侧；以及第二栅电极，被设置在半导体衬底上方，通过第二栅极介电部件与半导体衬底隔离，并且与第一栅电极具有横向间距。
其中，第二栅电极与用于电偏置的互连结构电连接。
该集成电路进一步包括：源极，位于半导体衬底中，并且被设置在第二栅电极的边缘处，其中，第二栅电极与第一栅电极电连接，并且位于第二栅电极的边缘处的源极被配置为可操作地对第一栅电极充电。
该集成电路进一步包括：第一类型掺杂剂的第一掺杂区域，位于半导体衬底中，并且直接位于第二栅电极的下方；以及第一类型掺杂剂的第二掺杂区域，位于半导体衬底中，并且与第一掺杂区域接触，其中，第二栅电极与第一栅电极电连接，并且第二掺杂区域被配置为可操作地对第一栅电极充电。
其中，位于存储区域中的单浮栅存储器件包括：第一区域和接近第一区域的第二区域；第一区域包括：被配置为晶体管的第一栅极介电部件、第一栅电极、以及源极和漏极；第二区域包括：被配置为电容器的掺杂阱、第二栅极介电部件、和第二栅电极，掺杂阱位于半导体衬底中，并且直接位于第二栅极介电部件下方；以及第二栅电极与第一栅电极电连接。
该集成电路进一步包括：浅沟槽隔离件(STI)，位于半导体衬底中，并且被设置在晶体管的漏极和掺杂阱之间。
该集成电路进一步包括：第一介电材料的硬掩模层，在存储区域内位于半导体衬底上方；第二介电材料的蚀刻停止层，位于半导体衬底上方并且部分位于硬掩模层上方；第三介电材料的层间介电(ILD)层，位于蚀刻停止层上方；第一多个接触部件，位于存储区域中并且内嵌在硬掩模层、蚀刻停止层、以及ILD层中；以及第二多个接触部件，位于外围区域中，内嵌在硬掩模层、蚀刻停止层、以及ILD层中，并且与硅化物部件接触，其中，第二介电材料与第一介电材料和第三介电材料不同。
此外，还提供了一种制造集成电路的方法，该方法包括：提供具有存储区域和外围区域的硅衬底；形成位于硅衬底上方的栅极介电层和位于栅极介电层上方的栅电极层；图案化栅电极层和栅极介电层，生成位于存储区域中的第一栅叠层和第二栅叠层，以及位于外围区域中的第三栅叠层，第二栅叠层与第一栅叠层具有横向间距；对硅化物衬底实施各种注入，形成位于第一栅叠层的两侧的第一源极和第一漏极并且位于第三栅叠层的两侧第二源极和第二漏极；形成位于硅衬底上方的硬掩模层，其中，硬掩模层覆盖存储区域，并且暴露位于外围区域中的第三栅叠层、第二源极、以及第二漏极；以及在外围区域中的第三栅叠层、第二源极、以及第二漏极的上方形成硅化物，而通过硬掩模层保护存储区域防止形成硅化物。
其中，形成硅化物包括：通过硬掩模层在硅衬底上方沉积金属层；实施对于硅衬底的退火工艺，从而使金属层与硅衬底发生反应；以及进行蚀刻，从而去除金属层的未反应部分。
在形成硅化物以后，进一步包括：形成位于硅衬底上方的层间介电(ILD)层；蚀刻ILD层，从而形成接触通孔，接触通孔分别与位于存储区域中的第一源极和第一漏极以及位于外围区域中的第二源极和第二漏极对准；蚀刻位于存储区域的接触通孔中的硬掩模层；以及在接触通孔中形成导电塞。
其中，蚀刻硬掩模层包括实施蚀刻工艺，对蚀刻工艺进行调整，从而选择地蚀刻硬掩模层，而没有明显损害位于外围区域的接触通孔内的硅化物。
在形成导电塞以前，进一步包括：在形成ILD层以前，形成位于硅衬底上方的蚀刻停止层，从而使得蚀刻停止层覆盖硬掩模层和硅化物，并且位于ILD层下方；在蚀刻ILD层以后，蚀刻蚀刻停止层；以及此后，蚀刻硬掩模层。
在形成导电塞以前，进一步包括：在形成ILD层以前，形成位于硅衬底上方的蚀刻停止层，从而使得蚀刻停止层覆盖硬掩模层和硅化物，并且位于ILD层下方；以及在蚀刻ILD层以后，对蚀刻停止层和硬掩模层实施蚀刻工艺，其中，对蚀刻工艺进行调整，从而基本上去除蚀刻停止层和硬掩模层，而没有损害硅化物部件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的多方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1为根据本发明的各个方面制造具有所制造的金属栅叠层和多晶硅结构的半导体器件的方法的流程图。
图2至图6根据本发明的各个方面在各个制造阶段制造的具有单浮栅非易失性存储器件的半导体结构的一个实施例的截面图。
图7至图10为根据本发明的各个实施例制造的具有单浮栅非易失性存储器件的半导体结构的截面图。
图11和图12为根据其他实施例制造的具有单浮栅非易失性存储器件的半导体结构的俯视图。
图13为根据其他实施例所制造的具有单浮栅非易失性存储器件的半导体结构的俯视图。
图14为根据其他实施例所制造的图13的半导体结构的截面图。
具体实施方式
据了解为了实施各个实施例的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。再者，本公开可在各个示例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各个实施例和/或结构之间的关系。而且，以下描述中第一部件形成在第二部件上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。
图1为根据本发明的各个方面制造具有所制造的单浮栅非易失性存储器件的半导体器件的方法100的实施例的流程图。图2至图6为在各个制造阶段并且根据一个或多个实施例所制造的半导体结构200的截面图。参考图1至图6共同描述了半导体结构200和制造该半导体结构的方法100。
参考图1和图2，方法100通过提供半导体衬底210从步骤102开始。半导体衬底210包括硅。可选地或者另外地，衬底包括：锗、硅锗、或者其他适当半导体材料。半导体衬底210还包括形成在衬底中的各种隔离部件，例如浅沟槽隔离(STI)，从而隔离各个器件。半导体衬底还包括各种掺杂区域，例如，n型阱和p型阱。在一个实施例中，半导体衬底210包括：用于外围器件的外围区域212和用于单浮栅非易失性存储器件的存储区域214。各个浅沟槽隔离部件216在半导体衬底214中形成，并且该各个浅沟槽隔离部件被配置在外围区域212和存储区域214中，用于适当电隔离。STI的形成可以包括：蚀刻位于衬底中的沟槽，和通过诸如氧化硅、氮化硅、氮氧化硅的绝缘材料填充该沟槽。所填充的沟槽可以具有多层结构，例如热氧化物线性层，其中，氮化硅填充该沟槽。在一个实施例中，可以使用工艺序列，例如，生长衬垫氧化物层、形成低压化学汽相沉积(LPCVD)氮化物层、使用光刻胶和掩模图案化STI开口、蚀刻位于衬底中的沟槽、可选地生长热氧化物沟槽衬垫从而改善沟槽界面、通过CVD氧化物填充沟槽、使用化学机械抛光(CMP)从而实施后蚀刻、以及使用氮化物脱模以脱离STI结构来制造STI结构。在另一实施例中，位于存储区域214中的半导体衬底210包括：掺杂阱218，例如在一个实例中的n型掺杂阱。
通过在外围区域212中形成第一栅叠层220并且在存储区域214中形成第二栅叠层222和第三栅叠层224，方法100继续步骤103。在一个实施例中，在相同的工艺程序中同时形成第一栅叠层220、第二栅叠层222、以及第三栅叠层224。第一栅叠层220包括：第一栅极介电部件226a和堆叠在第一栅极介电部件上的第一栅电极228a。类似地，第二栅叠层222包括：第二栅极介电部件226b和堆叠在第二栅极介电部件上的第二栅电极228b，第三栅叠层224包括：第三栅极介电部件226c和堆叠在第三栅极介电部件上的第三栅电极228c。
在本实施例中，包括栅极介电层226和栅电极层228的各种材料层通过各个沉积技术在衬底210上形成。然后，将光刻图案化工艺施加给各种材料层上，从而对其图案化，形成包括相应的栅极介电部件(226a、226b、以及226c)和栅电极(228a、228b、以及228c)的第一栅叠层220、第二栅叠层222、以及第三栅叠层224。在一实例中，栅极介电层226包括氧化硅，并且栅电极层228包括掺杂多晶硅。在另一实例中，氧化硅的栅极介电层226通过热氧化工艺形成，并且多晶硅的栅电极层228通过化学汽相沉积(CVD)方法形成。示例性光刻图案化工艺可以包括：光刻胶图案化、蚀刻、以及光刻胶脱模。光刻胶图案化进一步包括：光刻胶涂覆、软烘、掩模对准、曝光图案、曝光后焙烘、光刻胶显影、以及硬烘的工艺步骤。还可以通过诸如无掩模光刻、电子束曝光、离子束曝光、以及分子印迹的其他适当方法来实施或者替换光刻图案化。
在一个实施例中，各个栅叠层可以进一步包括：栅极隔离件(侧壁隔离件)230，被设置在相应栅电极的侧壁上并且在稍后的步骤中形成。
在可选实施例中，第一栅叠层220可以在不同程序中个别地形成，从而使得将第一栅叠层220配置为与第二栅叠层222和第三栅叠层224不同。例如，第一栅极介电部件可以具有与第二栅极介电部件和第三栅极介电部件的不同介电材料和/或不同厚度。
在另一可选实施例中，栅极介电层226可以包括高k介电层。高k介电层包括：介电材料，具有高于热氧化硅的介电常数，约3.9。在一实例中，高k介电层包括氧化铪(HFO)。在各个实例中，高k介电层包括：金属氧化物、金属氮化物、或者其组合。在一个实施例中，栅电极层228包括金属，例如，铜、铝、或者其他适当金属。在另一实施例中，栅叠层(例如，220、222、以及224)可以进一步包括：插入在高k介电层和栅电极层的导电层。在一实例中，导电层包括氮化钛(TiN)。
在一个实施例中，将栅叠层220配置为用于第一晶体管232，例如，场效应晶体管(FET)。在一实例中，第一晶体管232包括金属氧化物半导体FET(MOSFET)，例如，n型MOSFET或者p型MOSFET。形成用于第二晶体管234的第二栅叠层222。在另一个实施例中，形成用于电容器236的第三栅叠层224。电连接第二晶体管234和电容器236，并且将该第二晶体管和电容器配置为用于形成单浮栅非易失性存储单元(或者器件)。尤其是，位于第二栅叠层222中的第二栅电极228b被配置为电浮置。不存在直接堆叠在浮栅228b上的控制电极。电容器236与浮栅238b连接，并且进一步用于控制存储单元的各种操作。如图2所示，将第二栅叠层222和第三栅叠层224设置在半导体衬底210的不同区域，并且具有彼此的横向间距。在该特定实例中，第三栅叠层222和第三栅叠层224通过STI部件216横向间隔。
通过在半导体衬底210中形成各种掺杂部件，包括位于外围区域212和存储区域214中的源极和漏极，方法100继续步骤106。通过诸如一种或多种离子注入的适当技术形成用于第一晶体管232的源极和漏极238。类似地，当这两者为相同类型(n型或p型)的MOSFET时，第二晶体管234中的源极和漏极240通过相同工艺形成，从而形成源极和漏极238。可选地，当源极/漏极238和240为不同类型(一个为n型并且另一个为p型)的MOSFET时，位于第二晶体管234中的源极和漏极240通过类似技术分别形成。在一个实施例中，源极和漏极部件(238和240)进一步包括：轻掺杂源极/漏极(LDD)部件，基本上与相关的栅叠层对准；和重掺杂源极/漏极(S/D)部件，基本上与相关的侧壁隔离件230对准。在又一实施例中，以浮栅晶体管234为例，LDD部件首先通过轻掺杂剂量下的离子注入形成。此后，隔离件230通过电介质沉积和等离子蚀刻形成。然后，重掺杂S/D部件通过在重掺杂剂量下的离子注入形成。nFET和pFET的各个源极和漏极部件可以在类似的程序中但是通过相反掺杂类型形成。
源极/漏极138的掺杂类型与半导体衬底210的掺杂类型相反，从而使得适当配置第一晶体管232。关于浮栅晶体管234，掺杂阱218的掺杂类型包括第一类型的掺杂剂，并且源极/漏极240包括与第一类型的掺杂剂相反的第二类型的掺杂剂。在本实施例中，掺杂阱218包括p型掺杂剂(p型阱)，并且源极/漏极240包括n型掺杂剂，相应的浮栅晶体管234为n型晶体管(nFET)。
尤其是，掺杂区域241还可以在电容器236中形成。在本实施例中，掺杂区域241与源极/漏极240类似，并且包括与位于掺杂阱218中的第一类型的掺杂剂不同的第二类型的掺杂剂。将掺杂区域241设置在一侧的栅叠层224的边缘处。掺杂区域241与掺杂阱218接触或者被设置在掺杂阱218中。可选地，将掺杂区域241设置在栅叠层224的两侧。在另一可选实施例中，掺杂区域241包括位于掺杂阱中的第一类型的掺杂剂。在又一实施例中，掺杂区域241同时位于相同的离子注入程序中，从而形成源极/漏极240。例如，与LDD和重掺杂源极/漏极240类似地，掺杂区域241可以包括相同类型掺杂剂的轻掺杂部件和重掺杂部件。掺杂阱218用作一个电容器电极并且第三栅电极228c为另一电容器电极。栅极介电部件226c为夹置在两个电容器电极之间的电容器电介质。
参考图3，通过形成图案化的硬掩模层244，从而基本上覆盖存储区域214而为了随后的硅化物形成，暴露外围区域212，方法100继续步骤108。尤其是，为了硅化物形成，暴露源极和漏极238。另外，为了硅化物形成，还可以暴露第一栅电极228a。硬掩模层224包括各个开口，并且用于随后的硅化物形成。在一个实施例中，如图3所示，硬掩模层244包括开口，从而暴露位于外围区域212中的栅叠层222和源极/漏极238。硬掩模层244的形成包括沉积和光刻图案化。光刻图案化包括：在硬掩模层上形成图案化光刻胶层，和通过图案化的光刻胶层的开口蚀刻硬掩模层。在一个实例中，硬掩模层244包括：氧化硅，该氧化硅通过CVD，例如等离子体增强CVD(PECVD)形成。在另一实施例中，施加给硬掩模层的蚀刻工艺包括氢氟酸作为蚀刻剂，从而选择地去除在图案化光刻胶层的开口中的硬掩模层。此后，可以通过湿法脱模或者等离子体灰化去除图案化光刻胶层。根据另一实施例，硬掩模层244可以包括其他适当材料，例如氮化硅。在一实例中，氮化硅硬掩模层可以通过诸如PECVD的适当技术形成。在一实例中，硬掩模层214的厚度在约200埃至约1200埃之间变动。
再次参考图3，通过在外围区域212中形成各种硅化物部件，而通过硬掩模保护存储区域214防止形成硅化物，方法100继续步骤110。通过本领域中已知的工艺形成硅化物部件246，例如自对准的硅化物(自对准硅化物)，因此，还将该硅化物部件称作自对准硅化物部件246。在一个实施例中，硅化物部件246包括：硅化镍。在可选实施例中，硅化物部件246可以包括其他适当硅化物，例如，硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、或者其组合。在一个实例中，硅化物具有在约200埃至约800埃之间变动的厚度。
硅化物部件246在源极/漏极238上形成，并且另外地，如果栅极228a包括多晶硅，则硅化物部件可以在第一栅电极228a上形成。在本实施例中，选择地，硅化物部件246可以利用图案化的硬掩模层244覆盖存储区域214在外围区域中形成。在一实例中，将金属层沉积在硬掩模层244上，并且将该金属层沉积在与硬掩膜层244的开口所对准的外围区域212中的半导体衬底210的各个接触区域(源极/漏极238和栅电极228a)上。将高温退火应用于半导体衬底210和金属层，从而使得该金属层与衬底210的硅发生反应，从而形成硅化物。然后，通过蚀刻工艺去除未反应的金属层，如图3所示，生成硅化物部件246。可以进一步实施通过更高退火温度的另一退火工艺，从而将硅化物部件246变为低阻状态。在形成硅化物部件246以后，可以保留硬掩模层244。
通过在硅化物部件246和硬掩模层244上形成蚀刻停止层(在图3中未示出)，方法100可以继续步骤122。蚀刻停止层包括选择的介电材料，从而在随后阶段中具有用于适当蚀刻工艺的蚀刻选择性。蚀刻停止层可以与半导体衬底210的表面轮廓共形，从而使得蚀刻停止层基本上覆盖位于衬底上的各个部件。
参考图4，通过在半导体衬底210和栅叠层220/222/224上方形成层间介电(ILD)层248，方法100继续步骤114。ILD层248通过诸如化学汽相沉积(CVD)的适当技术形成。例如，可以实施高密度等离子体CVD，从而形成ILD层248。在衬底上至位于栅叠层220/222/224的顶表面的上方的水平面上形成ILD层248，从而使得内嵌栅叠层220/222/224。在各个实施例中，ILD层248包括氧化硅、低k介电材料(具有小于约3.9的介电常数的介电材料，热氧化硅的介电常数)。在各个实施例中，低k材料包括：掺氟硅玻璃(FSG)、掺碳氧化硅、黑钻
Figure BDA0000137611590000111
(Applied Materials of Santa Clara，California)，干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB(二苯并环丁烯)、SiLK(Dow Chemical Midland，Michigan)、聚酰亚胺、和/或市售的或未来开发的其他适当材料。
在一个实施例中，将化学机械抛光(CMP)工艺进一步施加给ILD层248，从而使ILD层248的顶面平整化。在另一实施例中，CMP工艺可以进一步减小ILD层248的厚度，从而使得从顶面暴露栅电极220/222/224。可以调整包括抛光液化学制品和抛光压力的CMP工艺的工艺条件和参数，从而部分去除和平整化ILD层248。
参考图5，通过形成位于ILD层248中并且与各个接触区域对准的多个接触孔250，方法100继续步骤116，该各个接触区域包括位于外围区域中的硅化物部件246和位于存储区域214中的源极/漏极240和掺杂区域241，从而使得暴露其接触区域。在另一实例中，可以形成接触孔250的子集，且该接触孔的子集与栅叠层(例如，220、222、以及224)对准。接触孔250通过光刻工艺和包括一个或多个蚀刻步骤的蚀刻工艺形成。应用蚀刻工艺，蚀刻ILD层248和硬掩模层244，从而暴露接触区域。在一个实施例中，蚀刻工艺包括：使用采用诸如含氟蚀刻剂的适当蚀刻剂的等离子体蚀刻的蚀刻步骤，从而选择地蚀刻ILD层248和硬掩模层244，而没有损害位于外围区域212中的硅化物部件。在一实例中，蚀刻工艺使用等离子体蚀刻，其中，气体包括C5F8、CH2F2、以及Ar。在又一实例中，可以分别在约2sccm至30sccm、5sccm至40sccm、以及100sccm至600sccm范围内调节用于C5F8、CH2F2、以及Ar的气流。在另一实施例中，蚀刻工艺包括：蚀刻ILD层248的第一蚀刻步骤(例如，等离子体蚀刻)和使用具有诸如HF的适当蚀刻剂的湿蚀刻的第二蚀刻步骤，从而选择地去除位于存储区域214中的硬掩模层244，而没有损害位于外围区域212中的硅化物部件246。
可选地，如果具有蚀刻停止层，则调节第二蚀刻步骤，从而选择地去除蚀刻停止层和硬掩模层，而没有损害硅化物部件246。在特定实例中，调节第二蚀刻步骤，从而使得硬掩模层244和蚀刻停止层的蚀刻速率基本上相同。在另一实施例中，选择蚀刻停止层，从而该蚀刻停止层与ILD层248不同并且与硬掩模层244不同。例如，ILD层248包括氧化硅或者底k介电材料，并且硬掩模层244包括氧化硅，而蚀刻停止层包括氮化硅或碳化硅。
参考图6，通过形成通过一个或多种金属填充的接触孔250，生成接触部件或金属塞，方法100继续步骤118。在一个实施例中，使用钨填充接触孔，从而形成钨塞252。将诸如铜或铝的其他金属用于形成金属塞252。金属沉积可以使用物理汽相沉积(PVD)、电镀或其组合。可以应用另一CMP工艺，从而去除形成在ILD层上的额外的金属层，并且进一步平整化半导体结构200的顶面。
图7示出了根据另一实施例所制造的具有浮栅非易失性存储器件的半导体结构200的截面图。浮栅非易失性存储器件包括：电连接在一起的浮栅晶体管234和电容器236。电容器236的第三栅电极228c与浮栅晶体管234的第二栅电极228b电连接。尤其是，互连结构256在半导体衬底210上在外围区域212和存储区域214上方形成。多层互连包括：垂直互连，例如传统通孔或接触；和水平互连，例如，金属线。各个互连部件可以采用各种导体材料，包括铜、钨、和硅化物。在一实例中，将镶嵌工艺用于形成有关铜的多层互连结构。在另一实施例中，将钨用于在接触孔中形成钨塞。为了简单，在图7中没有示出各个接触通孔。互连结构256包括：各个部件258，被配置为电连接栅电极228b和228c，并且进一步被配置为使得栅电极228b和228c电浮置(不可操作，并且不能发生电压偏置)。可选地，在位于外围区域212中的第一栅电极228a的上方不存在硅化物部件246。
虽然描述了半导体结构200和方法100，但是在不背离本发明的范围内，可以具有其他选择和实施例。例如，位于存储区域214中的单浮栅非易失性存储器件可以具有根据各个其他实施例并且下文中进一步提供的其他适当结构。
图8示出了具有单浮栅非易失性存储器件302的半导体结构300的截面图的另一实施例。半导体结构300与半导体结构200类似，因为位于存储区域214中的单浮栅非易失性存储器件302没有硅化物。为了提高器件性能，硅化物部件246在位于外围区域212中的第一晶体管232的上方形成。然而，半导体结构300包括掺杂阱304作为电容器236的一个电容器电极。掺杂区域241和掺杂阱304包括相同类型的掺杂剂，例如均为n型或者均为p型。在本实施例中，半导体衬底210为p型掺杂的。掺杂阱304为n型掺杂的。源极/漏极240和掺杂区域241为n型掺杂的。尤其是，掺杂区域241的掺杂浓度高于掺杂阱304的掺杂浓度，从而当将偏压施加给掺杂区域241时，降低了其间的电压降。
图9示出了具有单浮栅非易失性存储器件312的半导体结构310的截面图的另一实施例。半导体结构310与半导体结构200类似，因为位于存储区域214中的单浮栅非易失性存储器件312没有硅化物。为了提高器件性能，硅化物部件246在位于外围区域212中的第一晶体管232上形成。然而，单浮栅非易失性存储器件312包括集成在一起的浮栅晶体管234和另一晶体管314。晶体管314包括设置在栅叠层224的两侧的源极315和漏极316。尤其是，通过共用插入栅叠层222和224之间的共漏极316电连接浮栅晶体管234和晶体管314。共漏极316和源极240和315可以在相同的程序中同时形成。在本实施例中，半导体衬底210包括与源极240/315和共漏极316的掺杂剂类型相反的掺杂剂类型。此外，互连结构256包括各个导电部件318，导电部件被配置为将晶体管314的栅电极228c连接至用于适当偏压的输入。可比较地，将栅电极228b配置为电浮置，而将栅电极228c配置为电偏置。在另一实例中，单浮栅非易失性存储器件312可以在掺杂区域中的形成，其中，该掺杂阱的掺杂类型与源极(240和315)和共漏极316的掺杂类型相反。
图10示出了具有单浮栅非易失性存储器件322的半导体结构320的截面图的另一实施例。半导体结构320与半导体结构310类似，因为位于存储区域214中的单浮栅非易失性存储器件322没有硅化物。为了提高器件性能，硅化物部件246在位于外围区域212中的第一晶体管232上形成。然而，单浮栅非易失性存储器件322包括集成在一起的浮栅晶体管234和另一晶体管324。晶体管324包括设置在栅叠层224的两侧的源极315和漏极316。尤其是，浮栅晶体管234和晶体管324共用插入栅叠层222和224之间的共漏极316。共漏极316和源极240和315可以在相同的程序期间同时形成。在本实施例中，半导体衬底210包括与源极240/315和共漏极316的掺杂剂类型相反的掺杂剂类型。此外，互连结构256包括各个导电部件326，该导电部件被配置为连接浮栅晶体管234的栅电极228b和晶体管324的栅电极228c。在一实例中，栅电极228b和228c通过另一栅电极228d直接连接。在适当结构中，将栅电极228d部分设置在共漏极316的上方，并且分别延伸至栅电极228b和228c。
在图11所示的一个实例中，该图作为单浮栅非易失性存储器件322的俯视图，单浮栅非易失性存储器件322包括：源极240、源极315、以及共漏极316。单浮栅非易失性存储器件322进一步包括：栅电极228(和栅极介电层226，未示出)，该栅电极延伸至浮栅晶体管234和晶体管324。栅电极228包括：第一部分228b，被设置在浮栅晶体管234的沟道上方；第二部分228c，被设置在晶体管324的沟道上方；以及第三部分228d，被设置共漏极316的上方，以连接栅电极228b和228c的方式配置该共漏极。单浮栅非易失性存储器件322进一步包括各个接触328，被设置为和被配置为用于各个偏压和电输入。
在另一实例中，单浮栅非易失性存储器件312可以在掺杂阱中形成，其中，该掺杂阱的掺杂剂类型与源极(240和315)和共漏极316的掺杂剂类型相反。
图12示出了根据另一实施例制造的单浮栅非易失性存储器件350的俯视图。单浮栅非易失性存储器件350与图8中的单浮栅非易失性存储器件302类似。单浮栅非易失性存储器件350包括：集成在一起的浮置晶体管234和电容器236。在本实施例中，单浮栅非易失性存储器件350包括：两个浮栅非易失性存储单元352和354。将浮栅电极228设置在浮栅晶体管234的沟道上方，并且延伸至电容器236，因此，位于晶体管234的沟道上方的栅叠层直接与电容器236的栅叠层连接，因为一个浮栅228在该晶体管和电容器上方延伸。晶体管234包括各个源极和漏极240，并且电容器236包括各个掺杂区域241。此外，掺杂阱304在电容器区域中形成，并且用作电容器电极。掺杂区域241和掺杂阱304包括相同类型的掺杂剂。在一实例中，掺杂阱304为n型掺杂阱(N阱)。位于单浮栅非易失性存储器件350中的各个接触区域没有硅化物。
在诸如图2的半导体结构200的各个实施例中，示出了具有单浮栅非易失性存储器件的半导体结构。半导体结构200包括外围区域和存储区域。存储区域没有硅化物，并且包括一个或多个单浮栅非易失性存储器件。单浮栅非易失性存储器件可以包括不同结构，例如，在图13和图14中所示的一种结构。图13示出了根据一个或多个实施例的单浮栅非易失性存储器件360的俯视图。图14示出了根据一个实施例沿着线A-A′的单浮栅非易失性存储器件360的截面图。可以将单浮栅非易失性存储器件360结合在半导体结构200中。参考图2、图13、以及图14描述了单浮栅非易失性存储器件360。
可选地或者另外地，将单浮栅非易失性存储器件360设置在没有硅化物的存储区域214中。单浮栅非易失性存储器件360包括：第一单元362和第二单元364作为实例。在单浮栅非易失性存储器件360中，每个单元(362或364)包括：集成在一起的注入晶体管(或者第一晶体管)234和浮栅晶体管(或者第二晶体管)324。以第二单元364为例，第一晶体管234包括设置在栅电极222两侧的源极240和漏极316。第二晶体管324包括设置在栅电极224两侧的源极240和漏极316。尤其是，第一晶体管234和第二晶体管324共用插入第一栅叠层222和第二栅叠层224之间的共漏极316。共漏极316和源极240/315可以在相同的程序期间同时形成。每个栅叠层(222或224)包括：位于衬底210上方的栅极介电部件226和设置在相应的栅极介电部件226的上方的栅电极228。在本实施例中，位于每个单元中的栅叠层222和224形成如图13所示的连续栅叠层。因此，栅电极228b和228c为连续栅电极228的两部分并且电浮置。
单浮栅非易失性存储器件360进一步包括内嵌在ILD层248中的各个接触部件328。将接触部件328配置为连接用于各个偏压和电输入的相应源极和漏极。源极240/315和漏极316中的每个与一个、两个、或者多个接触部件328连接。在一实例中，将每个共漏极316配置为与两个接触部件328连接。在本实施例中，源极240为注入源极和源极315为读源极。在又一本实施例中，接触部件328a与读源极315连接，并且进一步连接至读位线；接触部件328b连接至漏极316，并且进一步连接至字线；以及接触部件328c连接至注入源极240，并且进一步连接至注入位线。
在半导体结构的各个实施例中，位于存储区域中的单浮栅非易失性存储器件没有硅化物，同时位于外围区域中的晶体管(或者其他器件)包括：位于各个接触区域中的硅化物部件，例如，源极/漏极和/或栅电极。在本发明的各个实施例中可以具有各种优点。如果非硅化物接触部件应用在全部半导体结构中，则外围电路由于高接触电阻和高栅极电阻而具有劣化性能。如果硅化物部件在浮栅上形成(覆盖位于单浮栅非易失性存储器件中的浮栅的非控制栅极)，则将使浮栅数据保持的完整性劣化。当硅化物部件在单浮栅非易失性存储器件的源极/漏极区域上形成时，设计规则将导致增大的单元尺寸，和降低的封装密度，该设计规则包括：限制栅电极和硅化物部件之间的对准边缘的规则和限制接触塞和硅化物部件之间的对准边缘的规则。在各个实施例中所公开的半导体结构实现了提高的封装密度，而没有牺牲外围电路性能，并且没有使浮栅数据保持的完整性劣化。
可以在形成半导体结构之前、之中、和/或之后，实施其他工艺步骤。例如，在步骤118以后进一步形成多层互连。多层互连包括：垂直互连，例如，传统通孔；和水平互连，例如，金属线。各个互连部件可以实施包括铜或铝的各种导电材料。在一实例中，将镶嵌工艺用于形成有关铜的多层互连结构。
本发明不仅限于半导体结构包括位于存储区域中的单浮栅非易失性存储器件的应用。虽然已经详细描述了本发明的实施例，但是本领域中的技术人员应该理解，在不背离本发明的精神和范围的情况下，可以在发明进行多种变化、替换、以及改变。例如，另外地，半导体结构可以包括：其他结构，例如，动态随机存取存储器(DRAM)、单电子晶体管(SET)、现场可编程门阵列(FPGA)和/或其他微电子器件(本文中，共同称作微电子器件)。在另一实施例中，半导体结构包括FinFET晶体管。当然，本发明的多方面还可应用于和/或容易适用于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管、以及其他多栅极晶体管，并且本发明的多方面可能在多个不同的应用中采用，多个不同的应用包括：传感器单元和逻辑单元等。
因此，本发明提供了集成电路。集成电路包括：半导体衬底，具有外围区域和存储区域；场效应晶体管，被设置在外围区域中并且具有硅化物部件；以及单浮栅非易失性存储器件，被设置在存储区域中，没有硅化物，并且具有彼此横向隔开的第一栅电极和第二栅电极。
在一个实施例中，位于存储区域中的单浮栅非易失性存储器件包括：第一区域和接近第一区域的第二区域，其中，第一区域包括第一结构，并且第二区域包括第二结构。第一结构被设计为可操作地存储电荷，并且包括：第一栅极介电部件，位于半导体衬底上方；第一栅电极，被设置在第一栅极介电部件上方并且被配置为浮置；以及源极和漏极区域，在半导体衬底中形成，被设置在第一栅电极的两侧。第二结构与用于数据操作的第一结构连接，并且该第二结构包括：第二栅极介电部件，位于半导体衬底上方；和第二栅电极，被设置在第二栅极介电部件上方。
在另一实施例中，第一结构被配置为晶体管，该晶体管具有与第二栅电极连接的浮栅，并且第二结构被配置为电容器。在又一实施例中，第二结构进一步包括：第一类型掺杂剂的掺杂阱，在半导体衬底中形成并且位于第二栅电极下方；和第一类型掺杂剂的掺杂接触，在半导体衬底中形成并且与掺杂阱接触，其中，电容器包括：掺杂阱，作为第一电容器电极；第二栅电极，作为第二电容器电极；以及第二栅极介电部件，作为夹置在第一电容器电极和第二电容器电极之间的电容器电介质。在又一实施例中，第二结构进一步包括：第一类型掺杂剂的掺杂阱，在半导体衬底中形成并且位于第二栅电极的下方；和第二类型掺杂剂的掺杂接触，在半导体衬底中形成并且与掺杂阱接触，第二类型的掺杂剂与第一类型的掺杂剂相反，其中，电容器包括：掺杂阱，作为第一电容器电极；第二栅电极，作为第二电容器电极，以及第二栅极介电部件，作为夹置在第一电容器电极和第二电容器电极之间的电容器电介质。
在另一实施例中，将第一结构配置为浮栅晶体管，并且将第二结构配置为与浮栅晶体管串联连接的选择晶体管；选择晶体管和浮栅晶体管共用漏极。在又一实施例中，将第一结构配置为浮栅晶体管，并且将第二结构配置为注入晶体管；注入晶体管和浮栅晶体管共用漏极；以及第二栅电极电连接至第一栅电极。位于外围区域中的场效应晶体管可以包括：第三栅极，被设置在第三栅极介电部件上方；源极和漏极，在半导体衬底中形成，并且通过第三栅极插入在该源极和漏极之间；以及硅化物部件，在外围区域中的场效应晶体管的源极、漏极、以及第三栅极上方形成，并且进一步连接至相应电偏置的互连结构。第二栅极可以与第一栅极电连接并且该第二栅极电浮置。
本发明还提供了集成电路的另一个实施例。集成电路包括：具有外围区域和存储区域的半导体衬底，其中，外围区域包括设置在各个接触区域上的硅化物部件并且存储区域没有硅化物；以及将多个单浮栅非易失性存储单元设置在存储区域中。单浮栅非易失性存储单元中的每个包括：第一栅电极，被设置在半导体衬底上方，通过第一栅极介电部件与半导体衬底隔开，以及为了存储电荷，被配置为浮置；源极和漏极，在半导体衬底中形成，分别被设置在第一栅极的两侧；以及第二栅电极，被设置在半导体衬底上，通过第二栅极介电部件与半导体衬底隔开，并且具有与第一栅电极的横向距离。
在一个实施例中，第二栅电极与电偏置的互连结构电连接。集成电路可以进一步包括：位于半导体衬底中的源极，并且被设置在第二栅电极的边缘处，其中，第二栅电极与第一栅电极电连接，并且在第二栅电极的边缘处的源极被配置为可操作地对第一栅电极充电。集成电路可以进一步包括：第一类型掺杂剂的第一掺杂区域，位于半导体衬底中并且直接位于第二栅电极下方；以及第一类型掺杂剂的第二掺杂区域，位于半导体衬底中并且与第一掺杂区域接触，其中，第二栅电极与第一栅电极电连接，并且将第二掺杂区域配置为可操作地对第一栅电极充电。在另一实施例中，位于存储区域中的单个浮栅存储器件包括：第一区域和接近第一区域的第二区域；第一区域包括：被配置为晶体管的第一栅极介电部件、第一栅电极、源极、以及漏极；第二区域包括：被配置为电容器的掺杂阱、第二栅极介电部件、和第二栅电极，该掺杂阱位于半导体衬底中并且直接位于第二栅极介电部件下方；以及第二栅电极与第一栅电极电连接。在又一实施例中，集成电路进一步包括：浅沟槽隔离(STI)，位于半导体衬底中并且被设置在晶体管的漏极和掺杂阱之间。
在又一实施例中，集成电路进一步包括：第一介电材料的硬掩模层，位于存储区域内的半导体衬底上方；第二介电材料的蚀刻停止层，位于半导体衬底上方并且部分位于硬掩模层上方；第三介电材料的层间介电(ILD)层，位于蚀刻停止层上方；第一多个接触部件，位于存储区域中并且内嵌在硬掩模层、蚀刻停止层、以及ILD层中；以及第二多个接触部件，位于外围区域中，内嵌在硬掩模层、蚀刻停止层、以及ILD层中，并且与硅化物部件接触。第二介电材料与第一介电材料和第三介电材料不同。
本发明还提供了制造集成电路的方法的实施例。该方法包括：提供具有存储区域和外围区域的硅衬底；形成位于硅衬底上方的栅极介电层和位于栅极介电层上方的栅电极层；将栅电极层和栅极介电层图案化，生成位于存储区域中的第一栅叠层和第二栅叠层以及位于外围区域中的第三栅叠层，第二栅叠层与第一栅叠层具有横向间距；对于硅衬底实施各种注入，形成位于第一栅叠层的两侧第一源极和第一漏极，以及位于第三栅叠层的两侧的第二源极和第二漏极；以及形成位于硅衬底上方的硬掩模层，其中，硬掩模层覆盖存储区域，并且暴露位于外围区域中的第三栅叠层、第二源极、和第二漏极；并且在位于外围区域中的第三栅叠层、第二源极、以及第二漏极上方形成硅化物，而通过硬掩模层保护存储区域防止形成硅化物。
在一个实施例中，形成硅化物包括：通过硬掩模层在硅衬底上方沉积金属层；对于硅衬底实施退火工艺，从而使金属层与硅衬底发生反应；以及进行蚀刻，从而去除金属层的未反应部分。在另一实施例中，在形成硅化物以后，方法进一步包括：在硅衬底上方形成层间介电(ILD)层；蚀刻ILD层从而形成接触孔，该接触孔分布与位于存储区域中的第一源极和第一漏极和位于外围区域中的第二源极和第二漏极对准；蚀刻位于存储区域的接触孔内的硬掩模层；以及形成位于接触孔中的导电塞。在另一实施例中，蚀刻硬掩模层包括实施蚀刻工艺，对该蚀刻工艺进行调整从而选择地蚀刻硬掩模层，而没有明显损害位于外围区域的接触孔内的硅化物。在又一实施例中，在形成导电塞以前，方法进一步包括：在形成ILD层以前，形成位于硅衬底上方的蚀刻停止层，从而使得蚀刻停止层覆盖硬掩模层和硅化物，并且位于ILD层下方；在蚀刻ILD层以后，蚀刻蚀刻停止层；并且此后，蚀刻硬掩模层。
在又一实施例中，在形成导电塞以前，方法进一步包括：在形成ILD层以前形成位于硅衬底上方的蚀刻停止层，从而使得蚀刻停止层覆盖硬掩模层和硅化物，并且位于ILD层下方；以及在蚀刻ILD层以后，对于蚀刻停止层和硬掩模层实施蚀刻工艺，其中，调节蚀刻工艺，从而基本上去除蚀刻停止层和硬掩模层，而没有损害硅化物部件。
上面论述了若干实施例的部件。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员也应该意识到，这种等效构造并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种集成电路，包括：
半导体衬底，具有外围区域和存储区域；
场效应晶体管，被设置在所述外围区域中并且具有硅化物部件；以及
单浮栅非易失性存储器件，被设置在所述存储区域中，没有硅化物，并且具有彼此横向间隔的第一栅电极和第二栅电极。
2.根据权利要求1所述的集成电路，其中，位于所述存储区域中的所述单浮栅非易失性存储器件包括：第一区域和接近所述第一区域的第二区域，其中，
所述第一区域包括第一结构，和所述第二区域包括第二结构；
所述第一结构被设计为可操作地存储电荷并且包括：
第一栅极介电部件，位于所述半导体衬底上方；
所述第一栅电极，被设置在所述第一栅极介电部件上方，并且被配置为浮置；以及
源极和漏极，在所述半导体衬底中形成，被设置在所述第一栅电极的两侧；以及
所述第二结构与用于数据操作的所述第一结构连接，并且包括：
第二栅极介电部件，位于所述半导体衬底的上方；以及
所述第二栅电极，被设置在所述第二栅极介电部件上方。
3.根据权利要求2所述的集成电路，其中，所述第一结构被配置为具有与所述第二栅电极连接的浮栅的晶体管，并且所述第二结构被配置为电容器。
4.根据权利要求3所述的集成电路，其中，所述第二结构进一步包括：
第一类型掺杂剂的掺杂阱，在所述半导体衬底中形成，并且位于所述第二栅电极下方；以及
所述第一类型掺杂剂的掺杂接触件，在所述半导体衬底中形成，并且与所述掺杂阱接触。
其中，所述电容器包括：所述掺杂阱，作为第一电容器电极；所述第二栅电极，作为第二电容器电极；以及第二栅极介电部件，作为夹置在所述第一电容器电极和所述第二电容器电极之间的电容器电介质。
5.根据权利要求3所述的集成电路，其中，所述第二部件进一步包括：
第一类型掺杂剂的掺杂阱，在所述半导体衬底中形成，并且位于所述第二栅电极的下方；以及
第二类型掺杂剂的掺杂接触件，在所述半导体衬底中形成，并且与所述掺杂阱接触，所述第二类型掺杂剂与所述第一类型掺杂剂相反，
其中，所述电容器包括：所述掺杂阱，作为第一电容器电极；所述第二栅电极，作为第二电容器电极；以及第二栅极介电部件，作为夹置在所述第一电容器电极和所述第二电容器电极之间的电容器电介质。
6.根据权利要求2所述的集成电路，其中，
所述第一结构被配置为浮栅晶体管，并且所述第二结构被配置为与所述浮栅晶体管串联连接的选择晶体管；以及
所述选择晶体管和所述浮栅晶体管共用所述漏极。
7.根据权利要求2所述的集成电路，其中，
所述第一结构被配置为浮栅晶体管，并且所述第二结构被配置为注入晶体管；
所述注入晶体管和所述浮栅晶体管共用所述漏极；以及
所述第二栅电极与所述第一栅电极电连接。
8.根据权利要求7所述的集成电路，其中，
所述浮栅晶体管的所述源极连接至读位线；
所述漏极连接至字线；以及
所述注入晶体管的源极连接至注入位线。
9.一种集成电路，包括：
半导体衬底，具有外围区域和存储区域，其中，所述外围区域包括设置在各个接触区域上方的硅化物部件，并且所述存储区域没有硅化物；以及
多个单浮栅非易失性存储单元，被设置在所述存储区域中，其中，所述单浮栅非易失性存储单元中的每个包括：
第一栅电极，被设置在所述半导体衬底上方，通过第一栅极介电部件与所述半导体衬底隔离，并且为了存储电荷而被配置为浮置；
源极和漏极，在所述半导体衬底中形成，分别被设置在所述第一栅极的两侧；以及
第二栅电极，被设置在所述半导体衬底上方，通过第二栅极介电部件与所述半导体衬底隔离，并且与所述第一栅电极具有横向间距。
10.一种制造集成电路的方法，所述方法包括：
提供具有存储区域和外围区域的硅衬底；
形成位于所述硅衬底上方的栅极介电层和位于所述栅极介电层上方的栅电极层；
图案化所述栅电极层和所述栅极介电层，生成位于所述存储区域中的第一栅叠层和第二栅叠层，以及位于所述外围区域中的第三栅叠层，所述第二栅叠层与所述第一栅叠层具有横向间距；
对所述硅化物衬底实施各种注入，形成位于所述第一栅叠层的两侧的第一源极和第一漏极并且位于所述第三栅叠层的两侧第二源极和第二漏极；
形成位于所述硅衬底上方的硬掩模层，其中，所述硬掩模层覆盖所述存储区域，并且暴露位于所述外围区域中的所述第三栅叠层、所述第二源极、以及所述第二漏极；以及
在所述外围区域中的所述第三栅叠层、所述第二源极、以及所述第二漏极的上方形成硅化物，而通过所述硬掩模层保护所述存储区域防止形成硅化物。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106463512A (zh) * 2014-04-28 2017-02-22 美光科技公司 铁电存储器及其形成方法
CN109390367A (zh) * 2018-12-07 2019-02-26 德淮半导体有限公司 像素电路及其制造方法
CN110190056A (zh) * 2018-02-23 2019-08-30 三星电子株式会社 包括不同类型的存储单元的半导体器件
CN110190058A (zh) * 2019-05-27 2019-08-30 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN110739351A (zh) * 2018-07-18 2020-01-31 帅群微电子股份有限公司 半导体功率元件及其制造方法
JP2021093510A (ja) * 2019-02-06 2021-06-17 ローム株式会社 半導体集積回路装置
CN113097131A (zh) * 2021-03-27 2021-07-09 长江存储科技有限责任公司 半导体器件及其制造方法
CN113539805A (zh) * 2020-04-13 2021-10-22 华邦电子股份有限公司 半导体结构及其形成方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201021112D0 (en) 2010-12-13 2011-01-26 Ntnu Technology Transfer As Nanowires
US20130020623A1 (en) 2011-07-18 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for single gate non-volatile memory device
GB201200355D0 (en) * 2012-01-10 2012-02-22 Norwegian Univ Sci & Tech Ntnu Nanowires
GB201211038D0 (en) 2012-06-21 2012-08-01 Norwegian Univ Sci & Tech Ntnu Solar cells
TWI485811B (zh) * 2012-07-18 2015-05-21 Maxchip Electronics Corp 半導體結構的製造方法
GB201311101D0 (en) 2013-06-21 2013-08-07 Norwegian Univ Sci & Tech Ntnu Semiconducting Films
US9153483B2 (en) 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9224841B2 (en) * 2014-01-23 2015-12-29 Globalfoundries Inc. Semiconductor fins on a trench isolation region in a bulk semiconductor substrate and a method of forming the semiconductor fins
US10079283B2 (en) 2014-07-17 2018-09-18 E Ink Holdings Inc. Manufacturing method of a transistor
US9478626B2 (en) 2014-12-19 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with an interconnect structure and method for forming the same
ES2821019T3 (es) 2015-07-13 2021-04-23 Crayonano As Nanocables o nanopirámides cultivados sobre un sustrato grafítico
US11594657B2 (en) 2015-07-13 2023-02-28 Crayonano As Nanowires/nanopyramids shaped light emitting diodes and photodetectors
US9502466B1 (en) 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
KR102698244B1 (ko) 2015-07-31 2024-08-22 크래요나노 에이에스 그라파이트 기판 상에 나노와이어 또는 나노피라미드를 성장시키는 방법
US10147719B2 (en) * 2016-11-17 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor field effect transistors and manufacturing method thereof
US20180266567A1 (en) * 2017-03-14 2018-09-20 Nor-Cal Products, Inc. Energized ptfe seal for butterfly valve
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10720513B2 (en) * 2018-03-09 2020-07-21 Globalfoundries Singapore Pte. Ltd. OTP-MTP on FDSOI architecture and method for producing the same
US10804140B2 (en) 2018-03-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect formation and structure
CN108735752B (zh) * 2018-05-07 2021-03-12 上海华力微电子有限公司 一种闪存单元结构的制备方法
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
TWI666681B (zh) * 2018-07-18 2019-07-21 帥群微電子股份有限公司 半導體功率元件及其製造方法
US11605566B2 (en) * 2021-01-19 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure for metal gates
US11837601B2 (en) * 2021-05-10 2023-12-05 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
US12094944B2 (en) 2021-05-10 2024-09-17 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
US12027520B2 (en) 2021-05-10 2024-07-02 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
CN115458670A (zh) * 2021-06-09 2022-12-09 澜起科技股份有限公司 片上帕尔贴制冷器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170489A1 (en) * 2006-01-26 2007-07-26 Fang Gang-Feng Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process
US7289361B2 (en) * 1999-02-01 2007-10-30 Renesas Technology Corp. Semiconductor integrated circuit and nonvolatile memory element
US20100149874A1 (en) * 2008-12-14 2010-06-17 Wingyu Leung Non-volatile memory apparatus and method with deep n-well

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294811B1 (en) * 1999-02-05 2001-09-25 Vantis Corporation Two transistor EEPROM cell
US6678190B2 (en) 2002-01-25 2004-01-13 Ememory Technology Inc. Single poly embedded eprom
US6974989B1 (en) 2004-05-06 2005-12-13 Spansion Llc Structure and method for protecting memory cells from UV radiation damage and UV radiation-induced charging during backend processing
US7099192B2 (en) * 2004-06-07 2006-08-29 Yield Microelectronics Corp. Nonvolatile flash memory and method of operating the same
US7098114B1 (en) * 2004-06-22 2006-08-29 Integrated Device Technology, Inc. Method for forming cmos device with self-aligned contacts and region formed using salicide process
JP2006196758A (ja) * 2005-01-14 2006-07-27 Renesas Technology Corp 半導体装置
JP4619190B2 (ja) 2005-04-28 2011-01-26 ルネサスエレクトロニクス株式会社 プログラム可能な不揮発性メモリ
US7423903B2 (en) * 2006-04-14 2008-09-09 Yield Microelectronics Corp. Single-gate non-volatile memory and operation method thereof
US7626864B2 (en) * 2006-04-26 2009-12-01 Chih-Hsin Wang Electrically alterable non-volatile memory cells and arrays
US8344440B2 (en) * 2008-02-25 2013-01-01 Tower Semiconductor Ltd. Three-terminal single poly NMOS non-volatile memory cell with shorter program/erase times
US7859043B2 (en) 2008-02-25 2010-12-28 Tower Semiconductor Ltd. Three-terminal single poly NMOS non-volatile memory cell
US8304309B2 (en) * 2009-11-05 2012-11-06 Micron Technology, Inc. Select gates for memory
US20130020623A1 (en) 2011-07-18 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for single gate non-volatile memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7289361B2 (en) * 1999-02-01 2007-10-30 Renesas Technology Corp. Semiconductor integrated circuit and nonvolatile memory element
US20070170489A1 (en) * 2006-01-26 2007-07-26 Fang Gang-Feng Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process
US20100149874A1 (en) * 2008-12-14 2010-06-17 Wingyu Leung Non-volatile memory apparatus and method with deep n-well

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106463512A (zh) * 2014-04-28 2017-02-22 美光科技公司 铁电存储器及其形成方法
CN106463512B (zh) * 2014-04-28 2019-08-09 美光科技公司 铁电存储器及其形成方法
US10707220B2 (en) 2014-04-28 2020-07-07 Micron Technology, Inc. Ferroelectric memory and methods of forming the same
CN110190056A (zh) * 2018-02-23 2019-08-30 三星电子株式会社 包括不同类型的存储单元的半导体器件
CN110190056B (zh) * 2018-02-23 2023-11-10 三星电子株式会社 包括不同类型的存储单元的半导体器件
CN110739351A (zh) * 2018-07-18 2020-01-31 帅群微电子股份有限公司 半导体功率元件及其制造方法
CN109390367A (zh) * 2018-12-07 2019-02-26 德淮半导体有限公司 像素电路及其制造方法
JP2021093510A (ja) * 2019-02-06 2021-06-17 ローム株式会社 半導体集積回路装置
JP7449697B2 (ja) 2019-02-06 2024-03-14 ローム株式会社 半導体集積回路装置
CN110190058A (zh) * 2019-05-27 2019-08-30 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN113539805A (zh) * 2020-04-13 2021-10-22 华邦电子股份有限公司 半导体结构及其形成方法
CN113097131A (zh) * 2021-03-27 2021-07-09 长江存储科技有限责任公司 半导体器件及其制造方法

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