CN113539805A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其形成方法，包含形成栅极电极层于半导体基底之上、形成第一间隔物层以覆盖栅极电极层的侧壁、凹蚀第一间隔物层以暴露出栅极电极层侧壁的上部、形成金属材料覆盖栅极电极层的上表面和侧壁的上部、使用退火工艺使该极电极层的半导体材料与金属材料反应，以形成硅化物层、以及在退火工艺之后，移除金属材料。
Description
技术领域
本揭露有关于一种半导体结构，且特别是有关于半导体结构的自对准硅化物层。
背景技术
为了增加快闪存储器装置内的元件密度以及改善其整体表现，目前快闪存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。然而，当最小元件(例如接触件)的尺寸持续缩小时，许多挑战随之而生。因此，业界仍需要改进快闪存储器装置的制造方法，以克服元件尺寸缩小所产生的问题。
发明内容
本发明实施例提供半导体结构的形成方法。此方法包含形成栅极电极层于半导体基底之上、形成第一间隔物层以覆盖栅极电极层的侧壁、凹蚀第一间隔物层以暴露出栅极电极层侧壁的上部、形成金属材料覆盖栅极电极层的上表面和侧壁的上部、使用退火工艺使该极电极层的半导体材料与金属材料反应，以形成硅化物层、以及在退火工艺之后，移除金属材料。
本发明实施例提供半导体结构，此半导体结构包含半导体基底、设置半导体基底之上的栅极电极层、包绕栅极电极层的上部的硅化物层、以及围绕栅极电极层的下部的第一间隔物层。硅化物层包含中央部、和在中央部周围的外围部。外围部的第一底面的水平与第一间隔物层的上表面的水平相同。
附图说明
让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
图1A至图1N是根据本发明的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。
图1J-1是根据本发明的一些实施例，绘示图1J的半导体结构的一部分，以说明硅化物层的额外细节。
图2是根据本发明的一些实施例，绘示图1N的半导体结构的修改。
符号说明：
50A:存储器单元阵列区
50P:外围电路区
100:半导体结构
102:半导体基底
104:存储器单元
105:开口
106:隧穿氧化物
108:浮置栅极
110:栅极介电层
112:控制栅极
114:导电层
116:第一遮罩图案
118:第二遮罩图案
120:栅极结构
122:栅极介电层
124:栅极电极层
124’:栅极电极层
124S:侧壁的上部
126:盖层
128:第一间隔物材料
129A:间隔物层
129P:间隔物层
129P’:间隔物层
129T:上表面
130:第二间隔物材料
131A:间隔物层
131P:间隔物层
131T:上表面
131S:侧壁的上部
132:第三间隔物材料
133P:间隔物层
133P’:间隔物层
133T:上表面
134:牺牲层
136A:源极/漏极区
136P:源极/漏极区
138:凹陷
140:凹陷
152:金属材料
154:硅化物层
154B1:底面
154B2:底面
154C:中央部
154P:外围部
156:硅化物层
160:保护层
170:复晶硅层
171:牺牲接触插塞
172:刻蚀停止层
174:层间介电层
176:遮罩元件
178:接触插塞
180:接触插塞
182:接触插塞
184:阻障层
186:导电材料
A:区域
D1:深度
D2:厚度
D3:尺寸
D4:厚度
D5:厚度
D6:宽度
D7:宽度
具体实施方式
以下参照本发明实施例的图式以更全面地阐述本揭露。然而，本揭露亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的元件。
图1A至图1N是根据本发明的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。
图1A绘示半导体结构100的剖面示意图，半导体结构100包含存储器单元阵列区50A及外围电路区50P。根据一些实施例，提供半导体结构100，半导体结构100包含半导体基底102。在一些实施例中，半导体基底102可以是元素半导体基底，例如硅基底、或锗基底；或化合物半导体基底，例如碳化硅基底、或砷化镓基底。在一些实施例中，半导体基底102可以是绝缘体上的半导体(semiconductor-on-insulator，SOI)基底。
根据一些实施例，半导体基底102包含各种装置区，例如，存储器单元阵列(memorycell array)区50A以及外围电路(peripheral circuit)区50P。根据一些实施例，存储器单元阵列区50A包含存储器单元104，存储器单元104操作为数据存储。根据一些实施例，外围电路区50P包含外围电路装置，其可配置为晶体管，例如金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)。根据一些实施例，外围电路区50P的外围电路装置操作为存取及/或控制存储器单元阵列区50A的存储器单元104，例如，执行读取/写入/抹除操作。
根据一些实施例，存储器单元104是快闪存储器，例如NOR型快闪存储器。根据一些实施例，开口105形成于存储器单元104之间，且暴露出半导体基底102的上表面。根据一些实施例，存储器单元104是堆叠结构，其包含依序形成于半导体基底102之上的隧穿氧化物(tunneling oxide，Tox)层106、浮置栅极(floating gate，FG)108、栅极介电层110、控制栅极(control gate，CG)112、导电层114、第一遮罩图案116、以及第二遮罩图案118。
在一些实施例中，隧穿氧化物层106由氧化硅形成。浮置栅极108和控制栅极112由半导体材料(例如，复晶硅)形成。栅极介电层110可以是包含氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)的三层结构。导电层114由金属(例如，钨(W)，铜(Cu)，铝(Al)、或其他适合材料))或金属硅化物(例如WSix)形成。第一遮罩图案116由氮化物(例如，氮化硅)形成。第二遮罩图案118由氧化物(例如，氧化硅)形成。在一些实施例中，第一遮罩图案116与第二遮罩图案118配置为在图案化工艺(例如包含光刻和刻蚀工艺)期间定义出存储器单元104的堆叠结构的图案。
根据一些实施例，栅极结构120形成于半导体基底102的外围电路区50P。栅极结构120与后续形成于其两侧的源极/漏极区构成晶体管。此晶体管做为外围电路区50P的外围电路装置的组件，并通过后续形成于上方的多层内连线结构电性耦接至存储器单元阵列区50A中的存储器单元104。
根据一些实施例，栅极结构120包含形成于半导体基底102上表面之上的栅极介电层122、以及形成于栅极介电层122之上的栅极电极层124。在一些实施例中，栅极介电层122由氧化硅、氮化硅、氮氧化硅、或前述的组合形成。在一些实施例中，栅极电极层124由导电材料形成，例如半导体材料(例如，复晶硅)。栅极电极层124的半导体材料是掺杂的，以提高半导体材料的导电性。
根据一些实施例，盖层126形成于栅极电极层124的上表面之上。在一些实施例中，盖层126由介电材料形成，例如氧化硅、氮氧化硅、氮化硅、或前述的组合。根据一些实施例，盖层126在存储器单元104的图案化工艺期间保护外围电路区50P中的栅极结构120免于受到刻蚀工艺的损伤。
图1B绘示形成多层间隔物材料128、130、132之后的半导体结构100的剖面示意图。根据一些实施例，在半导体结构100之上依序形成第一间隔物材料128、第二间隔物材料130、以及第三间隔物材料132。根据一些实施例，第一间隔物材料128覆盖且顺应性地沿着半导体基底102的上表面、存储器单元104的侧壁和上表面、以及栅极结构120的侧壁和盖层126的侧壁和上表面延伸。在一些实施例中，第一间隔物材料128由氧化硅形成。
根据一些实施例，第二间隔物材料130覆盖并顺应性地沿着第一间隔物材料128的上表面延伸。在一些实施例中，第二间隔物材料130由氮化硅形成。根据一些实施例，第一间隔物材料128和第二间隔物材料130部分填充开口105。
根据一些实施例，第三间隔物材料132形成于第二间隔物材料130之上。根据一些实施例，第三间隔物材料132覆盖存储器单元104和栅极结构120，并填满开口105的剩余部分。在一些实施例中，第三间隔物材料132由氧化硅形成，例如由四乙氧基硅烷(tetraethylorthosilicate，TEOS)形成的氧化硅。
图1C绘示形成间隔物层133P之后的半导体结构100的剖面示意图。根据一些实施例，对外围电路区50P中的第三间隔物材料132进行刻蚀工艺，以形成一对间隔物层133P于栅极结构120的相对侧壁上。在一些实施例中，先通过光刻工艺形成刻蚀遮罩(未绘示，例如光阻)覆盖存储器单元阵列区50A，接着对半导体结构100进行刻蚀工艺，例如异向性干刻蚀。
根据一些实施例，刻蚀工艺移除第三间隔物材料132形成于半导体基底102上表面和盖层126上表面上方的部分，直到暴露出第二间隔物材料130。根据一些实施例，在刻蚀工艺之后，第三间隔物材料132沿着栅极结构120的侧壁的部分留下来而成为间隔物层133P。根据一些实施例，干刻蚀工艺产生的刻蚀副产物(例如，聚合物)堆积于半导体结构100上(例如，沿着栅极结构120的侧壁)，使得第三间隔物材料132的横向刻蚀量随着刻蚀深度增加而减少。由此，形成间隔物层133P沿着栅极结构120的侧壁，且具有向上渐减的宽度。
根据一些实施例，在形成间隔物层133P之后，通过例如灰化工艺移除存储器单元阵列区50A之上的刻蚀遮罩，并通过光刻工艺形成刻蚀遮罩(未绘示，例如光阻)覆盖外围电路区50P。根据一些实施例，对半导体结构100进行刻蚀工艺，例如湿刻蚀，以移除存储器单元阵列区50A中的第三间隔物材料132，直到暴露出第二间隔物材料130。根据一些实施例，存储器单元阵列区50A中的第三间隔物材料132被完全移除。根据一些实施例，接着通过例如灰化工艺移除外围电路区50P之上的刻蚀遮罩。
图1D绘示形成间隔物层131A、131P之后的半导体结构100的剖面示意图。根据一些实施例，对第二间隔物材料130进行刻蚀工艺，例如干刻蚀，以形成一对间隔物层131A于存储器单元104的相对侧壁上，并且形成一对间隔物层131P于栅极结构120的相对侧壁上。
根据一些实施例，在存储器单元阵列区50A中，刻蚀工艺移除第二间隔物材料130的水平部分(例如，沿着半导体基底102的上表面和存储器单元104的上表面)，直到暴露出第一间隔物材料128。根据一些实施例，第二间隔物材料130的垂直部分(例如，沿着存储器单元104的侧壁)留下来而成为间隔物层131A。
根据一些实施例，在外围电路区50P中，刻蚀工艺移除第二间隔物材料130未被间隔物层133P覆盖的水平部分(例如，沿着半导体基底102的上表面和栅极结构120的上表面)，直到暴露出第一间隔物材料128。根据一些实施例，第二间隔物材料130沿着栅极结构120的侧壁的垂直部分、以及被间隔物层133P覆盖的水平部分留下来而成为间隔物层131P。根据一些实施例，间隔物层131P在剖面示意图中具有L形轮廓。
图1E绘示形成间隔物层129A、129P之后的半导体结构100的剖面示意图。根据一些实施例，对第一间隔物材料128进行刻蚀工艺，例如干刻蚀，以形成一对间隔物层129A于存储器单元104的相对侧壁上，并且形成一对间隔物层129P于栅极结构120的相对侧壁上。
根据一些实施例，在存储器单元阵列区50A中，刻蚀工艺移除第一间隔物材料128未被间隔物层131A覆盖的水平部分(例如，沿着半导体基底102的上表面和存储器单元104的上表面)，直到暴露出半导体基底102和存储器单元104的第二遮罩图案118。根据一些实施例，第一间隔物材料128的垂直部分(例如，沿着存储器单元104的侧壁)、以及被间隔物层131A覆盖的水平部分留下来而成为间隔物层129A。根据一些实施例，间隔物层129A在剖面示意图中具有L形轮廓。根据一些实施例中，间隔物层129A和间隔物层131A的组合形成单元间隔结构于存储器单元104两侧。根据一些实施例中，单元间隔结构是包含氧化物-氮化物(ON)的双层结构。
根据一些实施例，在外围电路区50P中，刻蚀工艺移除第一间隔物材料128未被间隔物层131P覆盖的水平部分(例如，沿着半导体基底102的上表面和栅极结构120的上表面)，直到暴露出半导体基底102和盖层126。根据一些实施例，第一间隔物材料128沿着栅极结构120的侧壁的垂直部分、以及被间隔物层131P覆盖的水平部分留下来而成为间隔物层129P。根据一些实施例，间隔物层129P在剖面示意图中具有L形轮廓。根据一些实施例中，间隔物层129P、间隔物层131P和间隔物层133P的组合形成栅极间隔结构于栅极结构120两侧。根据一些实施例中，栅极间隔结构是包含氧化物-氮化物-氧化物(ONO)的三层结构。在一些实施例中，盖层126保护栅极电极层124免于受到刻蚀工艺的损伤。
图1F绘示形成牺牲层134和源极/漏极区136A、136P之后的半导体结构100的剖面示意图。根据一些实施例，形成牺牲层134覆盖且沿着半导体基底102、单元间隔结构(包含间隔物层129A、131A)、存储器单元104、栅极间隔结构(包含间隔物层129P’、131P、133P’)、以及盖层126延伸。牺牲层134可称为屏蔽氧化物(screen oxide)并且配置以提升后续离子植入工艺的品质。
在一些实施例中，牺牲层134由薄氧化物(例如，氧化硅)形成。
根据一些实施例，对半导体结构100进行离子植入工艺，以在存储器单元阵列区50A形成源极/漏极区136A于半导体基底102中，且在外围电路区50P形成源极/漏极区136P于半导体基底102中。根据一些实施例，栅极结构120与其相邻的一对源极/漏极区136P构成外围电路区50P中的晶体管，以作为外围电路装置的组件。位于存储器单元阵列区50A与外围电路区50P之间的边界处的源极/漏极区136A与源极/漏极区136P可共用同一个掺杂区。
图1G绘示移除牺牲层134以及盖层126之后的半导体结构100的剖面示意图。根据一些实施例，刻蚀半导体结构100，以移除牺牲层134以及盖层126。在一些实施例中，刻蚀工艺是湿刻蚀。由于牺牲层134的厚度较薄(例如，其厚度例如在约至10纳米约15纳米)，可在进行刻蚀工艺之前先形成氧化物层(例如，其厚度例如在约3纳米约7纳米的TEOS氧化物)于牺牲层134上，这避免刻蚀工艺损伤半导体基底及栅极电极层的半导体表面。在刻蚀工艺之后，半导体基底102的上表面、栅极结构120的栅极电极层124的上表面暴露出来，后续将形成金属硅化物于这些表面上。
图1H绘示对栅极间隔结构进行修整(trimming)工艺之后的半导体结构100的剖面示意图。根据一些实施例，刻蚀半导体结构100，以修整外围电路区50P中的栅极间隔结构。根据一些实施例，刻蚀工艺凹蚀间隔物层129P和间隔物层133P的上部，以分别形成凹陷138和140。根据一些实施例，间隔物层131P在刻蚀工艺过程中保持未被刻蚀。根据一些实施例，凹蚀的间隔物层129P和凹蚀的间隔物层133P分别标示为间隔物层129P’和间隔物层133P’。根据一些实施例，修整后的栅极间隔结构具有间隔物层131P自间隔物层129P’与间隔物层133P’之间突出。此外，间隔物层129P’和间隔物层133P’分别具有大致平坦的上表面，并且两者上表面位于相同的水平高度。
在一些实施例中，在进行修整工艺之前，可形成刻蚀遮罩于存储器单元阵列区50A之上，并于修整工艺之后，移除刻蚀遮罩。在一些其他实施例中，可以不形成刻蚀遮罩于存储器单元阵列区50A之上，使得存储器单元阵列区50A的第二遮罩图案118和间隔物层129A也受到刻蚀。
在一些实施例中，刻蚀工艺是干化学刻蚀工艺，其采用气相的稀释氢氟酸(DHF)作为刻蚀剂。在刻蚀工艺中，间隔物层129P和133P的氧化物相对于间隔物层131P的氮化物具有不同的刻蚀选择性。也就是说，根据一些实施例，间隔物层131P的氮化物的刻蚀速率远小于间隔物层129P和133P的氧化物的刻蚀速率。
此外，在刻蚀过程中，干化学刻蚀工艺可随着刻蚀深度增加保持横向刻蚀量，也就是说，在刻蚀工艺期间，间隔物层129P的材料或刻蚀副产物不会留在凹陷138中于栅极电极层124的侧壁和间隔物层131P的侧壁上，并且隔物层133P的材料或刻蚀副产物不会留在凹陷140中于间隔物层131P的另一侧壁上。由此，根据一些实施例，在刻蚀工艺之后，栅极结构124侧壁的上部124S自凹陷138暴露出来，后续将形成金属硅化物于此表面上。根据一些实施例，间隔物层131P垂直部分的两个侧壁的上部131S分别自凹陷138和140暴露出来。
在一些实施例中，刻蚀工艺凹蚀间隔物层129P和间隔物层133P至深度D1，其范围在约3纳米至约30纳米，例如约5纳米。在一些实施例中，间隔物层129沿着栅极结构120的侧壁的垂直部分具有厚度D2，其范围在约15纳米至约60纳米，例如约30纳米。在一些实施例中，深度D1对厚度D2的比值范围在约0.05至约2，例如约0.17。刻蚀深度D1(或深度D1对厚度D2的比值)可针对晶体管效能考量最佳化。举例而言，若刻蚀深度D1(或深度D1对厚度D2的比值)太小，则后续形成的金属材料与栅极结构124的侧壁124S之间的接触面积太少，此部分将于后续详细说明。举例而言，若刻蚀深度D1(或深度D1对厚度D2的比值)太大，则可能会使得晶体管的栅极漏电流增加。在一些实施例中，栅极结构120的厚度具有尺寸D3，其范围在约200纳米至约300纳米。
图1I绘示形成用于硅化物层的金属材料152之后的半导体结构100的剖面示意图。在形成金属材料152之前，可通过刻蚀工艺，清洁半导体基底102和栅极电极层124的暴露出的半导体表面，以去半导体基底102和栅极电极层124的暴露的半导体表面上的原生氧化物(native oxide)。接着，根据一些实施例，沉积金属材料152于半导体结构100之上。清洁工艺和沉积工艺可原位进行于相同的设备中，使得将半导体基底102从清洁腔室传送至用于沉积金属材料152的沉积腔室的时候，上述的半导体表面不会暴露于含有氧的环境。
根据一些实施例，在存储器单元阵列区50A中，金属材料152覆盖且沿着半导体基底102、单元间隔结构、存储器单元104延伸。根据一些实施例，金属材料152直接接触半导体基底102的上表面处的半导体材料(例如，硅)。
根据一些实施例，在外围电路区50P中，金属材料152覆盖且沿着半导体基底102、栅极间隔结构、以及栅极结构120。根据一些实施例，金属材料152填充凹陷138和140，以抵接于间隔物层133P’上表面，以及间隔物层129P’垂直部分的上表面。根据一些实施例，金属材料152包绕间隔物层131P的突出部分、以及栅极电极层124的上部。根据一些实施例，金属材料152直接接触栅极电极层124的上表面和侧壁的上部124S处的半导体材料(例如，硅)。因此，金属材料152覆盖栅极电极层124的上表面与侧壁之间的转角。
在一些实施例中，金属材料152是钴(Co)、镍(Ni)、钛(Ti)、钨(W)、或其他适合用于形成硅化物的金属材料。
图1J绘示形成硅化物层154之后的半导体结构100的剖面示意图。根据一些实施例，对半导体结构100进行退火工艺，以形成硅化物层154于栅极电极层124上、硅化物层156于源极/漏极区156A和156P上。硅化物层154、156可称为自对准硅化物(self-alignedsilicide，salicide)。根据一些实施例，在退火工艺期间，半导体基底102和栅极电极层124的半导体材料(例如，硅)与金属材料152进行反应，使得半导体材料与金属材料152接触的部分转变为金属硅化物，例如，硅化钴(CoSi)、硅化镍(NiSi)、硅化钛(TiSi)、硅化钨(WSi)、或其他适合的金属硅化物。根据一些实施例，未与金属材料152反应的栅极电极层124标示为栅极电极层124’。在一些实施例中，退火工艺在温度范围约250℃至约450℃下进行，持续约30秒至约30分钟。
根据一些实施例，在形成硅化物层154、156之后，移除金属材料152未与半导体材料反应的部分，从而再次形成凹陷138和140。在一些实施例中，凹陷138暴露出硅化物层154的侧壁。在一些实施例中，移除工艺是湿刻蚀工艺。
图1J-1绘示图1J的区域A，以说明硅化物层154的额外细节。根据一些实施例，硅化物层154在剖面示意图中具有倒U形轮廓。根据一些实施例，硅化物层154包含中央部154C以及外围部154P。根据一些实施例，硅化物层154的外围部154P在中央部154C周围，且位于原栅极电极层124的边缘处(或转角处)。根据一些实施例，硅化物层154的外围部154P的底面154B2的水平可低于、等于或高于硅化物层154的中央部154C的底面154B1。
值得注意的是，在金属材料仅形成于栅极电极层上表面上的情况下，所得到的硅化物层可能具有较差的厚度均匀度，因为相较于在栅极电极层的中央，硅化物层于栅极电极层的边缘处具有相对较薄的厚度，或者甚至未形成硅化物于栅极电极层的边缘处。在后续形成落在栅极结构上的接触开口的图案化工艺中，图案化工艺的光刻工艺的工艺容许度会受到限制。举例而言，若形成于接触开口中的接触插塞落在栅极结构的边缘处时，可能会产生开路(open circuit)，从而降低半导体装置的效能。
在本发明实施例中，由于修整栅极间隔结构使金属材料152接触栅极电极层124上表面及侧壁的上部124S(图1H)，以覆盖栅极电极层124的转角，可形成硅化物层154的外围部154P于栅极电极层124’边缘处具有较厚的厚度，这改善了硅化物层154的厚度均匀度(例如，具有较佳的均匀度)。因此，在后续形成落在栅极结构120上的接触开口的图案化工艺中，扩大光刻工艺的工艺容许度，例如迭对容许度(overlay window)、关键尺寸容许度(CDwindow)，从而提升半导体装置的可靠性和制造良率。根据一些实施例，硅化物层154的中央部154C的厚度D4小于硅化物层154的外围部154P的厚度D5。
在一些实施例中，硅化物层154的中央部154C的厚度D4范围在约10纳米至约30纳米，而硅化物层154的外围部154P的厚度D5范围在约15纳米至约45纳米。厚度D5对厚度D4的比值可针对晶体管效能考量最佳化。举例而言，若厚度D5对厚度D4的比值太小，则后续光刻工艺的容许度不够大。举例而言，若厚度D5对厚度D4太大，则可能会使得晶体管的栅极漏电流增加。
根据一些实施例，由于硅化物层154的外围部154P是通过间隔物层129P’自对准形成，故间隔物层129P’未覆盖硅化物层154的外围部154P的侧壁。根据一些实施例，间隔物层129P’的上表面129T的水平与硅化物层154的外围部154P的底面154B2的水平大致相同。根据一些实施例，硅化物层154包绕栅极电极层124’的上部，而间隔物层129P’围绕栅极电极层124’的下部。根据一些实施例，栅极电极层124’的上部的侧壁自栅极电极层124’的下部的侧壁缩进一段距离(例如，大致相当于外围区154P的宽度D6)，并且栅极电极层124’的下部的侧壁与硅化物层154的外围区154P的侧壁对齐。根据一些实施例，间隔物层131P的上表面131T的水平高于间隔物层129P’的上表面129T的水平和间隔物层133P’的上表面133T的水平。
在一些实施例中，硅化物层154的外围部154P具有宽度D6。在一些实施例中，厚度D5对宽度D6的比值范围在约1.5至约3。在一些实施例中，宽度D6对宽度D7的比值范围在约20至约100。
图1K绘示形成保护层160之后的半导体结构100的剖面示意图。根据一些实施例，形成保护层160覆盖且沿着硅化物层156、单元间隔结构(包含间隔物层129A、131A)、存储器单元阵列104、栅极侧壁结构(包含间隔物层129P’、131P、133P’)以及硅化物层154延伸。根据一些实施例，保护层160填充凹陷138和140，以抵接于间隔物层133P’上表面、以及间隔物层129P’垂直部分的上表面。
图1L至图1N说明形成抵达源极/漏极区的接触插塞178和180、以及抵达栅极结构的接触插塞182。
根据一些实施例，通过沉积工艺和图案化工艺，形成复晶硅层170覆盖半导体结构100的存储器单元阵列区50A，并填充开口105的剩余部分，如图1L所示。根据一些实施例，复晶硅层170部分覆盖存储器单元阵列区50A与外围电路区50B之间的边界处的存储器单元104。顺应性地形成刻蚀停止层172于半导体结构100之上，并形成层间介电层174于刻蚀停止层172之上。之后，对层间介电层174和刻蚀停止层172进行移除工艺。举例而言，对层间介电层174进行第一化学机械研磨)工艺直到暴露出形成于复晶硅层170之上的刻蚀停止层172。之后，通过例如湿刻蚀，移除形成于复晶硅层170之上的刻蚀停止层172，并且对层间介电层174与复晶硅层170进行第二化学机械研磨工艺，使得层间介电层174的上表面与复晶硅层170的上表面大致齐平。
根据一些实施例，对复晶硅层170进行图案化工艺，以形成牺牲接触插塞171于存储器单元104之间的开口105中，接着，形成遮罩元件176于存储器单元104之上，以填充牺牲接触插塞171之间的空间，如图1M所示。根据一些实施例，遮罩元件176由氮化物例如氮化硅形成。
根据一些实施例，刻蚀移除牺牲接触插塞171和牺牲接触插塞171下方的保护层160，以形成接触开口(未绘示)暴露出源极/漏极区136A上的硅化物层156。
根据一些实施例，对层间介电层174、刻蚀停止层172、以及保护层160进行图案化工艺(例如包含光刻工艺和刻蚀工艺)，形成接触开口(未绘示)暴露出源极/漏极区136P上的硅化物层156，且形成接触开口(未绘示)暴露出栅极结构120上的硅化物层154。
根据一些实施例，顺应性地形成阻障层184沿着接触开口的侧壁和底面，之后形成导电材料186填充接触开口的剩余部分，如图1N所示。之后，可进行例如化学机械研磨工艺移除形成于遮罩元件176和层间介电层174上方的阻障层184和导电材料186，以形成接触插塞178、180和182。根据一些实施例，接触插塞178落在源极/漏极区136A上的硅化物层156上；接触插塞180落在源极/漏极区136P上的硅化物层156上；以及接触插塞182落在栅极结构120上的硅化物层154上。
在一些实施例中，可形成额外组件于图1N的半导体结构100之上，以制得半导体存储器装置，例如，快闪存储器装置。举例而言，可形成多层内连线结构(例如，包含金属间介电层中的导线和导孔)于半导体结构100上方，以电性耦接存储器单元阵列区50A的存储器单元104与外围电路区50P的外围电路装置。
图2是根据本发明的一些实施例，绘示图1N的半导体结构的修改。图2绘示外围电路区50P中的晶体管结构，其与图1N的晶体管结构相似，除了图2的接触插塞182落在栅极结构120边缘处的硅化物层154上。详细而言，接触插塞182重迭于硅化物层154的外围部154P，以接触外围部154P。由于硅化物层154的外围部154P具有较厚的厚度，因此避免了前述接触插塞的开路问题。
根据上述，本发明实施例提供半导体结构的形成方法。通过修整栅极间隔结构(例如，凹蚀间隔物层129P、133P)，使得用于形成硅化物层的金属材料覆盖栅极电极层的上表面和侧壁上部。由此，本发明实施例的硅化物层于栅极电极层边缘处(转角处)具有较厚的厚度。因此，形成抵达栅极结构的接触插塞的工艺容许度得以扩大，从而提升半导体装置的可靠性和制造良率。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视前述的申请专利范围所界定者为准。
Claims (14)
1.一种半导体结构的形成方法，包括：
形成一栅极电极层于一半导体基底之上；
形成一第一间隔物层，以覆盖所述栅极电极层的一侧壁；
凹蚀所述第一间隔物层，以暴露出所述栅极电极层的所述侧壁的一上部；
形成一金属材料覆盖所述栅极电极层的一上表面和所述侧壁的所述上部；
使用一退火工艺使所述栅极电极层的一半导体材料与所述金属材料反应，以形成一硅化物层；以及
在所述退火工艺之后，移除所述金属材料。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：
形成一第二间隔物层，以覆盖所述第一间隔物层的一侧壁，其中所述第二间隔物层的材料与所述第一间隔物层的材料不同，且凹蚀所述第一间隔物层，以形成一凹陷于所述栅极电极层与所述第二间隔物层之间，且所述金属材料填入所述凹陷中。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，还包括：
形成一第三间隔物层，以覆盖所述第二间隔物层的一侧壁，其中所述第三间隔物层的材料与所述第二间隔物层的材料不同；以及
在凹蚀所述第一间隔物层的同时，凹蚀所述第三间隔物层，使得所述第二间隔物层自所述第一间隔物层与所述第三间隔物层之间突出，
其中形成所述金属材料包绕所述第二间隔物层自所述第一间隔物层与所述第三间隔物层之间突出的部分。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述硅化物层包含一中央部、和在所述中央部周围的一外围部，其中所述外围部的一底面的水平低于所述中央部的一底面的水平。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述外围部的所述底面的水平与凹蚀的所述第一间隔物层的一上表面的水平相同。
6.根据权利要求4所述的半导体结构的形成方法，其特征在于，移除所述金属材料，以暴露出所述硅化物层的所述外围部的一侧壁。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：
形成一保护层于所述硅化物层之上，其中所述保护层抵接凹蚀的所述第一间隔物层；
形成一层间介电层于所述保护层之上；以及
形成一接触插塞穿过所述层间介电层和所述保护层抵达所述硅化物层。
8.一种半导体结构，其特征在于，包括：
一半导体基底；
一栅极电极层，设置所述半导体基底之上；
一硅化物层，包绕所述栅极电极层的一上部；以及
一第一间隔物层，围绕所述栅极电极层的一下部，
其中所述硅化物层包含一中央部、和在所述中央部周围的一外围部，且所述外围部的一第一底面的水平与所述第一间隔物层的一上表面的水平相同。
9.根据权利要求8所述的半导体结构，其特征在于，所述外围部的所述第一底面的水平低于所述中央部的一第二底面的水平。
10.根据权利要求8所述的半导体结构，其特征在于，还包括：
一第二间隔物层，沿着所述第一间隔物层的一侧壁设置；以及
一第三间隔物层，沿着所述第二间隔物层的一侧壁设置，其中所述第二间隔物层自所述第一间隔物层与所述第三间隔物层之间突出。
11.根据权利要求10所述的半导体结构，其特征在于，还包括：
一保护层，设置于所述硅化物层之上，其中所述保护层延伸于所述第二间隔物层与所述硅化物层之间且抵接所述第一间隔物层。
12.根据权利要求8所述的半导体结构，其特征在于，所述硅化物层是硅化钴、硅化镍、硅化钛、或硅化钨。
13.根据权利要求8所述的半导体结构，其特征在于，所述栅极电极层的上部具有一第一侧壁，且栅极电极层的下部具有一第二侧壁，所述第一侧壁自所述第二侧壁缩进一距离。
14.根据权利要求8所述的半导体结构，其特征在于，还包括：
一层间介电层，设置于所述硅化物层之上；以及
一接触插塞，穿过所述层间介电层抵达所述硅化物层。
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