TWI740419B - 半導體結構及其形成方法 - Google Patents

Abstract

一種半導體結構的形成方法，包含形成閘極電極層於半導體基底之上、形成第一間隔物層以覆蓋閘極電極層的側壁、凹蝕第一間隔物層以暴露出閘極電極層側壁的上部、形成金屬材料覆蓋閘極電極層的上表面和側壁的上部、使用退火製程使該極電極層的半導體材料與金屬材料反應，以形成矽化物層、以及在退火製程之後，移除金屬材料。

Description

半導體結構及其形成方法

本揭露係有關於一種半導體結構，且特別是有關於半導體結構的自對準矽化物層。

為了增加快閃記憶體裝置內的元件密度以及改善其整體表現，目前快閃記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。然而，當最小元件(例如接觸件)的尺寸持續縮小時，許多挑戰隨之而生。因此，業界仍需要改進快閃記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。

本發明實施例提供半導體結構的形成方法。此方法包含形成閘極電極層於半導體基底之上、形成第一間隔物層以覆蓋閘極電極層的側壁、凹蝕第一間隔物層以暴露出閘極電極層側壁的上部、形成金屬材料覆蓋閘極電極層的上表面和側壁的上部、使用退火製程使該極電極層的半導體材料與金屬材料反應，以形成矽化物層、以及在退火製程之後，移除金屬材料。

本發明實施例提供半導體結構，此半導體結構包含半導體基底、設置半導體基底之上的閘極電極層、包繞閘極電極層的上部的矽化物層、以及圍繞閘極電極層的下部的第一間隔物層。矽化物層包含中央部、和在中央部周圍的外圍部。外圍部的第一底面的水平與第一間隔物層的上表面的水平相同。

以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

第1A-1N圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。

第1A圖繪示半導體結構100的剖面示意圖，半導體結構100包含記憶體晶胞陣列區50A及外圍電路區50P。根據一些實施例，提供半導體結構100，半導體結構100包含半導體基底102。在一些實施例中，半導體基底102可以是元素半導體基底，例如矽基底、或鍺基底；或化合物半導體基底，例如碳化矽基底、或砷化鎵基底。在一些實施例中，半導體基底102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。

根據一些實施例，半導體基底102包含各種裝置區，例如，記憶體晶胞陣列(memory cell array)區50A以及外圍電路(peripheral circuit)區50P。根據一些實施例，記憶體晶胞陣列區50A包含記憶體晶胞104，記憶體晶胞104操作為資料儲存。根據一些實施例，外圍電路區50P包含外圍電路裝置，其可配置為電晶體，例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)。根據一些實施例，外圍電路區50P的外圍電路裝置操作為存取及/或控制記憶體晶胞陣列區50A的記憶體晶胞104，例如，執行讀取/寫入/抹除操作。

根據一些實施例，記憶體晶胞104是快閃記憶體，例如NOR型快閃記憶體。根據一些實施例，開口105形成於記憶體晶胞104之間，且暴露出半導體基底102的上表面。根據一些實施例，記憶體晶胞104是堆疊結構，其包含依序形成於半導體基底102之上的穿隧氧化物(tunneling oxide，Tox)層106、浮置閘極(floating gate，FG)108、閘極介電層110、控制閘極(control gate，CG)112、導電層114、第一遮罩圖案116、以及第二遮罩圖案118。

在一些實施例中，穿隧氧化物層106由氧化矽形成。浮置閘極108和控制閘極112由半導體材料(例如，多晶矽)形成。閘極介電層110可以是包含氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)的三層結構。導電層114由金屬(例如，鎢(W)，銅(Cu)，鋁(Al)、或其他適合材料))或金屬矽化物(例如WSi _x)形成。第一遮罩圖案116由氮化物(例如，氮化矽)形成。第二遮罩圖案118由氧化物(例如，氧化矽)形成。在一些實施例中，第一遮罩圖案116與第二遮罩圖案118配置為在圖案化製程(例如包含微影和蝕刻製程)期間定義出記憶體晶胞104之堆疊結構的圖案。

根據一些實施例，閘極結構120形成於半導體基底102的外圍電路區50P。閘極結構120與後續形成於其兩側的源極/汲極區構成電晶體。此電晶體做為外圍電路區50P之外圍電路裝置的組件，並透過後續形成於上方的多層內連線結構電性耦接至記憶體晶胞陣列區50A中的記憶體晶胞104。

根據一些實施例，閘極結構120包含形成於半導體基底102上表面之上的閘極介電層122、以及形成於閘極介電層122之上的閘極電極層124。在一些實施例中，閘極介電層122由氧化矽、氮化矽、氮氧化矽、或前述之組合形成。在一些實施例中，閘極電極層124由導電材料形成，例如半導體材料(例如，多晶矽)。閘極電極層124的半導體材料是摻雜的，以提高半導體材料的導電性。

根據一些實施例，蓋層126形成於閘極電極層124的上表面之上。在一些實施例中，蓋層126由介電材料形成，例如氧化矽、氮氧化矽、氮化矽、或前述之組合。根據一些實施例，蓋層126在記憶體晶胞104的圖案化製程期間保護外圍電路區50P中的閘極結構120免於受到蝕刻製程的損傷。

第1B圖繪示形成多層間隔物材料128、130、132之後的半導體結構100的剖面示意圖。根據一些實施例，在半導體結構100之上依序形成第一間隔物材料128、第二間隔物材料130、以及第三間隔物材料132。根據一些實施例，第一間隔物材料128覆蓋且順應性地沿著半導體基底102的上表面、記憶體晶胞104的側壁和上表面、以及閘極結構120的側壁和蓋層126的側壁和上表面延伸。在一些實施例中，第一間隔物材料128由氧化矽形成。

根據一些實施例，第二間隔物材料130覆蓋並順應性地沿著第一間隔物材料128的上表面延伸。在一些實施例中，第二間隔物材料130由氮化矽形成。根據一些實施例，第一間隔物材料128和第二間隔物材料130部分填充開口105。

根據一些實施例，第三間隔物材料132形成於第二間隔物材料130之上。根據一些實施例，第三間隔物材料132覆蓋記憶體晶胞104和閘極結構120，並填滿開口105的剩餘部分。在一些實施例中，第三間隔物材料132由氧化矽形成，例如由四乙氧基矽烷(tetraethylorthosilicate，TEOS)形成的氧化矽。

第1C圖繪示形成間隔物層133P之後的半導體結構100的剖面示意圖。根據一些實施例，對外圍電路區50P中的第三間隔物材料132進行蝕刻製程，以形成一對間隔物層133P於閘極結構120的相對側壁上。在一些實施例中，先透過微影製程形成蝕刻遮罩(未繪示，例如光阻)覆蓋記憶體晶胞陣列區50A，接著對半導體結構100進行蝕刻製程，例如異向性乾蝕刻。

根據一些實施例，蝕刻製程移除第三間隔物材料132形成於半導體基底102上表面和蓋層126上表面上方的部分，直到暴露出第二間隔物材料130。根據一些實施例，在蝕刻製程之後，第三間隔物材料132沿著閘極結構120的側壁的部分留下來而成為間隔物層133P。根據一些實施例，乾蝕刻製程產生的蝕刻副產物(例如，聚合物)堆積於半導體結構100上(例如，沿著閘極結構120的側壁)，使得第三間隔物材料132的橫向蝕刻量隨著蝕刻深度增加而減少。由此，形成間隔物層133P沿著閘極結構120的側壁，且具有向上漸減的寬度。

根據一些實施例，在形成間隔物層133P之後，透過例如灰化製程移除記憶體晶胞陣列區50A之上的蝕刻遮罩，並透過微影製程形成蝕刻遮罩(未繪示，例如光阻)覆蓋外圍電路區50P。根據一些實施例，對半導體結構100進行蝕刻製程，例如濕蝕刻，以移除記憶體晶胞陣列區50A中的第三間隔物材料132，直到暴露出第二間隔物材料130。根據一些實施例，記憶體晶胞陣列區50A中的第三間隔物材料132被完全移除。根據一些實施例，接著透過例如灰化製程移除外圍電路區50P之上的蝕刻遮罩。

第1D圖繪示形成間隔物層131A、131P之後的半導體結構100的剖面示意圖。根據一些實施例，對第二間隔物材料130進行蝕刻製程，例如乾蝕刻，以形成一對間隔物層131A於記憶體晶胞104的相對側壁上，並且形成一對間隔物層131P於閘極結構120的相對側壁上。

根據一些實施例，在記憶體晶胞陣列區50A中，蝕刻製程移除第二間隔物材料130的水平部分(例如，沿著半導體基底102的上表面和記憶體晶胞104的上表面)，直到暴露出第一間隔物材料128。根據一些實施例，第二間隔物材料130的垂直部分(例如，沿著記憶體晶胞104的側壁)留下來而成為間隔物層131A。

根據一些實施例，在外圍電路區50P中，蝕刻製程移除第二間隔物材料130未被間隔物層133P覆蓋的水平部分(例如，沿著半導體基底102的上表面和閘極結構120的上表面)，直到暴露出第一間隔物材料128。根據一些實施例，第二間隔物材料130沿著閘極結構120的側壁的垂直部分、以及被間隔物層133P覆蓋的水平部分留下來而成為間隔物層131P。根據一些實施例，間隔物層131P在剖面示意圖中具有L形輪廓。

第1E圖繪示形成間隔物層129A、129P之後的半導體結構100的剖面示意圖。根據一些實施例，對第一間隔物材料128進行蝕刻製程，例如乾蝕刻，以形成一對間隔物層129A於記憶體晶胞104的相對側壁上，並且形成一對間隔物層129P於閘極結構120的相對側壁上。

根據一些實施例，在記憶體晶胞陣列區50A中，蝕刻製程移除第一間隔物材料128未被間隔物層131A覆蓋的水平部分(例如，沿著半導體基底102的上表面和記憶體晶胞104的上表面)，直到暴露出半導體基底102和記憶體晶胞104的第二遮罩圖案118。根據一些實施例，第一間隔物材料128的垂直部分(例如，沿著記憶體晶胞104的側壁)、以及被間隔物層131A覆蓋的水平部分留下來而成為間隔物層129A。根據一些實施例，間隔物層129A在剖面示意圖中具有L形輪廓。根據一些實施例中，間隔物層129A和間隔物層131A的組合形成晶胞間隔結構於記憶體晶胞104兩側。根據一些實施例中，晶胞間隔結構是包含氧化物-氮化物(ON)的雙層結構。

根據一些實施例，在外圍電路區50P中，蝕刻製程移除第一間隔物材料128未被間隔物層131P覆蓋的水平部分(例如，沿著半導體基底102的上表面和閘極結構120的上表面)，直到暴露出半導體基底102和蓋層126。根據一些實施例，第一間隔物材料128沿著閘極結構120的側壁的垂直部分、以及被間隔物層131P覆蓋的水平部分留下來而成為間隔物層129P。根據一些實施例，間隔物層129P在剖面示意圖中具有L形輪廓。根據一些實施例中，間隔物層129P、間隔物層131P和間隔物層133P的組合形成閘極間隔結構於閘極結構120兩側。根據一些實施例中，閘極間隔結構是包含氧化物-氮化物-氧化物(ONO)的三層結構。在一些實施例中，蓋層126保護閘極電極層124免於受到蝕刻製程的損傷。

第1F圖繪示形成犧牲層134和源極/汲極區136A、136P之後的半導體結構100的剖面示意圖。根據一些實施例，形成犧牲層134覆蓋且沿著半導體基底102、晶胞間隔結構(包含間隔物層129A、131A)、記憶體晶胞104、閘極間隔結構(包含間隔物層129P’、131P、133P’)、以及蓋層126延伸。犧牲層134可稱為屏蔽氧化物(screen oxide)並且配置以提升後續離子植入製程的品質。

在一些實施例中，犧牲層134由薄氧化物(例如，氧化矽)形成。

根據一些實施例，對半導體結構100進行離子植入製程，以在記憶體晶胞陣列區50A形成源極/汲極區136A於半導體基底102中，且在外圍電路區50P形成源極/汲極區136P於半導體基底102中。根據一些實施例，閘極結構120與其相鄰的一對源極/汲極區136P構成外圍電路區50P中的電晶體，以作為外圍電路裝置的組件。位於記憶體晶胞陣列區50A與外圍電路區50P之間的邊界處的源極/汲極區136A與源極/汲極區136P可共用同一個摻雜區。

第1G圖繪示移除犧牲層134以及蓋層126之後的半導體結構100的剖面示意圖。根據一些實施例，蝕刻半導體結構100，以移除犧牲層134以及蓋層126。在一些實施例中，蝕刻製程是濕蝕刻。由於犧牲層134的厚度較薄(例如，其厚度例如在約至10奈米約15奈米)，可在進行蝕刻製程之前先形成氧化物層(例如，其厚度例如在約3奈米約7奈米的TEOS氧化物)於犧牲層134上，這避免蝕刻製程損傷半導體基底及閘極電極層的半導體表面。在蝕刻製程之後，半導體基底102的上表面、閘極結構120的閘極電極層124的上表面暴露出來，後續將形成金屬矽化物於這些表面上。

第1H圖繪示對閘極間隔結構進行修整(trimming)製程之後的半導體結構100的剖面示意圖。根據一些實施例，蝕刻半導體結構100，以修整外圍電路區50P中的閘極間隔結構。根據一些實施例，蝕刻製程凹蝕間隔物層129P和間隔物層133P的上部，以分別形成凹陷138和140。根據一些實施例，間隔物層131P在蝕刻製程過程中保持未被蝕刻。根據一些實施例，凹蝕的間隔物層129P和凹蝕的間隔物層133P分別標示為間隔物層129P’和間隔物層133P’。根據一些實施例，修整後的閘極間隔結構具有間隔物層131P自間隔物層129P’與間隔物層133P’之間突出。此外，間隔物層129P’和間隔物層133P’分別具有大致平坦的上表面，並且兩者上表面位於相同的水平高度。

在一些實施例中，在進行修整製程之前，可形成蝕刻遮罩於記憶體晶胞陣列區50A之上，並於修整製程之後，移除蝕刻遮罩。在一些其他實施例中，可以不形成蝕刻遮罩於記憶體晶胞陣列區50A之上，使得記憶體晶胞陣列區50A的第二遮罩圖案118和間隔物層129A也受到蝕刻。

在一些實施例中，蝕刻製程是乾化學蝕刻製程，其採用氣相的稀釋氫氟酸(DHF)作為蝕刻劑。在蝕刻製程中，間隔物層129P和133P的氧化物相對於間隔物層131P的氮化物具有不同的蝕刻選擇性。也就是說，根據一些實施例，間隔物層131P的氮化物的蝕刻速率遠小於間隔物層129P和133P的氧化物的蝕刻速率。

此外，在蝕刻過程中，乾化學蝕刻製程可隨著蝕刻深度增加保持橫向蝕刻量，也就是說，在蝕刻製程期間，間隔物層129P的材料或蝕刻副產物不會留在凹陷138中於閘極電極層124的側壁和間隔物層131P的側壁上，並且隔物層133P的材料或蝕刻副產物不會留在凹陷140中於間隔物層131P的另一側壁上。由此，根據一些實施例，在蝕刻製程之後，閘極結構124側壁的上部124S自凹陷138暴露出來，後續將形成金屬矽化物於此表面上。根據一些實施例，間隔物層131P垂直部分的兩個側壁的上部131S分別自凹陷138和140暴露出來。

在一些實施例中，蝕刻製程凹蝕間隔物層129P和間隔物層133P至深度D1，其範圍在約3奈米至約30奈米，例如約5奈米。在一些實施例中，間隔物層129沿著閘極結構120的側壁的垂直部分具有厚度D2，其範圍在約15奈米至約60奈米，例如約30奈米。在一些實施例中，深度D1對厚度D2的比值範圍在約0.05至約2，例如約0.17。蝕刻深度D1(或深度D1對厚度D2的比值)可針對電晶體效能考量最佳化。舉例而言，若蝕刻深度D1(或深度D1對厚度D2的比值)太小，則後續形成的金屬材料與閘極結構124的側壁124S之間的接觸面積太少，此部分將於後續詳細說明。舉例而言，若蝕刻深度D1(或深度D1對厚度D2的比值)太大，則可能會使得電晶體的閘極漏電流增加。在一些實施例中，閘極結構120的厚度具有尺寸D3，其範圍在約200奈米至約300奈米。

第1I圖繪示形成用於矽化物層的金屬材料152之後的半導體結構100的剖面示意圖。在形成金屬材料152之前，可透過蝕刻製程，清潔半導體基底102和閘極電極層124之暴露出的半導體表面，以去半導體基底102和閘極電極層124之暴露的半導體表面上的原生氧化物(native oxide)。接著，根據一些實施例，沉積金屬材料152於半導體結構100之上。清潔製程和沉積製程可原位進行於相同的設備中，使得將半導體基底102從清潔腔室傳送至用於沉積金屬材料152的沉積腔室的時候，上述的半導體表面不會暴露於含有氧的環境。

根據一些實施例，在記憶體晶胞陣列區50A中，金屬材料152覆蓋且沿著半導體基底102、晶胞間隔結構、記憶體晶胞104延伸。根據一些實施例，金屬材料152直接接觸半導體基底102的上表面處的半導體材料(例如，矽)。

根據一些實施例，在外圍電路區50P中，金屬材料152覆蓋且沿著半導體基底102、閘極間隔結構、以及閘極結構120。根據一些實施例，金屬材料152填充凹陷138和140，以抵接於間隔物層133P’上表面，以及間隔物層129P’垂直部分的上表面。根據一些實施例，金屬材料152包繞間隔物層131P的突出部分、以及閘極電極層124的上部。根據一些實施例，金屬材料152直接接觸閘極電極層124的上表面和側壁的上部124S處的半導體材料(例如，矽)。因此，金屬材料152覆蓋閘極電極層124之上表面與側壁之間的轉角。

在一些實施例中，金屬材料152是鈷(Co)、鎳(Ni)、鈦(Ti)、鎢(W)、或其他適合用於形成矽化物的金屬材料。

第1J圖繪示形成矽化物層154之後的半導體結構100的剖面示意圖。根據一些實施例，對半導體結構100進行退火製程，以形成矽化物層154於閘極電極層124上、矽化物層156於源極/汲極區156A和156P上。矽化物層154、156可稱為自對準矽化物(self-aligned silicide，salicide)。根據一些實施例，在退火製程期間，半導體基底102和閘極電極層124的半導體材料(例如，矽)與金屬材料152進行反應，使得半導體材料與金屬材料152接觸的部分轉變為金屬矽化物，例如，矽化鈷(CoSi)、矽化鎳 (NiSi)、矽化鈦(TiSi)、矽化鎢 (WSi)、或其他適合的金屬矽化物。根據一些實施例，未與金屬材料152反應的閘極電極層124標示為閘極電極層124’。在一些實施例中，退火製程在溫度範圍約250°C至約450°C下進行，持續約30秒至約30分鐘。

根據一些實施例，在形成矽化物層154、156之後，移除金屬材料152未與半導體材料反應的部分，從而再次形成凹陷138和140。在一些實施例中，凹陷138暴露出矽化物層154的側壁。在一些實施例中，移除製程是濕蝕刻製程。

第1J-1圖繪示第1J圖之區域A，以說明矽化物層154的額外細節。根據一些實施例，矽化物層154在剖面示意圖中具有倒U形輪廓。根據一些實施例，矽化物層154包含中央部154C以及外圍部154P。根據一些實施例，矽化物層154的外圍部154P在中央部154C周圍，且位於原閘極電極層124的邊緣處(或轉角處)。根據一些實施例，矽化物層154的外圍部154P的底面154B2的水平可低於、等於或高於矽化物層154的中央部154C的底面154B1。

值得注意的是，在金屬材料僅形成於閘極電極層上表面上的情況下，所得到的矽化物層可能具有較差的厚度均勻度，因為相較於在閘極電極層的中央，矽化物層於閘極電極層的邊緣處具有相對較薄的厚度，或者甚至未形成矽化物於閘極電極層的邊緣處。在後續形成落在閘極結構上之接觸開口的圖案化製程中，圖案化製程的微影製程的製程容許度會受到限制。舉例而言，若形成於接觸開口中的接觸插塞落在閘極結構的邊緣處時，可能會產生開路(open circuit)，從而降低半導體裝置的效能。

在本發明實施例中，由於修整閘極間隔結構使金屬材料152接觸閘極電極層124上表面及側壁的上部124S(第1H圖)，以覆蓋閘極電極層124的轉角，可形成矽化物層154的外圍部154P於閘極電極層124’邊緣處具有較厚的厚度，這改善了矽化物層154的厚度均勻度(例如，具有較佳的均勻度)。因此，在後續形成落在閘極結構120上之接觸開口的圖案化製程中，擴大微影製程的製程容許度，例如疊對容許度(overlay window)、關鍵尺寸容許度(CD window)，從而提升半導體裝置的可靠性和製造良率。根據一些實施例，矽化物層154的中央部154C的厚度D4小於矽化物層154的外圍部154P的厚度D5。

在一些實施例中，矽化物層154的中央部154C的厚度D4範圍在約10奈米至約30奈米，而矽化物層154的外圍部154P的厚度D5範圍在約15奈米至約45奈米。厚度D5對厚度D4的比值可針對電晶體效能考量最佳化。舉例而言，若厚度D5對厚度D4的比值太小，則後續微影製程的容許度不夠大。舉例而言，若厚度D5對厚度D4太大，則可能會使得電晶體的閘極漏電流增加。

根據一些實施例，由於矽化物層154的外圍部154P是透過間隔物層129P’自對準形成，故間隔物層129P’未覆蓋矽化物層154的外圍部154P的側壁。根據一些實施例，間隔物層129P’的上表面129T的水平與矽化物層154的外圍部154P的底面154B2的水平大致相同。根據一些實施例，矽化物層154包繞閘極電極層124’的上部，而間隔物層129P’圍繞閘極電極層124’的下部。根據一些實施例，閘極電極層124’的上部的側壁自閘極電極層124’的下部的側壁縮進一段距離(例如，大致相當於外圍區154P的寬度D6)，並且閘極電極層124’的下部的側壁與矽化物層154的外圍區154P的側壁對齊。根據一些實施例，間隔物層131P的上表面131T的水平高於間隔物層129P’的上表面129T的水平和間隔物層133P’的上表面133T的水平。

在一些實施例中，矽化物層154的外圍部154P具有寬度D6。在一些實施例中，厚度D5對寬度D6的比值範圍在約1.5至約3。在一些實施例中，寬度D6對寬度D7的比值範圍在約20至約100。

第1K圖繪示形成保護層160之後的半導體結構100的剖面示意圖。根據一些實施例，形成保護層160覆蓋且沿著矽化物層156、晶胞間隔結構(包含間隔物層129A、131A)、記憶體晶胞陣列104、閘極側壁結構(包含間隔物層129P’、131P、133P’)以及矽化物層154延伸。根據一些實施例，保護層160填充凹陷138和140，以抵接於間隔物層133P’上表面、以及間隔物層129P’垂直部分的上表面。

第1L-1N圖說明形成抵達源極/汲極區的接觸插塞178和180、以及抵達閘極結構的接觸插塞182。

根據一些實施例，透過沉積製程和圖案化製程，形成多晶矽層170覆蓋半導體結構100的記憶體晶胞陣列區50A，並填充開口105的剩餘部分，如第1L圖所示。根據一些實施例，多晶矽層170部分覆蓋記憶體晶胞陣列區50A與外圍電路區50B之間的邊界處的記憶體晶胞104。順應性地形成蝕刻停止層172於半導體結構100之上，並形成層間介電層174於蝕刻停止層172之上。之後，對層間介電層174和蝕刻停止層172進行移除製程。舉例而言，對層間介電層174進行第一化學機械研磨)製程直到暴露出形成於多晶矽層170之上的蝕刻停止層172。之後，透過例如濕蝕刻，移除形成於多晶矽層170之上的蝕刻停止層172，並且對層間介電層174與多晶矽層170進行第二化學機械研磨製程，使得層間介電層174的上表面與多晶矽層170的上表面大致齊平。

根據一些實施例，對多晶矽層170進行圖案化製程，以形成犧牲接觸插塞171於記憶體晶胞104之間的開口105中，接著，形成遮罩元件176於記憶體晶胞104之上，以填充犧牲接觸插塞171之間的空間，如第1M圖所示。根據一些實施例，遮罩元件176由氮化物例如氮化矽形成。

根據一些實施例，蝕刻移除犧牲接觸插塞171和犧牲接觸插塞171下方的保護層160，以形成接觸開口(未繪示)暴露出源極/汲極區136A上的矽化物層156。

根據一些實施例，對層間介電層174、蝕刻停止層172、以及保護層160進行圖案化製程(例如包含微影製程和蝕刻製程)，形成接觸開口(未繪示)暴露出源極/汲極區136P上的矽化物層156，且形成接觸開口(未繪示)暴露出閘極結構120上的矽化物層154。

根據一些實施例，順應性地形成阻障層184沿著接觸開口的側壁和底面，之後形成導電材料186填充接觸開口的剩餘部分，如第1N圖所示。之後，可進行例如化學機械研磨製程移除形成於遮罩元件176和層間介電層174上方的阻障層184和導電材料186，以形成接觸插塞178、180和182。根據一些實施例，接觸插塞178落在源極/汲極區136A上的矽化物層156上；接觸插塞180落在源極/汲極區136P上的矽化物層156上；以及接觸插塞182落在閘極結構120上的矽化物層154上。

在一些實施例中，可形成額外組件於第1N圖的半導體結構100之上，以製得半導體記憶體裝置，例如，快閃記憶體裝置。舉例而言，可形成多層內連線結構(例如，包含金屬間介電層中的導線和導孔)於半導體結構100上方，以電性耦接記憶體晶胞陣列區50A的記憶體晶胞104與外圍電路區50P的外圍電路裝置。

第2圖是根據本發明的一些實施例，繪示第1N圖的半導體結構的修改。第2圖繪示外圍電路區50P中的電晶體結構，其與第1N圖的電晶體結構相似，除了第2圖的接觸插塞182落在閘極結構120邊緣處的矽化物層154上。詳細而言，接觸插塞182重疊於矽化物層154的外圍部154P，以接觸外圍部154P。由於矽化物層154的外圍部154P具有較厚的厚度，因此避免了前述接觸插塞的開路問題。

根據上述，本發明實施例提供半導體結構的形成方法。透過修整閘極間隔結構(例如，凹蝕間隔物層129P、133P)，使得用於形成矽化物層的金屬材料覆蓋閘極電極層的上表面和側壁上部。由此，本發明實施例的矽化物層於閘極電極層邊緣處(轉角處)具有較厚的厚度。因此，形成抵達閘極結構的接觸插塞的製程容許度得以擴大，從而提升半導體裝置的可靠性和製造良率。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

50A:記憶體晶胞陣列區 50P:外圍電路區 100:半導體結構 102:半導體基底 104:記憶體晶胞 105:開口 106:穿隧氧化物 108:浮置閘極 110:閘極介電層 112:控制閘極 114:導電層 116:第一遮罩圖案 118:第二遮罩圖案 120:閘極結構 122:閘極介電層 124:閘極電極層 124’:閘極電極層 124S:側壁的上部 126:蓋層 128:第一間隔物材料 129A:間隔物層 129P:間隔物層 129P’:間隔物層 129T:上表面 130:第二間隔物材料 131A:間隔物層 131P:間隔物層 131T:上表面 131S:側壁的上部 132:第三間隔物材料 133P:間隔物層 133P’:間隔物層 133T:上表面 134:犧牲層 136A:源極/汲極區 136P:源極/汲極區 138:凹陷 140:凹陷 152:金屬材料 154:矽化物層 154B1:底面 154B2:底面 154C:中央部 154P:外圍部 156:矽化物層 160:保護層 170:多晶矽層 171:犧牲接觸插塞 172:蝕刻停止層 174:層間介電層 176:遮罩元件 178:接觸插塞 180:接觸插塞 182:接觸插塞 184:阻障層 186:導電材料 A:區域 D1:深度 D2:厚度 D3:尺寸 D4:厚度 D5:厚度 D6:寬度 D7:寬度

讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1A-1N圖是根據本發明的一些實施例，繪示形成半導體結構在不同階段的剖面示意圖。 第1J-1圖是根據本發明的一些實施例，繪示第1J圖的半導體結構的一部分，以說明矽化物層的額外細節。 第2圖是根據本發明的一些實施例，繪示第1N圖的半導體結構的修改。

102:半導體基底

120:閘極結構

122:閘極介電層

124’:閘極電極層

129P’:間隔物層

129T:上表面

131P:間隔物層

131T:上表面

133P’:間隔物層

133T:上表面

136P:源極/汲極區

138:凹陷

140:凹陷

154B1:底面

154B2:底面

154C:中央部

154P:外圍部

156:矽化物層

D4:厚度

D5:厚度

D6:寬度

D7:寬度

Claims (14)

1. 一種半導體結構的形成方法，包括：形成一閘極電極層於一半導體基底之上；形成一第一間隔物層，以覆蓋該閘極電極層的一側壁；凹蝕該第一間隔物層，以暴露出該閘極電極層的該側壁的一上部；形成一金屬材料覆蓋該閘極電極層的一上表面和該側壁的該上部；使用一退火製程使該閘極電極層的一半導體材料與該金屬材料反應，以形成一矽化物層；以及在該退火製程之後，移除該金屬材料。
2. 如請求項1所述之半導體結構的形成方法，更包括：形成一第二間隔物層，以覆蓋該第一間隔物層的一側壁，其中該第二間隔物層的材料與該第一間隔物層的材料不同，且凹蝕該第一間隔物層，以形成一凹陷於該閘極電極層與該第二間隔物層之間，且該金屬材料填入該凹陷中。
3. 如請求項2所述之半導體結構的形成方法，更包括：形成一第三間隔物層，以覆蓋該第二間隔物層的一側壁，其中該第三間隔物層的材料與該第二間隔物層的材料不同；以及在凹蝕該第一間隔物層的同時，凹蝕該第三間隔物層，使得該第二間隔物層自該第一間隔物層與該第三間隔物層之間突出， 其中形成該金屬材料包繞該第二間隔物層自該第一間隔物層與該第三間隔物層之間突出的部分。
4. 如請求項1所述之半導體結構的形成方法，其中該矽化物層包含一中央部、和在該中央部周圍的一外圍部，其中該外圍部的一底面的水平低於該中央部的一底面的水平。
5. 如請求項4所述之半導體結構的形成方法，其中該外圍部的該底面的水平與凹蝕的該第一間隔物層的一上表面的水平相同。
6. 如請求項4所述之半導體結構的形成方法，其中移除該金屬材料，以暴露出該矽化物層的該外圍部的一側壁。
7. 如請求項1所述之半導體結構的形成方法，更包括：形成一保護層於該矽化物層之上，其中該保護層抵接凹蝕的該第一間隔物層；形成一層間介電層於該保護層之上；以及形成一接觸插塞穿過該層間介電層和該保護層抵達該矽化物層。
8. 一種半導體結構，包括：一半導體基底；一閘極電極層，設置該半導體基底之上；一矽化物層，包繞該閘極電極層的一上部；以及一第一間隔物層，圍繞該閘極電極層的一下部， 其中該矽化物層包含一中央部、和在該中央部周圍的一外圍部，且該外圍部的一第一底面的水平與該第一間隔物層的一上表面的水平相同，且該矽化物層的該中央部的厚度小於該矽化物層的該外圍部的厚度。
9. 如請求項8所述之半導體結構，其中該外圍部的該第一底面的水平低於該中央部的一第二底面的水平。
10. 如請求項8所述之半導體結構，更包括：一第二間隔物層，沿著該第一間隔物層的一側壁設置；以及一第三間隔物層，沿著該第二間隔物層的一側壁設置，其中該第二間隔物層自該第一間隔物層與該第三間隔物層之間突出。
11. 如請求項10所述之半導體結構，更包括：一保護層，設置於該矽化物層之上，其中該保護層延伸於該第二間隔物層與該矽化物層之間且抵接該第一間隔物層。
12. 如請求項8所述之半導體結構，其中該矽化物層是矽化鈷(CoSi)、矽化鎳(NiSi)、矽化鈦(TiSi)、或矽化鎢(WSi)。
13. 如請求項8所述之半導體結構，其中該閘極電極層的上部具有一第一側壁，且閘極電極層的下部具有一第二側壁，該第一側壁自該第二側壁縮進一距離。
14. 如請求項8所述之半導體結構，更包括：一層間介電層，設置於該矽化物層之上；以及一接觸插塞，穿過該層間介電層抵達該矽化物層。

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