TWI659500B - 內連線結構、其製造方法與半導體結構 - Google Patents

Abstract

一種內連線結構，包括導體層、間隙壁、介電層與接觸窗。導體層設置在基底上。間隙壁設置在導體層的側壁上。介電層覆蓋導體層與間隙壁。接觸窗設置在介電層中且位於導體層上。

Description

內連線結構、其製造方法與半導體結構

本發明是有關於一種內連線結構、其製造方法與半導體結構，且特別是有關於一種具有較佳製程裕度的內連線結構、其製造方法與半導體結構。

在目前記憶體元件的製程中，會藉由增加記憶胞區中的電容結構的高度來增加電容值。然而，在電容結構的高度變高的情況下，將使得周邊電路區中的接觸窗的製程面臨相當大的挑戰。

詳細而言，由於電容結構的高度變高，接觸窗開口的深度也隨著變深。為了確保接觸窗開口能夠充分暴露出下方的導體層，因此會增加蝕刻時間，來對介電層進行過蝕刻。

如此一來，在形成接觸窗開口的蝕刻製程中，當接觸窗開口與導體層發生重疊偏差(overlay shift)時，接觸窗開口的位置會超出導體層的範圍，因此上述過蝕刻製程會蝕刻到鄰近於導體層的介電層，而對接觸窗開口下方的電路元件造成傷害，進而使得半導體元件的可靠度降低。

目前業界用來解決上述重疊偏差的方法主要是加大導體層的尺寸或是在電路設計上禁止(forbidden)在鄰近於導電層的位置下方設置電路元件。然而，不論是採用上述何種方法，均會使得晶片尺寸變大。

本發明提供一種內連線結構及其製造方法，其可在不增加元件尺寸的情況下，有效地提升重疊裕度(overlay window)。

本發明提出一種內連線結構，包括導體層、間隙壁、介電層與接觸窗。導體層設置在基底上。間隙壁設置在導體層的側壁上。介電層覆蓋導體層與間隙壁。接觸窗設置在介電層中且位於導體層上。

本發明提出一種半導體結構，包括半導體元件與上述內連線結構。內連線結構與半導體元件電性連接。

本發明提出一種內連線結構的製造方法，包括以下步驟。提供基底。在基底上形成導體層。在導體層的側壁上形成間隙壁。形成覆蓋導體層與間隙壁的介電層。在介電層中形成接觸窗。接觸窗位於導體層上。

基於上述，在本發明所提出的內連線結構及其製造方法中，由於間隙壁位於導體層的側壁上，因此可在不增加元件尺寸的情況下，有效地提升重疊裕度。如此一來，在形成接觸窗開口的蝕刻製程中，即使接觸窗開口與導體層發生重疊偏差，接觸窗開口的位置仍會落在間隙壁與導體層的範圍內，因此不會對接觸窗開口下方的電路元件造成傷害，進而可提升半導體元件的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E為本發明一實施例的內連線結構的製造流程剖面圖。

請參照圖1A，提供基底100。在基底100上可形成有半導體元件200、介電層102與接觸窗104。在此實施例中，半導體元件200是以金氧半電晶體(MOS transistor)為例來進行說明，但本發明並不以此為限。

半導體元件200包括閘極202、閘介電層204、間隙壁206、摻雜區208a、摻雜區208b與輕摻雜區210。閘極202設置於基底100上。閘介電層204設置於閘極202與基底100之間。間隙壁206設置於閘極202的側壁上。摻雜區208a與摻雜區208b設置於閘極202兩側的基底100中。摻雜區208a與摻雜區208b分別可用以作為源極或汲極。輕摻雜區210設置於間隙壁206下方的基底100中。

介電層102覆蓋半導體元件200。介電層102的材料例如是氧化矽。介電層102的形成方法例如是化學氣相沉積法。

接觸窗104設置於介電層102中且位於摻雜區208a上，藉此接觸窗104可電性連接至摻雜區208a。接觸窗104的材料例如是鎢。接觸窗104的形成方法例如是金屬鑲嵌法。

請參照圖1B，在基底100上形成導體層106。在此實施例中，導體層106是以形成在基底100上方的介電層102上為例來進行說明，但本發明並不以此為限。此外，導體層106可電性連接至接觸窗104。藉此，導體層106可經由接觸窗104而電性連接至半導體元件200的電極(摻雜區208a)，如金氧半電晶體的源極或汲極。

導體層106的材料例如是鎢。導體層106的形成方法例如是先在介電層102上形成導體材料層(未繪示)，再對導體材料層進行圖案化製程。

在導體層106上形成共形的間隙壁材料層108。間隙壁材料層108的材料例如是氮化矽或多晶矽。多晶矽例如是摻雜多晶矽或未摻雜多晶矽。間隙壁材料層108的形成方法例如是化學氣相沉積法或原子層沉積法(atomic layer deposition，ALD)。

請參照圖1C，對間隙壁材料層108進行回蝕刻製程，而在導體層106的側壁上形成間隙壁108a。間隙壁108a的寬度W1例如是5 nm至15 nm。回蝕刻製程例如是乾蝕刻製程，如反應性離子蝕刻(Reactive Ion Etching，RIE)製程。

間隙壁108a可有效地提升導體層106與後續形成於導體層106上的接觸窗114(圖1E)之間的重疊裕度。此外，當導體層106與接觸窗114產生重疊偏差時，部分接觸窗114會位於間隙壁108a上。在間隙壁108a的材料為多晶矽(特別是阻值較低的摻雜多晶矽)的情況下，間隙壁108a與接觸窗114的接觸部分可提供額外的導電面積，因此可降低接觸窗114的底部接觸電阻。

請參照圖1D，在間隙壁108a的材料為多晶矽的情況下，可選擇性地在間隙壁108a上形成金屬矽化物層110。由於金屬矽化物層110具有較低的阻值，因此可更進一步地降低接觸窗114(圖1E)的底部接觸電阻。金屬矽化物層110的材料例如是矽化鈦、矽化鈷或矽化鎳。金屬矽化物層110的形成方法例如是進行自對準金屬矽化物製程。

請參照圖1E，形成覆蓋導體層106與間隙壁108a的介電層112。介電層112的材料例如是氧化矽。介電層112的形成方法例如是化學氣相沉積法。

在介電層112中形成接觸窗114。接觸窗114位於導體層106上，藉此接觸窗114可電性連接至導體層106。接觸窗114的材料例如是鎢。接觸窗114的形成方法例如是金屬鑲嵌法。詳細來說，接觸窗114的形成方法可先於介電層112中形成接觸窗開口116，接著形成填滿接觸窗開口116的接觸窗材料層(未繪示)，再移除接觸窗開口116以外的接觸窗材料層。接觸窗材料層的形成方法例如是物理氣相沉積法。接觸窗開口116以外的接觸窗材料層的移除方法例如是化學機械研磨法。

以下，藉由圖1E來說明上述實施例的內連線結構118。

請參照圖1E，內連線結構118包括導體層106、間隙壁108a、介電層112與接觸窗114。導體層106設置在基底100上。間隙壁108a設置在導體層106的側壁上。介電層112覆蓋導體層106與間隙壁108a。接觸窗114設置在介電層112中且位於導體層106上。此外，在間隙壁108a的材料為多晶矽的情況下，內連線結構118更可包括金屬矽化物層110。金屬矽化物層110設置在間隙壁108a上。此外，內連線結構118的各構件的材料、特性、形成方法與配置方式已於上述實施例中進行詳盡地說明，於此不再重複說明。

在此實施例中，內連線結構118是以包括金屬矽化物層110為例來進行說明。然而，在其他實施例中，內連線結構118亦可不包括金屬矽化物層110。

此外，內連線結構118可應用半導體結構中。舉例來說，半導體結構可包括半導體元件200與內連線結構118，內連線結構118與半導體元件200電性連接。詳細來說，內連線結構118中的導體層106可經由接觸窗104而電性連接至半導體元件200的電極(摻雜區208a)，如金氧半電晶體的源極或汲極。

圖2為本發明另一實施例的內連線結構的剖面圖。

請同時參照圖1E與圖2，圖2的內連線結構118a與圖1E的內連線結構118的差異如下。圖2的內連線結構118a可不包括圖1E的內連線結構118中的金屬矽化物層110。亦即，在形成圖2的內連線結構118a的製程中，可不在間隙壁108a上形成金屬矽化物層110。此外，圖2的內連線結構118a與圖1E的內連線結構118中相似的構件使用相同符號表示，於此不再重複說明。

基於上述實施例可知，在上述內連線結構118、118a及其製造方法中，由於間隙壁108a位於導體層106的側壁上，因此可在不增加元件尺寸的情況下，有效地提升重疊裕度。如此一來，在形成接觸窗開口116的蝕刻製程中，即使接觸窗開口116與導體層106發生重疊偏差，接觸窗開口116的位置仍會落在間隙壁108a與導體層106的範圍內，因此不會對接觸窗開口116下方的電路元件造成傷害，進而可提升半導體元件的可靠度。

圖3A至圖3B為本發明另一實施例的內連線結構的製造流程剖面圖。圖3A為接續圖1C的內連線結構的製造流程剖面圖。

請參照圖3A，在對間隙壁材料層108進行回蝕刻製程，而在導體層106的側壁上形成間隙壁108a之後，對間隙壁108a進行過蝕刻製程，使得間隙壁108a的頂面低於導體層106的頂面，而在間隙壁108a與導體層106之間形成凹陷120。過蝕刻製程例如是乾蝕刻製程，如反應性離子蝕刻製程。

請參照圖3B，在間隙壁108a的材料為多晶矽的情況下，可選擇性地在間隙壁108a上形成金屬矽化物層110。形成覆蓋導體層106與間隙壁108a的介電層112。在介電層112中形成接觸窗114。接觸窗114位於導體層106上，藉此接觸窗114可電性連接至導體層106。金屬矽化物層110、介電層112與接觸窗114的形成方法可參考圖1D至圖1E中的說明，於此不再重複說明。

以下，藉由圖3B來說明上述實施例的內連線結構218。

請同時參照圖1E與圖3B，圖1E的內連線結構118與圖3B的內連線結構218的差異如下。在圖3B的內連線結構218中，間隙壁108a的頂面低於導體層106的頂面，而在間隙壁108a與導體層106之間形成凹陷120。此外，圖3B的內連線結構218與圖1E的內連線結構118中的相似構件以相同符號表示並省略其說明。

在此實施例中，內連線結構218是以包括金屬矽化物層110為例來進行說明。然而，在其他實施例中，內連線結構218亦可不包括金屬矽化物層110。

圖4為本發明另一實施例的內連線結構的剖面圖。

請同時參照圖3B與圖4，圖4的內連線結構218a與圖3B的內連線結構218的差異如下。圖4的內連線結構218a可不包括圖3B的內連線結構218中的金屬矽化物層110。亦即，在形成圖4的內連線結構218a的製程中，可不在間隙壁108a上形成金屬矽化物層110。此外，圖4的內連線結構218a與圖3B的內連線結構218中相似的構件使用相同符號表示，於此不再重複說明。

基於上述實施例可知，在內連線結構218、218a中，由於凹陷120可暴露出部分導體層106的側壁，因此當導體層106與接觸窗114產生重疊偏差時，接觸窗114會與導體層106的側壁接觸，藉此可增加導體層106與接觸窗114的接觸面積，而可進一步性降低接觸窗114的底部接觸電阻。

綜上所述，在上述實施例所提出的內連線結構及其製造方法中，由於間隙壁位於導體層的側壁上，因此可在不增加元件尺寸的情況下，有效地提升重疊裕度。如此一來，在形成接觸窗開口的蝕刻製程中，即使接觸窗開口與導體層發生重疊偏差，接觸窗開口的位置仍會落在間隙壁與導體層的範圍內，因此不會對接觸窗開口下方的電路元件造成傷害，進而可提升半導體元件的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

102、112‧‧‧介電層

104、114‧‧‧接觸窗

106‧‧‧導體層

108‧‧‧間隙壁材料層

108a‧‧‧間隙壁

110‧‧‧金屬矽化物層

116‧‧‧接觸窗開口

118、118a、218、218a‧‧‧內連線結構

120‧‧‧凹陷

200‧‧‧半導體元件

202‧‧‧閘極

204‧‧‧閘介電層

206‧‧‧間隙壁

208a、208b‧‧‧摻雜區

210‧‧‧輕摻雜區

W1‧‧‧寬度

圖1A至圖1E為本發明一實施例的內連線結構的製造流程剖面圖。 圖2為本發明另一實施例的內連線結構的剖面圖。 圖3A至圖3B為本發明另一實施例的內連線結構的製造流程剖面圖。 圖4為本發明另一實施例的內連線結構的剖面圖。

Claims (12)

1. 一種內連線結構，包括：第一接觸窗，設置在基底上；導體層，設置在所述基底上，其中所述第一接觸窗連接至所述導體層的底面，且所述導體層的寬度大於所述導體層的整體的高度；間隙壁，設置在所述導體層的側壁上；介電層，覆蓋所述導體層與所述間隙壁；以及第二接觸窗，設置在所述介電層中且位於所述導體層上，其中所述第二接觸窗連接至所述導體層的頂面，且所述第一接觸窗與所述第二接觸窗彼此分離。
2. 如申請專利範圍第1項所述的內連線結構，其中所述第一接觸窗與所述第二接觸窗電性連接至所述導體層。
3. 如申請專利範圍第1項所述的內連線結構，其中所述間隙壁的寬度為5nm至15nm。
4. 如申請專利範圍第1項所述的內連線結構，其中所述間隙壁的頂面低於所述導體層的頂面，而在所述間隙壁與所述導體層之間形成凹陷。
5. 如申請專利範圍第1項所述的內連線結構，其中所述間隙壁的材料包括氮化矽或多晶矽，且所述多晶矽包括摻雜多晶矽或未摻雜多晶矽。
6. 如申請專利範圍第5項所述的內連線結構，其中在所述間隙壁的材料為所述多晶矽的情況下，所述內連線結構更包括：金屬矽化物層，設置在所述間隙壁上。
7. 一種半導體結構，包括半導體元件與如申請專利範圍第1項所述的內連線結構，其中所述內連線結構與所述半導體元件電性連接。
8. 如申請專利範圍第7項所述的半導體結構，其中所述內連線結構的所述導體層電性連接至半導體元件的電極，且所述電極包括金氧半電晶體的源極或汲極。
9. 一種內連線結構的製造方法，包括：提供基底；在所述基底上形成第一接觸窗；在所述基底上形成導體層，其中所述第一接觸窗連接至所述導體層的底面，且所述導體層的寬度大於所述導體層的整體的高度；在所述導體層的側壁上形成間隙壁；形成覆蓋所述導體層與所述間隙壁的介電層；以及在所述介電層中形成第二接觸窗，且所述第二接觸窗位於所述導體層上，其中所述第二接觸窗連接至所述導體層的頂面，且所述第一接觸窗與所述第二接觸窗彼此分離。
10. 如申請專利範圍第9項所述的內連線結構的製造方法，其中所述間隙壁的形成方法包括：在所述導體層上形成共形的間隙壁材料層；以及對所述間隙壁材料層進行回蝕刻製程。
11. 如申請專利範圍第10項所述的內連線結構的製造方法，更包括對所述間隙壁材料層進行所述回蝕刻製程之後，對所述間隙壁進行過蝕刻製程，使得所述間隙壁的頂面低於所述導體層的頂面，而在所述間隙壁與所述導體層之間形成凹陷。
12. 如申請專利範圍第9項所述的內連線結構的製造方法，更包括在所述間隙壁的材料為多晶矽的情況下，在所述間隙壁上形成金屬矽化物層。