TWI713980B - 記憶體結構及其製造方法 - Google Patents

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Abstract

一種記憶體結構及其製造方法。所述記憶體結構包括第一與第二電晶體、隔離結構、導電層以及電容器。第一與第二電晶體設置於基底上。隔離結構設置於第一與第二電晶體之間的基底中。導電層設置於第一與第二電晶體上方，且包括線路部分與至少一虛設部分，其中線路部分電性連接至第一與第二電晶體，且虛設部分位於隔離結構上方。電容器設置於第一與第二電晶體之間。電容器包括主體部分以及第一與第二延伸部分。第一與第二延伸部分分別自主體部分延伸至第一電晶體的源極/汲極區以及第二電晶體的源極/汲極區。第一與第二延伸部分各自設置於線路部分與虛設部分之間。

Description

記憶體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。
目前發展出一種包括電晶體與電容器的記憶體結構。在此種記憶體結構中，使用電容器作為儲存元件。在目前提高元件積集度的趨勢下，如何達成不增加記憶胞尺寸且可有效地提升記憶體元件的電性效能為目前業界持續努力的目標。
本發明提供一種記憶體結構，其中電容器設置於電晶體上方的導電層的線路部分與虛設部分之間。
本發明提供一種記憶體結構的製造方法，其用以製造上述的記憶體結構。
本發明的記憶體結構包括第一電晶體、第二電晶體、隔離結構、導電層以及電容器。所述第一電晶體與所述第二電晶體設置於所述基底上。所述隔離結構設置於所述第一電晶體與所述第二電晶體之間的所述基底中。所述導電層設置於所述第一電晶體與所述第二電晶體上方，且包括線路部分與至少一虛設部分，其中所述線路部分電性連接至所述第一電晶體與第二電晶體，且所述虛設部分位於所述隔離結構上方。所述電容器設置於所述第一電晶體與所述第二電晶體之間。所述電容器包括主體部分、第一延伸部分與第二延伸部分。所述主體部分設置於所述導電層之虛設部分上方。所述第一延伸部分自所述主體部分延伸至所述第一電晶體的源極/汲極區。所述第二延伸部分自所述主體部分延伸至所述第二電晶體的源極/汲極區。所述第一延伸部分與所述第二延伸部分各自設置於所述線路部分與所述虛設部分之間。
在本發明的記憶體結構的一實施例中，所述至少一虛設部分包括彼此間隔開的第一虛設部分與第二虛設部分。
在本發明的記憶體結構的一實施例中，所述電容器更包括第三延伸部分，其自所述主體部分延伸至所述隔離結構，且設置於所述第一虛設部分與所述第二虛設部分之間。
在本發明的記憶體結構的一實施例中，所述電容器例如由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成，且所述主體部分、所述第一延伸部分與所述第二延伸部分各自包括所述下電極、所述上電極以及所述絕緣層。
在本發明的記憶體結構的一實施例中，所述第一延伸部分的所述下電極例如與所述第一電晶體的源極/汲極區連接。
在本發明的記憶體結構的一實施例中，所述第二延伸部分的所述下電極例如與所述第二電晶體的源極/汲極區連接。
本發明的記憶體結構的製造方法包括以下步驟：於基底上形成第一電晶體與第二電晶體；於所述第一電晶體與所述第二電晶體上方形成導電層，其中所述導電層包括線路部分與至少一虛設部分，所述線路部分電性連接至所述第一電晶體與第二電晶體，且所述虛設部分位於所述隔離結構上方；於所述第一電晶體與所述第二電晶體之間形成電容器。所述電容器包括主體部分、第一延伸部分與第二延伸部分。所述主體部分位於所述導電層之虛設部分上方。所述第一延伸部分自所述主體部分延伸至所述第一電晶體的源極/汲極區。所述第二延伸部分自所述主體部分延伸至所述第二電晶體的源極/汲極區。所述第一延伸部分與所述第二延伸部分各自設置於所述線路部分與所述虛設部分之間。
在本發明的記憶體結構的製造方法的一實施例中，所述導電層的形成方法包括以下步驟：於所述基底上形成第一介電層，其中所述第一介電層覆蓋所述第一電晶體與第二電晶體；於所述第一介電層中形成第一接觸窗與第二接觸窗，其中所述第一接觸窗與所述第一電晶體的源極/汲極區連接，且所述第二接觸窗與所述第二電晶體的源極/汲極區連接；於所述第一介電層上形成導電材料層；將所述導電材料層圖案化，以形成所述導電層，其 中所述線路部分與所述第一接觸窗以及所述第二接觸窗連接。
在本發明的記憶體結構的製造方法的一實施例中，所述所述電容器的形成方法包括以下步驟：於所述第一介電層上形成第二介電層，其中所述第二介電層覆蓋所述導電層；於所述第一介電層與所述第二介電層中形成溝槽，其中所述溝槽的第一部分暴露出所述第一電晶體的源極/汲極區，所述溝槽暴的第二部分露出所述第二電晶體的源極/汲極區，且所述溝槽的第三部分暴露出所述至少一虛設部分；於所述溝槽的側壁與底面上形成下電極；於所述下電極上形成絕緣層；於所述絕緣層上形成上電極。
在本發明的記憶體結構的製造方法的一實施例中，所述至少一虛設部分包括彼此間隔開的第一虛設部分與第二虛設部分，且所述溝槽的第四部分位於所述第一虛設部分與所述第二虛設部分並暴露出所述隔離結構的一部分。
本發明的記憶體結構包括第一電晶體、第二電晶體、隔離結構、導電層以及電容器。所述第一電晶體與所述第二電晶體設置於所述基底上。所述隔離結構設置於所述第一電晶體與所述第二電晶體之間的所述基底中。所述導電層設置於所述第一電晶體與所述第二電晶體上方，且包括線路部分、第一虛設部分與第二虛設部分，其中所述線路部分電性連接至所述第一電晶體與第二電晶體，所述第一虛設部分位於所述第一電晶體上方，且所述第二虛設部分位於所述第二電晶體上方。所述電容器設置於所述基底上，且位於所述第一虛設部分與所述第二虛設部分之間。
在本發明的記憶體結構的一實施例中，所述電容器例如覆蓋所述第一虛設部分的頂面的至少一部分以及所述第二虛設部分的頂面的至少一部分。
在本發明的記憶體結構的一實施例中，所述電容器不與所述第一電晶體的閘極以及第二電晶體的閘極接觸。
在本發明的記憶體結構的一實施例中，所述電容器例如由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成。
在本發明的記憶體結構的一實施例中，所述電容器的所述下電極例如與所述第一電晶體的源極/汲極區、所述第二電晶體的源極/汲極區以及所述隔離結構連接。
在本發明的記憶體結構的一實施例中，所述第一電晶體例如為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體例如為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的另一者。
在本發明的記憶體結構的一實施例中，更包括設置於所述導電層的側壁上的襯層。
本發明的記憶體結構的製造方法包括以下步驟：於基底上形成第一電晶體與第二電晶體；於所述第一電晶體與所述第二電晶體上方形成導電層，其中所述導電層包括線路部分、第一虛設部分與第二虛設部分，所述線路部分電性連接至所述第一電晶體與第二電晶體，所述第一虛設部分位於所述第一電晶體上方， 且所述第二虛設部分位於所述第二電晶體上方；於所述基底上形成電容器，其中所述電容器位於所述第一虛設部分與所述第二虛設部分之間。
在本發明的記憶體結構的製造方法的一實施例中，所述電容器的形成方法包括以下步驟：於所述第一介電層上形成第二介電層，其中所述第二介電層覆蓋所述導電層；於所述第一虛設部分與所述第二虛設部分之間的所述第一介電層與所述第二介電層中形成溝槽，其中所述溝槽暴露出所述第一電晶體的源極/汲極區、所述第二電晶體的源極/汲極區所述隔離結構；於所述溝槽的側壁與底面上形成下電極；於所述下電極上形成絕緣層；於所述絕緣層上形成上電極。
在本發明的記憶體結構的製造方法的一實施例中，所述溝槽例如暴露所述第一虛設部分的頂面的至少一部分以及所述第二虛設部分的頂面的至少一部分。
在本發明的記憶體結構的製造方法的一實施例中，所述導電層的形成方法包括以下步驟：於所述基底上形成第一介電層，其中所述第一介電層覆蓋所述第一電晶體與第二電晶體；於所述第一介電層中形成第一接觸窗與第二接觸窗，其中所述第一接觸窗與所述第一電晶體的源極/汲極區連接，且所述第二接觸窗與所述第二電晶體的源極/汲極區連接；於所述第一介電層上形成導電材料層；將所述導電材料層圖案化，以形成所述導電層，其中所述線路部分與所述第一接觸窗以及所述第二接觸窗連接。
在本發明的記憶體結構的製造方法的一實施例中，在形成所述導電層之後以及在形成所述電容器之前，更包括於所述導電層的側壁上形成襯層。
基於上述，在本發明的記憶體結構中，電容器設置於電晶體上方的導電層的線路部分與虛設部分之間，因此可以在不增加佈局面積的情況下增加下電極與上電極之間的耦合率(coupling ratio)，進而能夠提高記憶體結構的效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20、30、40:記憶體結構
100:基底
102:隔離結構
104、106:電晶體
104a、106a:閘介電層
104b、106b:閘極
104c、106c:摻雜區
108、116:介電層
110a、110b:接觸窗
112:導電層
112a:線路部分
112b:虛設部分
114:襯層
118、119:圖案化罩幕層
120、121:溝槽
120a:第一部分
120b:第二部分
120c:第三部分
122:下電極
124:絕緣層
126:上電極
128、129:電容器
128a、128b、128c:延伸部分
圖1A至圖1D為依照本發明一實施例的記憶體結構的製造流程剖面示意圖。
圖2為依照本發明另一實施例的記憶體結構的剖面示意圖。
圖3A至圖3C為依照本發明另一實施例的記憶體結構的製造流程剖面示意圖。
圖4為依照本發明另一實施例的記憶體結構的剖面示意圖。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式 僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同的符號標示來說明。
此外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包括但不限於」。
另外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。
圖1A至圖1D為依照本發明一實施例的記憶體結構的製造流程剖面示意圖。
首先，請參照圖1A，提供基底100。基底100例如是矽基底。然後，於基底100中形成隔離結構102，以定義出主動區(active area，AA)。隔離結構102例如是淺溝槽隔離(shallow trench isolation，STI)結構。隔離結構102的形成方法為本領域技術人員所熟知，於此不另行說明。接著，於基底100上形成電晶體104與電晶體106。電晶體104與電晶體106藉由隔離結構102而彼此分隔開。電晶體104與電晶體106具有不同的導電類型。舉例來說，電晶體104為N型金屬氧化物半導體電晶體，則電晶體106為P型金屬氧化物半導體電晶體。反之，電晶體104為P型金屬氧化物半導體電晶體，則電晶體106為N型金屬氧化物半導體電晶體。在本實施例中，電晶體104包括依序設置於基底100上的閘介電層104a與閘極104b以及設置於基底100中的作為源極/汲極的摻雜區104c，而電晶體106包括依序設置於基底100上的閘介電層106a與閘極106b以及設置於基底100中的作為 源極/汲極的摻雜區106c。電晶體104與電晶體106的形成方法為本領域技術人員所熟知，於此不另行說明。
然後，請參照圖1B，於基底100上形成介電層108。介電層108覆蓋電晶體104與電晶體106。介電層108例如為氧化矽層。介電層108一般稱為層間介電層(inter-layer dielectric layer)。接著，於介電層108中形成接觸窗110a與接觸窗110b。接觸窗110a貫穿介電層108而與電晶體104的摻雜區104c連接，而接觸窗110b貫穿介電層108而與電晶體106的摻雜區106c連接。接觸窗110a與接觸窗110b的形成方法為本領域技術人員所熟知，於此不另行說明。然後，於介電層108上形成導電材料層(未繪示)。導電材料層例如為銅層或鋁層。此外，導電材料層也可以是由銅層或鋁層以及設置於其上方及/或下方的阻障層所構成的複合層。上述的阻障層例如為氮化鈦層、氮化鉭層、氮化矽層或其組合。接著，將述導電材料層圖案化，以形成導電層112。導電層112包括線路部分112a與虛設部分112b。線路部分112a與接觸窗110a、110b連接，以電性連至電晶體104、106，意即線路部分112a為內連線(interconnection)結構的一部分。虛設部分112b位於隔離結構102上方，且與線路部分112a以及其他元件電性分離。
接著，選擇性地於導電層112的側壁上形成襯層114。襯層114例如為氮化鈦層、鈦層、氮化鉭層、鉭層、氮化矽層、氮氧化矽層或氧化矽層。襯層114的形成方法例如是先於介電層108上共形地形成襯層材料層，然後進行非等向性蝕刻製程，以移除 部分襯層材料層。襯層114用以在後續的蝕刻製程中避免導電層112受損。
然後，請參照圖1C，於介電層108上形成介電層116。介電層116覆蓋導電層112。介電層116例如為氧化矽層。介電層116亦作為層間介電層。接著，於介電層116上形成圖案化罩幕層118。圖案化罩幕層118例如為光阻層。圖案化罩幕層118暴露出閘極104b與閘極106b之間的區域。之後，以圖案化罩幕層118為蝕刻罩幕，進行非等向性蝕刻製程，移除部分介電層108與部分介電層116，以形成溝槽120。此外，在蝕刻的過程中，虛設部分112b以及位於其側壁上的襯層114亦作為蝕刻罩幕，使得所形成的溝槽120包括第一部分120a、第二部分120b與第三部分120c。第一部分120a位於介電層108與介電層116中，且暴露出電晶體104的摻雜區104c。第二部分120b位於介電層108與介電層116中，且暴露出電晶體106的摻雜區106c。第三部分120c位於介電層116中，且暴露出虛設部分112b以及位於其側壁上的襯層114。
特別一提的是，在本實施例中，虛設部分112b設置於隔離結構102的上方，因此在進行上述的非等向性蝕刻製程時，虛設部分112b可作為蝕刻罩幕，使得溝槽120的第一部分120a與第二部分120b可形成於虛設部分112b的兩側而分別暴露出摻雜區104c與摻雜區106c。也就是說，上述的非等向性蝕刻製程屬於自行對準蝕刻(self-aligned etch)製程。因此，只需簡單地將圖 案化罩幕層118形成為暴露出閘極104b與閘極106b之間的區域即可，而不需使暴露區域精準地對準摻雜區104c與摻雜區106c，因而可大幅提升製程容忍度(process window)。
之後，請參照圖1D，移除圖案化罩幕層118。接著，於溝槽120的側壁上與底面上依序形成下電極122、絕緣層124以及上電極126，以形成電容器128。下電極122、絕緣層124以及上電極126的形成方法例如是先於基底100上共形地形成下電極材料層(例如為氮化鈦層)。然後，於下電極材料層上共形地形成絕緣材料層(例如為高介電常數(high-K)層)。接著，於絕緣材料層上形成上電極材料層(例如是由鎢層與氮化鈦層所構成的複合層)，以填滿溝槽120。之後，進行平坦化製程，移除部分下電極材料層、部分絕緣材料層與部分上電極材料層，直到暴露出介電層116。亦即，電容器128屬於一般熟知的金屬-絕緣層-金屬(MIM)電容器。當然，在其他實施例中亦可使用其他熟知的方法來形成電容器128。如此一來，完成了本實施例的記憶體結構10。此外，後續還可形成與線路部分112a連接的接觸窗、與電容器128的上電極126連接的接觸窗等，其為本領域技術人員所熟知，於此不另行說明。
在本實施例中，記憶體結構10包括基底100、隔離結構102、電晶體104、電晶體106以及電容器128。電容器128設置於電晶體104與電晶體106之間。電容器128由下電極122、絕緣層124與上電極126構成，其中絕緣層124位於下電極122與上 電極126之間。此外，電容器128包括主體部分128a、延伸部分128b以及延伸部分128c，且主體部分128a、延伸部分128b以及延伸部分128c各自包括下電極122、絕緣層124與上電極126。如圖1D所示，主體部分128a實質上水平地位於閘極104b與閘極106b之間，延伸部分128b自主體部分128a延伸至電晶體104的源極/汲極區(摻雜區104c)且經由下電極122而與電晶體104的源極/汲極區連接，延伸部分128c自主體部分128a延伸至電晶體106的源極/汲極區(摻雜區106c)且經由下電極122而與電晶體106的源極/汲極區連接。如此一來，電容器128即可同時與電晶體104以及電晶體106電性連接。此外，延伸部分128b以及延伸部分128c具有實質上均一的寬度。
在記憶體結構10中，電容器128的主體部分128a設置於導電層112的虛設部分112b上方且延伸部分128b、128c設置於導電層112的線路部分112a與虛設部分112b之間並向下穿過介電層108而與電晶體104、106連接，因此可以在不額外增加佈局面積的條件下藉由調整介電層108的厚度來增加下電極122與上電極126之間的耦合率，進而提高記憶體結構的效能。
此外，在本實施例中，電容器128的主體部分128a設置於導電層112上方且延伸部分128b、128c設置於導電層112的線路部分112a與虛設部分112b之間，但本發明不限於此。在其他實施例中，電容器128的主體部分128a也可以設置於更上層的導電層上方，且延伸部分128b、128c設置於此層導電層的線路部分 與虛設部分之間，以進一步增加下電極122與上電極126之間的耦合率。
另外，在本實施例中，導電層112包括一個虛設部分112b，但本發明不限於此。在其他實施例中，導電層112可包括多個虛設部分112b。
圖2為依照本發明另一實施例的記憶體結構的剖面示意圖。在本實施例中，與圖1D中相同的元件將以相同的元件符號表示，且不再對其進行說明。
請參照圖2，記憶體結構20與記憶體結構10的差異在於：在記憶體結構20中，導電層112包括二個虛設部分112b，且電容器128更包括延伸部分128d。延伸部分128d設置於二個虛設部分112b之間，且自主體部分128a延伸至隔離結構102。延伸部分128d包括下電極122、絕緣層124與上電極126。如此一來，電容器128可具有更高的耦合率，且進一步提高記憶體結構的效能。
此外，在其他時施例中，視實際需求，導電層112也可包括三個以上的虛設部分112b，以進一步提高電容器的耦合率。
圖3A至圖3C為依照本發明另一實施例的記憶體結構的製造流程剖面示意圖。在本實施例中，與圖1A至圖1D中相同的元件將以相同的元件符號表示，且不再對其進行說明。
首先，請參照圖3A，在形成圖1B中的接觸窗110a與接觸窗110b之後，形成導電層112。在本實施例中，導電層112包 括線路部分112a與兩個虛設部分112b。線路部分112a與接觸窗110a、110b連接，以電性連至電晶體104、106，意即線路部分112a為內連線結構的一部分。所述兩個虛設部分112b分別位於電晶體104、106上方，且與線路部分112a以及其他元件電性分離。接著，選擇性地於導電層112的側壁上形成襯層114。
然後，請參照圖3B，於介電層108上形成介電層116。介電層116覆蓋導電層112。介電層116例如為氧化矽層。介電層116亦作為層間介電層。接著，於介電層116上形成圖案化罩幕層119。圖案化罩幕層119例如為光阻層。圖案化罩幕層119暴露出閘極104b與閘極106b之間的區域。之後，以圖案化罩幕層119為蝕刻罩幕，進行非等向性蝕刻製程，移除部分介電層108與部分介電層116，以形成溝槽121。溝槽121暴露出電晶體104的摻雜區104c、電晶體106的摻雜區106c以及隔離結構102。
特別一提的是，在本實施例中，虛設部分112b設置於電晶體104、106的上方，因此在進行上述的非等向性蝕刻製程時，虛設部分112b可作為蝕刻罩幕而暴露出隔離結構102兩側的摻雜區104c與摻雜區106c。也就是說，上述的非等向性蝕刻製程屬於自行對準蝕刻製程。因此，只需簡單地將圖案化罩幕層119形成為暴露出閘極104b與閘極106b之間的區域即可，而不需使暴露區域精準地對準摻雜區104c與摻雜區106c，因而可大幅提升製程容忍度。此外，在本實施例中，虛設部分112b的位置並沒有特別限制，只要在作為蝕刻罩幕時能夠避免溝渠121暴露出閘極 104b、106b即可。
接著，請參照圖3C，於溝槽121的側壁上與底面上依序形成下電極122、絕緣層124以及上電極126，以形成電容器129。下電極122、絕緣層124以及上電極126的形成方法例如是先於基底100上共形地形成下電極材料層(例如為氮化鈦層)。然後，於下電極材料層上共形地形成絕緣材料層(例如為高介電常數層)。接著，於絕緣材料層上形成上電極材料層(例如是由鎢層與氮化鈦層所構成的複合層)，以填滿溝槽121。之後，進行平坦化製程，移除部分下電極材料層、部分絕緣材料層與部分上電極材料層，直到暴露出介電層116。亦即，電容器129屬於一般熟知的金屬-絕緣層-金屬電容器。當然，在其他實施例中亦可使用其他熟知的方法來形成電容器129。如此一來，完成了本實施例的記憶體結構20。此外，後續還可形成與線路部分112a連接的接觸窗、與電容器129的上電極126連接的接觸窗等，其為本領域技術人員所熟知，於此不另行說明。
在本實施例中，記憶體結構30包括基底100、隔離結構102、電晶體104、電晶體106以及電容器129。電容器129設置於電晶體104與電晶體106之間。電容器129由下電極122、絕緣層124與上電極126構成，其中絕緣層124位於下電極122與上電極126之間。
在記憶體結構30中，電容器129設置於導電層112的線路部分112a與虛設部分112b之間並向下穿過介電層108且經由 下電極122而與電晶體104、106的源極/汲極區連接。如此一來，電容器129即可同時與電晶體104以及電晶體106電性連接。因此，可以在不額外增加佈局面積的條件下藉由調整介電層108的厚度來增加下電極122與上電極126之間的耦合率，進而提高記憶體結構的效能。
此外，在本實施例中，電容器129位於導電層112的線路部分112a與虛設部分112b之間，但本發明不限於此。在其他實施例中，電容器129也可以設置於更上層的導電層的線路部分112a與虛設部分112b之間，以進一步增加下電極122與上電極126之間的耦合率。
另外，在本實施例中，整個電容器129位於導電層112的線路部分112a與虛設部分112b之間，但本發明不限於此。在其他實施例中，亦可藉由調整圖案化罩幕層119所暴露出的區域來增加電容器129的下電極122與上電極126之間的耦合率。
圖4為依照本發明另一實施例的記憶體結構的剖面示意圖。
在本實施例中，在進行圖3B所述的非等向性蝕刻製程時，由於圖案化罩幕層119除了暴露出包括摻雜區104c、摻雜區106c以及隔離結構102的區域之外，還暴露出包括虛設部分112b的頂面一部分的區域，因此所形成的溝槽121可暴露出虛設部分112b的頂面一部分。如此一來，如圖4所示，在記憶體結構40中，電容器129可覆蓋虛設部分112b的頂面一部分，進一步增加下電 極122與上電極126之間的耦合率。
此外，在本實施例中，電容器129可覆蓋虛設部分112b的頂面一部分，但本發明不限於此。在其他實施例中，電容器129亦可覆蓋虛設部分112b的整個頂面，以更進一步增加下電極122與上電極126之間的耦合率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體結構
100:基底
102:隔離結構
104、106:電晶體
104a、106a:閘介電層
104b、106b:閘極
104c、106c:摻雜區
108、116:介電層
110a、110b:接觸窗
112:導電層
112a:線路部分
112b:虛設部分
114:襯層
120:溝槽
120a:第一部分
120b:第二部分
120c:第三部分
122:下電極
124:絕緣層
126:上電極
128:電容器
128a、128b、128c:延伸部分

Claims (25)

  1. 一種記憶體結構，包括： 第一電晶體與第二電晶體，設置於基底上； 隔離結構，設置於所述第一電晶體與所述第二電晶體之間的所述基底中； 導電層，設置於所述第一電晶體與所述第二電晶體上方，且包括線路部分與至少一虛設部分，其中所述線路部分電性連接至所述第一電晶體與第二電晶體，且所述虛設部分位於所述隔離結構上方；以及 電容器，設置於所述第一電晶體與所述第二電晶體之間，且包括： 主體部分，設置於所述導電層之虛設部分上方； 第一延伸部分，自所述主體部分延伸至所述第一電晶體的源極/汲極區；以及 第二延伸部分，自所述主體部分延伸至所述第二電晶體的源極/汲極區， 其中所述第一延伸部分與所述第二延伸部分各自設置於所述線路部分與所述虛設部分之間。
  2. 如申請專利範圍第1項所述的記憶體結構，其中所述第一電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的另一者。
  3. 如申請專利範圍第1項所述的記憶體結構，其中所述至少一虛設部分包括彼此間隔開的第一虛設部分與第二虛設部分。
  4. 如申請專利範圍第3項所述的記憶體結構，其中所述電容器更包括第三延伸部分，自所述主體部分延伸至所述隔離結構，且設置於所述第一虛設部分與所述第二虛設部分之間。
  5. 如申請專利範圍第1項所述的記憶體結構，更包括襯層，設置於所述導電層的側壁上。
  6. 如申請專利範圍第1項所述的記憶體結構，其中所述電容器由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成，且所述主體部分、所述第一延伸部分與所述第二延伸部分各自包括所述下電極、所述上電極以及所述絕緣層。
  7. 如申請專利範圍第6項所述的記憶體結構，其中所述第一延伸部分的所述下電極與所述第一電晶體的源極/汲極區連接。
  8. 如申請專利範圍第6項所述的記憶體結構，其中所述第二延伸部分的所述下電極與所述第二電晶體的源極/汲極區連接。
  9. 一種記憶體結構的製造方法，包括： 於基底上形成第一電晶體與第二電晶體； 於所述第一電晶體與所述第二電晶體上方形成導電層，其中所述導電層包括線路部分與至少一虛設部分，所述線路部分電性連接至所述第一電晶體與第二電晶體，且所述虛設部分位於所述隔離結構上方；以及 於所述第一電晶體與所述第二電晶體之間形成電容器，其中所述電容器包括： 主體部分，位於所述導電層之虛設部分上方； 第一延伸部分，自所述主體部分延伸至所述第一電晶體的源極/汲極區；以及 第二延伸部分，自所述主體部分延伸至所述第二電晶體的源極/汲極區， 其中所述第一延伸部分與所述第二延伸部分各自位於所述線路部分與所述虛設部分之間。
  10. 如申請專利範圍第9項所述的記憶體結構的製造方法，其中所述導電層的形成方法包括： 於所述基底上形成第一介電層，其中所述第一介電層覆蓋所述第一電晶體與第二電晶體； 於所述第一介電層中形成第一接觸窗與第二接觸窗，其中所述第一接觸窗與所述第一電晶體的源極/汲極區連接，且所述第二接觸窗與所述第二電晶體的源極/汲極區連接； 於所述第一介電層上形成導電材料層；以及 將所述導電材料層圖案化，以形成所述導電層，其中所述線路部分與所述第一接觸窗以及所述第二接觸窗連接。
  11. 如申請專利範圍第10項所述的記憶體結構的製造方法，其中所述電容器的形成方法包括： 於所述第一介電層上形成第二介電層，其中所述第二介電層覆蓋所述導電層； 於所述第一介電層與所述第二介電層中形成溝槽，其中所述溝槽的第一部分暴露出所述第一電晶體的源極/汲極區，所述溝槽暴的第二部分露出所述第二電晶體的源極/汲極區，且所述溝槽的第三部分暴露出所述至少一虛設部分； 於所述溝槽的側壁與底面上形成下電極； 於所述下電極上形成絕緣層；以及 於所述絕緣層上形成上電極。
  12. 如申請專利範圍第11項所述的記憶體結構的製造方法，其中所述至少一虛設部分包括彼此間隔開的第一虛設部分與第二虛設部分，且所述溝槽的第四部分位於所述第一虛設部分與所述第二虛設部分並暴露出所述隔離結構的一部分。
  13. 如申請專利範圍第9項所述的記憶體結構的製造方法，其中在形成所述導電層之後以及在形成所述電容器之前，更包括於所述導電層的側壁上形成襯層。
  14. 一種記憶體結構，包括： 第一電晶體與第二電晶體，設置於基底上； 隔離結構，設置於所述第一電晶體與所述第二電晶體之間的所述基底中； 導電層，設置於所述第一電晶體與所述第二電晶體上方，且包括線路部分、第一虛設部分與第二虛設部分，其中所述線路部分電性連接至所述第一電晶體與第二電晶體，所述第一虛設部分位於所述第一電晶體上方，且所述第二虛設部分位於所述第二電晶體上方；以及 電容器，設置於所述基底上，且位於所述第一虛設部分與所述第二虛設部分之間。
  15. 如申請專利範圍第14項所述的記憶體結構，其中所述第一電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的另一者。
  16. 如申請專利範圍第14項所述的記憶體結構，其中所述電容器覆蓋所述第一虛設部分的頂面的至少一部分以及所述第二虛設部分的頂面的至少一部分。
  17. 如申請專利範圍第14項所述的記憶體結構，其中所述電容器不與所述第一電晶體的閘極以及第二電晶體的閘極接觸。
  18. 如申請專利範圍第14項所述的記憶體結構，更包括襯層，設置於所述導電層的側壁上。
  19. 如申請專利範圍第14項所述的記憶體結構，其中所述電容器由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成。
  20. 如申請專利範圍第19項所述的記憶體結構，其中所述電容器的所述下電極與所述第一電晶體的源極/汲極區、所述第二電晶體的源極/汲極區以及所述隔離結構連接。
  21. 一種記憶體結構的製造方法，包括： 於基底上形成第一電晶體與第二電晶體； 於所述第一電晶體與所述第二電晶體上方形成導電層，其中所述導電層包括線路部分、第一虛設部分與第二虛設部分，所述線路部分電性連接至所述第一電晶體與第二電晶體，所述第一虛設部分位於所述第一電晶體上方，且所述第二虛設部分位於所述第二電晶體上方；以及 於所述基底上形成電容器，其中所述電容器位於所述第一虛設部分與所述第二虛設部分之間。
  22. 如申請專利範圍第21項所述的記憶體結構的製造方法，其中所述導電層的形成方法包括： 於所述基底上形成第一介電層，其中所述第一介電層覆蓋所述第一電晶體與第二電晶體； 於所述第一介電層中形成第一接觸窗與第二接觸窗，其中所述第一接觸窗與所述第一電晶體的源極/汲極區連接，且所述第二接觸窗與所述第二電晶體的源極/汲極區連接； 於所述第一介電層上形成導電材料層；以及 將所述導電材料層圖案化，以形成所述導電層，其中所述線路部分與所述第一接觸窗以及所述第二接觸窗連接。
  23. 如申請專利範圍第22項所述的記憶體結構的製造方法，其中所述電容器的形成方法包括： 於所述第一介電層上形成第二介電層，其中所述第二介電層覆蓋所述導電層； 於所述第一虛設部分與所述第二虛設部分之間的所述第一介電層與所述第二介電層中形成溝槽，其中所述溝槽暴露出所述第一電晶體的源極/汲極區、所述第二電晶體的源極/汲極區所述隔離結構； 於所述溝槽的側壁與底面上形成下電極； 於所述下電極上形成絕緣層；以及 於所述絕緣層上形成上電極。
  24. 如申請專利範圍第23項所述的記憶體結構的製造方法，其中所述溝槽暴露所述第一虛設部分的頂面的至少一部分以及所述第二虛設部分的頂面的至少一部分。
  25. 如申請專利範圍第21項所述的記憶體結構的製造方法，其中在形成所述導電層之後以及在形成所述電容器之前，更包括於所述導電層的側壁上形成襯層。
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