KR20020056206A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 상부에는 실리사이드막을 형성하고, 소오스 및 드레인 영역에는 실리사이드막을 형성하지 않음으로써 게이트 저항을 줄일 수 있고, 자기정렬 식각 공정으로 콘택홀을 형성한 후 도전층을 형성하더라도 오정렬에 의한 게이트와 소오스 및 드레인 영역의 도통을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 상부에는 실리사이드막을 형성하고, 소오스 및 드레인 영역에는 실리사이드막을 형성하지 않음으로써 게이트 저항을 줄일 수 있고, 자기정렬 식각 공정으로 콘택홀을 형성한 후 도전층을 형성하더라도 오정렬에 의한 게이트와 소오스 및 드레인 영역의 도통을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화 및 소형화에 따라 그에 적용되는 트랜지스터의 크기도 작아지고 있다. 이러한 트랜지스터의 게이트 저항을 낮추기 위해 게이트로 사용되는 폴리실리콘 상부에 실리사이드를 형성하는 방법을 사용하고 있다. 그러나, 이 방법은 게이트 뿐만 아니라 소오스 및 드레인 영역에도 실리사이드가 형성된다. 이와 같이 소오스 및 드레인 영역에도 실리사이드가 형성되면 오정렬을 고려하여 게이트와 소오스 및 드레인 영역 사이를 어느 정도 간격으로 이격시켜야 한다. 즉, 후속 공정으로 층간 절연막을 형성한 후 소오스 및 드레인 영역을 노출시키는 콘택홀을 형성할 때 오정렬에 의해 게이트도 노출될 수 있다. 이 경우 콘택홀을 매립시키는 도전층을 형성할 때 게이트와 소오스 및 드레인 영역이 도통된다. 상기와 같은 문제점은 게이트로 사용되는 폴리실리콘막 상부에 질화막과 같은 식각 정지막을 형성하면 해결할 수 있다. 그러나, 폴리실리콘막 상부에 식각 정지막을 형성할 경우 실리사이드를 형성할 수 없기 때문에 게이트 저항을 낮출 수가 없게 된다.
이와는 반대로 폴리실리콘 실리사이드 공정을 실시하지 않으면 자기정렬 식각 공정으로 콘택홀을 형성할 때 게이트와 소오스 및 드레인 영역사이를 소정 간격 이격시키지 않아도 된다. 이 때문에 소자의 크기는 상당히 줄일 수 있지만, 실리사이드 공정을 실시한 구조에 비해 저항이 상당히 증가하게 되어 소자의 신뢰성은 크게 저하된다.
본 발명의 목적은 게이트 저항을 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트 상부에는 실리사이드가 형성되고, 소오스 및 드레인 영역에는 실리사이드가 형성되지 않도록 함으로써 게이트와 소오스 및 드레인 영역의 도통을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명ㅇ하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판12 : 게이트 산화막
13 : 폴리실리콘막14 : 제 1 절연막
15 : 스페이서16 : 접합 영역
17 : 제 2 절연막18 : 실리사이드막
19 : 제 3 절연막20 : 제 4 절연막
21 : 콘택홀
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 게이트 산화막, 폴리실리콘막 및 제 1 절연막을 순차적으로 형성한 후 이들을 패터닝하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 측벽에 스페이서를 형성한 후 상기 반도체 기판상에 접합 영역을 형성하는 단계와, 전체 구조 상부에 제 2 절연막을 형성한 후 연마하여 상기 제 1 절연막을 노출시키는 단계와, 상기 제 1 절연막을 제거한 후 노출된 상기 폴리실리콘막 상부에 실리사이드막을 형성하는 단계와, 전체 구조 상부에 제 3 절연막을 형성한 후 연마 공정을 실시하여 상기 제 2 절연막을 노출시키는 단계와, 전체 구조 상부에 제 4 절연막을 형성한 후 상기 제 4 및 제 2 절연막의 소정 영역을 자기정렬 식각 공정으로 제거하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12), 폴리실리콘막(13) 및 제 1 절연막(14)을 순차적으로 형성한다. 제 1 절연막(14), 폴리실리콘막(13) 및 게이트 산화막(12)의 소정 영역을 식각하여 게이트 패턴을 형성한다. 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상에 저농도 불순물 영역을 형성한다. 게이트 패턴 측벽에 스페이서(15)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 고농도 불순물 영역을 형성한다. 이에 의해 LDD 구조의 접합 영역(16)이 형성된다. 전체 구조 상부에 제 2 절연막(17)을 형성한다.
도 1(b)를 참조하면, 제 2 절연막(17)을 연마하여 제 1 절연막(14)을 노출시킨다. 노출된 제 1 절연막(14)을 제거하여 폴리실리콘막(13)을 노출시킨다. 전체 구조 상부에 Ti 또는 Co등을 증착한 후 열처리 공정을 실시하여 폴리실리콘막(13) 상부에 실리사이드막(18)을 형성한다. 그리고, 전체 구조 상부에 제 3 절연막(19)을 형성한 후 연마 공정을 실시하여 제 2 절연막(17)과 같이 평탄화한다.
도 1(c)를 참조하면, 전체 구조 상부에 제 4 절연막(20)을 형성한다. 그리고, 제 4 절연막(20) 및 제 2 절연막(17)의 소정 영역을 자기정렬 식각 공정으로 제거하여 접합 영역을 노출시키는 콘택홀(21)을 형성한다.
상술한 바와 같이 본 발명에 의하면 게이트 상부에는 실리사이드막을 형성하고, 소오스 및 드레인 영역에는 실리사이드막을 형성하지 않음으로써 게이트 저항을 줄일 수 있다. 또한, 자기정렬 식각 공정으로 콘택홀을 형성한 후 도전층을 형성하더라도 오정렬에 의한 게이트와 소오스 및 드레인 영역의 도통을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판 상부에 게이트 산화막, 폴리실리콘막 및 제 1 절연막을 순차적으로 형성한 후 이들을 패터닝하여 게이트 패턴을 형성하는 단계와,
    상기 게이트 패턴 측벽에 스페이서를 형성한 후 상기 반도체 기판상에 접합 영역을 형성하는 단계와,
    전체 구조 상부에 제 2 절연막을 형성한 후 연마하여 상기 제 1 절연막을 노출시키는 단계와,
    상기 제 1 절연막을 제거한 후 노출된 상기 폴리실리콘막 상부에 실리사이드막을 형성하는 단계와,
    전체 구조 상부에 제 3 절연막을 형성한 후 연마 공정을 실시하여 상기 제 2 절연막을 노출시키는 단계와,
    전체 구조 상부에 제 4 절연막을 형성한 후 상기 제 4 및 제 2 절연막의 소정 영역을 자기정렬 식각 공정으로 제거하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 접합 영역은 LDD 구조로 형성하는 것을 특징으로하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 실리사이드막은 상기 폴리실리콘막을 포함한 전체 구조 상부에 Ti 또는 Co를 형성하는 단계와,
    열처리 공정을 실시하여 상기 폴리실리콘막과 상기 Ti 또는 Co를 반응시키는 단계와,
    미반응 Ti 또는 Co를 제거하는 단계에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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