KR100606953B1 - 반도체 소자의 형성방법 - Google Patents

반도체 소자의 형성방법 Download PDF

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Abstract

본 발명은 반도체공정의 자기정렬 콘택(SAC, self-align contact) 제조 방법에 있어서, SAC 식각시 리키지(leakage)의 주원인인 게이트 보호막의 숄더(shoulder)부의 마진을 확보하기 위해 측벽스페이서 공정을 새로이 제안한 반도체 소자의 형성방법에 관한 것으로서, 반도체 기판 상에 게이트 산화막, 게이트 도전층, 게이트 보호막을 차례로 증착한 후, 패터닝하여 게이트를 형성하는 단계와, 상기 게이트를 포함한 전면에 제 1 ,제 2 절연막을 형성한 후, 상기 제 2 절연막을 전면식각하여 제 1 측벽스페이서를 형성하는 단계와, 상기 제 1 측벽스페이서를 마스크로 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와, 상기 제 1 측벽스페이서를 마스크로 하여 상기 제 1 절연막을 식각하여 제 2 측벽스페이서를 형성하는 단계와, 상기 게이트를 포함한 전면에 층간절연막을 형성하고 상기 소스/드레인 영역이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 도전층을 증착하여 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
게이트, 자기정렬콘택, 측벽스페이서

Description

반도체 소자의 형성방법{Method for Forming Of Semi-conductor Device}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도.
*도면의 주요 부분에 대한 부호설명
1 : 반도체 기판 3 : 게이트 산화막
4 : 게이트 도전층 5 : 게이트 보호막
7 : 게이트 8 : LDD영역
9 : 소스/드레인 영역 11 : 층간절연막
12 : 포토레지스트 13 : 콘택홀
18 : 제 2 측벽스페이서 19 : 제 1 측벽스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 자기정렬 콘택(SAC, self-align contact) 제조방법을 적용하는 반도체 소자의 형성방법에 관한 것이다.
현재 반도체 소자는 미세화, 대용량화 및 고집적화를 위해서 반도체 소자의 트랜지스터, 비트라인 및 커패시터 등을 형성한 다음, 각각의 소자를 전기적으로 연결할 수 있는 금속 배선 등과 같은 다층 배선을 형성하기 위한 후속 공정을 필수적으로 요구하고 있다.
이 때, 반도체 소자의 트랜지스터는 쇼트-채널 효과를 방지하기 위해 짧은 채널 길이를 가지는 MOS 트랜지스터로 구성되는 바, 일반적으로 소스/드레인 영역이 LDD(Lightly Doped Drain) 영역과 HDD(Heavily Doped Drain) 영역을 가지도록 제조된다.
상기 LDD 영역은 HDD 영역보다 더 낮은 도펀트 농도와 더 낮은 깊이를 가진다. 하지만, LDD 영역은 게이트 전극에 더 인접할 수 있고, MOS 트랜지스터의 채널 길이를 설정한다. 이와는 대조적으로, HDD 영역은 더 낮은 접속저항을 가진다.
이와같이, LDD 영역과 HDD 영역을 가진 MOS 트랜지스터를 제조하기 위해서는, 게이트 유전체와 게이트 전극이 기판 상에 먼저 형성하고, 상기 게이트 전극을 마스크로 하여 이온주입하여 LDD 영역을 형성한 후, 게이트 전극 측벽에 스페이서를 형성하고 이온주입하여 HDD 영역을 형성하는 것이다.
한편, 반도체 소자의 디자인 룰(design rule)의 감소는 콘택 공정 관점에서 오버랩 마진(overlap margin)의 축소 및 에스펙트비(aspect ratio)의 급격한 증가로 이어지며 이에 자기정렬 콘택(SAC, self-align contact)을 대안으로 제안하고 있다.
구체적으로, 자기 정렬 콘택(SAC)은 소자의 고집적화에 따라 발생하는 포토 미스 얼라인(mis-align)에 대한 마진 확보 및 공정 단계의 단축 등의 장점 때문에 도입되고 있는 새로운 식각공정으로, 게이트 측벽의 측벽스페이서를 HTO(High Temperature Oxide)에서 실리콘 질화막(SiN)으로 대치하여 층간 절연층의 구성물질인 산화막과 실리콘 질화막의 식각율 차이를 이용하여 콘택을 형성하는 공정이다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도이다.
먼저 도 1a에 도시된 바와 같이, 로직영역과 셀영역으로 구분되는 반도체 기판(101) 전면에 열산화 방식을 이용하여 게이트 산화막(103)을 형성하고, 상기 게이트 산화막(103) 상부에 게이트 도전층(104) 및 게이트 보호막(캡절연막, 105)을 증착한다.
그 후, 상기 게이트 도전층(104) 및 게이트 보호막(105) 상에 포토 레지스트를 도포하고 패터닝한 다음, 패터닝된 포토 레지스트를 마스크로 이용하여 상기 게이트 산화막(103), 게이트 도전층(104) 및 게이트 보호막(105)을 선택적으로 건식식각하여 게이트(107)를 형성한다.
다음, 소스/드레인 영역을 형성하기 위해 LDD 공정 및 HDD 공정을 실시하는데, 먼저, 상기 게이트(107)를 마스크로 하여 n-불순물 이온을 주입하여 저농도 도핑영역을 형성하여 LDD 영역(108)을 형성한다.
계속하여, 도 1b 및 도 1c에 도시된 바와 같이, 상기 게이트(107)를 포함한 전면에 게이트 질화물(109a)을 증착하고 에치백함으로써 상기 게이트(107) 양측벽에 각각 측벽스페이서(109)를 형성한다.
이어서, 상기 게이트(107) 및 측벽스페이서(109)를 마스크로 하여 반도체 기판(101)에 n+불순물을 이온 주입하여 HDD 영역(102)인 소스/드레인 영역을 완성한다.
이후, 도 1d에 도시된 바와 같이, 상기 게이트(107)를 포함한 전면에 층간 절연막(111)을 두텁게 증착하고, 상기 층간절연막(111) 상에 포토 레지스트(112)를 도포하고 포토리소그래피로 패터닝한다.
그리고, 도 1e에 도시된 바와 같이, 상기 패터닝된 포토레지스트(112) 사이로 노출된 층간절연막(111)을 식각하여 게이트(107)와 게이트 사이의 소스/드레인 영역(102)이 노출되도록 콘택홀(113)을 형성한다.
이때, 상기 측벽스페이서(109) 및 게이트 절연막(104)과 층간 절연막(111)과의 고선택비를 이용하여 콘택홀(113)을 오픈한다.
마지막으로, 상기 콘택홀(113)을 통해 상기 소스/드레인 영역(102)에 콘택되는 소스/드레인 전극을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 형성방법은 다음과 같은 문제점이 있다.
즉, 콘택홀의 입구(top) 대비 바닥(bottom)의 식각률 저하 등에 기인하는 과도한 오버 식각(over etch) 등이 측벽스페이서와 게이트 절연막 등과의 선택비의 감소를 유발한다. 이를 방지하기 위해서, 점차로 게이트 보호막를 두껍게 형성하게 되며, 결국 콘택홀의 에스펙트비(aspect ratio) 가 증가되는 문제가 발생하게 된다.
그리고, 도 1e의 "A"에서와 같이, 포토레지스트(112)가 미스-얼라인되었을 경우 콘택홀(113) 형성시, 측벽스페이서(109) 및 게이트 보호막(105)에 어택(attack)이 가해져 소자 불량이 유발된다.
따라서, 본 발명은 상기 문제점을 해결하기 위해 안출한 것으로, 반도체공정의 자기정렬 콘택(SAC, self-align contact) 제조 방법에 있어서, 측벽스페이서 공정을 새로이 제안함으로써, SAC 식각시 리키지(leakage)의 주원인인 게이트 보호막의 숄더(shoulder)부의 마진을 확보하고자 하는 반도체 소자의 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 형성방법은 반도체 기판 상에 게이트 산화막, 게이트 도전층, 게이트 보호막을 차례로 증착한 후, 패터닝하여 게이트를 형성하는 단계와, 상기 게이트를 포함한 전면에 제 1 ,제 2 절연막을 형성한 후, 상기 제 2 절연막을 전면식각하여 제 1 측벽스페이서를 형성하는 단계와, 상기 제 1 측벽스페이서를 마스크로 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와, 상기 제 1 측벽스페이서를 마스크로 하여 상기 제 1 절연막을 식각하여 제 2 측벽스페이서를 형성하는 단계와, 상기 게이트를 포함한 전면에 층간절연막을 형성하고 상기 소스/드레인 영역이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 도전층을 증착하여 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
즉, 본 발명에서는 게이트 형성 후 측벽스페이서용 실리콘 질화물(SiN)을 증착한 뒤 산화계 물질을 덮고, 상기 실리콘 질화물과 산화계 물질의 선택비를 이용하여 산화계 물질을 전면식각하여 제 1 측벽스페이서를 형성한 후, 상기 제 1 측벽스페이서를 마스크로 하여 하부층인 실리콘 질화물을 부분적으로 식각하여 제 2 측벽스페이서를 형성하는 것을 특징으로 한다. 다음, 층간절연막과 SAC 포토레지스트를 형성한 후, SAC 공정을 진행하면, 제 1 ,제 2 측벽스페이서에 의해 게이트를 오버식각하지 않고 콘택홀을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 로직영역과 셀영역으로 구분되는 반도체 기판(1) 전면에 열산화 방식을 이용하여 버퍼층 역할을 하는 게이트 산화막(3)을 형성하고, 상기 게이트 산화막(3) 상부에 게이트 도전층(4) 및 게이트 보호막(캡절연막, 5)을 증착한다.
그 후, 상기 게이트 도전층(4) 및 게이트 보호막(5) 상에 포토 레지스트를 도포하고 패터닝한 다음, 패터닝된 포토 레지스트를 마스크로 이용하여 상기 게이트 산화막(3), 게이트 도전층(4) 및 게이트 보호막(5)을 선택적으로 건식식각하여 게이트(7)를 형성한다.
즉, 상기 게이트 산화막(3) 상에 폴리실리콘막, 금속막, 게이트 보호막의 순서로 적층한 뒤, 게이트 마스크를 이용하여 게이트 보호막, 금속막, 폴리실리콘막을 동시에 패터닝하거나 또는 게이트 보호막을 패터닝한 후 금속막과 폴리실리콘막을 동시에 패터닝하는 방법으로 게이트(7)를 형성한다.
여기서, 상기 게이트는 폴리실리콘막의 단일막일 수도 있으나, 게이트 전극의 비저항 및 고속저항을 위해 폴리실리콘막과 금속막의 적층막을 이용하되, 금속막으로는 주로 확산방지막과 텅스텐의 적층막, 텅스텐 실리사이드를 이용한다.
다음, 상기 게이트(7)를 마스크로 하여 n-불순물 이온을 주입하여 저농도 도핑영역을 형성하여 LDD 영역(8)을 형성한다.
계속하여, 도 2b에 도시된 바와 같이, 상기 게이트(7)를 포함한 전면에 실리콘 질화물(18a) 및 산화계열 물질(19a)을 증착한다.
그리고, 도 2c에 도시된 바와 같이, 상기 실리콘 질화물(18a)과 산화계열 물질(19a)의 선택비를 이용하여 산화계열 물질을 전면식각하여 상기 게이트(7) 상부의 실리콘 질화물(18a) 상에 제 1 측벽스페이서(19)를 형성한다.
이후, 도 2d에 도시된 바와 같이, 상기 제 1 측벽스페이서(19)를 마스크로 하여 하부의 실리콘 질화물(18a)을 부분적으로 식각하여 제 2 측벽스페이서(18)를 형성한다.
따라서, 게이트(7) 양측벽에 형성되는 측벽스페이서는 산화계열 물질로 형성된 제 1 측벽스페이서(19)와 실리콘 질화물로 형성된 제 2 측벽스페이서(18)가 형 성된다. 이로써, 게이트(7)를 구성하는 금속 도전층(4)은 실리콘 질화물로 형성되는 게이트 보호막(5)과 제 2 측벽스페이서(18)에 의해 둘러싸여지고, 제 2 측벽스페이서(18) 외측벽에는 산화계열 물질로 형성되는 제 1 측벽스페이서(19)가 구비된다.
이어서, 상기 게이트(7) 및 제 1 ,제 2 측벽스페이서(19,18)를 마스크로 하여 반도체 기판(1)에 n+불순물을 이온 주입하여 HDD 영역인 소스/드레인 영역(9)을 완성한다.
이후, 도 2e에 도시된 바와 같이, 상기 제 1 측벽스페이서(19)를 포함한 전면에 산화계열 물질의 층간 절연막(11)을 두텁게 증착하고, 상기 층간절연막(11) 상에 포토 레지스트(12)를 도포하고 포토리소그래피로 패터닝한다. 이때, 상기 층간 절연막(11) 형성후, 층간절연막의 표면을 평탄화하기 위해 CMP(Chemical Mechanical Polishing) 방법을 수행해 주는 것이 바람직하다.
그리고, 도 2f에 도시된 바와 같이, 상기 패터닝된 포토레지스트(12) 사이로 노출된 층간절연막(11)을 식각하여 게이트(7)와 게이트(7) 사이의 소스/드레인 영역(9)이 노출되도록 콘택홀(13)을 형성한다.
이때, 게이트를 둘러싸고 실리콘 질화물로 형성되는 게이트 보호막(5) 및 제 2 측벽스페이서(18)와 산화계열 물질로 형성되는 층간절연막(11) 사이의 식각선택비를 이용하는 SAC 공정을 적용함으로써, 프로파일이 수직 라인타입이 되도록 콘택홀(13)을 형성한다. 여기서, 상기 제 1 측벽스페이서(19)에 의해 식각 마진이 확보된다.
즉, 소자의 고집적화에 따라 발생하는 포토 미스 얼라인(mis-align)이 발생하는 경우, 게이트와 게이트 사이의 정확한 위치에 콘택홀이 형성되지 않고 게이트 숄더부분을 오버식각할 수 있는데, 본 발명은 산화계열 물질로 형성되는 제 1 측벽스페이서(19)에 의해 식각마진이 충분히 확보되는 것을 특징으로 한다. 이로써, SAC 공정에 의한 콘택홀 형성시 발생하는 리키지(leakage) 마진을 획기적으로 넓힐 수 있어 반도체 소자의 제조수율을 향상시킨다.
마지막으로, 상기 콘택홀(13)을 통해 상기 소스/드레인 영역(9)에 콘택되는 소스/드레인 전극을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 반도체 소자의 형성방법은 다음과 같은 효과가 있다.
즉, 반도체공정의 자기정렬 콘택(SAC, self-align contact) 제조 방법에 있어서, SAC 식각시 리키지(leakage)의 주원인인 게이트 보호막의 숄더(shoulder)부의 마진을 확보하기 위해 실리콘 질화물로 형성되는 측벽스페이서 외부에 산화계열 물질로 형성되는 측벽스페이서를 더 구비함으로써 반도체 수율 향상에 기여할 수 있다.

Claims (6)

  1. 반도체 기판 상에 게이트 산화막, 게이트 도전층, 게이트 보호막을 차례로 증착한 후, 패터닝하여 게이트를 형성하는 단계와,
    상기 게이트를 포함한 전면에 제 1 ,제 2 절연막을 형성한 후, 상기 제 2 절연막을 전면식각하여 제 1 측벽스페이서를 형성하는 단계와,
    상기 제 1 측벽스페이서를 마스크로 하여 상기 제 1 절연막을 식각하여 제 2 측벽스페이서를 형성하는 단계와,
    상기 제 1 ,제 2 측벽스페이서를 마스크로 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와,
    상기 게이트를 포함한 전면에 상기 제 1 측벽스페이서와 동일한 물질의 층간절연막을 형성하고 상기 소스/드레인 영역이 노출되는 콘택홀을 형성하는 단계와,
    상기 콘택홀 내부에 도전층을 증착하여 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 게이트를 형성하는 단계 이후,
    상기 게이트를 마스크로 하여 반도체 기판에 저농도 불순물을 주입하여 LDD영역을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 제 1 측벽스페이서는 산화계열 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 층간절연막은 산화계열 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 제 2 측벽스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 게이트 보호막은 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
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