JP3877667B2 - 半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、アライメントズレ等によりトレンチ素子分離領域に跨る貫通孔が形成されたコンタクト構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年汎用されているサブミクロン及びクォータミクロンデバイスは、通常、多数の露光用マスクを用いて製造されている。各マスクパターンを重ね合わせる際には、必然的に各パターン間に位置合わせずれが発生するが、この位置合わせずれを一定の範囲内に収めないと、設計されたとおりのデバイスは得られず、したがって、デバイスは正常に動作しない。
しかし、半導体集積回路の微細化が進むにつれ、この位置合わせずれの許容範囲、すなわち、位置合わせ余裕は減少している。
【０００３】
この位置合わせ余裕を広げるために、種々の手段が検討されており、以下のような半導体装置の製造方法が提案されている（例えば、特許文献１）。
この手法における半導体装置は、セルフアラインコンタクト（ＳＡＣ）を実現するものであり、以下のように構成されている。つまり、シリコン基板の素子形成領域に、ＭＯＳトランジスタが形成されており、このＭＯＳトランジスタのゲート電極はキャップ酸化膜及びサイドウォールで覆われている。また、これらのキャップ酸化膜、サイドウォール及びシリコン基板を覆うように窒化シリコン膜が形成され、その上に酸化シリコン系の層間絶縁膜が形成されている。層間絶縁膜上には配線層が形成され、その配線層が、層間絶縁膜に設けられた接続孔を通じて、ゲート電極及び素子形成領域のシリコン基板に接続されている。
【０００４】
この半導体装置は、以下のように製造される。
まず、シリコン基板１の表面にトレンチ２を形成し、このトレンチ２を含むシリコン基板１上に酸化シリコン膜を形成し、その後、酸化シリコン膜をシリコン基板１表面が露出するまでエッチバックし、トレンチ素子分離膜３（酸化シリコン膜）をトレンチ内に埋め込んで素子分離領域を形成する。続いて、シリコン基板１上にゲート酸化膜４を介してゲート電極５を形成し、図２（ａ）に示すように、ｎ型低濃度不純物拡散層（ＬＤＤ）７、ゲート電極５側壁にサイドウォール６及びソース／ドレイン領域となるｎ型不純物拡散層８を形成する。
任意に、図２（ｂ）に示すように、ゲート電極５及びソース／ドレイン領域上にチタンシリサイド膜９を形成する。
【０００５】
次いで、図２（ｃ）に示すように、窒化シリコン膜１０及び酸化シリコン膜１１による層間絶縁膜を形成し、この層間絶縁膜上に、フォトリソグラフィ及びエッチング工程によりマスクパターン（図示せず）を形成し、そのマスクパターンをマスクとして用いて、異方性エッチングによりソース／ドレイン領域に至る貫通孔１２を形成する。
さらに、図２（ｄ）に示すように、貫通孔１２内に金属膜を堆積し、所望の形状にパターニングすることにより、配線電極２３を形成する。
したがって、貫通孔１２形成のためのマスクパターンに位置合わせずれが生じ、貫通孔１２の一部がゲート電極５にオーバーラップしたとしても、層間絶縁膜である窒化シリコン膜１０がエッチングストッパとして機能するため、後工程で貫通孔に埋め込まれる配線電極２３とゲート電極５とのショートを防止することができ、結果としてマスクの位置合わせ余裕が広がることになる。
【０００６】
【特許文献１】
特開平６−１９６４９９号
【０００７】
【発明が解決しようとする課題】
しかし、上記のようにトレンチ素子分離法を用いた場合には、マスクパターン形成のためのフォトリソグラフィ工程において、マスクの位置合わせずれが生じて、貫通孔１２の形成位置が、例えば、トレンチ素子分離領域３に跨り、そのまま層間絶縁膜及びトレンチ２内の酸化シリコン膜がオーバーエッチングされると、トレンチ素子分離領域３内のシリコン基板が露出することとなる。この露出したシリコン基板にはＰＮ接合が必ずしも形成されていないため、ＰＮ接合が形成されていないシリコン基板と配線電極２３との接触により、その露出部において電流がリークするという問題が生じる。
本発明は上記課題に鑑みなされたものであり、トレンチ素子分離法によるトレンチ素子分離膜に不測のオーバーエッチングが生じた場合においても、リーク電流の増加による特性劣化を確実に防止できるセルフアラインコンタクトを実現することができる半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によれば、（ｉ）半導体基板に形成されたトレンチ内に、前記半導体基板表面とほぼ面一に絶縁膜を埋め込み、
（ii）得られた半導体基板に少なくとも不純物拡散層を、トレンチ内壁上で前記絶縁膜に接するように形成し、
（iii）前記トレンチ内の絶縁膜の一部を、前記トレンチ内壁上で前記不純物拡散層のうちその深さより浅い部分が露出するようにエッチング除去し、
（iv）得られた半導体基板上全面に高融点金属膜を形成し、熱処理して、少なくとも前記不純物拡散層上に、その上面及びトレンチ内壁上での前記露出面で高融点金属シリサイド膜を形成し、
（ｖ）得られた半導体基板上に層間絶縁膜を形成し、該層間絶縁膜に前記高融点金属シリサイド膜に至るコンタクトホールを形成し、コンタクトホール内に導電膜を埋設することからなる半導体装置の製造方法提供される。
【０００９】
さらに、本発明によれば、（ｉ）半導体基板に形成されたトレンチ内に、該トレンチ内壁の一部が露出するように絶縁膜を埋め込み、
（ ii ）得られた半導体基板に少なくとも不純物拡散層を、その深さがトレンチ内壁の前記露出部分より深く、かつ該不純物拡散層がトレンチ内壁の該露出部分で露出するように形成し、
（ iii ）得られた半導体基板上全面に高融点金属膜を形成し、熱処理して、少なくとも前記不純物拡散層上に、その上面及びトレンチ内壁上での前記露出面で高融点金属シリサイド膜を形成し、
（ iv ）得られた半導体基板上に層間絶縁膜を形成し、該層間絶縁膜に前記高融点金属シリサイド膜に至るコンタクトホールを形成し、コンタクトホール内に導電膜を埋設することからなる半導体装置の製造方法が提供される。
【００１０】
【発明の実施の形態】
本発明の半導体装置は、トレンチ内に絶縁膜が埋設されたトレンチ素子分離構造を有する半導体基板に形成されてなる。半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。トレンチ素子分離構造におけるトレンチの形状は特に限定されるものではなく、直方体、立方体等の多角柱又は側面がテーパ状の多角錐台形状等であってもよい。絶縁膜としては、特に限定されるものではなく、例えば、酸化シリコン膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、窒化シリコン膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の単層膜又は積層膜等が挙げられる。なかでも、酸化シリコン膜が好ましい。なお、後述するようにトレンチ内壁の一部が高融点金属シリサイド膜で被覆されているのであれば、絶縁膜は、トレンチ内に、半導体基板の表面と面一に埋設されていてもよいし、半導体基板の表面と面一に埋設されているのではなく、トレンチ内壁の一部を露出するように、言い換えるとトレンチ内壁の一部が絶縁膜に接触しないように埋設されていてもよい。トレンチ内壁において絶縁膜と接触しない一部は、トレンチの上部の一部であることが適当である。特に、半導体基板上に形成される半導体装置の一部を構成するソース／ドレイン領域又はビット線等として機能する不純物拡散層に隣接する部分又はその近傍が絶縁膜と接触していないことが好ましい。
【００１１】
トレンチ内壁の一部は、高融点金属シリサイド膜で被覆されていることが必要である。ここで高融点金属シリサイド膜としては、特に限定されるものではなく、例えば、ＣｏＳｉ_x、ＮｉＳｉ_x、ＴｉＳｉ_x及びＺｒＳｉ_x等が挙げられる。なお、高融点金属シリサイド膜は、絶縁膜が埋設されていない又は絶縁膜と接触していないトレンチ内壁に対して自己整合的に、言い換えると、絶縁膜が埋設されていないトレンチ内壁の全てを被覆するように形成されていることが好ましい。
【００１２】
本発明における半導体装置は、メモリ、ロジックデバイス、信号処理回路等を構成する半導体素子の全てを含み、ＭＯＳトランジスタのみならず、バイポーラトランジスタ、抵抗素子、キャパシタ等の全てを含む。
本発明の半導体装置の製造方法では、まず、工程（ｉ）において、半導体基板に形成されたトレンチ内に、半導体基板表面とほぼ面一に絶縁膜を埋め込む。トレンチは、公知の方法、例えば、フォトリソグラフィ及びエッチング工程により、半導体基板上に所望の形状のマスクを形成し、このマスクを用いて半導体基板をエッチングすることにより形成することができる。エッチングはウェットエッチング、ドライエッチング等の種々の方法を利用することができるが、なかでもドライエッチング、特に異方性エッチングであるＲＩＥ法を利用することが好ましい。絶縁膜は、トレンチを含む半導体基板上に、例えば、ＣＶＤ法、スパッタ法、塗布等により所定の膜厚、例えば、トレンチ深さ程度以上、好ましくはトレンチ深さより厚膜で形成し、エッチバックして、半導体基板表面とほぼ面一に絶縁膜を埋め込むことができる。エッチバックは、上記エッチング法のなかから選択することができるが、ＣＭＰ法が好ましい。
【００１３】
次いで、工程（ii）において、得られた半導体基板に少なくとも不純物拡散層を形成する。不純物拡散層は、通常、ソース／ドレイン領域、ビット線又は電極等として機能するものであり、ｐ型又はｎ型の不純物を所望の濃度となるように半導体基板に導入することにより形成することができる。具体的には、不純物を固相拡散、気相拡散、イオン注入等の種々の方法により導入して、形成することができる。なお、この際、半導体装置がＭＯＳトランジスタ等を構成するのであれば、ゲート電極を形成し、その後、ゲート電極をマスクとして用いて、イオン注入して不純物拡散層を形成することが好ましい。ここでの不純物拡散層は、ＬＤＤ又はＤＤＤ構造を有するものであってもよい。
【００１４】
さらに、工程（iii）において、トレンチ内の絶縁膜の一部を、トレンチ内壁の一部が露出するようにエッチング除去する。ここでの絶縁膜の一部のエッチング除去は、上記エッチング法のなかから選択することができるが、ドライエッチング、特に異方性ドライエッチングにより行うことが好ましい。絶縁膜は、均一な厚さで除去してもよいし、部分的にのみ除去してもよい。エッチング除去は、先に形成した不純物拡散層の深さよりも浅く行う。特に、不純物拡散層の深さの２０〜５０％程度のトレンチ内壁が露出するように又は絶縁膜と接触しないように行うことが好ましい。
【００１５】
続いて、工程（iv）において、得られた半導体基板上全面に高融点金属膜を形成し、熱処理する。高融点金属膜としては、例えば、Ｃｏ、Ｎｉ、Ｔｉ及びＺｒ等が挙げられる。これらはスパッタ法、ＣＶＤ法、蒸着法等の種々の方法で形成することができる。膜厚は、例えば、１０〜２００ｎｍ程度が挙げられる。熱処理は、例えば、ランプアニール、ＥＢ、ＲＴＡ等の種々の方法が挙げられ、６５０〜７５０℃程度の温度で、１０秒間〜１分間程度行うことが適当である。その後、未反応の高融点金属膜を除去することにより、少なくとも不純物拡散層上及び露出したトレンチ内壁表面に、自己整合的に高融点金属シリサイド膜を形成することができる。ここでの未反応高融点金属膜の除去は、当該分野で公知の方法、例えば、ウェットエッチング等により行うことができる。
【００１６】
なお、本発明においては、半導体基板に形成されたトレンチ内に絶縁膜を埋め込むときに、絶縁膜表面を半導体基板表面とほぼ面一に埋め込む代わりに、トレンチの内壁の一部が露出するように絶縁膜を埋め込んでもよい。つまり、絶縁膜表面を、トレンチ内において、半導体基板表面よりも低く位置するように埋め込んでもよい。これにより、上記工程において、半導体基板に不純物拡散層を形成した後、トレンチ内の絶縁膜の一部をエッチング除去する工程を省略することができる。ただし、その場合には、高融点金属シリサイド膜を露出したトレンチ内壁に形成する前に、トレンチ内壁に自然に形成された酸化膜や不純物拡散層形成の際に保護膜として形成した膜を除去しておくことが好ましい。
【００１７】
トレンチ内壁の一部に高融点金属シリサイド膜を形成した後、トレンチ表面が半導体基板表面と面一になるように、さらに絶縁膜を埋め込んでもよい。この場合の絶縁膜は、上記と同様のものが挙げられる。
また、本発明においては、高融点金シリサイド膜を形成した後、さらに、工程（ｖ）において、得られた半導体基板上に層間絶縁膜を形成する。ここでの層間絶縁膜は、例えば、酸化シリコン膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、窒化シリコン膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の単層膜又は積層膜等により形成することができる。層間絶縁膜の膜厚等は、特に限定されるものではなく、任意に設定することができる。層間絶縁膜は、エッチングレートが異なる絶縁膜を、好ましくは、エッチングレートが小さい絶縁膜が最下層となるように、積層構造で形成することが好ましい、これにより、エッチングレートの小さい絶縁膜が層間絶縁膜のエッチングストッパとして機能する。具体的には、酸化シリコン膜／窒化シリコン膜等が適当である。この場合の窒化シリコン膜の膜厚は、例えば、１０〜２００ｎｍ程度が挙げられる。
【００１８】
その後、層間絶縁膜に不純物拡散層に至るコンタクトホールを形成する。コンタクトホールは、通常、フォトリソグラフィ及びエッチング工程により、所定のマスクを用いて、層間絶縁膜の所望の領域、つまり、不純物拡散層上に開口を有するマスクパターンを形成し、そのマスクパターンをマスクとして用いて、ウェットエッチングやドライエッチング等によって形成するが、本発明においては、マスクの位置合わせがずれて、マスクパターンの開口の一部がトレンチ素子分離上に跨ったために、このようなマスクパターンを用いることにより、少なくとも一部がトレンチ素子分離に跨るようなコンタクトホールも含まれる。このようなコンタクトホールは、その底部がトレンチ内壁に接続されることとなるが、そのトレンチ内壁には、上述したように高融点金属シリサイド膜が配置しているため、この高融点金属シリサイド膜がエッチングストッパとなって、直接トレンチ内壁を構成する半導体基板に至ることはない。なお、コンタクトホールの大きさ及び形状は特に限定されるものではなく、任意に設定することができる。
【００１９】
コンタクトホール内に導電膜を埋設する。ここでの導電膜は、通常コンタクトプラグ、バリアメタル、配線、電極等に使用されるような金属又は金属化合物膜であることが適当であり、例えば、金、白金、銀、銅、アルミニウム、ニッケル、クロム、タングステン、鉄、モリブデン等の金属又は合金、ＳｎＯ₂、ＩｎＯ₂、ＺｎＯ、ＩＴＯ等の透明導電材等の単層又は積層膜が挙げられる。このような膜は、例えばスパッタ法、ＣＶＤ法、ＥＢ法、蒸着法等の種々の方法で形成することができる。このような導電膜は、例えば、ウェットエッチング、ドライエッチング、ＣＭＰ法等により、貫通孔のみを埋め込むコンタクトプラグとして形成されていてもよいし、さらに層間絶縁膜上において所望の形状で、電極又は配線を兼ねて配置していてもよい。なお、導電膜がコンタクトプラグ等として形成される場合には、さらに、これらに接続する配線及び／又は電極を形成することが好ましい。
【００２０】
このように、コンタクトホールに導電膜を埋め込まれたとしても、上述の方法により、トレンチ内壁の一部に高融点金属シリサイド膜が配置するために、この高融点金属シリサイド膜がエッチングストッパとなって、導電膜がトレンチ素子分離領域において、半導体基板と直接接触することを防止することができる。
以下に、本発明の半導体装置及びその製造方法の実施の形態を図面に基づいて詳細に説明する。
【００２１】
まず、シリコン基板１の表面に厚さ２０ｎｍ程度の熱酸化膜を形成した後、その上に、厚さ１５０ｎｍ程度の窒化シリコン膜を減圧ＣＶＤ法により形成する。フォトリソグラフィ及び異方性ドライエッチングにより、窒化シリコン膜及び熱酸化膜をパターニングし、後にフィールド領域となる領域を開口させる。その後、その窒化シリコン膜及び熱酸化膜をエッチングマスクとして用いて異方性ドライエッチングを行い、シリコン基板１のフィールド領域となる部分に、深さ４００ｎｍ程度のトレンチ２を形成する。
【００２２】
次いで、トレンチ２の内面に厚さ１０ｎｍ程度の熱酸化膜を形成した後、トレンチ２内を埋め込むように、全面にトレンチ素子分離膜３として、厚さ６００ｎｍ程度の酸化シリコン膜を減圧ＣＶＤ法により形成する。化学機械研磨（ＣＭＰ）法により、窒化シリコン膜をストッパとして用いて、トレンチ素子分離膜３を研磨し、トレンチ２以外の領域のトレンチ素子分離膜３を除去する。この後、熱リン酸を用いたウェットエッチングにより、窒化シリコン膜を除去するとともに、熱酸化膜をエッチング除去して、トレンチ素子分離を形成する。
続いて、得られたシリコン基板１を熱酸化し、全面に厚さ１０ｎｍ程度の熱酸化膜をゲート酸化膜４として形成する。その上に、厚さ１５０ｎｍ程度のポリシリコン膜を減圧ＣＶＤ法により形成する。フォトリソグラフィ及び異方性ドライエッチングにより、ポリシリコン膜をパターニングし、ゲート電極５を形成する。
【００２３】
次に、比較的低濃度の第１のイオン注入を行い、ｎ型低濃度不純物拡散層（ＬＤＤ）７を形成し、減圧ＣＶＤ法により、厚さ１５０ｎｍ程度の酸化シリコン膜を全面に形成した後、その酸化シリコン膜を異方性ドライエッチングによりエッチバックして、ゲート電極の側面にサイドウォール６を形成する。その後、サイドウォール６を備えたゲート電極５とトレンチ素子分離をマスクとして用いて、例えば、加速エネルギー６０ｋｅＶ程度、ドーズ３×１０¹⁵ｃｍ^-2程度で、ヒ素（Ａｓ）のイオン注入を行い、ゲート電極５の両側のシリコン基板１の表面近傍領域に、ＭＯＳトランジスタのソース及びドレインとなる一対のｎ型不純物拡散層８を形成する（図１（ａ））。
【００２４】
続いて、図１（ｂ）に示すように、異方性ドライエッチ法によりトレンチ素子分離膜３を５０ｎｍ程度除去する。この際のトレンチ素子分離膜３の除去量は、ｎ型不純物拡散層８の深さの３０〜５０％であり、ｎ型不純物拡散層８よりも浅く設定される。
次に、スパッタ法により高融点金属膜としてチタン膜を５０ｎｍ程度、全面に成膜し、ＲＴＡ法により７００℃程度で約３０秒間熱処理した後、得られたシリコン基板１を、硫酸と過酸化水素水の混合液に浸す。その後、シリコン基板１を水酸化アンモニウムと過酸化水素水の混合液に浸液し、ＲＴＡ法により８５０℃程度で約１０秒間熱処理することにより、図１（ｃ）に示すように、ゲート電極５上、ｎ型不純物拡散層８上及びその側壁部分に高融点金属シリサイド膜９としてチタンシリサイド膜を４０〜８０ｎｍ程度形成する。
【００２５】
さらに、図１（ｄ）に示すように、減圧ＣＶＤ法で全面に膜厚３０ｎｍ程度の窒化シリコン膜１０を堆積させ、次に、減圧ＣＶＤ法により、厚さ９００ｎｍ程度の酸化シリコン膜１１を全面に形成する。その後、化学機械研磨（ＣＭＰ）法により、酸化シリコン膜１１を２００ｎｍ程度研磨し、層間絶縁膜を形成する。フォトリソグラフィ及び異方性ドライエッチングにより、各ＭＯＳトランジスタのｎ型不純物拡散層８の直上位置の層間絶縁膜に、ｎ型不純物拡散層８に至る貫通孔１２を形成する。
【００２６】
次に、図１（ｅ）に示すように、スパッタ法で、チタン膜及び窒化チタン膜を積層した積層膜１４を約１５０ｎｍ程度形成し、ブランケット法により貫通孔１２内にタングステン膜１５を埋め込む。その後、銅を約１％含んだアルミニウム金属膜を堆積し、フォトリソグラフィ及び異方性ドライエッチングによりアルミニウム金属膜を配線電極１６にパターニングする。
このような半導体装置の製造方法では、酸化シリコン系の層間絶縁膜にセルフアラインコンタクト（ＳＡＣ）をエッチング形成する際に露光マスクの位置合わせずれが生じても、トレンチ側壁部分には高融点金属シリサイド膜が形成されており、この高融点金属シリサイド膜は、層間絶縁膜のエッチングに対して、高いエッチング選択比を有するので、トレンチ内のシリコン基板端が露出することはない。
上記方法により形成した半導体装置では、メタル配線であるアルミニウム金属膜１６とシリコン基板１との間の耐圧が、５〜１０Ｖ程度であり、正常な耐圧が得られ、チタンシリサイド膜のリークの防止を図ることができる。
【００２７】
【発明の効果】
本発明によれば、層間絶縁膜にセルフアラインコンタクト（ＳＡＣ）をエッチング形成する際に、露光マスクの位置合わせずれ、層間絶縁膜厚及びエッチング量の揺らぎ等により、トレンチ素子分離が不測にエッチングされた場合においても、トレンチ側壁部分には高融点金属シリサイド膜が形成されており、この高融点金属シリサイド膜は層間絶縁膜に対して高いエッチング選択比を有するので、半導体基板を露出することを回避することができる。したがって、半導体基板と配線電極とが直接接触することを防止して、電流のリークを防止することができ、高い信頼性のある半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施の形態を説明するための要部の概略断面工程図である。
【図２】従来の半導体装置の製造方法を示す要部の概略断面図である。
【符号の説明】
１ シリコン基板（半導体基板）
２ トレンチ
３ トレンチ素子分離膜
４ ゲート酸化膜
５ ゲート電極
６ サイドウォール
７ ｎ型低濃度不純物拡散層
８ ｎ型不純物拡散層
９ 高融点金属シリサイド膜
１０ 窒化シリコン膜
１１ 酸化シリコン膜
１２ 貫通孔
１３ 窒化シリコン膜
１４ 積層膜
１５ タングステン膜
１６、２３ 配線電極

Claims (6)

1. （ｉ）半導体基板に形成されたトレンチ内に、前記半導体基板表面とほぼ面一に絶縁膜を埋め込み、
   （ii）得られた半導体基板に少なくとも不純物拡散層を、トレンチ内壁上で前記絶縁膜に接するように形成し、
   （iii）前記トレンチ内の絶縁膜の一部を、前記トレンチ内壁上で前記不純物拡散層のうちその深さより浅い部分が露出するようにエッチング除去し、
   （iv）得られた半導体基板上全面に高融点金属膜を形成し、熱処理して、少なくとも前記不純物拡散層上に、その上面及びトレンチ内壁上での前記露出面で高融点金属シリサイド膜を形成し、
   （ｖ）得られた半導体基板上に層間絶縁膜を形成し、該層間絶縁膜に前記高融点金属シリサイド膜に至るコンタクトホールを形成し、コンタクトホール内に導電膜を埋設することからなる半導体装置の製造方法。
2. 工程（iii）における絶縁膜のエッチングを、不純物拡散層の深さの２０〜５０％程度とする請求項１に記載の方法。
3. （ｉ）半導体基板に形成されたトレンチ内に、該トレンチ内壁の一部が露出するように絶縁膜を埋め込み、
   （ ii ）得られた半導体基板に少なくとも不純物拡散層を、その深さがトレンチ内壁の前記露出部分より深く、かつ該不純物拡散層がトレンチ内壁の該露出部分で露出するように形成し、
   （ iii ）得られた半導体基板上全面に高融点金属膜を形成し、熱処理して、少なくとも前記不純物拡散層上に、その上面及びトレンチ内壁上での前記露出面で高融点金属シリサイド膜を形成し、
   （ iv ）得られた半導体基板上に層間絶縁膜を形成し、該層間絶縁膜に前記高融点金属シリサイド膜に至るコンタクトホールを形成し、コンタクトホール内に導電膜を埋設することからなる半導体装置の製造方法。
4. 工程（ ii ）において、前記露出部分が不純物拡散層の深さの２０〜５０％程度となるように不純物拡散層を形成する請求項３に記載の方法。
5. 高融点金属膜が、Ｃｏ、Ｎｉ、Ｔｉ又はＺｒのいずれかである請求項１〜４のいずれか１つに記載の方法。
6. 請求項１〜５のいずれか１つに記載の方法により製造された半導体装置。

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