JP2001060563A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001060563A
JP2001060563A JP11235670A JP23567099A JP2001060563A JP 2001060563 A JP2001060563 A JP 2001060563A JP 11235670 A JP11235670 A JP 11235670A JP 23567099 A JP23567099 A JP 23567099A JP 2001060563 A JP2001060563 A JP 2001060563A
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diffusion layer
impurity diffusion
forming
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JP11235670A
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English (en)
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Ryoji Hasumi
良治 蓮見
Fumitomo Matsuoka
史倫 松岡
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 ローカルインターコネクト等の埋め込み配線
加工時に、シャロートレンチ等の素子分離領域における
絶縁膜が、ソース・ドレイン拡散層の深さを超えて後退
したときに、Ｎウェル領域の表面部分およびＰウェル領
域の表面部分の露出して、電流のリークが発生するとい
う課題を解決する半導体装置およびその製造方法を提供
する。 【解決手段】 不純物イオンを選択的にイオンビーム等
で注入することにより、Ｐ+拡散層５、Ｎ+拡散層６を形
成し、露出しているＮウェル領域３の表面部分２２に対
してＰ+拡散層５が、露出しているＰウェル領域４の表
面部分２３に対してはＮ+拡散層６が、それぞれの露出
部分に新たに形成されることによって、半導体基板１上
のメタル埋め込み配線と、ウエル領域が直接接触するこ
とによる電流のリークを防ぐことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る素子分離領域上の配線構造およびその製造方法に関す
るものである。
【０００２】
【従来の技術】近年、ＳＲＡＭのローカルインターコネ
クトはタングステン（Ｗ）のメタル埋め込み配線を用い
て形成されている。
【０００３】このローカルインターコネクトはＳＴＩ技
術等で形成された素子分離領域を越えて形成され、隣接
するソース領域およびドレイン領域を結合する。
【０００４】この従来のローカルインターコネクトの製
造方法を以下に示す。
【０００５】まず、図２４に示されるように、半導体基
板５１上にＳＴＩによる素子分離領域５２が形成され
る。
【０００６】この後、不純物イオン注入法により、Ｎウ
ェル領域５３及びＰウェル領域５４が形成される。更
に、ゲート酸化膜６７を半導体基板５１に成膜して、そ
の上にゲート電極材として多結晶シリコン膜をＣＶＤ法
により堆積させ、パターニングされたフォトレジスト等
をマスクとして、この多結晶シリコン膜をエッチング
し、ゲート電極６５を形成する。
【０００７】また、必要に応じて浅い接合を持つソース
・ドレイン拡散層を不純物イオン注入により形成し、シ
リコン酸化膜またはシリコン窒化膜から成るサイドウォ
ール６８を形成する。
【０００８】この後、Ｎウェル領域５３上のソース・ド
レイン領域には、高濃度のＰ型不純物イオンの注入によ
りＰ+拡散層５５が形成され、Ｐウェル領域５４上に
も、高濃度のＮ型不純物イオンの注入によりＮ+拡散層
５６が形成されている。
【０００９】この上にチタンまたはコバルト等の金属膜
を堆積し、熱工程を経てシリサイド膜６６を形成する。
【００１０】なお、図示しないが、シリサイド膜６６は
Ｐ+拡散層５５およびＮ+拡散層５６表面上にも存在す
る。また、ゲート酸化膜６７下部でかつＰ+拡散層５５
近傍にはＰ+拡散層５５より低濃度のＰ拡散層が存在
し、ゲート酸化膜６７下部でかつＮ+拡散層５６近傍に
はＮ+拡散層５６より低濃度のＰ拡散層が存在するの
で、ＬＤＤ構造（ソース・ドレイン近傍に比較的低濃度
の領域を設け、横方向電界を緩和する）を実現してい
る。以下全ての図面でも同様である。
【００１１】上記のようにして素子が形成された半導体
基板５１上にエッチングストッパーとしてシリコン窒化
膜５７を堆積し、その上に層間膜としてシリコン酸化膜
５８を堆積する。
【００１２】ＣＭＰ法により平坦化された層間膜５８表
面に、ローカルインターコネクト形成予定部を除去する
ようにパターニングされたフォトレジスト膜５９を塗布
する。
【００１３】次に、図２５に示すように、このフォトレ
ジスト膜５９をマスクとして、ローカルインターコネク
ト形成予定部に相当するシリコン酸化膜５８をエッチン
グする。
【００１４】次に、図２６に示すように、このレジスト
膜５９を除去したのち、エッチング除去されたシリコン
酸化膜５８をマスクとしてシリコン窒化膜５７をエッチ
ングし、ローカルインターコネクトの形成される素子分
離領域５２、およびソース・ドレイン領域であるＰ+拡
散層５５及びＮ+拡散層５６の素子分離領域５２に隣接
する部分を露出させる。これにより、開口部領域７０が
完全に形成される。
【００１５】その後、この開口部領域７０底部に、スパ
ッタリング、ＣＶＤ法等にて、Ｔｉ／ＴｉＮ等から成る
バリアメタル層７５を成膜する。
【００１６】次に、図２７に示されるように、この開口
部領域７０にタングステン等のメタル配線６２を形成
し、開口部領域７０からはみ出したメタル部分は、ＣＭ
Ｐ等で除去し、同時に表面を平坦化する。
【００１７】
【発明が解決しようとする課題】図２６に示されるよう
に、上記従来技術による、ローカルインターコネクトの
形成方法の課題として、シリコン窒化膜５７をエッチン
グにより除去する時に、素子分離領域５２が除去されや
すいエッチング方法を採用した方が製造工程上有利な場
合がある。このときに、ソース・ドレイン領域であるＰ
+拡散層５５またはＮ+拡散層５６が形成されている深さ
を超えて、Ｎウェル領域５３、Ｐウェル領域５４が露出
するまで、素子分離領域５２が除去されてしまうことが
ある。
【００１８】このような状態で、メタル配線６２を形成
すると、図２７に示されるように、メタル配線６２とＮ
ウェル領域５３、Ｐウェル領域５４が直接導通し、電流
のリークが生じてしまうという課題が生じる。
【００１９】本発明はこのようにＮウェル領域５３及び
Ｐウェル領域５４が露出してしまった場合にも、ローカ
ルインターコネクト形成時にこれらが直接導通すること
のないインターコネクト構造を有する半導体装置の製造
方法を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体装置の構
造は、半導体基板上に設けられた第一導電型領域と、こ
の第一導電型領域に隣接して前記半導体基板上に設けら
れた第二導電型領域と、この第二導電型領域と前記第一
導電型領域の間の半導体基板上に設けられた絶縁層と、
前記第一導電型領域中に設けられ基板表面から第一の深
さを持って形成された第一部分と前記第一部分及び前記
絶縁層に接しかつ前記第一導電型領域中で基板表面から
第一部分よりも深く形成された第二部分とを有する第二
導電型の不純物拡散層と、前記第二導電型領域中に設け
られ基板表面から第一の深さを持って形成された第一部
分と前記第一部分及び前記絶縁層に接しかつ前記第二導
電型領域中で基板表面から第一部分よりも深く形成され
た第二部分とを有する第一導電型の不純物拡散層、およ
び前記絶縁層上に設けられ前記第一導電型不純物拡散層
と前記第二導電型不純物拡散層に接するメタル配線とを
具備することを特徴とする。
【００２１】本発明の半導体装置の製造方法は、半導体
基板上に絶縁物により素子分離領域を形成する工程と、
前記素子分離領域に接し前記素子分離領域を挟む形で第
一導電型領域及び第二導電型領域を形成する工程と、前
記第一導電型領域上に第一の第二導電型不純物拡散層を
形成する工程と、前記第二導電型領域上に第一の第一導
電型不純物拡散層を形成する工程と、前記素子分離領
域、前記第一の第二導電型不純物拡散層、及び前記第一
の第一導電型不純物拡散層上に絶縁膜を堆積させる工程
と、前記素子分離領域、この素子分離領域周辺の前記第
一の第二導電型不純物拡散層、及びこの素子分離領域周
辺の前記第一の第一導電型不純物拡散層上に設けられ
た、前記絶縁膜のメタル配線形成予定領域とその直下の
前記素子分離領域の絶縁物の一部を除去し、前記第一導
電型領域及び前記第二導電型領域が露出する程度まで開
口部領域を形成する工程と、露出した前記第一導電型領
域表面に不純物イオンを選択的に注入し、露出したこの
第一導電型領域表面を第二の第二導電型不純物拡散層と
して形成する工程と、露出した前記第二導電型領域表面
に不純物イオンを選択的に注入し、露出したこの第二導
電型領域表面を第二の第一導電型不純物拡散層として形
成する工程と、前記開口部領域にメタル配線領域を形成
する工程とを具備することを特徴とする。
【００２２】
【発明の実施の形態】以下に本発明を実施例に沿って更
に詳細に説明する。なお、これらの実施例は本発明の理
解を容易にするためのものであり、本発明を限定するも
のではない。
【００２３】実施例１ 図１は本発明の製造方法の完成図である。この構造の製
造方法を以下に説明する。
【００２４】図２に示されるように、半導体基板１上に
ＳＴＩによる素子分離領域２が形成される。この後、不
純物イオン注入法により、Ｎウェル領域３及びＰウェル
領域４が形成される。ゲート酸化膜１７を半導体基板１
に成膜して、その上にゲート電極材として多結晶シリコ
ン膜をＣＶＤ法により堆積させ、パターニングされたフ
ォトレジスト等をマスクとして、この多結晶シリコン膜
をエッチングし、ゲート電極１５を形成する。
【００２５】また、必要に応じて浅い接合を持つソース
・ドレイン拡散層を不純物イオン注入により形成し、シ
リコン酸化膜またはシリコン窒化膜から成るサイドウォ
ール１８を形成する。この後、Ｎウェル領域３上のソー
ス・ドレイン領域には、高濃度のＰ型不純物イオンの注
入によりＰ+拡散層５が形成され、Ｐウェル領域４上に
も、高濃度のＮ型不純物イオンの注入によりＮ+拡散層
６が形成されている。この上にチタンまたはコバルト等
の金属膜を堆積し、熱工程を経てシリサイド膜１６を形
成する。
【００２６】なお、図示しないが、シリサイド膜１６は
Ｐ+拡散層５およびＮ+拡散層６表面上にも存在する。ま
た、ゲート酸化膜１７下部でかつＰ+拡散層５近傍には
Ｐ+拡散層５より低濃度のＰ拡散層が存在し、ゲート酸
化膜１７下部でかつＮ+拡散層６近傍にはＮ+拡散層６よ
り低濃度のＰ拡散層が存在するので、ＬＤＤ構造（ソー
ス・ドレイン近傍に比較的低濃度の領域を設け、横方向
電界を緩和する）を実現している。以下全ての図面でも
同様である。
【００２７】次に図３に示されるように、上記のように
して素子が形成された半導体基板１上に第一の絶縁膜と
してシリコン酸化膜８を、例えば６５００Å堆積させ
る。ここで本実施例では絶縁膜として、シリコン酸化膜
８を用いたが、同種の絶縁特性を持つ材料であれば他の
材料でもかまわない。
【００２８】次に図４に示されるように、ＣＭＰ法によ
り平坦化された層間膜８表面にレジスト膜９をを塗布す
る。
【００２９】このフォトレジスト膜９塗布の条件は、素
子分離領域２、および素子分離領域２周辺の領域である
Ｎウェル領域３、Ｐウェル領域４、Ｐ+拡散層５、Ｎ+拡
散層６での開口部予定領域底部には塗布しないというも
のである。
【００３０】その後、このフォトレジスト膜９のマスク
により、シリコン酸化膜８をエッチングによる除去手段
を用いて除去し、開口部領域１０を形成する。
【００３１】この工程の結果、素子分離領域２、および
ソース・ドレイン領域であるＰ+拡散層５またはＮ+拡散
層６での素子分離領域２周辺部分のＮウェル領域３、Ｐ
ウェル領域４が露出することになる。
【００３２】次に、図５に示されるように、フォトレジ
スト膜９を除去する。
【００３３】次に、図６に示されるように、露出してい
るＮウェル領域３の表面部分２２に、開口部領域１０の
右側から角度をつけてイオン注入することで、ボロンＢ
などのＰ+不純物イオンの再注入を行う。
【００３４】次に、図７に示されるように、露出してい
るＰウェル領域４の表面部分２３に、開口部領域１０の
左側から角度をつけてイオン注入することで、ヒ素Ａｓ
等のＮ+不純物イオンの再注入を行う。
【００３５】次に、図８に示される本発明の概略上面図
および拡大断面図により、Ｐ+不純物イオン及びＮ+不純
物イオンの選択的注入の条件を説明する。
【００３６】ボロンＢ等のＰ+不純物イオン注入の条件
は、ローカルインターコネクトを形成する開口部領域１
０周辺の層間絶縁膜８又はレジスト9をマスクとして、
Ｎ+拡散層６にＰ+不純物イオンが注入されないようにす
ること、およびＰ+拡散層５側に設けられたトレンチ側
面においてのＮウェル領域３の表面部分２２に、Ｐ+不
純物イオンの再注入をイオンビーム等で行うことであ
る。但し、Ｐ+拡散層５にＰ+不純物イオンを注入するこ
とは許容される。
【００３７】ヒ素Ａｓ等のＮ+不純物イオンビーム注入
の条件は、ローカルインターコネクトを形成する開口部
領域１０周辺の層間絶縁膜８又はレジスト9をマスクと
して、Ｐ+拡散層５にＰ+不純物イオンが注入されないこ
と、およびＮ+拡散層６側に設けられたトレンチ側面に
おいてのＰウェル領域４の表面部分２３に、Ｎ+不純物
イオンの再注入をイオンビーム等で行うことである。但
し、Ｎ+拡散層６にＮ+不純物イオンを注入することは許
容される。
【００３８】次に、図９に示されるように、この開口部
領域１０底部に、スパッタリング、ＣＶＤ法等にて、Ｔ
ｉ／ＴｉＮ等から成るメタル配線の基点となる金属膜２
５を成膜する。
【００３９】次に、図１の本実施例の完成図に示される
ように、この開口部領域１０にアルミニウム等のメタル
配線１２を形成するが、メタル配線１２形成時にはＮウ
ェル領域３、Ｐウェル領域４は、直接メタル配線１２と
接続することはないので、電気的に導通することはな
い。
【００４０】また、従来よりもＰ+拡散層５、Ｎ+拡散層
６がメタル配線１２と接続している面積が大きくなるの
で、コンタクト抵抗を低下させた構造とできる。
【００４１】この後、この開口部領域１０にアルミニウ
ム等のメタル配線１２を形成し、開口部領域１０からは
み出したメタル配線部分は、ＣＭＰ等で除去し、同時に
表面を平坦化する。
【００４２】ここで本実施例は、エッチングにおいて素
子分離領域２が侵蝕されやすいドライエッチングにおけ
るガスを使用した場合、開口部領域１０に、Ｎウェル領
域３の表面部分２２及びＰウェル領域４の表面部分２３
が露出したときでも、不純物イオンを選択的にイオン注
入する工程を、前述の従来例に追加することにより、露
出しているＮウェル領域３の表面部分に対してＰ+拡散
層５が、露出しているＰウェル領域４の表面部分に対し
てはＮ+拡散層６が、それぞれ形成される。
【００４３】これにより、ローカルインターコネクトに
代表される半導体基板１上の埋め込み配線が形成された
時に、ウェル領域が直接接続することによる電流のリー
クを防ぐことができる。
【００４４】更に、本実施例におけるイオン注入の条件
を補足的に説明する。
【００４５】工程の順番について、図６に示される露出
しているＮウェル領域３の表面部分２２に、開口部領域
１０の右側からボロンなどのＰ+不純物イオンを注入す
る工程と、図７に示される露出しているＰウェル領域４
の表面部分２３に、ヒ素Ａｓ等のＮ+不純物イオンを注
入する工程は、順番を入れ替えてもよい。
【００４６】また、図１０に示すように、フォトレジス
ト膜９を残したままの状態で、露出しているＮウェル領
域３の表面部分２２に、開口部領域１０の右側からボロ
ンなどのＰ+不純物イオンの注入する工程としてもよ
い。この場合は、レジストを領域分離のみに使うだけで
なく、インプラマスクとしても使用した場合である。
【００４７】次に、図１１に示すように、露出している
Ｐウェル領域４の表面部分２３に、ヒ素Ａｓ等のＮ+不
純物イオンを注入する工程としても良い。このフォトレ
ジスト膜９を残してイオン注入するかしないかの判断も
特に限定するものではない。
【００４８】次に、図１２に示すように、実際にはこの
例ではＳＲＡＭのセル構造の例を使用しているので、Ｎ
ウェル領域３とＰウェル領域４が交互に配置される場合
がある。
【００４９】ここで、Ｐウェル領域４上には、図には示
されていないが、ゲート１５、シリサイド１６、ゲート
酸化膜１７、サイドウオール１８、ゲート間のソース・
ドレイン領域１９で形成されるゲート部分が２個並列に
配置されている。
【００５０】但し、本発明はＳＲＡＭに限定されるもの
ではない。
【００５１】この図１２では、開口部領域１０は、図２
から図８までに示されている左側にＮウェル領域３があ
り、右側にＰウェル領域４がある場合と、開口部領域５
０で示される右側にＮウェル領域３があり、左側にＰウ
ェル領域４がある場合の２通りに分けられる。
【００５２】また、３次元的に考えると、開口部領域５
０奥側がＰウェル領域であり、手前側がＮウェル領域で
ある場合がある。更に、開口部領域５０奥側がＮウェル
領域であり、手前側がＰウェル領域である場合がある。
ここでは、素子分離領域２は白抜きで表示している。
【００５３】開口部領域１０に対してイオン注入を行う
場合には、図１２で示されるように、開口部領域１０以
外の開口部領域５０はフォトレジスト膜９で覆われてい
るので、開口部領域１０周辺の拡大図である図１３に示
されるように、フォトレジスト膜９を残したままの状態
で、露出しているＮウェル領域３の表面部分２２に、開
口部領域１０の右側からボロンＢなどのＰ+不純物イオ
ンを注入する工程を行う。
【００５４】次に、開口部領域１０周辺の拡大図である
図１４に示されるように、開口部領域１０の左側からヒ
素ＡｓなどのＮ+不純物イオンを注入する工程を行う。
この後、前工程により形成された全てのフォトレジスト
の除去を行う。
【００５５】次に、図１５に示されるように、新たにフ
ォトレジスト膜９を、今度は開口部領域１０上に形成
し、開口部領域５０を露出させるように塗布する。ここ
でも、素子分離領域２は白抜きに表示されている。
【００５６】次に、開口部領域５０の拡大図である図１
０に示されるように、フォトレジスト膜９を残したまま
の状態で、露出しているＰウェル領域４の表面部分２３
に、開口部領域５０の右側からヒ素Ａｓ等のＮ+不純物
イオンの注入する工程を行う。
【００５７】次に、開口部領域５０の拡大図である図１
１に示されるように、開口部領域５０の左側からボロン
Ｂ等のＮ+不純物イオンの注入する工程とする。
【００５８】この為、Ｎウェル領域３とＰウェル領域４
が交互に配置される場合に、この工程によって、ローカ
ルインターコネクトの埋め込み穴の加工時に、ＳＴＩが
ソース・ドレイン拡散層の深さを超えて後退したときで
も、露出しているＮウェル領域３の表面部分２２に対し
てＰ+拡散層５が、露出しているＰウェル領域４の表面
部分２３に対してはＮ+拡散層６がそれぞれ選択的に形
成される。これによりＮウェル領域３とＰウェル領域４
が電気的にリークすることはない。なお、この実施例1
では、Ｎウェル領域３およびＰウェル領域４が露出する
まで素子分離領域２をエッチングしていたが、Ｎウェル
領域３とＰ+拡散層５の境界、およびＰウェル領域４と
Ｎ+拡散層６の境界が露出する程度まで素子分離領域２
をエッチングする条件でも構わない。
【００５９】実施例２ 図１６に示されるように、不純物イオン注入法により、
半導体基板１左側領域には、ヒ素が打ち込まれ、低濃度
の不純物拡散によりＮウェル領域３が形成される。また
半導体基板１右側領域には、ホウ素が打ち込まれ、低濃
度の不純物拡散によりＰウェル領域４が形成される。
【００６０】この後、シャロートレンチによる素子分離
領域２が、Ｎウェル領域３とＰウェル領域４を分離して
形成される。
【００６１】この後、ゲート酸化膜１７を半導体基板１
に成膜して、その上にゲート電極材として不純物を含ま
ない多結晶シリコン（Ｐｏｌｙ）を、ＣＶＤ法により半
導体基板１上に形成し、フォトレジスト等のマスクによ
りパターニングした後、ＲＩＥ(反応性イオンエッチン
グ)で除去して、ゲート１５として形成する。
【００６２】この後、ＳｉＮから成るサイドウォール１
８を形成し、不純物イオン注入によりゲート間のソース
・ドレイン領域１９を形成する。
【００６３】次に、サリサイド工程により、ゲート１５
上にシリサイド膜１６を形成させる。
【００６４】この後、Ｎウェル領域３上のソース・ドレ
イン領域には、高濃度のＰ型不純物イオンの注入により
Ｐ+拡散層５が形成され、Ｐウェル領域４上にも、高濃
度のＮ型不純物イオンの注入によりＮ+拡散層６が形成
されている。
【００６５】なお、図示しないが、シリサイド膜１６は
Ｐ+拡散層５およびＮ+拡散層６表面上にも存在する。ま
た、ゲート酸化膜１７下部でかつＰ+拡散層５近傍には
Ｐ+拡散層５より低濃度のＰ拡散層が存在し、ゲート酸
化膜１７下部でかつＮ+拡散層６近傍にはＮ+拡散層６よ
り低濃度のＰ拡散層が存在するので、ＬＤＤ構造を実現
している。以下全ての図面でも同様である。
【００６６】次に、図１７に示すように、素子分離領域
２が形成された半導体基板１上に、ＣＶＤ法を用いて、
シリコン窒化膜７を、例えば４５０Å(オングストロー
ム10- 10ｍ)堆積させ、その上に、シリコン酸化膜８を、
例えば６５００Å堆積させる。
【００６７】このシリコン酸化膜８に対して、ＣＭＰ等
で表面を平坦化する。
【００６８】本実施例では、絶縁膜としてシリコン窒化
膜７およびシリコン酸化膜８の組み合わせを用いたが、
図１７における上層絶縁膜であるシリコン酸化膜８のエ
ッチング時に、下層絶縁膜であるシリコン窒化膜７が、
全てエッチングされない程度のエッチングレート（時間
あたりのエッチングされる割合）に相違がある絶縁膜の
組み合わせであれば、使用可能である。
【００６９】また、同様の絶縁膜としての特性を持つ材
料であれば、他の材料でも使用できる。
【００７０】次に、図１８に示すように、フォトレジス
ト膜９を塗布する。
【００７１】このフォトレジスト膜９は、素子分離領域
２、および素子分離領域２周辺の領域であるＮウェル領
域３、Ｐウェル領域４、Ｐ+拡散層５、Ｎ+拡散層６上に
おけるシリコン窒化膜７が塗布された開口部予定領域底
部には塗布しない。
【００７２】その後、このフォトレジスト膜９のマスク
により、シリコン酸化膜８をエッチングによる除去手段
を用いて除去し、開口部領域１０を形成する。
【００７３】この際に、本実施例はエッチングを予定領
域にとどめる防止膜として、シリコン酸化膜８よりエッ
チングされにくい下層絶縁膜のシリコン窒化膜７を使用
している。
【００７４】つまり、薄い絶縁膜のほうが厚い絶縁膜よ
りエッチングの精度が高い(エッチングされる割合が計
算しやすい)ので、エッチングする際、一旦は薄いシリ
コン窒化膜７が露出するまで厚い酸化膜であるシリコン
酸化膜８をエッチングしておく。その後、確実に制御で
きる薄いシリコン窒化膜７をエッチングすることによ
り、素子分離領域２がなくなるほどのオーバエッチング
を避けることができる。
【００７５】次に、図１９で示すように、薄い絶縁膜で
あるシリコン窒化膜７のエッチングにより、素子分離領
域２、およびソース・ドレイン領域であるＰ+拡散層５
またはＮ+拡散層６での素子分離領域２周辺部分のＮウ
ェル領域３、Ｐウェル領域４が露出することになる。
【００７６】その後、フォトレジスト膜９を除去する。
ただし、このフォトレジスト膜９の除去は、シリコン酸
化膜８をエッチングによる除去手段を用いて除去し、開
口部領域１０を形成した後でも良い。
【００７７】次に、図２０に示すように、露出している
Ｎウェル領域３の表面部分に、開口部分１０の右側から
ボロンなどのＰ+不純物イオンの再注入をイオンビーム
等で行う。
【００７８】この製造方法により、Ｐ+拡散層５側に設
けられたトレンチ側面のＮウェル領域３が露出した部分
にのみＰ+不純物イオンの注入をイオンビーム等で行う
ことができる。
【００７９】次に、図２１に示すように、ヒ素Ａｓ等の
Ｎ+不純物イオンの注入を、露出しているＮ+拡散層6側
に設けられたトレンチ側面のＰウェル領域４の表面部分
に、開口部分１０の左側からイオンビーム等で行う。
【００８０】この不純物イオンの選択的注入の条件は図
８で示される実施例１と同様である。
【００８１】ここで、図２０に示される露出しているＮ
ウェル領域３の表面部分に、開口部分１０の右側からボ
ロンなどのＰ+不純物イオンを注入する工程と、図２１
に示されるヒ素Ａｓ等のＮ+不純物イオンの注入工程は
順番を入れ替えてもよい。
【００８２】この工程によって、図２２に示されるよう
に、ローカルインターコネクトの埋め込み配線の加工時
に、ＳＴＩがソース・ドレイン拡散層の深さを超えて後
退したときでも、露出しているＮウェル領域３の表面部
分に対してＰ+拡散層５が、露出しているＰウェル領域
４の表面部分に対してはＮ+拡散層６が、それぞれの露
出部分で新たに形成される。
【００８３】この半導体装置の構造は、この工程の後に
形成されるメタル配線１２の選択成長基点である金属膜
２５、およびメタル配線１２と、Ｐ+拡散層５、および
Ｎ+拡散層６の接続面積を大きくさせることを特徴とす
る。この為、コンタクト抵抗を従来よりも低下させたも
のとできる。
【００８４】次に、図２３に示されるように、この開口
部領域１０にて、スパッタリング、ＣＶＤ法等で、Ｔｉ
／ＴｉＮ等から成るメタル配線１２の選択成長基点とな
る金属膜２５を成膜する。
【００８５】この後、この開口部領域１０にアルミニウ
ム等のメタル配線１２を形成するが、メタル配線１２形
成時にはＮウェル領域３、Ｐウェル領域４は、直接メタ
ル配線１２と接触することはないので、電気的に導通す
ることはない。そして、この開口部領域１０にアルミニ
ウム等のメタル配線１２を形成し、開口部領域１０から
はみ出したメタル配線部分は、ＣＭＰ等で除去し、同時
に表面を平坦化する。
【００８６】本実施例は、素子分離領域２が形成された
半導体基板１上に、ＣＶＤ法を用いて、エッチングを予
定領域にとどめる防止膜として、シリコン窒化膜７を堆
積させ、その上にシリコン酸化膜８を堆積させるので、
エッチングの精度が向上するところに特徴がある。
【００８７】さらに実施例１と同様に、メタル配線１２
形成時にはＮウェル領域３、Ｐウェル領域４は、直接メ
タル配線１２と接続することはないので電気的に導通す
ることはない。
【００８８】また、従来よりもＰ+拡散層５、Ｎ+拡散層
６がメタル配線１２と接続している面積が大きくなるの
で、コンタクト抵抗を低下させた構造とできる。
【００８９】
【発明の効果】本発明の半導体装置の構造は、不純物イ
オン注入により素子分離領域と接続していないＮウェル
領域表面をＰ+拡散層として形成し、素子分離領域と接
続していないＰウェル領域表面をＮ+拡散層として形成
することによって、メタル配線と、Ｐ+拡散層、および
Ｎ+拡散層の接続面積を大きくさせることを特徴とす
る。この為、コンタクト抵抗を従来よりも低下させたも
のとできる。
【００９０】この半導体装置の製造方法は、ローカルイ
ンターコネクト等の埋め込み溝の加工時に、エッチング
方法によってＳＴＩ等の素子分離領域における絶縁膜
が、ソース・ドレイン拡散層の深さを超えて後退する場
合に、露出したＮウェル領域の表面部分およびＰウェル
領域の表面部分に、埋め込み配線がリークする可能性が
あるときでも、不純物イオンを選択的にイオンビーム等
で注入することにより、露出しているＮウェル領域の表
面部分に対してＰ+拡散層が、露出しているＰウェル領
域の表面部分に対してはＮ+拡散層が、それぞれの露出
部分に形成される。
【００９１】これにより、ローカルインターコネクトに
代表される半導体基板上の埋め込み配線と、ウエル領域
が直接接触することによる電流のリークを防ぐことがで
きる。
【図面の簡単な説明】
【図１】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図２】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図３】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図４】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図５】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図６】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図７】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図８】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図９】本発明は実施例１の半導体装置の製造方法の一
工程を示す断面図である。
【図１０】本発明は実施例１の半導体装置の製造方法の
一工程を示す断面図である。
【図１１】本発明は実施例１の半導体装置の製造方法の
一工程を示す断面図である。
【図１２】本発明は実施例１の半導体装置の製造方法の
一工程を示す断面図である。
【図１３】本発明は実施例１の半導体装置の製造方法の
一工程を示す断面図である。
【図１４】本発明は実施例１の半導体装置の製造方法の
一工程を示す断面図である。
【図１５】本発明は実施例１の半導体装置の製造方法の
一工程を示す断面図である。
【図１６】本発明は実施例2の半導体装置の製造方法の
一工程を示す断面図である。
【図１７】本発明は実施例2の半導体装置の製造方法の
一工程を示す断面図である。
【図１８】本発明は実施例2の半導体装置の製造方法の
一工程を示す断面図である。
【図１９】本発明は実施例2の半導体装置の製造方法の
一工程を示す断面図である。
【図２０】本発明は実施例2の半導体装置の製造方法の
一工程を示す断面図である。
【図２１】本発明は実施例2の半導体装置の製造方法の
一工程を示す断面図である。
【図２２】本発明は実施例2の半導体装置の製造方法の
一工程を示す断面図である。
【図２３】本発明は実施例2の半導体装置の製造方法の
一工程を示す断面図である。
【図２４】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２５】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２６】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２７】従来の半導体装置の製造方法の一工程を示す
断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離領域 ３ Ｎウェル領域 ４ Ｐウェル領域 ５ Ｐ+拡散層 ６ Ｎ+拡散層 ７ シリコン窒化膜 ８ シリコン酸化膜 １０ 開口部領域 １２ アルミニウム等のメタル配線 ２２ 露出しているＮウェル領域３の表面部分 ２３ 露出しているＰウェル領域４の表面部分 ２５ メタル配線１２の基点となる金属膜 ５０ 開口部領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB14 CC01 CC05 DD08 DD16 DD17 DD26 FF18 FF31 GG16 HH20 5F048 AA04 AB01 BB05 BB08 BC05 BC06 BF02 BF07 BF16 DA25 DA27 5F083 BS46 GA30 JA32 JA35 JA36 JA39 JA40 MA05 MA19 NA01 PR37

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けられた第一導電型領
    域と、 この第一導電型領域に隣接して、前記半導体基板上に設
    けられた第二導電型領域と、 この第二導電型領域と前記第一導電型領域の間の半導体
    基板上に設けられた絶縁層と、 前記第一導電型領域中に設けられ、基板表面から第一の
    深さを持って形成された第一部分と前記第一部分及び前
    記絶縁層に接し、かつ前記第一導電型領域中で基板表面
    から第一部分よりも深く形成された第二部分とを有する
    第二導電型の不純物拡散層と、 前記第二導電型領域中に設けられ、基板表面から第一の
    深さを持って形成された第一部分と前記第一部分及び前
    記絶縁層に接し、かつ前記第二導電型領域中で基板表面
    から第一部分よりも深く形成された第二部分とを有する
    第一導電型の不純物拡散層、および前記絶縁層上に設け
    られ、前記第一導電型不純物拡散層と前記第二導電型不
    純物拡散層に接するメタル配線とを具備することを特徴
    とする半導体装置。
  2. 【請求項２】 半導体基板上に絶縁物により素子分離領
    域を形成する工程と、 前記素子分離領域に接し前記素子分離領域を挟む形で第
    一導電型領域及び第二導電型領域を形成する工程と、 前記第一導電型領域上に第一の第二導電型不純物拡散層
    を形成する工程と、 前記第二導電型領域上に第一の第一導電型不純物拡散層
    を形成する工程と、 前記素子分離領域、前記第一の第二導電型不純物拡散
    層、及び前記第一の第一導電型不純物拡散層上に絶縁膜
    を堆積させる工程と、 前記素子分離領域、この素子分離領域周辺の前記第一の
    第二導電型不純物拡散層、及びこの素子分離領域周辺の
    前記第一の第一導電型不純物拡散層上に設けられた、前
    記絶縁膜のメタル配線形成予定領域とその直下の前記素
    子分離領域の絶縁物の一部を除去し、前記第一導電型領
    域及び前記第二導電型領域が露出する程度まで開口部領
    域を形成する工程と、 露出した前記第一導電型領域表面に不純物イオンを選択
    的に注入し、露出したこの第一導電型領域表面を第二の
    第二導電型不純物拡散層として形成する工程と、 露出した前記第二導電型領域表面に不純物イオンを選択
    的に注入し、露出したこの第二導電型領域表面を第二の
    第一導電型不純物拡散層として形成する工程と、 前記開口部領域にメタル配線領域を形成する工程とを具
    備する半導体装置の製造方法。
  3. 【請求項３】 半導体基板上に絶縁物により素子分離領
    域を形成する工程と、前記素子分離領域に接し前記素子
    分離領域を挟む形で第一導電型領域及び第二導電型領域
    を形成する工程と、 前記第一導電型領域上に第一の第二導電型不純物拡散層
    を形成する工程と、 前記第二導電型領域上に第一の第一導電型不純物拡散層
    を形成する工程と、 前記素子分離領域、前記第一の第二導電型不純物拡散
    層、及び前記第一の第一導電型不純物拡散層上に第一の
    絶縁膜を堆積させる工程と、 前記第一の絶縁膜上に第二の絶縁膜を堆積させる工程
    と、 前記素子分離領域、この素子分離領域周辺の前記第一の
    第二導電型不純物拡散層、及びこの素子分離領域周辺の
    前記第一の第一導電型不純物拡散層上に設けられた前記
    第一の絶縁膜のメタル配線形成予定領域を除去し、開口
    部領域を形成する工程と、 前記開口部領域直下の前記第二の絶縁膜及び更にその直
    下の前記素子分離領域の絶縁物の一部を除去し、前記第
    一導電型領域及び前記第二導電型領域が露出する程度ま
    で開口部領域の深さを増す工程と、 露出した前記第一導電型領域表面に不純物イオンを選択
    的に注入し、露出したこの第一導電型領域表面を第二の
    第二導電型不純物拡散層として形成する工程と、 露出した前記第二導電型領域表面に不純物イオンを選択
    的に注入し、露出したこの第二導電型領域表面を第二の
    第一導電型不純物拡散層として形成する工程と、 前記開口部領域にメタル配線領域を形成する工程とを具
    備する半導体装置の製造方法。
  4. 【請求項４】 半導体基板上に絶縁物により素子分離領
    域を形成する工程と、前記素子分離領域に接し前記素子
    分離領域を挟む形で第一導電型領域及び第二導電型領域
    を形成する工程と、 前記第一導電型領域上に第一の第二導電型不純物拡散層
    を形成する工程と、 前記第二導電型領域上に第一の第一導電型不純物拡散層
    を形成する工程と、 前記素子分離領域、前記第一の第二導電型不純物拡散
    層、及び前記第一の第一導電型不純物拡散層上に絶縁膜
    を堆積させる工程と、 前記素子分離領域、この素子分離領域周辺の前記第一の
    第二導電型不純物拡散層、及びこの素子分離領域周辺の
    前記第一の第一導電型不純物拡散層上に設けられた前記
    絶縁膜のメタル配線形成予定領域を除去し、開口部領域
    を形成する工程と、 少なくとも前記第一導電型領域から前記第一の第二導電
    型不純物拡散層に至る境界、および前記第二導電型領域
    から前記第一の第一導電型不純物拡散層に至る境界ま
    で、前記素子分離領域の絶縁物を除去する工程と、 前記開口部領域の前記第一導電型領域側における下端部
    に不純物イオンを選択的に注入し、前記第一導電型領域
    中に設けられ、前記素子分離領域及び前記第一の第二不
    純物拡散層に接するように、前記第一の第二導電型不純
    物拡散層よりも深く形成された第二の第二導電型不純物
    拡散層を形成し、前記開口部領域の前記第二導電型領域
    側における下端部にも不純物イオンを選択的に注入し、
    前記第一の第二導電型領域中に設けられ、前記素子分離
    領域及び前記第一の第一不純物拡散層に接するように、
    前記第一の第一導電型不純物拡散層よりも深く形成され
    た第二の第一導電型不純物拡散層を形成する工程と、 前記開口部領域にメタル配線領域を形成する工程とを具
    備する半導体装置の製造方法。
  5. 【請求項５】 半導体基板上に絶縁物により素子分離領
    域を形成する工程と、前記素子分離領域に接し前記素子
    分離領域を挟む形で第一導電型領域及び第二導電型領域
    を形成する工程と、 前記第一導電型領域上に第一の第二導電型不純物拡散層
    を形成する工程と、 前記第二導電型領域上に第一の第一導電型不純物拡散層
    を形成する工程と、 前記素子分離領域、前記第一の第二導電型不純物拡散
    層、および前記第一の第一導電型不純物拡散層上に第一
    の絶縁膜を堆積させる工程と、 前記第一の絶縁膜上に第二の絶縁膜を堆積させる工程
    と、 前記素子分離領域、この素子分離領域周辺の前記第一の
    第二導電型不純物拡散層、およびこの素子分離領域周辺
    の前記第一の第一導電型不純物拡散層上に設けられた、
    前記第一の絶縁膜のメタル配線形成予定領域を除去し、
    開口部領域を形成する工程と、 少なくとも前記第一導電型領域から前記第一の第二導電
    型不純物拡散層に至る境界、および前記第二導電型領域
    から前記第一の第一導電型不純物拡散層に至る境界ま
    で、前記開口部領域直下の前記第二の絶縁膜と前記素子
    分離領域の絶縁物を除去する工程と、 前記開口部領域の前記第一導電型領域側における下端部
    に不純物イオンを選択的に注入し、前記第一導電型領域
    中に設けられ、前記素子分離領域及び前記第一の第二導
    電型不純物拡散層に接するように、前記第一の第二導電
    型不純物拡散層よりも深く形成された第二の第二導電型
    不純物拡散層を形成し、前記開口部領域の前記第二導電
    型領域側における下端部にも不純物イオンを選択的に注
    入し、前記第二導電型領域中に設けられ、前記素子分離
    領域及び前記第一の第一導電型不純物拡散層に接するよ
    うに、前記第一の第一導電型不純物拡散層よりも深く形
    成された第二の第一導電型不純物拡散層を形成する工程
    と、 前記開口部領域にメタル配線領域を形成する工程とを具
    備する半導体装置の製造方法。
  6. 【請求項６】 前記第一の絶縁膜としてシリコン窒化
    膜、前記第二の絶縁膜としてシリコン酸化膜を使用する
    ことを特徴とする前記請求項３又は請求項５記載の半導
    体装置の製造方法。
  7. 【請求項７】 前記不純物イオンの選択的注入方法とし
    て、前記第一導電型領域に第二導電型の不純物イオンを
    注入をするときは、前記第二導電型領域に前記第二導電
    型の不純物イオンが注入されないようにし、前記第二導
    電型領域に第一導電型の不純物イオンを注入するとき
    は、前記第一導電型領域に前記第一導電型の不純物イオ
    ンが注入されないようにイオン注入防止膜を塗布したこ
    とを特徴とする前記請求項２乃至前記請求項６記載の半
    導体装置の製造方法。
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