JP4467162B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4467162B2 JP4467162B2 JP2000277416A JP2000277416A JP4467162B2 JP 4467162 B2 JP4467162 B2 JP 4467162B2 JP 2000277416 A JP2000277416 A JP 2000277416A JP 2000277416 A JP2000277416 A JP 2000277416A JP 4467162 B2 JP4467162 B2 JP 4467162B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductivity type
- gate
- spacer
- dummy gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、微細ゲートを有するトランジスタを用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
MOS型トランジスタを含む半導体装置の高性能化のためには、MOS型トランジスタの微細化が不可欠である。特にMOS型トランジスタのゲート電極の長さ、すなわちゲート長を短くすることにより、半導体装置の性能が著しく向上する。
【0003】
ところで、ゲート長を短くした場合には、ゲート電極に電圧を印加したときに、チャネル層内での電界の変化が生じやすいように、MOS型トランジスタのゲート酸化膜を薄くする必要がある。
【0004】
従来、ゲート絶縁膜としてシリコン熱酸化膜が用いられているが、熱酸化膜が薄くなりすぎると、ゲートを形成する多結晶シリコン膜中にドーピングされている不純物が、薄い熱酸化膜を通り抜けて基板中に拡散しやすくなる。加えて、基板表面における微細な凹凸に起因する電界集中の影響によりトランジスタの性能が安定しない場合が生じる。
【0005】
上記の問題点を解決するためには、ゲート絶縁膜の膜厚をあまり薄くしなくても所定の誘電率を確保できるようにするのが好ましい。シリコン熱酸化膜以外の材料、例えば高誘電率のTa2O5膜などをゲート絶縁膜として用いる試みもなされている。
【0006】
しかしながら、Ta2O5膜などをゲート絶縁膜として用いると、ゲート電極形成後の熱処理工程、例えばソース・ドレイン領域の形成工程中に、ゲート電極中にドーピングされている不純物がゲート絶縁膜を通ってチャネル層中に拡散し、ゲート電極とチャネル層との間の絶縁性が低下してしまうという問題が生じる。
【0007】
加えて、ゲート長を短くしすぎると、短チャネル効果の影響により、しきい値電圧のバラツキが大きくなったり、飽和ドレイン電圧が低下したりするなどの問題点が生じていた。
【0008】
図6から図9までは、絶縁膜中に形成された凹部内にゲート電極を埋め込んだ構造、すなわちダマシン構造のゲート電極および短チャネル効果を防止するためのハロ(halo)構造を用いた半導体装置の一般的な製造方法である。
【0009】
図6(a)に示すように、半導体基板S中に第1導電型、例えばp型の半導体層1001が形成されている。p型半導体層1001上に、Si3N4からなる薄い絶縁膜1002を200nm成長し、その上にフォトレジストを塗布する。
【0010】
フォトリソグラフィ技術を用いて、素子形成領域を覆う加工用マスクパターン1101を形成する。
【0011】
加工用マスクパターン1101をマスクとして、薄い絶縁膜1002をエッチングし、次いで、p型半導体層1001を、その表面から所定の深さ、例えば400nmの深さまでエッチングし、溝部1031を形成する。加工用マスクパターン1101を除去する。
【0012】
図6(b)に示す状態に至るまでの工程を説明する。基板Sの全面上に高密度プラズマCVD法を用いて酸化シリコン膜を800nm成長する。CMP(Chemical Mecanical Polishing)法を用いて溝部1031内に酸化シリコン領域1003が残るようにSi3N4膜1002(図6(a))の表面が露出するまで平坦化を行う。リン酸によりSi3N4膜1002(図6(a))を除去する。溝部1031内に酸化シリコン膜1003が充填され、溝部1031によって複数の素子形成領域ARが画定される。複数の素子形成領域は第1の素子形成領域AR1と第2の素子形成領域AR2とを含む。
【0013】
図6(c)に示すように、第1の素子形成領域AR1にpウェル1120を、第2の素子形成領域AR2にnウェル1121を形成する。
【0014】
pウェル1120を形成する場合には、p型半導体層1001中に同じp型の不純物をイオン注入法により打ち込む。このイオン注入は、例えばイオン種としてBを用い、加速エネルギ300keV、ドーズ量3×1013cm-2の条件で行われる。p型半導体層1001中にnウェル1121を形成する場合には、例えば、イオン種としてPを用い、加速エネルギ600keV、ドーズ量3×1013cm-3の条件でイオン注入を行えば良い。
【0015】
次いで、半導体基板S上に、例えばSi3N4からなるダミーのゲート膜を200nm堆積する。フォトリソグラフィ技術を用いて、ダミーのゲート膜をパターニングする。pウェル1120上に第1のダミーゲート1051aが、nウェル1121上に第2のダミーゲート1051bが残る。
【0016】
図7(d)に示すように、nウェル1121が形成されている素子形成領域を、第1のマスク1102で覆う。
【0017】
第1のマスク1102と第1のダミーゲート1051aとをマスクとして、pウェル1120中にpウェル中の不純物と同じ導電型、すなわちp型不純物をイオン注入する。この際、第1のダミーゲート1051aの底面の外周端部よりもやや内側までp型不純物が入り込むように、例えば半導体基板S表面の法線とイオンの進行方向とのなす角度を例えば45度にして、斜め方向からイオン注入を行う。
【0018】
イオン注入は、例えばイオン種としてBを用い、加速エネルギ7keV、ドーズ量2.5×1012cm-2の条件で行う。注入イオンの軌跡を基板上面に垂直投射した像が第1のダミーゲート1051aの4側面に対して垂直になる4方向からイオン注入を行う。ドーズ量は4方向からのイオン注入の合計として1×1013cm-2となる。
【0019】
図7(e)に示すように、第1のマスク1102と第1のダミーゲート1051aとをマスクとして、pウェル1120中にpウェル中の不純物と反対の導電型を有する不純物、すなわちn型不純物をイオン注入し、エクステンション領域1720を形成する。
【0020】
例えば、イオン種としてAsを用い、加速エネルギ10keV、ドーズ量5×1014cm-2での条件でイオン注入を行う。
【0021】
エクステンション領域を形成するためのイオン注入は、半導体基板S表面の法線とほぼ平行な方向に向けて行えば良い。法線と平行な方向にイオン注入することにより、エクステンション領域が必要以上にゲート電極とオーバラップするのを防止する。エクステンション領域とゲート電極とのオーバラップが生じにくいため、ゲート容量の増大が防げる。短チャネル効果も生じにくい。
【0022】
ダミーゲート1051の底面の外周端部からチャネル層内(ダミーゲート下の半導体領域)に、ある距離だけ入り込んだハロ領域1710と、ハロ領域1710の外側に配置されたエクステンション領域1720とがpウェル領域1120内に形成される。
【0023】
図7(f)に示すように、nウェル1121内にも、同様のプロセスを行うことにより、pウェル1120の場合と同様にハロ領域1711とエクステンション領域1721とを形成することができる。
【0024】
尚、例えば、ハロ領域形成用のイオン注入は、イオン種としてAsを用い、加速エネルギ10keV、ドーズ量5×1012cm-2、イオンビームの軸と基板法線方向とのなす角が45°の条件で行う。
【0025】
エクステンション領域形成用のイオン注入は、イオン種としてBF2を用い、加速エネルギ5keV、ドーズ量3×1014cm-2、イオンビームの軸が基板表面に対して垂直の条件で行う。
【0026】
第2のダミーゲート1051bの底面の外周端部からチャネル層内にある距離だけ入り込んだハロ領域1711と、ハロ領域1711の外側に配置されたエクステンション領域1721とがnウェル1121内に形成される。
【0027】
ハロ領域の幅は、イオン注入条件、特にイオン注入角度と加速エネルギによって変化する。
【0028】
図8(g)に示すように、第1及び第2のダミーゲート1051a、1051bの側壁上にスペーサ膜1006を形成する。例えば、CVD法により酸化シリコン膜を100nm成長し、異方性エッチングを行うことによりスペーサ膜1006を形成する。
【0029】
次いで、レジストパターンを用いてnウェル1121を覆い、エクステンション領域1720と同じ導電型の領域が形成されるイオン注入を行い、ソース/ドレイン領域1070を形成する。レジストパターンを除去した後、pウェル1120をレジストパターンで覆い、nウェル1121中にnウェル1121内の不純物と反対の導電型の不純物、すなわちp型不純物をイオン注入して、ソース/ドレイン領域1071を形成する。
【0030】
pウェル1120に対するイオン注入は、イオン種としてAsを用い、加速エネルギ40keV、ドーズ量2×1015cm-2の条件で行う。nウェル1121に対するイオン注入は、イオン種としてBを用い、加速エネルギ5keV、ドーズ量2×1015cm-2の条件で行う。
【0031】
イオン注入後に、例えばRTA(Rapid Termal Anneal)法により1000℃、10秒間の熱処理を行う。イオン注入された不純物が活性化される。
【0032】
エクステンション領域1720,1721の外側にソース/ドレイン領域1070/1071が形成される。
【0033】
図8(h)に示すように、半導体基板S全面に絶縁膜1008を形成する。絶縁膜1008をダミーゲート1051a、1051bの上面が露出するまで、エッチバック法又はCMP法を用いてエッチングする。ダミーゲート1051a、1051bを除去する。ダミーゲートが除去された領域において、半導体基板Sの表面が露出する。
【0034】
図8(i)に示すように、半導体基板Sの表面に、ゲート絶縁膜1004、例えばTa2O5を形成する。次いで、バリアメタル1063とゲート電極用の導電性膜1052とを形成する。バリアメタル1063はTiN、ゲート電極用の導電性膜1052はWである。
【0035】
図9(j)に示すように、バリアメタル1063と導電性膜1052とを、エッチバック法又はCMP法により平坦化しつつエッチングし、ダミーゲート(1051a、1051b)がエッチングにより除去された部分にバリアメタル1063と導電性膜1052とを残す。ゲート電極1005a、1005bが形成される。
【0036】
図9(k)に示すように、ゲート電極1005a、1005bの表面を覆って絶縁膜1008上に層間絶縁膜1081を形成し、必要に応じてコンタクトホール1009、配線1010を形成する。
【0037】
ハロ領域1710,1711と、エクステンション領域1720、1721と、ソース/ドレイン領域1070/1071とを有するn型とp型の2種類のMOSトランジスタが形成される。
【0038】
ハロ領域1710,1711は、ゲート電極1005a、1005bの底面の外周端部から内側のチャネル領域に入り込むように形成される。エクステンション領域1720、1721は、ハロ領域1710、1711の外側にスペーサ1006の幅とほぼ一致する幅だけ形成される。エクステンション領域1720、1721の外側に形成されたソース/ドレイン領域1070/1071とを有する。
【0039】
上記の技術に関連して、1999年のInternational Electron Device Meetingにおいて、"High Performance Metal Gate MOSFETs Fabricated by CMP for 0.1μm Regime"及び"CMOS MetalReplacement Gate Transistors using Tantalum pentoxide Gate Insulator"と題する論文が発表された。これらの発表においては、ダミーゲートを形成し、エクステンション領域、ソース/ドレイン領域を形成した後、ダミーゲートを除去し、金属膜によるゲート電極を形成する方法が示されている。同じく、"High−Performance Sub−0.08μm CMOS with Dual Gate Oxide and 9.7ps Inverter Delay"には、斜め方向からのイオン注入により、ハロ領域を形成する技術が示されている。
【0040】
また、特開平11−243150号に、ダマシン構造を有するゲート電極を形成する方法が記載されている。特開平6−333942号に、スペーサを除去した後にハロ領域を形成する技術が記載されている。
【0041】
【発明が解決しようとする課題】
以上に説明したように、エクステンション領域とチャネル領域との境界にハロ領域を形成するためには、斜め方向からのイオン注入を行うのが一般的である。
【0042】
図10及び図11は、斜め方向からイオン注入を行ってハロ領域を形成する際の問題点を模式的に示す図である。
【0043】
図10(a)は、ハロ領域を形成するためのイオン注入を行う工程を示す模式的な平面図であり、図10(b)は、図10(a)のXb−Xb'線断面図である。
【0044】
図10(a)、(b)に示すように、pウェル1120とnウェル1121とが近接してくると、pウェル1120内にハロ領域1710を形成するための領域が、nウェル1121を覆うマスク1102の影になる。影になった領域1711には、イオンが到達しにくい。
【0045】
図11(a)も、ハロ領域を形成するためのイオン注入を行う工程を示す模式的な平面図であり、図11(b)は、図11(a)のXIb−XIb'線断面図である。
【0046】
図11(a)、図11(b)に示すような、ダミーゲート1051同士が近接して形成されている領域においても、斜め方向からのイオン注入の際に、ハロ領域1710を形成するための領域1711が隣のダミーゲート1051の影になる。
【0047】
ところで、マスク1102やダミーゲート1051の厚さを薄くすれば、ハロ領域形成時のイオン注入時に、ハロ領域を形成すべき領域が影になる可能性は低くなる。しかしながら、エクステンション領域やソース/ドレイン領域の形成のためのイオン注入工程におけるマスク材としての機能が低下してしまう。
【0048】
本発明は、マスク材の厚さやゲート電極の配置の自由度を維持しつつ、ダマシンゲート構造を有する半導体装置にハロ領域を形成することを可能にする技術を提供することを目的とする。
【0049】
【課題を解決するための手段】
本発明の一観点によれば、a)半導体基板内に形成された第1導電型半導体層上に第1の材料によりダミーゲートを形成する工程と、(b)前記ダミーゲートをマスクとして、第1導電型半導体層内において第1導電型となるイオンを注入する工程と、(c)前記ダミーゲートの側壁上に第1のスペーサ膜を形成する工程と、(d)前記ダミーゲートと前記第1のスペーサ膜とをマスクとして、前記第1導電型半導体層内に該第1導電型とは反対の第2導電型の不純物を添加する工程と、(e)前記第1のスペーサ膜の側壁上に前記ダミーゲート及び前記第1のスペーサ膜のエッチング特性とは異なるエッチング特性を有する第2のスペーサ膜を形成する工程と、(f)前記ダミーゲート、前記第1及び第2のスペーサ膜をマスクとして、前記第1導電型半導体層内に第2導電型となる不純物を添加する工程と、(g)前記第1導電型半導体層上に前記ダミーゲート及び前記第1のスペーサ膜のエッチング特性と異なるエッチング特性を有する絶縁膜を堆積し、前記ダミーゲートの上面が露出するまで前記絶縁膜をエッチバックする工程と、(h)前記ダミーゲートと前記第1のスペーサ膜とを、前記第2のスペーサ膜、前記絶縁膜に対して選択的に除去する工程と、(i)前記ダミーゲートと前記第1のスペーサ膜とを除去した領域にゲート電極を埋め込む工程とを含む半導体装置の製造方法が提供される。
【0050】
上記の製造方法によれば、ダミーゲートをマスクとし、イオン注入によりハロ領域を形成した後にダミーゲートの側壁上に第1のスペーサ膜を形成し、ダミーゲートと第1のスペーサ膜とをゲート電極と置換するので、後に形成されるゲート電極下に予めハロ領域を形成しておくことができる。
【0052】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態による半導体装置及びその製造方法について説明する。
【0053】
図1(a)に示すように、例えば、半導体基板S上に形成された第1導電型半導体層、例えばp型半導体層1上に、Si3N4からなる絶縁膜2を200nm成長する。その上にフォトレジストを塗布し、素子形成領域ARを覆う加工用マスクパターン101を、フォトリソグラフィ技術を用いて形成する。
【0054】
加工用マスクパターン101をマスクとして、Si3N4からなる薄い絶縁膜2をエッチングし、次いで、p型半導体層1を、その表面から所定の深さ、例えば400nmの深さまでエッチングし、溝部31を形成する。加工用マスクパターン101を除去する。
【0055】
図1(b)に示す状態に至るまでの工程を説明する。
【0056】
例えば高密度プラズマCVD法を用いて酸化シリコン膜3を800nm成長する。例えば、CMP法を用いて溝部31内にのみ酸化シリコン膜3が残るようにSi3N4膜の表面が露出するまで平坦化を行う。リン酸によりSi3N4膜を除去する。
【0057】
溝部31内に酸化シリコン膜3が充填された素子分離構造が形成され、この素子分離構造により、多数の素子形成領域AR1、AR2が画定される。
【0058】
図1(c)に示すように、イオン注入法により、第1の素子形成領域AR1にpウェル120を形成する。イオン注入は、例えば、イオン種としてBを用い、加速エネルギ300keV、ドーズ量3×1013cm-2の条件で行う。さらに、素子形成領域AR2にイオン注入法によりnウェル121を形成する。イオン注入条件は、例えば、イオン種としてPを用い、加速エネルギ600keV、ドーズ量3×1013cm-2の条件で行う。
【0059】
次いで、半導体基板S上に、例えばSi3N4からなるダミーのゲート用の導電性膜を200nm堆積する。フォトリソグラフィ技術を用いて、導電膜をエッチングし、pウェル120上に第1のダミーゲート51aを、nウェル121上に、第2のダミーゲート51bを残す。
【0060】
図2(d)に示すように、フォトリソグラフィ技術を用いて、第2の素子形成領域AR2をハロ形成用の第1のマスク102aで覆う。
【0061】
第1のマスク102aと第1のダミーゲート51aとをマスクとして、pウェル120内の不純物と同じ導電型、すなわちp型不純物をイオン注入する。
【0062】
イオン注入を行う角度(基板表面の法線に対してなす角度)は、第1のマスク102aがイオンビームの妨げにならない程度の角度であって、かつ、第1のダミーゲート51a下の半導体層中にはイオンが入り込まないような小さい角度が好ましい。
【0063】
例えば、半導体基板S表面の法線に対してほぼ平行な方向からイオン注入を行うのが好ましい。イオン注入は、例えば、イオン種としてBを用い、加速エネルギ7keV、ドーズ量1.0×1012cm-2の条件で行う。第1のマスク102aを除去する。
【0064】
図2(e)に示すように、pウェル120が形成されている領域を、ハロ形成用の第2のマスク102bで覆う。第2のマスク102bとダミーゲート51bとをマスクとして、nウェル121中にnウェル121中の不純物と同じ導電型、すなわちn型不純物をイオン注入する。
【0065】
イオン注入を行う角度(基板表面の法線に対してなす角度)は、第2のマスク102bがイオンビームの妨げにならない程度の角度であって、かつ、第2のダミーゲート51b下の半導体層中にはイオンがあまり入り込まないような小さい角度が好ましい。好ましくは、半導体基板S表面の法線に対してほぼ平行な方向からイオン注入を行う。イオン注入は、例えば、イオン種としてAsを用い、加速エネルギ10keV、ドーズ量2.0×1013cm-2の条件で行う。
【0066】
半導体基板S内の第1及び第2のダミーゲート51a、51bの外側の半導体領域に、各ウェル120、121と同じ導電型の領域710、711が形成される。
【0067】
図2(f)に示すように、第1及び第2のダミーゲート51a、51bの側壁上に、例えば、CVD法によりSi3N4膜を7nm成長した後、異方性エッチングを行うことにより薄い側壁スペーサ61を形成する。
【0068】
尚、薄い側壁スペーサ61は、第1及び第2のダミーゲート51a、51bと同じ材料で形成するか、又は後にダミーゲート51a、51bをエッチングする際に同時に除去されるように同様なエッチング特性を有する材料で形成するのが好ましい。
【0069】
図3(g)に示すように、nウェル121を覆う第3のマスク103aをフォトリソグラフィ技術により形成する。第3のマスク103aと、薄い側壁スペーサ61を含むダミーゲート51aとをマスクとして用い、pウェル120中にpウェル中の不純物と異なる導電型を有する不純物、すなわちn型不純物イオンをイオン注入する。イオン注入条件は、例えばイオン種がAs、加速エネルギーが10keV、ドーズ量が5×1014cm-2である。
【0070】
図3(h)に示すように、pウェル120を覆う第4のマスク103bをフォトリソグラフィ技術により形成する。第4のマスク103b、薄い側壁スペーサ61、及び第2のダミーゲート51bをマスクとして用いて、nウェル121中の不純物と異なる導電性を有する不純物、すなわちp型不純物をイオン注入する。イオン注入は、例えばイオン種としてBF2を用い、加速エネルギー5keV、ドーズ量3×1014cm-2の条件で行う。
【0071】
図3(g)及び図3(h)で示した工程で、薄い側壁スペーサ61を含む第1及び第2のダミーゲート51a、51bの外側の領域に、ウェルと反対の導電型を有する半導体層、いわゆるエクステンション領域720、721が形成される。
【0072】
半導体基板表面の法線にほぼ平行な方向に沿ってハロ領域形成用のイオン注入を行った場合、ハロ領域の幅は、側壁スペーサの幅とほぼ一致する。従って、ハロ領域の幅を容易に制御することができる。エクステンション領域用のイオン注入も、半導体基板S表面の法線とほぼ平行な方向に沿って行うのが好ましい。
【0073】
薄い側壁スペーサ61のほぼ直下にハロ領域710,711が、ハロ領域710、711の外側にエクステンション領域720、721が形成される。
【0074】
図3(i)に示すように、薄い側壁スペーサ61の側壁に、側壁スペーサ61よりも厚いスペーサ6を形成する。スペーサ6は、例えば、CVD法により半導体基板S上に酸化シリコン膜を100nm成長し、異方性エッチングを行うことにより形成する。スペーサ6は、側壁スペーサ61及びダミーゲート51a、51bとは異なるエッチング特性を有する材料で形成するのが好ましい。
【0075】
次いで、レジストパターンを用いてpウェル120またはnウェル121のいずれか一方を覆い、エクステンション領域720または721と同じ導電型のソース/ドレイン領域70または71を形成する。
【0076】
pウェル120内のソース/ドレイン領域形成のためのイオン注入は、例えばイオン種としてAsを用い、加速エネルギ40keV、ドーズ量2×1015cm-2の条件で行う。nウェル121内のソース/ドレイン領域形成のためのイオン注入は、イオン種としてBを用い、加速エネルギ5keV、ドーズ量2×1015cm-2の条件で行う。
【0077】
イオン注入後に、例えばRTA(Rapid Termal Anneal)法により1000℃、10秒間の熱処理を行う。イオン注入された不純物が活性化される。エクステンション領域720及び721の外側に、それぞれソース/ドレイン領域70及び71が形成される。
【0078】
図4(j)に示すように、ダミーゲート51a、51b及び薄い側壁スペーサ61とはエッチング特性の異なる絶縁膜8をウェハ全面に形成する。絶縁膜8をダミーゲート51a、51bの表面が露出するまで、エッチバック法又はCMP法を用いて除去する。
【0079】
図4(k)に示すように、ダミーゲート51a、51b及び薄い側壁スペーサ61を、絶縁膜8及びスペーサ6に対して選択的に除去した後、新たにゲート絶縁膜4を形成する。ダミーゲート51a、51b及び側壁スペーサ61を窒化シリコン膜で形成し、絶縁膜8及びスペーサ6を酸化シリコン膜で形成すれば、燐酸を含む液でエッチングすることにより、窒化シリコン膜で形成されたダミーゲート51a、51b及び薄い側壁スペーサ61のみを選択的に除去することができる。ゲート絶縁膜用の材料としては、例えば厚さ6nmのTa2O5が用いられる。
【0080】
次いで、バリアメタル53とゲート電極用の導電性膜52とを形成する。バリアメタル53は、例えばTiNにより形成される。TiNは、CVD法又はPVD法(スパッタ法)により形成される。TiNの仕事関数によりゲート電極の仕事関数が決まる。TiNの厚さは例えば6nmである。
【0081】
導電性膜52は、例えばWにより形成される。W膜は、例えばWF6を用い、CVD法又はPVD法により形成する。W膜の厚さは例えば300nmである。
【0082】
図4(l)に示すように、導電性膜52及びバリアメタル53を、エッチバック法又はCMP法により平坦化しつつエッチングし、ダミーゲート51a、51b及び側壁スペーサ61がエッチングにより選択的に除去された部分にバリアメタル53と導電性膜52との積層構造を残すことによりゲート電極5を形成する。
【0083】
Ta2O5膜は、少なくともバリアメタル53と半導体基板Sの表面との間に介在するように形成するのが好ましい。
【0084】
図5(m)に示すように、ゲート電極5の表面を覆って絶縁膜8上に例えば酸化シリコン膜からなる層間絶縁膜81を形成し、必要に応じてコンタクトホール9とプラグ9a、配線10を形成する。配線材料は例えばAlである。
【0085】
以上の工程を経て、ハロ領域710、711と、エクステンション領域720、721と、ソース/ドレイン領域70及び71とを有するトランジスタを形成することができる。
【0086】
ハロ領域710、711は、ゲート電極5の周縁部から内側の領域に入り込む。エクステンション領域720、721は、ハロ領域710,711の外側にスペーサ6の幅とほぼ一致する幅だけ形成される。ソース/ドレイン領域70及び71は、エクステンション領域720、721の外側の領域に形成される。
ハロ領域710、711がスペーサ6の底面の内周端部から内側に向かって入り込む第1の距離は、側壁スペーサ61の幅とほぼ一致する。このため、ゲート電極5aの底面の幅と上面の幅との差が、第1の距離のほぼ2倍になる。
【0087】
尚、ダミーゲートは2層構造にしても良い。例えば、1層目が薄い酸化シリコン膜、2層目が多結晶シリコン膜により形成されていても良い。この場合には、薄い側壁スペーサも、同じ多結晶シリコンにより形成するのが好ましい。多結晶シリコン層は、例えば塩素系のガスにより絶縁膜などに対して選択的にエッチング(除去)することができる。
【0088】
また、エクステンション領域やソース/ドレイン領域を形成するための方法としてイオン注入を例示したが、不純物拡散法などを用いて半導体層中に不純物を添加しても良い。
【0089】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、ハロ領域を確実にゲート電極直下の領域で、かつ、エクステンション領域よりも内側の領域に形成することができる。
【0090】
ハロ領域を形成するためのイオン注入を半導体基板表面の法線にほぼ平行な角度で行うことができるため、近くにレジストパターンなどがあっても、レジストパターンはイオンビームの進行を妨げない。加えて、ゲート電極同士が近接していても、近接するゲート電極がハロ領域を形成する際のイオン注入の妨げになりにくい。
【0091】
従って、単チャネル効果の影響を低減することができ、安定した特性を有する半導体装置を提供することができる。さらに、パターン形成の際の自由度が増す。
【0092】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【0093】
【発明の効果】
本発明によると、ハロ領域を確実にゲート電極直下の領域で、かつ、エクステンション領域よりも内側の領域に形成することができる。ハロ領域を形成するためのイオン注入を半導体基板表面の法線にほぼ平行な角度で行うことができるため、近くにレジストパターンなどがあっても、レジストパターンがイオンビームの妨げにならない。ゲート電極同士が近接していても、近接するゲート電極が、ハロ領域を形成する際のイオン注入の妨げになりにくい。
【0094】
単チャネル効果の影響を低減することができ、安定した特性を有する半導体装置を提供することができる。さらに、パターン形成の際の自由度が増す。
【図面の簡単な説明】
【図1】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図1(a)は素子分離用の溝を形成する工程を示し、図1(b)は溝内に絶縁膜を充填する工程を示し、図1(c)はウェル領域とダミーゲートを形成する工程を示す。
【図2】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図2(d)はpウェル領域中にハロ領域形成用のイオン注入を行う工程を示し、図2(e)はnウェル領域中にハロ領域形成用のイオン注入を行う工程を示し、図2(f)はダミーゲートの側壁に第1のスペーサ膜を形成する工程を示す。
【図3】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図3(g)はpウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図3(h)は、nウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図3(i)は第1のスペーサ膜の側壁に第2のスペーサ膜を形成する工程を示す。
【図4】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図4(j)は半導体基板上に絶縁膜を形成し、エッチバックによりダミーゲートの上面を頭出しする工程を示し、図4(k)は、ダミーゲートを除去した後に、ゲート絶縁膜とバリアメタルとゲート電極用導電膜を形成する工程を示し、図4(l)は、エッチバックによりゲート電極を形成する工程を示す。
【図5】 本発明の一実施の形態による半導体装置の製造方法を示す断面図であり、図5(m)は、層間絶縁膜を形成し、コンタクトホールを開口した後、上部配線を形成する工程を示す。
【図6】 一般的な半導体装置の製造方法を示す断面図であり、図6(a)は素子分離用の溝を形成する工程を示し、図6(b)は溝内に絶縁膜を充填する工程を示し、図6(c)はウェル領域とダミーゲートを形成する工程を示す。
【図7】 一般的な半導体装置の製造方法を示す断面図であり、図7(d)はハロ領域形成用の斜め方向からのイオン注入を行う工程を示し、図7(e)はpウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示し、図7(f)はnウェル領域中にエクステンション領域形成用のイオン注入を行う工程を示す。
【図8】 一般的な半導体装置の製造方法を示す断面図であり、図8(g)は、ダミーゲートの側壁にスペーサ膜を形成し、ソース/ドレイン用の高不純物濃度層を形成する工程を示し、図8(h)は半導体基板上に絶縁膜を形成し、エッチバックによりダミーゲートの上面を頭出しする工程を示し、図8(i)は、ダミーゲートを除去した後に、ゲート絶縁膜とバリアメタルとゲート電極用導電膜を形成する工程を示す。
【図9】 一般的な半導体装置の製造方法を示す断面図であり、図9(j)は、エッチバックによりゲート電極を形成する工程を示し、図9(k)は、層間絶縁膜を形成し、コンタクトホールを開口した後、上部配線を形成する工程を示す。
【図10】 図6から図9までに示す方法の第1の問題点を示す模式的な図であり、図10(a)は平面図、図10(b)は図10(a)のXb−Xb'線断面図である。
【図11】 図6から図9までに示す方法の第2の問題点を示す模式的な図であり、図11(a)は平面図、図11(b)は図10(a)のXIb−XIb'線断面図である。
【符号の説明】
AR 素子形成領域
S 半導体基板
1 第1導電型半導体層
2 薄い絶縁膜
3 溝内の絶縁膜
4 ゲート絶縁膜
5 ゲート電極
6 スペーサ
8 層間絶縁膜
9 コンタクトホール
10 配線
51 ダミーゲート
52 導電性膜
61 薄い側壁スペーサ
70、71 ソース/ドレイン領域
710、711 ハロ領域
720、721 エクステンション領域
Claims (4)
- (a)半導体基板内に形成された第1導電型半導体層上に第1の材料によりダミーゲートを形成する工程と、
(b)前記ダミーゲートをマスクとして、第1導電型半導体層内において第1導電型となるイオンを注入する工程と、
(c)前記ダミーゲートの側壁上に第1のスペーサ膜を形成する工程と、
(d)前記ダミーゲートと前記第1のスペーサ膜とをマスクとして、前記第1導電型半導体層内に該第1導電型とは反対の第2導電型の不純物を添加する工程と、
(e)前記第1のスペーサ膜の側壁上に前記ダミーゲート及び前記第1のスペーサ膜のエッチング特性とは異なるエッチング特性を有する第2のスペーサ膜を形成する工程と、
(f)前記ダミーゲート、前記第1及び第2のスペーサ膜をマスクとして、前記第1導電型半導体層内に第2導電型となる不純物を添加する工程と、
(g)前記第1導電型半導体層上に前記ダミーゲート及び前記第1のスペーサ膜のエッチング特性と異なるエッチング特性を有する絶縁膜を堆積し、前記ダミーゲートの上面が露出するまで前記絶縁膜をエッチバックする工程と、
(h)前記ダミーゲートと前記第1のスペーサ膜とを、前記第2のスペーサ膜、前記絶縁膜に対して選択的に除去する工程と、
(i)前記ダミーゲートと前記第1のスペーサ膜とを除去した領域にゲート電極を埋め込む工程と
を含み、
前記(b)工程は、前記ダミーゲートをマスクとして、第1導電型半導体層内において第1導電型となる不純物を前記半導体基板表面の法線に対してほぼ平行なビーム軸を有するイオンビームを用いてイオン注入する工程を含む半導体装置の製造方法。 - 前記(i)工程は、
前記第1導電型半導体層の上に、ゲート絶縁膜と、ゲート電極用の導電性膜とを形成する工程と、
前記ゲート絶縁膜と前記導電性膜とをエッチバックすることにより前記ダミーゲートと前記第1のスペーサ膜とを除去した領域に前記ゲート絶縁膜と前記導電性膜とを残す工程とを含む請求項1に記載の半導体装置の製造方法。 - (A)半導体基板内に第1導電型の第1のウェル層と該第1導電型とは反対の第2導電型の第2のウェル層とを形成する工程と、
(B)前記第1のウェル層上及び第2のウェル層上にそれぞれ第1の材料により第1及び第2のダミーゲートを形成する工程と、
(C)前記第2のウェル層を第1のマスクパターンで覆い、前記第1のダミーゲートをマスクとして、該第1のダミーゲートの両側の第1のウェル層の上面が前記第1のマスクパターンの影にならないような方向に沿って前記第1のウェル層内において第1導電型となる不純物を、前記半導体基板表面の法線に対してほぼ平行なビーム軸を有するイオンビームを用いてイオン注入し、次いで前記第1のマスクパターンを除去する工程と、
(D)前記第1のウェル層を第2のマスクパターンで覆い、前記第2のダミーゲートをマスクとして、該第2のダミーゲートの両側の第2のウェル層の上面が前記第2のマスクパターンの影にならないような方向に沿って前記第2のウェル層内において第2導電型となる不純物を、前記半導体基板表面の法線に対してほぼ平行なビーム軸を有するイオンビームを用いてイオン注入し、次いで前記第2のマスクパターンを除去する工程と、
(E)前記第1及び第2のダミーゲートの各々の側壁上に第1のスペーサ膜を形成する工程と、
(F)前記第1及び第2のダミーゲートと前記第1のスペーサ膜とをマスクとして、前記第1のウェル層内に第2導電型の不純物を添加し、前記第2のウェル層内に第1導電型の不純物を添加する工程と、
(G)前記第1のスペーサ膜の側壁上に前記ダミーゲート及び前記第1のスペーサ膜のエッチング特性と異なるエッチング特性を有する第2のスペーサ膜を形成する工程と、
(H)前記第1及び第2のダミーゲート、前記第1及び第2のスペーサ膜をマスクとして、前記第1のウェル層内に第2導電型となる不純物を添加し、前記第2のウェル層内に第1導電型となる不純物を添加する工程と、
(I)前記半導体基板上に前記第1及び第2のダミーゲート及び前記第1のスペーサ膜のエッチング特性と異なるエッチング特性を有する絶縁膜を堆積し、前記ダミーゲートの上面が露出するまで前記絶縁膜をエッチバックする工程と、
(J)前記第1及び第2のダミーゲートと前記第1のスペーサ膜とを、前記第2のスペーサ膜、前記絶縁膜に対して選択的に除去する工程と、
(K)前記第1及び第2のダミーゲートと前記第1のスペーサ膜とを除去した領域にゲート電極を埋め込む工程とを含む半導体装置の製造方法。 - 前記(K)工程は、
前記半導体基板上にゲート絶縁膜と、ゲート電極となる導電性膜とを形成する工程と、
前記ゲート絶縁膜と前記導電性膜とをエッチバックすることにより前記第1及び第2のダミーゲートと前記第1のスペーサ膜とを除去した領域に前記ゲート絶縁膜と前記導電性膜とを残す工程とを含む請求項3に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000277416A JP4467162B2 (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000277416A JP4467162B2 (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002094050A JP2002094050A (ja) | 2002-03-29 |
JP4467162B2 true JP4467162B2 (ja) | 2010-05-26 |
Family
ID=18762747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000277416A Expired - Fee Related JP4467162B2 (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4467162B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2000
- 2000-09-13 JP JP2000277416A patent/JP4467162B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002094050A (ja) | 2002-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6737308B2 (en) | Semiconductor device having LDD-type source/drain regions and fabrication method thereof | |
US7288470B2 (en) | Semiconductor device comprising buried channel region and method for manufacturing the same | |
JP2602132B2 (ja) | 薄膜電界効果素子およびその製造方法 | |
US6821858B2 (en) | Semiconductor devices and methods for manufacturing the same | |
JP2005026586A (ja) | 半導体装置及びその製造方法 | |
JPH09199730A (ja) | 半導体装置及びその製造方法 | |
US6638799B2 (en) | Method for manufacturing a semiconductor device having a silicon on insulator substrate | |
JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
JP5159828B2 (ja) | 半導体装置 | |
JP4467162B2 (ja) | 半導体装置の製造方法 | |
KR20050009482A (ko) | 반도체 소자의 제조방법 | |
JPH02153538A (ja) | 半導体装置の製造方法 | |
JP2002246593A (ja) | 半導体装置及びその製造方法 | |
US20020033536A1 (en) | Semiconductor device and manufacturing method thereof | |
JP4170612B2 (ja) | 半導体装置およびその製造方法 | |
JP2001024186A (ja) | 半導体装置の製造方法 | |
JPH10242264A (ja) | 半導体装置の製造方法 | |
JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH0982949A (ja) | 半導体装置及びその製造方法 | |
JP2006147768A (ja) | 半導体装置およびその製造方法 | |
JP2004342908A (ja) | 半導体装置の製造方法及び半導体装置 | |
JPH09213949A (ja) | 半導体装置の製造方法 | |
JPH06244415A (ja) | 半導体装置およびその製造方法 | |
KR20030003341A (ko) | 트렌치 게이트를 이용한 트랜지스터 제조방법 | |
KR20000039307A (ko) | 반도체장치의 콘택 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060612 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080829 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081126 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091020 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100105 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100223 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |