JP2002094050A

JP2002094050A - 半導体装置及びその製造方法

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Publication number: JP2002094050A
Application number: JP2000277416A
Authority: JP
Inventors: Masahiko Azuma; 雅彦東
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-09-13
Filing date: 2000-09-13
Publication date: 2002-03-29
Anticipated expiration: 2020-09-13
Also published as: JP4467162B2

Abstract

(57)【要約】（修正有）【課題】ダマシンゲート構造を有する半導体装置にハ
ロ領域を形成する場合に、マスク材の厚さやゲート電極
の配置の自由度を維持する技術を提供する。【解決手段】ダミーゲートをマスクとし、基板Ｓに対
してほぼ垂直方向にイオン注入によりハロ領域７１０，
７１１を形成した後に、ダミーゲートの側壁上に側壁ス
ペーサを形成し、ダミーゲートと側壁スペーサとをゲー
ト電極５ａ，５ｂと置換する。半導体基板表面の法線方
向に対してほぼ平行な角度でイオンを注入しても、後に
形成されるゲート電極５ａ，５ｂ下にハロ領域７１０，
７１１を形成することができる。基板に対して斜め方向
からイオン注入をすることによりハロ領域を形成する場
合と比較して、隣接するパターンが注入されるイオンの
妨げになることが少ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、微細ゲートを有する
トランジスタを用いた半導体装置及びその製造方法に関
する。

【０００２】

【従来の技術】ＭＯＳ型トランジスタを含む半導体装置
の高性能化のためには、ＭＯＳ型トランジスタの微細化
が不可欠である。特にＭＯＳ型トランジスタのゲート電
極の長さ、すなわちゲート長を短くすることにより、半
導体装置の性能が著しく向上する。

【０００３】ところで、ゲート長を短くした場合には、
ゲート電極に電圧を印加したときに、チャネル層内での
電界の変化が生じやすいように、ＭＯＳ型トランジスタ
のゲート酸化膜を薄くする必要がある。

【０００４】従来、ゲート絶縁膜としてシリコン熱酸化
膜が用いられているが、熱酸化膜が薄くなりすぎると、
ゲートを形成する多結晶シリコン膜中にドーピングされ
ている不純物が、薄い熱酸化膜を通り抜けて基板中に拡
散しやすくなる。加えて、基板表面における微細な凹凸
に起因する電界集中の影響によりトランジスタの性能が
安定しない場合が生じる。

【０００５】上記の問題点を解決するためには、ゲート
絶縁膜の膜厚をあまり薄くしなくても所定の誘電率を確
保できるようにするのが好ましい。シリコン熱酸化膜以
外の材料、例えば高誘電率のＴａ₂Ｏ₅膜などをゲート絶
縁膜として用いる試みもなされている。

【０００６】しかしながら、Ｔａ₂Ｏ₅膜などをゲート絶
縁膜として用いると、ゲート電極形成後の熱処理工程、
例えばソース・ドレイン領域の形成工程中に、ゲート電
極中にドーピングされている不純物がゲート絶縁膜を通
ってチャネル層中に拡散し、ゲート電極とチャネル層と
の間の絶縁性が低下してしまうという問題が生じる。

【０００７】加えて、ゲート長を短くしすぎると、短チ
ャネル効果の影響により、しきい値電圧のバラツキが大
きくなったり、飽和ドレイン電圧が低下したりするなど
の問題点が生じていた。

【０００８】図６から図９までは、絶縁膜中に形成され
た凹部内にゲート電極を埋め込んだ構造、すなわちダマ
シン構造のゲート電極および短チャネル効果を防止する
ためのハロ（ｈａｌｏ）構造を用いた半導体装置の一般
的な製造方法である。

【０００９】図６（ａ）に示すように、半導体基板Ｓ中
に第１導電型、例えばｐ型の半導体層１００１が形成さ
れている。ｐ型半導体層１００１上に、Ｓｉ₃Ｎ₄からな
る薄い絶縁膜１００２を２００ｎｍ成長し、その上にフ
ォトレジストを塗布する。

【００１０】フォトリソグラフィ技術を用いて、素子形
成領域を覆う加工用マスクパターン１１０１を形成す
る。

【００１１】加工用マスクパターン１１０１をマスクと
して、薄い絶縁膜１００２をエッチングし、次いで、ｐ
型半導体層１００１を、その表面から所定の深さ、例え
ば４００ｎｍの深さまでエッチングし、溝部１０３１を
形成する。加工用マスクパターン１１０１を除去する。

【００１２】図６（ｂ）に示す状態に至るまでの工程を
説明する。基板Ｓの全面上に高密度プラズマＣＶＤ法を
用いて酸化シリコン膜を８００ｎｍ成長する。ＣＭＰ
（ＣｈｅｍｉｃａｌＭｅｃａｎｉｃａｌＰｏｌｉｓ
ｈｉｎｇ）法を用いて溝部１０３１内に酸化シリコン領
域１００３が残るようにＳｉ₃Ｎ₄膜１００２（図６
（ａ））の表面が露出するまで平坦化を行う。リン酸に
よりＳｉ₃Ｎ₄膜１００２（図６（ａ））を除去する。溝
部１０３１内に酸化シリコン膜１００３が充填され、溝
部１０３１によって複数の素子形成領域ＡＲが画定され
る。複数の素子形成領域は第１の素子形成領域ＡＲ１と
第２の素子形成領域ＡＲ２とを含む。

【００１３】図６（ｃ）に示すように、第１の素子形成
領域ＡＲ１にｐウェル１１２０を、第２の素子形成領域
ＡＲ２にｎウェル１１２１を形成する。

【００１４】ｐウェル１１２０を形成する場合には、ｐ
型半導体層１００１中に同じｐ型の不純物をイオン注入
法により打ち込む。このイオン注入は、例えばイオン種
としてＢを用い、加速エネルギ３００ｋｅＶ、ドーズ量
３×１０¹³ｃｍ^-2の条件で行われる。ｐ型半導体層１０
０１中にｎウェル１１２１を形成する場合には、例え
ば、イオン種としてＰを用い、加速エネルギ６００ｋｅ
Ｖ、ドーズ量３×１０¹³ｃｍ^-3の条件でイオン注入を行
えば良い。

【００１５】次いで、半導体基板Ｓ上に、例えばＳｉ₃
Ｎ₄からなるダミーのゲート膜を２００ｎｍ堆積する。
フォトリソグラフィ技術を用いて、ダミーのゲート膜を
パターニングする。ｐウェル１１２０上に第１のダミー
ゲート１０５１ａが、ｎウェル１１２１上に第２のダミ
ーゲート１０５１ｂが残る。

【００１６】図７（ｄ）に示すように、ｎウェル１１２
１が形成されている素子形成領域を、第１のマスク１１
０２で覆う。

【００１７】第１のマスク１１０２と第１のダミーゲー
ト１０５１ａとをマスクとして、ｐウェル１１２０中に
ｐウェル中の不純物と同じ導電型、すなわちｐ型不純物
をイオン注入する。この際、第１のダミーゲート１０５
１ａの底面の外周端部よりもやや内側までｐ型不純物が
入り込むように、例えば半導体基板Ｓ表面の法線とイオ
ンの進行方向とのなす角度を例えば４５度にして、斜め
方向からイオン注入を行う。

【００１８】イオン注入は、例えばイオン種としてＢを
用い、加速エネルギ７ｋｅＶ、ドーズ量２．５×１０¹²
ｃｍ^-2の条件で行う。注入イオンの軌跡を基板上面に垂
直投射した像が第１のダミーゲート１０５１ａの４側面
に対して垂直になる４方向からイオン注入を行う。ドー
ズ量は４方向からのイオン注入の合計として１×１０ ¹³
ｃｍ^-2となる。

【００１９】図７（ｅ）に示すように、第１のマスク１
１０２と第１のダミーゲート１０５１ａとをマスクとし
て、ｐウェル１１２０中にｐウェル中の不純物と反対の
導電型を有する不純物、すなわちｎ型不純物をイオン注
入し、エクステンション領域１７２０を形成する。

【００２０】例えば、イオン種としてＡｓを用い、加速
エネルギ１０ｋｅＶ、ドーズ量５×１０¹⁴ｃｍ^-2での条
件でイオン注入を行う。

【００２１】エクステンション領域を形成するためのイ
オン注入は、半導体基板Ｓ表面の法線とほぼ平行な方向
に向けて行えば良い。法線と平行な方向にイオン注入す
ることにより、エクステンション領域が必要以上にゲー
ト電極とオーバラップするのを防止する。エクステンシ
ョン領域とゲート電極とのオーバラップが生じにくいた
め、ゲート容量の増大が防げる。短チャネル効果も生じ
にくい。

【００２２】ダミーゲート１０５１の底面の外周端部か
らチャネル層内（ダミーゲート下の半導体領域）に、あ
る距離だけ入り込んだハロ領域１７１０と、ハロ領域１
７１０の外側に配置されたエクステンション領域１７２
０とがｐウェル領域１１２０内に形成される。

【００２３】図７（ｆ）に示すように、ｎウェル１１２
１内にも、同様のプロセスを行うことにより、ｐウェル
１１２０の場合と同様にハロ領域１７１１とエクステン
ション領域１７２１とを形成することができる。

【００２４】尚、例えば、ハロ領域形成用のイオン注入
は、イオン種としてＡｓを用い、加速エネルギ１０ｋｅ
Ｖ、ドーズ量５×１０¹²ｃｍ^-2、イオンビームの軸と基
板法線方向とのなす角が４５°の条件で行う。

【００２５】エクステンション領域形成用のイオン注入
は、イオン種としてＢＦ₂を用い、加速エネルギ５ｋｅ
Ｖ、ドーズ量３×１０¹⁴ｃｍ^-2、イオンビームの軸が基
板表面に対して垂直の条件で行う。

【００２６】第２のダミーゲート１０５１ｂの底面の外
周端部からチャネル層内にある距離だけ入り込んだハロ
領域１７１１と、ハロ領域１７１１の外側に配置された
エクステンション領域１７２１とがｎウェル１１２１内
に形成される。

【００２７】ハロ領域の幅は、イオン注入条件、特にイ
オン注入角度と加速エネルギによって変化する。

【００２８】図８（ｇ）に示すように、第１及び第２の
ダミーゲート１０５１ａ、１０５１ｂの側壁上にスペー
サ膜１００６を形成する。例えば、ＣＶＤ法により酸化
シリコン膜を１００ｎｍ成長し、異方性エッチングを行
うことによりスペーサ膜１００６を形成する。

【００２９】次いで、レジストパターンを用いてｎウェ
ル１１２１を覆い、エクステンション領域１７２０と同
じ導電型の領域が形成されるイオン注入を行い、ソース
／ドレイン領域１０７０を形成する。レジストパターン
を除去した後、ｐウェル１１２０をレジストパターンで
覆い、ｎウェル１１２１中にｎウェル１１２１内の不純
物と反対の導電型の不純物、すなわちｐ型不純物をイオ
ン注入して、ソース／ドレイン領域１０７１を形成す
る。

【００３０】ｐウェル１１２０に対するイオン注入は、
イオン種としてＡｓを用い、加速エネルギ４０ｋｅＶ、
ドーズ量２×１０¹⁵ｃｍ^-2の条件で行う。ｎウェル１１
２１に対するイオン注入は、イオン種としてＢを用い、
加速エネルギ５ｋｅＶ、ドーズ量２×１０¹⁵ｃｍ^-2の条
件で行う。

【００３１】イオン注入後に、例えばＲＴＡ（Ｒａｐｉ
ｄＴｅｒｍａｌＡｎｎｅａｌ）法により１０００
℃、１０秒間の熱処理を行う。イオン注入された不純物
が活性化される。

【００３２】エクステンション領域１７２０，１７２１
の外側にソース／ドレイン領域１０７０／１０７１が形
成される。

【００３３】図８（ｈ）に示すように、半導体基板Ｓ全
面に絶縁膜１００８を形成する。絶縁膜１００８をダミ
ーゲート１０５１ａ、１０５１ｂの上面が露出するま
で、エッチバック法又はＣＭＰ法を用いてエッチングす
る。ダミーゲート１０５１ａ、１０５１ｂを除去する。
ダミーゲートが除去された領域において、半導体基板Ｓ
の表面が露出する。

【００３４】図８（ｉ）に示すように、半導体基板Ｓの
表面に、ゲート絶縁膜１００４、例えばＴａ₂Ｏ₅を形成
する。次いで、バリアメタル１０６３とゲート電極用の
導電性膜１０５２とを形成する。バリアメタル１０６３
はＴｉＮ、ゲート電極用の導電性膜１０５２はＷであ
る。

【００３５】図９（ｊ）に示すように、バリアメタル１
０６３と導電性膜１０５２とを、エッチバック法又はＣ
ＭＰ法により平坦化しつつエッチングし、ダミーゲート
（１０５１ａ、１０５１ｂ）がエッチングにより除去さ
れた部分にバリアメタル１０６３と導電性膜１０５２と
を残す。ゲート電極１００５ａ、１００５ｂが形成され
る。

【００３６】図９（ｋ）に示すように、ゲート電極１０
０５ａ、１００５ｂの表面を覆って絶縁膜１００８上に
層間絶縁膜１０８１を形成し、必要に応じてコンタクト
ホール１００９、配線１０１０を形成する。

【００３７】ハロ領域１７１０，１７１１と、エクステ
ンション領域１７２０、１７２１と、ソース／ドレイン
領域１０７０／１０７１とを有するｎ型とｐ型の２種類
のＭＯＳトランジスタが形成される。

【００３８】ハロ領域１７１０，１７１１は、ゲート電
極１００５ａ、１００５ｂの底面の外周端部から内側の
チャネル領域に入り込むように形成される。エクステン
ション領域１７２０、１７２１は、ハロ領域１７１０、
１７１１の外側にスペーサ１００６の幅とほぼ一致する
幅だけ形成される。エクステンション領域１７２０、１
７２１の外側に形成されたソース／ドレイン領域１０７
０／１０７１とを有する。

【００３９】上記の技術に関連して、１９９９年のＩｎ
ｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅＭｅｅｔｉｎｇにおいて、"ＨｉｇｈＰｅｒｆ
ｏｒｍａｎｃｅＭｅｔａｌＧａｔｅＭＯＳＦＥＴ
ｓＦａｂｒｉｃａｔｅｄｂｙＣＭＰｆｏｒ０．
１μｍＲｅｇｉｍｅ"及び"ＣＭＯＳＭｅｔａｌＲｅ
ｐｌａｃｅｍｅｎｔＧａｔｅＴｒａｎｓｉｓｔｏｒ
ｓｕｓｉｎｇＴａｎｔａｌｕｍｐｅｎｔｏｘｉｄｅ
ＧａｔｅＩｎｓｕｌａｔｏｒ"と題する論文が発表
された。これらの発表においては、ダミーゲートを形成
し、エクステンション領域、ソース／ドレイン領域を形
成した後、ダミーゲートを除去し、金属膜によるゲート
電極を形成する方法が示されている。同じく、"Ｈｉｇ
ｈ−ＰｅｒｆｏｒｍａｎｃｅＳｕｂ−０．０８μｍ
ＣＭＯＳｗｉｔｈＤｕａｌＧａｔｅＯｘｉｄｅ
ａｎｄ９．７ｐｓＩｎｖｅｒｔｅｒＤｅｌａ
ｙ"には、斜め方向からのイオン注入により、ハロ領域
を形成する技術が示されている。

【００４０】また、特開平１１−２４３１５０号に、ダ
マシン構造を有するゲート電極を形成する方法が記載さ
れている。特開平６−３３３９４２号に、スペーサを除
去した後にハロ領域を形成する技術が記載されている。

【００４１】

【発明が解決しようとする課題】以上に説明したよう
に、エクステンション領域とチャネル領域との境界にハ
ロ領域を形成するためには、斜め方向からのイオン注入
を行うのが一般的である。

【００４２】図１０及び図１１は、斜め方向からイオン
注入を行ってハロ領域を形成する際の問題点を模式的に
示す図である。

【００４３】図１０（ａ）は、ハロ領域を形成するため
のイオン注入を行う工程を示す模式的な平面図であり、
図１０（ｂ）は、図１０（ａ）のＸｂ−Ｘｂ'線断面図
である。

【００４４】図１０（ａ）、（ｂ）に示すように、ｐウ
ェル１１２０とｎウェル１１２１とが近接してくると、
ｐウェル１１２０内にハロ領域１７１０を形成するため
の領域が、ｎウェル１１２１を覆うマスク１１０２の影
になる。影になった領域１７１１には、イオンが到達し
にくい。

【００４５】図１１（ａ）も、ハロ領域を形成するため
のイオン注入を行う工程を示す模式的な平面図であり、
図１１（ｂ）は、図１１（ａ）のＸＩｂ−ＸＩｂ'線断
面図である。

【００４６】図１１（ａ）、図１１（ｂ）に示すよう
な、ダミーゲート１０５１同士が近接して形成されてい
る領域においても、斜め方向からのイオン注入の際に、
ハロ領域１７１０を形成するための領域１７１１が隣の
ダミーゲート１０５１の影になる。

【００４７】ところで、マスク１１０２やダミーゲート
１０５１の厚さを薄くすれば、ハロ領域形成時のイオン
注入時に、ハロ領域を形成すべき領域が影になる可能性
は低くなる。しかしながら、エクステンション領域やソ
ース／ドレイン領域の形成のためのイオン注入工程にお
けるマスク材としての機能が低下してしまう。

【００４８】本発明は、マスク材の厚さやゲート電極の
配置の自由度を維持しつつ、ダマシンゲート構造を有す
る半導体装置にハロ領域を形成することを可能にする技
術を提供することを目的とする。

【００４９】

【課題を解決するための手段】本発明の一観点によれ
ば、ａ）半導体基板内に形成された第１導電型半導体層
上に第１の材料によりダミーゲートを形成する工程と、
（ｂ）前記ダミーゲートをマスクとして、第１導電型半
導体層内において第１導電型となるイオンを注入する工
程と、（ｃ）前記ダミーゲートの側壁上に第１のスペー
サ膜を形成する工程と、（ｄ）前記ダミーゲートと前記
第１のスペーサ膜とをマスクとして、前記第１導電型半
導体層内に該第１導電型とは反対の第２導電型の不純物
を添加する工程と、（ｅ）前記第１のスペーサ膜の側壁
上に前記ダミーゲート及び前記第１のスペーサ膜のエッ
チング特性とは異なるエッチング特性を有する第２のス
ペーサ膜を形成する工程と、（ｆ）前記ダミーゲート、
前記第１及び第２のスペーサ膜をマスクとして、前記第
１導電型半導体層内に第２導電型となる不純物を添加す
る工程と、（ｇ）前記第１導電型半導体層上に前記ダミ
ーゲート及び前記第１のスペーサ膜のエッチング特性と
異なるエッチング特性を有する絶縁膜を堆積し、前記ダ
ミーゲートの上面が露出するまで前記絶縁膜をエッチバ
ックする工程と、（ｈ）前記ダミーゲートと前記第１の
スペーサ膜とを、前記第２のスペーサ膜、前記絶縁膜に
対して選択的に除去する工程と、（ｉ）前記ダミーゲー
トと前記第１のスペーサ膜とを除去した領域にゲート電
極を埋め込む工程とを含む半導体装置の製造方法が提供
される。

【００５０】上記の製造方法によれば、ダミーゲートを
マスクとし、イオン注入によりハロ領域を形成した後に
ダミーゲートの側壁上に第１のスペーサ膜を形成し、ダ
ミーゲートと第１のスペーサ膜とをゲート電極と置換す
るので、後に形成されるゲート電極下に予めハロ領域を
形成しておくことができる。

【００５１】本発明の他の観点によれば、半導体基板
と、前記半導体基板内に形成された第１導電型の半導体
層と、前記第１導電型の半導体層上に形成され、前記半
導体基板の表面から離れるにしたがって、その幅が狭く
なる部分を有するゲート電極と、絶縁材料により前記ゲ
ート電極の側壁上に形成されたスペーサ膜と、前記第１
導電型の半導体層内に前記スペーサ膜の底面の内周端部
から内側に向けて第１の距離だけ入り込んだハロ領域で
あって、前記第１導電型の半導体層の不純物濃度よりも
高い第１導電型の不純物濃度を有する前記ハロ領域と、
前記ハロ領域の外側に形成された第２導電型のエクステ
ンション領域と、前記第２導電型のエクステンション領
域の外側に形成された第２導電型の高濃度不純物領域と
を含む半導体装置が提供される。

【００５２】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態による半導体装置及びその製造方法について
説明する。

【００５３】図１（ａ）に示すように、例えば、半導体
基板Ｓ上に形成された第１導電型半導体層、例えばｐ型
半導体層１上に、Ｓｉ₃Ｎ₄からなる絶縁膜２を２００ｎ
ｍ成長する。その上にフォトレジストを塗布し、素子形
成領域ＡＲを覆う加工用マスクパターン１０１を、フォ
トリソグラフィ技術を用いて形成する。

【００５４】加工用マスクパターン１０１をマスクとし
て、Ｓｉ₃Ｎ₄からなる薄い絶縁膜２をエッチングし、次
いで、ｐ型半導体層１を、その表面から所定の深さ、例
えば４００ｎｍの深さまでエッチングし、溝部３１を形
成する。加工用マスクパターン１０１を除去する。

【００５５】図１（ｂ）に示す状態に至るまでの工程を
説明する。

【００５６】例えば高密度プラズマＣＶＤ法を用いて酸
化シリコン膜３を８００ｎｍ成長する。例えば、ＣＭＰ
法を用いて溝部３１内にのみ酸化シリコン膜３が残るよ
うにＳｉ₃Ｎ₄膜の表面が露出するまで平坦化を行う。リ
ン酸によりＳｉ₃Ｎ₄膜を除去する。

【００５７】溝部３１内に酸化シリコン膜３が充填され
た素子分離構造が形成され、この素子分離構造により、
多数の素子形成領域ＡＲ１、ＡＲ２が画定される。

【００５８】図１（ｃ）に示すように、イオン注入法に
より、第１の素子形成領域ＡＲ１にｐウェル１２０を形
成する。イオン注入は、例えば、イオン種としてＢを用
い、加速エネルギ３００ｋｅＶ、ドーズ量３×１０¹³ｃ
ｍ^-2の条件で行う。さらに、素子形成領域ＡＲ２にイオ
ン注入法によりｎウェル１２１を形成する。イオン注入
条件は、例えば、イオン種としてＰを用い、加速エネル
ギ６００ｋｅＶ、ドーズ量３×１０¹³ｃｍ^-2の条件で行
う。

【００５９】次いで、半導体基板Ｓ上に、例えばＳｉ₃
Ｎ₄からなるダミーのゲート用の導電性膜を２００ｎｍ
堆積する。フォトリソグラフィ技術を用いて、導電膜を
エッチングし、ｐウェル１２０上に第１のダミーゲート
５１ａを、ｎウェル１２１上に、第２のダミーゲート５
１ｂを残す。

【００６０】図２（ｄ）に示すように、フォトリソグラ
フィ技術を用いて、第２の素子形成領域ＡＲ２をハロ形
成用の第１のマスク１０２ａで覆う。

【００６１】第１のマスク１０２ａと第１のダミーゲー
ト５１ａとをマスクとして、ｐウェル１２０内の不純物
と同じ導電型、すなわちｐ型不純物をイオン注入する。

【００６２】イオン注入を行う角度（基板表面の法線に
対してなす角度）は、第１のマスク１０２ａがイオンビ
ームの妨げにならない程度の角度であって、かつ、第１
のダミーゲート５１ａ下の半導体層中にはイオンが入り
込まないような小さい角度が好ましい。

【００６３】例えば、半導体基板Ｓ表面の法線に対して
ほぼ平行な方向からイオン注入を行うのが好ましい。イ
オン注入は、例えば、イオン種としてＢを用い、加速エ
ネルギ７ｋｅＶ、ドーズ量１．０×１０¹²ｃｍ^-2の条件
で行う。第１のマスク１０２ａを除去する。

【００６４】図２（ｅ）に示すように、ｐウェル１２０
が形成されている領域を、ハロ形成用の第２のマスク１
０２ｂで覆う。第２のマスク１０２ｂとダミーゲート５
１ｂとをマスクとして、ｎウェル１２１中にｎウェル１
２１中の不純物と同じ導電型、すなわちｎ型不純物をイ
オン注入する。

【００６５】イオン注入を行う角度（基板表面の法線に
対してなす角度）は、第２のマスク１０２ｂがイオンビ
ームの妨げにならない程度の角度であって、かつ、第２
のダミーゲート５１ｂ下の半導体層中にはイオンがあま
り入り込まないような小さい角度が好ましい。好ましく
は、半導体基板Ｓ表面の法線に対してほぼ平行な方向か
らイオン注入を行う。イオン注入は、例えば、イオン種
としてＡｓを用い、加速エネルギ１０ｋｅＶ、ドーズ量
２．０×１０¹³ｃｍ^-2の条件で行う。

【００６６】半導体基板Ｓ内の第１及び第２のダミーゲ
ート５１ａ、５１ｂの外側の半導体領域に、各ウェル１
２０、１２１と同じ導電型の領域７１０、７１１が形成
される。

【００６７】図２（ｆ）に示すように、第１及び第２の
ダミーゲート５１ａ、５１ｂの側壁上に、例えば、ＣＶ
Ｄ法によりＳｉ₃Ｎ₄膜を７ｎｍ成長した後、異方性エッ
チングを行うことにより薄い側壁スペーサ６１を形成す
る。

【００６８】尚、薄い側壁スペーサ６１は、第１及び第
２のダミーゲート５１ａ、５１ｂと同じ材料で形成する
か、又は後にダミーゲート５１ａ、５１ｂをエッチング
する際に同時に除去されるように同様なエッチング特性
を有する材料で形成するのが好ましい。

【００６９】図３（ｇ）に示すように、ｎウェル１２１
を覆う第３のマスク１０３ａをフォトリソグラフィ技術
により形成する。第３のマスク１０３ａと、薄い側壁ス
ペーサ６１を含むダミーゲート５１ａとをマスクとして
用い、ｐウェル１２０中にｐウェル中の不純物と異なる
導電型を有する不純物、すなわちｎ型不純物イオンをイ
オン注入する。イオン注入条件は、例えばイオン種がＡ
ｓ、加速エネルギーが１０ｋｅＶ、ドーズ量が５×１０
¹⁴ｃｍ^-2である。

【００７０】図３（ｈ）に示すように、ｐウェル１２０
を覆う第４のマスク１０３ｂをフォトリソグラフィ技術
により形成する。第４のマスク１０３ｂ、薄い側壁スペ
ーサ６１、及び第２のダミーゲート５１ｂをマスクとし
て用いて、ｎウェル１２１中の不純物と異なる導電性を
有する不純物、すなわちｐ型不純物をイオン注入する。
イオン注入は、例えばイオン種としてＢＦ₂を用い、加
速エネルギー５ｋｅＶ、ドーズ量３×１０¹⁴ｃｍ^-2の条
件で行う。

【００７１】図３（ｇ）及び図３（ｈ）で示した工程
で、薄い側壁スペーサ６１を含む第１及び第２のダミー
ゲート５１ａ、５１ｂの外側の領域に、ウェルと反対の
導電型を有する半導体層、いわゆるエクステンション領
域７２０、７２１が形成される。

【００７２】半導体基板表面の法線にほぼ平行な方向に
沿ってハロ領域形成用のイオン注入を行った場合、ハロ
領域の幅は、側壁スペーサの幅とほぼ一致する。従っ
て、ハロ領域の幅を容易に制御することができる。エク
ステンション領域用のイオン注入も、半導体基板Ｓ表面
の法線とほぼ平行な方向に沿って行うのが好ましい。

【００７３】薄い側壁スペーサ６１のほぼ直下にハロ領
域７１０，７１１が、ハロ領域７１０、７１１の外側に
エクステンション領域７２０、７２１が形成される。

【００７４】図３（ｉ）に示すように、薄い側壁スペー
サ６１の側壁に、側壁スペーサ６１よりも厚いスペーサ
６を形成する。スペーサ６は、例えば、ＣＶＤ法により
半導体基板Ｓ上に酸化シリコン膜を１００ｎｍ成長し、
異方性エッチングを行うことにより形成する。スペーサ
６は、側壁スペーサ６１及びダミーゲート５１ａ、５１
ｂとは異なるエッチング特性を有する材料で形成するの
が好ましい。

【００７５】次いで、レジストパターンを用いてｐウェ
ル１２０またはｎウェル１２１のいずれか一方を覆い、
エクステンション領域７２０または７２１と同じ導電型
のソース／ドレイン領域７０または７１を形成する。

【００７６】ｐウェル１２０内のソース／ドレイン領域
形成のためのイオン注入は、例えばイオン種としてＡｓ
を用い、加速エネルギ４０ｋｅＶ、ドーズ量２×１０¹⁵
ｃｍ ^-2の条件で行う。ｎウェル１２１内のソース／ドレ
イン領域形成のためのイオン注入は、イオン種としてＢ
を用い、加速エネルギ５ｋｅＶ、ドーズ量２×１０¹⁵ｃ
ｍ^-2の条件で行う。

【００７７】イオン注入後に、例えばＲＴＡ（Ｒａｐｉ
ｄＴｅｒｍａｌＡｎｎｅａｌ）法により１０００
℃、１０秒間の熱処理を行う。イオン注入された不純物
が活性化される。エクステンション領域７２０及び７２
１の外側に、それぞれソース／ドレイン領域７０及び７
１が形成される。

【００７８】図４（ｊ）に示すように、ダミーゲート５
１ａ、５１ｂ及び薄い側壁スペーサ６１とはエッチング
特性の異なる絶縁膜８をウェハ全面に形成する。絶縁膜
８をダミーゲート５１ａ、５１ｂの表面が露出するま
で、エッチバック法又はＣＭＰ法を用いて除去する。

【００７９】図４（ｋ）に示すように、ダミーゲート５
１ａ、５１ｂ及び薄い側壁スペーサ６１を、絶縁膜８及
びスペーサ６に対して選択的に除去した後、新たにゲー
ト絶縁膜４を形成する。ダミーゲート５１ａ、５１ｂ及
び側壁スペーサ６１を窒化シリコン膜で形成し、絶縁膜
８及びスペーサ６を酸化シリコン膜で形成すれば、燐酸
を含む液でエッチングすることにより、窒化シリコン膜
で形成されたダミーゲート５１ａ、５１ｂ及び薄い側壁
スペーサ６１のみを選択的に除去することができる。ゲ
ート絶縁膜用の材料としては、例えば厚さ６ｎｍのＴａ
₂Ｏ₅が用いられる。

【００８０】次いで、バリアメタル５３とゲート電極用
の導電性膜５２とを形成する。バリアメタル５３は、例
えばＴｉＮにより形成される。ＴｉＮは、ＣＶＤ法又は
ＰＶＤ法（スパッタ法）により形成される。ＴｉＮの仕
事関数によりゲート電極の仕事関数が決まる。ＴｉＮの
厚さは例えば６ｎｍである。

【００８１】導電性膜５２は、例えばＷにより形成され
る。Ｗ膜は、例えばＷＦ₆を用い、ＣＶＤ法又はＰＶＤ
法により形成する。Ｗ膜の厚さは例えば３００ｎｍであ
る。

【００８２】図４（ｌ）に示すように、導電性膜５２及
びバリアメタル５３を、エッチバック法又はＣＭＰ法に
より平坦化しつつエッチングし、ダミーゲート５１ａ、
５１ｂ及び側壁スペーサ６１がエッチングにより選択的
に除去された部分にバリアメタル５３と導電性膜５２と
の積層構造を残すことによりゲート電極５を形成する。

【００８３】Ｔａ₂Ｏ₅膜は、少なくともバリアメタル５
３と半導体基板Ｓの表面との間に介在するように形成す
るのが好ましい。

【００８４】図５（ｍ）に示すように、ゲート電極５の
表面を覆って絶縁膜８上に例えば酸化シリコン膜からな
る層間絶縁膜８１を形成し、必要に応じてコンタクトホ
ール９とプラグ９ａ、配線１０を形成する。配線材料は
例えばＡｌである。

【００８５】以上の工程を経て、ハロ領域７１０、７１
１と、エクステンション領域７２０、７２１と、ソース
／ドレイン領域７０及び７１とを有するトランジスタを
形成することができる。

【００８６】ハロ領域７１０、７１１は、ゲート電極５
の周縁部から内側の領域に入り込む。エクステンション
領域７２０、７２１は、ハロ領域７１０，７１１の外側
にスペーサ６の幅とほぼ一致する幅だけ形成される。ソ
ース／ドレイン領域７０及び７１は、エクステンション
領域７２０、７２１の外側の領域に形成される。

【００８７】尚、ダミーゲートは２層構造にしても良
い。例えば、１層目が薄い酸化シリコン膜、２層目が多
結晶シリコン膜により形成されていても良い。この場合
には、薄い側壁スペーサも、同じ多結晶シリコンにより
形成するのが好ましい。多結晶シリコン層は、例えば塩
素系のガスにより絶縁膜などに対して選択的にエッチン
グ（除去）することができる。

【００８８】また、エクステンション領域やソース／ド
レイン領域を形成するための方法としてイオン注入を例
示したが、不純物拡散法などを用いて半導体層中に不純
物を添加しても良い。

【００８９】以上説明したように、本実施の形態による
半導体装置の製造方法によれば、ハロ領域を確実にゲー
ト電極直下の領域で、かつ、エクステンション領域より
も内側の領域に形成することができる。

【００９０】ハロ領域を形成するためのイオン注入を半
導体基板表面の法線にほぼ平行な角度で行うことができ
るため、近くにレジストパターンなどがあっても、レジ
ストパターンはイオンビームの進行を妨げない。加え
て、ゲート電極同士が近接していても、近接するゲート
電極がハロ領域を形成する際のイオン注入の妨げになり
にくい。

【００９１】従って、単チャネル効果の影響を低減する
ことができ、安定した特性を有する半導体装置を提供す
ることができる。さらに、パターン形成の際の自由度が
増す。

【００９２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。その他、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。

【００９３】

【発明の効果】本発明によると、ハロ領域を確実にゲー
ト電極直下の領域で、かつ、エクステンション領域より
も内側の領域に形成することができる。ハロ領域を形成
するためのイオン注入を半導体基板表面の法線にほぼ平
行な角度で行うことができるため、近くにレジストパタ
ーンなどがあっても、レジストパターンがイオンビーム
の妨げにならない。ゲート電極同士が近接していても、
近接するゲート電極が、ハロ領域を形成する際のイオン
注入の妨げになりにくい。

【００９４】単チャネル効果の影響を低減することがで
き、安定した特性を有する半導体装置を提供することが
できる。さらに、パターン形成の際の自由度が増す。

【図面の簡単な説明】

【図１】本発明の一実施の形態による半導体装置の製
造方法を示す断面図であり、図１（ａ）は素子分離用の
溝を形成する工程を示し、図１（ｂ）は溝内に絶縁膜を
充填する工程を示し、図１（ｃ）はウェル領域とダミー
ゲートを形成する工程を示す。

【図２】本発明の一実施の形態による半導体装置の製
造方法を示す断面図であり、図２（ｄ）はｐウェル領域
中にハロ領域形成用のイオン注入を行う工程を示し、図
２（ｅ）はｎウェル領域中にハロ領域形成用のイオン注
入を行う工程を示し、図２（ｆ）はダミーゲートの側壁
に第１のスペーサ膜を形成する工程を示す。

【図３】本発明の一実施の形態による半導体装置の製
造方法を示す断面図であり、図３（ｇ）はｐウェル領域
中にエクステンション領域形成用のイオン注入を行う工
程を示し、図３（ｈ）は、ｎウェル領域中にエクステン
ション領域形成用のイオン注入を行う工程を示し、図３
（ｉ）は第１のスペーサ膜の側壁に第２のスペーサ膜を
形成する工程を示す。

【図４】本発明の一実施の形態による半導体装置の製
造方法を示す断面図であり、図４（ｊ）は半導体基板上
に絶縁膜を形成し、エッチバックによりダミーゲートの
上面を頭出しする工程を示し、図４（ｋ）は、ダミーゲ
ートを除去した後に、ゲート絶縁膜とバリアメタルとゲ
ート電極用導電膜を形成する工程を示し、図４（ｌ）
は、エッチバックによりゲート電極を形成する工程を示
す。

【図５】本発明の一実施の形態による半導体装置の製
造方法を示す断面図であり、図５（ｍ）は、層間絶縁膜
を形成し、コンタクトホールを開口した後、上部配線を
形成する工程を示す。

【図６】一般的な半導体装置の製造方法を示す断面図
であり、図６（ａ）は素子分離用の溝を形成する工程を
示し、図６（ｂ）は溝内に絶縁膜を充填する工程を示
し、図６（ｃ）はウェル領域とダミーゲートを形成する
工程を示す。

【図７】一般的な半導体装置の製造方法を示す断面図
であり、図７（ｄ）はハロ領域形成用の斜め方向からの
イオン注入を行う工程を示し、図７（ｅ）はｐウェル領
域中にエクステンション領域形成用のイオン注入を行う
工程を示し、図７（ｆ）はｎウェル領域中にエクステン
ション領域形成用のイオン注入を行う工程を示す。

【図８】一般的な半導体装置の製造方法を示す断面図
であり、図８（ｇ）は、ダミーゲートの側壁にスペーサ
膜を形成し、ソース／ドレイン用の高不純物濃度層を形
成する工程を示し、図８（ｈ）は半導体基板上に絶縁膜
を形成し、エッチバックによりダミーゲートの上面を頭
出しする工程を示し、図８（ｉ）は、ダミーゲートを除
去した後に、ゲート絶縁膜とバリアメタルとゲート電極
用導電膜を形成する工程を示す。

【図９】一般的な半導体装置の製造方法を示す断面図
であり、図９（ｊ）は、エッチバックによりゲート電極
を形成する工程を示し、図９（ｋ）は、層間絶縁膜を形
成し、コンタクトホールを開口した後、上部配線を形成
する工程を示す。

【図１０】図６から図９までに示す方法の第１の問題
点を示す模式的な図であり、図１０（ａ）は平面図、図
１０（ｂ）は図１０（ａ）のＸｂ−Ｘｂ'線断面図であ
る。

【図１１】図６から図９までに示す方法の第２の問題
点を示す模式的な図であり、図１１（ａ）は平面図、図
１１（ｂ）は図１０（ａ）のＸＩｂ−ＸＩｂ'線断面図
である。

【符号の説明】

ＡＲ素子形成領域Ｓ半導体基板１第１導電型半導体層２薄い絶縁膜３溝内の絶縁膜４ゲート絶縁膜５ゲート電極６スペーサ８層間絶縁膜９コンタクトホール１０配線５１ダミーゲート５２導電性膜６１薄い側壁スペーサ７０、７１ソース／ドレイン領域７１０、７１１ハロ領域７２０、７２１エクステンション領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/78 ３０１ＨＦターム(参考） 4M104 BB30 CC05 DD03 DD16 DD26 DD33 DD37 DD43 EE03 EE09 EE16 EE17 FF13 FF18 FF21 GG09 GG10 HH14 5F040 DA18 DB03 EC01 EC04 EC12 ED03 EF02 EK05 EM01 EM02 FA01 FA05 FA07 FA10 FB02 FB05 FC21 FC22 5F048 AA01 AA07 AC03 BA01 BB04 BB09 BB11 BB12 BC06 BD04 BE03 BF02 BG14 DA25 DA27 DA30

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板内に形成された第１導
電型半導体層上に第１の材料によりダミーゲートを形成
する工程と、（ｂ）前記ダミーゲートをマスクとして、第１導電型半
導体層内において第１導電型となるイオンを注入する工
程と、（ｃ）前記ダミーゲートの側壁上に第１のスペーサ膜を
形成する工程と、（ｄ）前記ダミーゲートと前記第１のスペーサ膜とをマ
スクとして、前記第１導電型半導体層内に該第１導電型
とは反対の第２導電型の不純物を添加する工程と、（ｅ）前記第１のスペーサ膜の側壁上に前記ダミーゲー
ト及び前記第１のスペーサ膜のエッチング特性とは異な
るエッチング特性を有する第２のスペーサ膜を形成する
工程と、（ｆ）前記ダミーゲート、前記第１及び第２のスペーサ
膜をマスクとして、前記第１導電型半導体層内に第２導
電型となる不純物を添加する工程と、（ｇ）前記第１導電型半導体層上に前記ダミーゲート及
び前記第１のスペーサ膜のエッチング特性と異なるエッ
チング特性を有する絶縁膜を堆積し、前記ダミーゲート
の上面が露出するまで前記絶縁膜をエッチバックする工
程と、（ｈ）前記ダミーゲートと前記第１のスペーサ膜とを、
前記第２のスペーサ膜、前記絶縁膜に対して選択的に除
去する工程と、（ｉ）前記ダミーゲートと前記第１のスペーサ膜とを除
去した領域にゲート電極を埋め込む工程とを含む半導体
装置の製造方法。
【請求項２】前記（ｉ）工程は、前記第１導電型半導体層の上に、ゲート絶縁膜と、ゲー
ト電極用の導電性膜とを形成する工程と、前記ゲート絶縁膜と前記導電性膜とをエッチバックする
ことにより前記ダミーゲートと前記第１のスペーサ膜と
を除去した領域に前記ゲート絶縁膜と前記導電性膜とを
残す工程とを含む請求項１に記載の半導体装置の製造方
法。
【請求項３】前記（ｂ）工程は、前記ダミーゲートを
マスクとして、第１導電型半導体層内において第１導電
型となる不純物を前記半導体基板表面の法線に対してほ
ぼ平行なビーム軸を有するイオンビームを用いてイオン
注入する工程を含む請求項１又は２に記載の半導体装置
の製造方法。
【請求項４】（Ａ）半導体基板内に第１導電型の第１
のウェル層と該第１導電型とは反対の第２導電型の第２
のウェル層とを形成する工程と、（Ｂ）前記第１のウェル層上及び第２のウェル層上にそ
れぞれ第１の材料により第１及び第２のダミーゲートを
形成する工程と、（Ｃ）前記第２のウェル層を第１のマスクパターンで覆
い、前記第１のダミーゲートをマスクとして、該第１の
ダミーゲートの両側の第１のウェル層の上面が前記第１
のマスクパターンの影にならないような方向に沿って前
記第１のウェル層内において第１導電型となる不純物を
イオン注入し、次いで前記第１のマスクパターンを除去
する工程と、（Ｄ）前記第１のウェル層を第２のマスクパターンで覆
い、前記第２のダミーゲートをマスクとして、該第２の
ダミーゲートの両側の第２のウェル層の上面が前記第２
のマスクパターンの影にならないような方向に沿って前
記第２のウェル層内において第２導電型となる不純物を
イオン注入し、次いで前記第２のマスクパターンを除去
する工程と、（Ｅ）前記第１及び第２のダミーゲートの各々の側壁上
に第１のスペーサ膜を形成する工程と、（Ｆ）前記第１及び第２のダミーゲートと前記第１のス
ペーサ膜とをマスクとして、前記第１のウェル層内に第
２導電型の不純物を添加し、前記第２のウェル層内に第
１導電型の不純物を添加する工程と、（Ｇ）前記第１のスペーサ膜の側壁上に前記ダミーゲー
ト及び前記第１のスペーサ膜のエッチング特性と異なる
エッチング特性を有する第２のスペーサ膜を形成する工
程と、（Ｈ）前記第１及び第２のダミーゲート、前記第１及び
第２のスペーサ膜をマスクとして、前記第１のウェル層
内に第２導電型となる不純物を添加し、前記第２のウェ
ル層内に第１導電型となる不純物を添加する工程と、（Ｉ）前記半導体基板上に前記第１及び第２のダミーゲ
ート及び前記第１のスペーサ膜のエッチング特性と異な
るエッチング特性を有する絶縁膜を堆積し、前記ダミー
ゲートの上面が露出するまで前記絶縁膜をエッチバック
する工程と、（Ｊ）前記第１及び第２のダミーゲートと前記第１のス
ペーサ膜とを、前記第２のスペーサ膜、前記絶縁膜に対
して選択的に除去する工程と、（Ｋ）前記第１及び第２のダミーゲートと前記第１のス
ペーサ膜とを除去した領域にゲート電極を埋め込む工程
とを含む半導体装置の製造方法。
【請求項５】前記（Ｋ）工程は、前記半導体基板上にゲート絶縁膜と、ゲート電極となる
導電性膜とを形成する工程と、前記ゲート絶縁膜と前記導電性膜とをエッチバックする
ことにより前記第１及び第２のダミーゲートと前記第１
のスペーサ膜とを除去した領域に前記ゲート絶縁膜と前
記導電性膜とを残す工程とを含む請求項４に記載の半導
体装置の製造方法。
【請求項６】半導体基板と、前記半導体基板内に形成された第１導電型の半導体層
と、前記第１導電型の半導体層上に形成され、前記半導体基
板の表面から離れるにしたがって、その幅が狭くなる部
分を有するゲート電極と、絶縁材料により前記ゲート電極の側壁上に形成されたス
ペーサ膜と、前記第１導電型の半導体層内に前記スペーサ膜の底面の
内周端部から内側に向けて第１の距離だけ入り込んだハ
ロ領域であって、前記第１導電型の半導体層の不純物濃
度よりも高い第１導電型の不純物濃度を有する前記ハロ
領域と、前記ハロ領域の外側に形成された第２導電型のエクステ
ンション領域と、前記第２導電型のエクステンション領域の外側に形成さ
れた第２導電型の高濃度不純物領域とを含む半導体装
置。
【請求項７】前記ゲート電極の底面と上面との幅の差
が、前記第１の距離の２倍にほぼ等しい請求項６に記載
の半導体装置。