JPH11135781A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 裏打ち配線用の溝を形成する際のマスクの合
わせずれに起因するトランジスタ特性の変動を防止した
半導体装置を実現する。 【解決手段】 半導体基板２上にゲート電極４を覆う第
１絶縁膜９を形成し、ソース・ドレイン拡散層７位置上
の第１絶縁膜９に、ゲート幅に沿って溝１０を形成す
る。次いで第１絶縁膜９上に、溝１０内を埋め込むこと
なく溝１０の側部１０ａと底部１０ｂとを覆う状態に第
２絶縁膜１１を形成し、続いて第２絶縁膜１１をエッチ
ングして溝１０の側部１０ａにサイドウォール１２を形
成しかつ溝１０の底部１０ｂにソース・ドレイン拡散層
７を露出させる。その後、イオン注入によって、露出さ
せたソース・ドレイン拡散層７に不純物を導入し、活性
化させて補償用拡散層１３を形成し、さらに溝１０内に
サイドウォール１２を介して金属材料を埋め込んで裏打
ち配線１５を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法および半導体装置に関し、特に拡散層を低抵抗化する
ための裏打ち配線と補償用拡散層とを備えた半導体装置
を製造する半導体装置の製造方法および半導体装置に関
する。

【０００２】

【従来の技術】半導体装置の高集積化に伴い、半導体基
板にメモリ素子とロジック回路とを混載した半導体装置
の開発が進展している。このような半導体装置では、高
集積化および動作の高速化の要求から、半導体基板に形
成した拡散層の低抵抗化が課題になっている。拡散層を
低抵抗化する方法としては、例えば拡散層の表層にシリ
サイド層を形成する方法が考えられるが、細線効果によ
る抵抗値の上昇の問題がある。またシリサイド層は耐熱
性が低いため、シリサイド層を形成した後のプロセスを
制限するという難点もある。そこで、拡散層が形成され
た半導体基板上の層間絶縁膜に、拡散層に接続する埋め
込み型の金属裏打ち配線（ＢＭＤ；BuriedMetal on Dif
fusion layer)を形成することにより、拡散層を低抵抗
化する検討がなされている。

【０００３】

【発明が解決しようとする課題】ところが、上記した金
属裏打ち配線（以下、単に裏打ち配線と記す）を採用し
た従来の技術では、次のような不具合が発生する。例え
ばＭＯＳ型電界効果トランジスタ（以下、単にトランジ
スタと記す）のソース・ドレイン拡散層を低抵抗化する
場合、図７（ａ），（ｂ）に示すようにゲート電極５２
やソース・ドレイン拡散層５３、低濃度不純物層５４が
形成された半導体基板５１上に層間絶縁膜５５を形成
し、ゲート電極５２両側に形成されたソース・ドレイン
拡散層５３上の層間絶縁膜５５にそれぞれ、裏打ち配線
５８を形成するための溝５６をソース・ドレイン拡散層
５３に達する状態でゲート幅方向に沿って形成する。

【０００４】よって、裏打ち配線５８用の溝５６を形成
するためのリソグラフィに際し、ゲート電極５２に対し
てマスク合わせを行う必要があることから、このときに
合わせずれが起き、ゲート電極５２に対して溝５６がず
れて形成される可能性がある。溝５６を形成した後は、
溝５６の底部位置の半導体基板５１に不純物を導入して
補償用拡散層５７を形成し、溝５６内に高融点金属を埋
め込んで裏打ち配線５８を形成するため、上記マスクの
合わせずれによって溝５６の位置ずれが起きると、ゲー
ト電極５２とその両側の裏打ち配線５８それぞれとの距
離のうちの一方が狭まる。この距離が所定値より狭くな
ると、トランジスタの電流値が急激に増加してトランジ
スタ特性が変動するという不具合が発生するのである。

【０００５】ゲート電極５２と裏打ち配線５８との距離
が所定値より狭くなるとトランジスタの電流値が急激に
増加するのは、以下の理由による。すなわち、裏打ち配
線５８用の溝５６の底部位置に不純物を導入し、活性化
して補償用拡散層５７を形成する際、その不純物がゲー
ト電極５２の直下のチャネル方向に拡散する。このた
め、溝５６を形成する際のマスクの合わせずれによって
ゲート電極５２と裏打ち配線５８との距離がある距離よ
り狭くなると、補償用拡散層５７を形成するための不純
物の拡散の影響により、各ソース・ドレイン拡散層５３
のチャネル側に形成される低濃度不純物層５４の幅がこ
の左右の低濃度不純物層５４で著しく変化して実効的な
チャネル長が変化する。その結果、トランジスタの電流
値が急激に増加するのである。

【０００６】なお一般に、ＭＯＳ型電界効果トランジス
タの製造では、半導体基板の層間絶縁膜に、図８に示す
ようにソース・ドレイン拡散層５３に達するコンタクト
部６０をゲート幅に沿って複数箇所形成し、またコンタ
クト部６０の底部位置の半導体基板に補償用拡散層を形
成することが行われている。しかしながら、コンタクト
部６０を形成するためのコンタクトホールは平面視略円
形で層間絶縁膜の数カ所だけに形成されるのに対して、
上記の裏打ち配線５８は直線状でゲート幅方向に沿って
連続して形成され、したがって補償用拡散層５７もゲー
ト幅方向に沿って連続して形成される。

【０００７】このため、裏打ち配線５８用の溝５６を形
成するリソグラフィに際し、マスクの合わせずれが起き
ると、実効的なチャネル長の変化がゲート幅方向ににわ
たって観察されることになり、トランジスタ特性に著し
く影響を及す。よって、裏打ち配線５８を採用したソー
ス・ドレイン拡散層５３の低抵抗化技術では、上記した
マスクの合わせずれによるトランジスタ特性の変動防止
が信頼性の高い半導体装置を製造するうえで大きな課題
となっている。

【０００８】また、従来の裏打ち配線５８を採用した技
術では、上記以外にも、裏打ち配線５８用の溝５６を形
成するためのリソグラフィでのマスク合わせずれに起因
する不具合が発生している。例えば図９に示すように半
導体基板５１上の層間絶縁膜５５に、素子分離領域５９
に近接して裏打ち配線５８を形成する場合、溝５６を形
成するためのリソグラフィにおいて素子分離領域５９に
対してマスク合わせを行う際に合わせずれが起き、素子
分離領域５９の端部側に溝５６の一部が重なる可能性が
ある。素子分離領域５９の端部側に溝５６の一部が重な
ると、素子分離領域５９をエッチングすることになり、
そこからリーク電流が発生するという不具合が起きる。

【０００９】前述したように裏打ち配線５８は、一般に
形成されるコンタクト部とは異なり、直線状で素子分離
領域５９の端部に沿って連続して形成されるため、上記
したマスクの合わせずれが起きると、素子分離領域５９
にエッチングされた部分が連続して形成されることにな
る。よって、そこからのリーク電流が非常に多大となっ
て、製造される半導体装置の品質を損ねる大きな要因に
なる。したがって、裏打ち配線５８を採用した技術で
は、上記したマスクの合わせずれによるリーク電流の抑
制も課題になっている。

【００１０】

【課題を解決するための手段】そこで上記課題を解決す
るために請求項１の発明に係る半導体装置の製造方法
は、半導体基板上にトランジスタのゲート電極が形成さ
れているとともに、ゲート電極の両側位置の半導体基板
にソース・ドレイン拡散層が形成された基体を用い、ま
ず半導体基板上にゲート電極を覆う状態で第１絶縁膜を
形成し、次いでソース・ドレイン拡散層位置上の第１絶
縁膜に、ゲート幅に沿って溝を形成する。続いて第１絶
縁膜上に、溝内を埋め込むことなく溝の側部および底部
を覆う状態に第２絶縁膜を形成し、次いで第２絶縁膜を
エッチングすることによって、溝の側部に第２絶縁膜を
残してサイドウォールを形成するとともに溝の底部に半
導体基板の表層のソース・ドレイン拡散層を露出させ
る。その後、イオン注入によって、溝の底部に露出させ
たソース・ドレイン拡散層に不純物を導入し、次いで導
入した不純物を活性化させて補償用拡散層を形成する。
そして、溝内にサイドウォールを介して金属材料を埋め
込む。

【００１１】この発明では、ソース・ドレイン拡散層上
に第１絶縁膜の溝を形成した後、溝の側部にサイドウォ
ールを形成するため、溝を形成するためのリソグラフィ
に際し、ゲート電極に対してマスクの合わせずれが生じ
てゲート電極の側部から溝の側部までの距離が設計寸法
より狭まっても、ゲート電極の側部からサイドウォール
のゲート電極側の表面までの距離は、狭まったゲート電
極の側部と溝の側部との間の距離に、さらにサイドウォ
ールの厚みを加算した分確保される。また、サイドウォ
ールを形成した後にイオン注入を行って、溝の底部位置
の露出させたソース・ドレイン拡散層に不純物を導入す
るため、ソース・ドレイン拡散層において溝の側部より
もサイドウォールの厚み分、ゲート電極から離れた位置
に不純物が導入される。

【００１２】よって、サイドウォールをその厚みを調整
して形成すれば、上記合わせずれが生じてもゲート電極
の側部からサイドウォールのゲート電極側の表面までの
距離を所定値以上離すことが可能になるため、ソース・
ドレイン拡散層のチャネル側の境界から離れた位置に不
純物を導入し、この後の活性化でソース・ドレイン拡散
層内に納まるように補償用拡散層を形成することが可能
になる。したがって、各ソース・ドレイン拡散層のチャ
ネル側に低濃度不純物層が形成されていても、低濃度不
純物層の幅を変えることなく補償用拡散層が形成され
る。また、さらに溝にサイドウォールを介して金属材料
を埋め込むことにより、ソース・ドレイン拡散層に接続
されてソース・ドレイン拡散層を低抵抗化する裏打ち配
線が形成される。

【００１３】また請求項３の発明に係る半導体装置の製
造方法は、半導体基板上に素子を形成する領域を電気的
に分離する素子分離領域が形成された基体を用い、半導
体基板上に素子分離領域を覆う状態で第１絶縁膜を形成
し、次いで第１絶縁膜上にこの第１絶縁膜に対してエッ
チング選択比がとれる第２絶縁膜を形成する。次に、エ
ッチングによって、素子分離領域に近接する位置の第２
絶縁膜に、第１絶縁膜に達する溝を素子分離領域の端部
に沿って形成し、第２絶縁膜上に、溝内を埋め込むこと
なく溝の側部および底部を覆う状態に第３絶縁膜を形成
する。続いて、第３絶縁膜および第１絶縁膜をエッチン
グすることによって、溝の側部に第３絶縁膜を残してサ
イドウォールを形成するとともに溝の底部に半導体基板
の表層を露出させる。その後、イオン注入によって前記
半導体基板の表層を露出した位置に不純物を導入し、次
いで導入した不純物を活性化させて補償用拡散層を形成
する。そして溝内にサイドウォールを介して金属材料を
埋め込む。

【００１４】この発明では、第１絶縁膜に対してエッチ
ング選択比がとれる第２絶縁膜に、エッチングによって
第１絶縁膜に達する溝を形成するため、そのエッチング
の際には第１絶縁膜がエッチングストッパー層として機
能することになる。よって、溝を形成するためのリソグ
ラフィに際し、素子分離領域に対してマスクの合わせず
れが生じて溝を形成するためのマスクパターンが素子分
離領域の端部側に重なっても、素子分離領域上には第１
絶縁膜が存在するため、この第１絶縁膜によって素子分
離領域がエッチングされない。よって、そのエッチング
に起因するリーク電流の発生が防止された半導体装置が
得られる。

【００１５】また溝の形成後、溝の側部にサイドウォー
ルを形成し、溝内にサイドウォールを介して金属材料を
埋め込んで裏打ち配線を形成するため、上記マスクの合
わせずれによって溝を形成するためのマスクパターンが
素子分離領域の端部側に重なっても、素子分離領域の端
部からサイドウォールの厚み分離れた位置に裏打ち配線
が形成される。また上記合わせずれによって素子分離領
域の端部から溝の側部までの距離が設計寸法より狭まっ
た場合にも、素子分離領域の端部からサイドウォールの
素子分離領域側の表面までは、つまり素子分離領域の端
部から裏打ち配線までは、素子分離領域の端部と溝の側
部との間の距離に、さらにサイドウォールの厚みを加算
した分、離されることになる。いずれの場合にも、裏打
ち配線と素子分離領域との間が確実に絶縁されるため、
その部分でのリーク電流の発生が抑えられる。また、厚
みを調整してサイドウォールを形成することにより、裏
打ち配線と素子分離領域の端部との間を所定値以上、例
えば所望の絶縁耐圧が確保される距離に形成することが
可能になる。

【００１６】さらにサイドウォールの形成後、溝の底部
位置の半導体基板に不純物を導入し、活性化を行うた
め、サイドウォールを形成するエッチングによって、万
が一、半導体基板がダメージを受けても、上記活性化に
よってダメージを受けた部分が回復する。

【００１７】また請求項４記載の半導体装置は、半導体
基板上に形成されたゲート電極と、ゲート電極の両側の
半導体基板位置にそれぞれ形成されたソース・ドレイン
拡散層と、半導体基板上にゲート電極を覆う状態で形成
された絶縁膜と、ソース・ドレイン拡散層位置上の絶縁
膜に、ゲート幅に沿いかつソース・ドレイン拡散層に達
する深さに形成された溝と、溝の側部に形成された絶縁
材料からなるサイドウォールと、サイドウォールを介し
て溝内に埋め込まれた金属材料からなる裏打ち配線と、
ソース・ドレイン拡散層における裏打ち配線の略直下
に、ソース・ドレイン拡散層内に納まりかつ裏打ち配線
に接続する状態で形成された補償用拡散層とを備えて構
成されたものとなっている。

【００１８】この発明では、ゲート幅に沿う溝の側部に
サイドウォールが形成され、サイドウォールを介して溝
内に金属材料が埋め込まれた状態で裏打ち配線が形成さ
れている。このため、裏打ち配線の略直下に形成された
補償用拡散層は、半導体基板上のゲート電極を覆う状態
で形成された絶縁膜に、リソグラフィおよびエッチング
によって溝を形成し、溝の側部にサイドウォールを形成
するとともに溝の底部位置にソース・ドレイン拡散層を
露出させ、さらにイオン注入によって露出させたソース
・ドレイン拡散層に不純物を導入し、活性化することに
よって形成されるものとなる。また補償用拡散層は、ソ
ース・ドレイン拡散層内に納まった状態で形成されてい
るため、補償用拡散層を形成する際に、導入された不純
物が活性化によってソース・ドレイン拡散層の外に拡散
しないよう形成されることになる。したがって、各ソー
ス・ドレイン拡散層のチャネル側に低濃度不純物層が形
成されていても、補償用拡散層の形成によって低濃度不
純物層の幅が変わらず、実効的なチャネル長の変化が防
止された半導体装置になる。

【００１９】また補償用拡散層は、活性化によって不純
物がソース・ドレイン拡散層の外に拡散しない位置に不
純物を導入することにより形成されるものである。不純
物の導入位置は、溝の底部に露出したソース・ドレイン
拡散層の位置であり、その位置はゲート電極の側部から
サイドウォールのゲート電極側の表面までの距離によっ
て決定される。またゲート電極の側部からサイドウォー
ルのゲート電極側の表面までの距離は、サイドウォール
の厚みによって自由に調整可能である。よって、裏打ち
配線用の溝を形成するためのリソグラフィに際し、ゲー
ト電極に対してマスクの合わせずれが生じてゲート電極
の側部から溝の側部までの距離が設計寸法より狭まって
も、サイドウォールの厚みを調整することにより、補償
用拡散層がソース・ドレイン拡散層内に納まるように形
成することが可能なものとなる。

【００２０】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法および半導体装置の実施形態を図面に基づいて
説明する。図１（ａ）〜（ｆ）は第１実施形態に係る半
導体装置の製造方法を工程順に示す要部側断面図であ
り、ＮチャネルのＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳトランジスタと記す）におけるソース・ドレ
イン拡散層の裏打ち配線の形成に請求項１，２の発明を
適用した例を示したものである。

【００２１】第１実施形態では、請求項１，２の発明の
第１工程を実施するに先立ち、まず既存の技術によって
図１（ａ）に示すごとく半導体基板２に、素子分離領域
（図示略）、ゲート酸化膜３、ゲート電極４、低濃度不
純物層６およびソース・ドレイン拡散層７が形成された
基体１００を用意する。

【００２２】すなわち、まず既存の素子分離技術によっ
て、シリコン（Ｓｉ）からなる半導体基板２にＭＯＳト
ランジスタからなる素子を形成する領域（以下、素子形
成領域と記す）を電気的に分離する素子分離領域を形成
する。ここでは例えば、熱酸化法によって３００ｎｍ程
度の厚みのＬＯＣＯＳ素子分離領域を形成する。次いで
犠牲酸化膜を形成し、素子形成領域にウエルを形成する
ための不純物の導入、閾値調整用の不純物の導入等を行
う。次いで熱酸化によって、半導体基板２の素子形成領
域に数ｎｍの厚みの酸化シリコン（ＳｉＯ₂ ）からなる
ゲート酸化膜３を形成する。

【００２３】続いて、素子形成領域の半導体基板２上
に、ゲート酸化膜３を介してゲート電極４を形成する。
ここでは、例えば、ゲート酸化膜３上に形成されたポリ
シリコン層４ａとこの上層に形成したタングステンシリ
サイド（ＷＳｉ_x ）層４ｂからなるポリサイド構造のゲ
ート電極４を、ゲート長が例えば０．３０ミクロン（μ
ｍ）〜０．２５μｍ程度になるように形成する。次い
で、低濃度不純物層６を形成するためのイオン注入を行
う。このイオン注入は、ドーズ量を１×１０¹³／ｃｍ²
程度として、リン（Ｐ）やヒ素（Ａｓ）等のＮ型不純物
をゲート電極４の両側位置の半導体基板２に導入するこ
とにより行う。

【００２４】次に、ゲート電極４の側部に例えばポリシ
リコン膜からなるスペーササイドウォール５を形成し、
続いてソース・ドレイン拡散層７を形成するためのイオ
ン注入を行う。例えば、ドーズ量を１×１０¹⁵／ｃｍ²
程度とした条件のイオン注入によって半導体基板２にＮ
型不純物を導入する。このことによって、半導体基板２
におけるゲート電極４のスペーササイドウォール５を介
して両側位置にそれぞれソース・ドレイン拡散層７が形
成され、各ソース・ドレイン拡散層７よりゲート電極４
側、つまりスペーササイドウォール５の略直下に低濃度
不純物層６が形成される。その後、スペーササイドウォ
ール５を除去する。

【００２５】こうして基体１００を用意した後は、図１
（ｂ）に示す第１工程を行う。第１工程では、まず半導
体基板１上にゲート酸化膜３を介してＳｉＯ₂ 膜８を形
成し、ＳｉＯ₂ 膜８を介して半導体基板１上に層間絶縁
膜となる第１絶縁膜９を形成する。その際、例えば化学
的気相成長法（ＣＶＤ法）によって、ゲート電極４を覆
いかつゲート電極４に沿うようにＳｉＯ₂ 膜８を形成す
る。また、例えば比較的低温で表面の平坦化が可能な絶
縁膜で第１絶縁膜９を５００ｎｍ〜６００ｎｍ程度の厚
みに形成する。そのような第１絶縁膜９としては、例え
ば、ＣＶＤ法によって形成された不純物を含まないＳｉ
Ｏ₂ 系の膜（以下、ＮＳＧ膜と記す）や、ホウ素−リン
シリケートガラス（ＢＰＳＧ）膜、オゾン（Ｏ₃ ）を含
むＢＰＳＧ膜等が挙げられる。

【００２６】次に、第１絶縁膜９の各ソース・ドレイン
拡散層７上の位置に、ゲート幅方向に沿って溝１０を形
成する（第２工程）。溝１０の形成は、リソグラフィ
（レジスト塗布、露光、現像、ベーキング等）によって
第１絶縁膜９上にレジストパターン（図示略）を形成
し、レジストパターンをマスクとしたドライエッチング
によって、形成する溝１０の底部１０ｂに半導体基板２
の表層のソース・ドレイン拡散層７が露出するように第
１絶縁膜９、ＳｉＯ₂ 膜８およびゲート酸化膜３を除去
し、さらにレジストパターンを除去することにより行
う。

【００２７】その後、図１（ｃ）に示すように、第１絶
縁膜９上に、各溝１０内を埋め込むことなく溝１０の側
部１０ａおよび底部１０ｂを覆う状態で第２絶縁膜１１
を形成する（第３工程）。この第２絶縁膜１１は、後述
するウエットエッチングの際に、第１絶縁膜９を保護す
るような膜質の良い絶縁膜で形成される。ここではその
ような膜として、減圧ＣＶＤ法（以下、減圧ＣＶＤ法を
ＬＰ−ＣＶＤ法と記す）によって形成されたＴＥＯＳ
（Ｓｉ（ＯＣ₂ Ｈ₅)₄ ）膜を用い、ＴＥＯＳ膜からなる
第２絶縁膜１１を１００ｎｍ程度の厚みに形成する。

【００２８】次いで第２絶縁膜１１をエッチングするこ
とによって、図１（ｄ）に示すように各溝１０の側部１
０ａに第２絶縁膜１１を残し、請求項１，２の発明に係
るサイドウォール１２を形成する。これとともに、溝１
０の底部１０ｂに形成された第２絶縁膜１１を除去して
底部１０ｂに半導体基板２の表層のソース・ドレイン拡
散層７を露出させる（第４工程）。また、この工程で
は、サイドウォール１２の下部側でかつサイドウォール
１２のゲート電極４側の表面（以下、単にサイドウォー
ル１２の表面と記す）１２ａからゲート電極４の側部ま
での距離が所定値以上になるようにサイドウォール１２
を形成する。この実施形態では、上記距離が０．１μｍ
程度以上になるようにサイドウォール１２を形成する。

【００２９】続いて、ウエットエッチングによって、第
４工程にて露出させた半導体基板２の表層に形成された
自然酸化膜を除去する。その後は、イオン注入と活性化
のための熱処理とを順に行って、各溝１０の底部１０ｂ
位置の半導体基板２に補償用拡散層１３を形成する第５
工程を行う。例えば、ドーズ量を１×１０¹⁵／ｃｍ²〜
５×１０¹⁵／ｃｍ² 程度とした条件のイオン注入によっ
て、Ｎ型不純物を半導体基板２に導入し、次いで例え
ば、処理温度を９００℃〜１０００℃、処理時間を３０
秒〜１０秒とした条件の熱処理によって、先に導入した
不純物を活性化し、補償用拡散層１３を形成する。

【００３０】次に図１（ｅ）に示すように、例えば、Ｃ
ＶＤ法またはスパッタリング法によって、第１絶縁膜９
上に高融点金属からなる金属材料膜１４を、各溝１０内
にサイドウォール１２を介して埋め込む状態で形成す
る。そして、溝１０内に金属材料膜１４を残す状態で第
１絶縁膜９の表面が露出する位置まで金属材料膜１４を
エッチバックし、図１（ｆ）に示すように各溝１０内に
サイドウォール１２を介して金属材料を埋め込んでなる
裏打ち配線１５を形成する（第６工程）。

【００３１】よって裏打ち配線１５は、各ソース・ドレ
イン拡散層７位置上の第１絶縁膜９に、第１絶縁膜９内
に埋め込まれた状態で形成されるとともにゲート幅方向
に沿いかつソース・ドレイン拡散層７に達する深さで形
成される。また補償用拡散層１３は、各裏打ち配線１５
の略直下の半導体基板２に、ソース・ドレイン拡散層７
内に納まりかつ裏打ち配線１５に接続する状態で形成さ
れる。以上の工程によって、請求項４，５の発明の一実
施形態となるＮチャネルのＭＯＳトランジスタからなる
半導体装置１が製造される。なお、第１絶縁膜９は、請
求項４，５の発明に係る絶縁膜となるものである。ま
た、上記第６工程の後は、図示しないが、第１絶縁膜９
上に層間絶縁膜を形成して配線を形成することにより半
導体装置１が最終的に完成することとなる。

【００３２】上記第１実施形態の方法では、溝１０の側
部１０ａにサイドウォール１２を形成することから、溝
１０を形成するためのリソグラフィに際し、ゲート電極
４に対してマスクの合わせずれが生じてゲート電極４の
側部から溝１０の側部１０ａまでの距離が設計寸法より
狭まっても、サイドウォール１２の表面１２ａからゲー
ト電極４の側部までの距離として、溝１０の側部１０ａ
からゲート電極４の側部までの距離以上、つまりその距
離にさらにサイドウォール１２の厚みを加えた分確保す
ることができる。

【００３３】そして、サイドウォール１２を形成した
後、露出させた半導体基板２のソース・ドレイン拡散層
７に補償用拡散層１３を形成するための不純物をイオン
注入するので、ソース・ドレイン拡散層７において溝１
０の側部１０ｂよりもサイドウォール１２の厚み分、ゲ
ート電極４から離れた位置に不純物を導入できる。よっ
て、サイドウォール１２をその厚みを調整して形成すれ
ば、上記合わせずれが生じてもゲート電極４の側部から
サイドウォール１２の表面１２ａまでの距離、すなわち
ゲート電極４の側部から裏打ち配線１５までの距離を所
定値以上離すことが可能になる。

【００３４】所定値以上とは、ソース・ドレイン拡散層
７に補償用拡散層１３を形成するための不純物をイオン
注入し、この不純物を活性化させた際に、不純物がチャ
ネル方向に拡散していくことによってゲート電極４の両
側位置の低濃度不純物層６の幅が左右で変わり、実効的
なチャネル長が変化して半導体装置１の電流値が急激に
増加するのを防止できる値である。低濃度不純物層６の
幅を変化させないようにするためには、上記不純物の活
性化で、不純物がソース・ドレイン拡散層７内に納まっ
ていることが必要である。したがって、上記の所定値以
上とは、補償用拡散層１３がソース・ドレイン拡散層７
内に納まるように形成可能な値となる。

【００３５】そのようなゲート電極４の側部から裏打ち
配線１５までの距離を得るために、上記実施形態の半導
体装置１と同様に構成されるＮチャネルＭＯＳトランジ
スタをゲート電極の側部から裏打ち配線までの距離をそ
れぞれ変化させて作製し、それぞれの半導体基板におけ
る不純物のプロファイル（補償用拡散層形成後）を調べ
た結果を図２（ａ），（ｂ）、図３（ｃ），（ｄ）に示
す。また、ゲート電極の側部から裏打ち配線までの距離
と、ＮチャネルＭＯＳトランジスタの電流値とをシミュ
レーションした結果を図４に示す。

【００３６】なお、図２（ａ），（ｂ）、図３（ｃ），
（ｄ）はそれぞれ、ゲート電極２１の側部から裏打ち配
線２２までの距離ｔが、０．２μｍ、０．１５μｍ、
０．１μｍ、０．０５μｍの場合であり、縦軸が半導体
基板の表面からの深さ（μｍ）、横軸が各構成要素まで
の距離（μｍ）を示している。また、図４は縦軸が電流
値（ｍＡ）、横軸がゲート電極２１の側部から裏打ち配
線２２までの距離ｔ（μｍ）であり、実線はＮ型不純物
をイオン注入した際のドーズ量が１×１０¹⁴／ｃｍ² 、
破線はそのドーズ量が５×１０¹⁴／ｃｍ² 、一点鎖線は
そのドーズ量が１×１０¹⁵／ｃｍ² の場合である。

【００３７】図２、図３から明らかなように、ゲート電
極２１の側部から裏打ち配線２２までの距離ｔが０．２
μｍ、０．１５μｍの場合は、ゲート電極２２の両側位
置の半導体基板に形成された低濃度不純物層の幅が左右
で顕著に変わっている様子が観察されないが、距離ｔが
０．１μｍ、０．０５μｍの場合には、低濃度不純物層
の幅が左右で著しく変化し、距離ｔが狭くなる程その変
化が激しいことが認められる。このことは図４に示すよ
うに、距離ｔが０．１μｍより狭くなると電流値が急激
に増加することからも明らかである。以上の結果から、
距離ｔが０．１μｍ以上であれば、補償用拡散層を形成
するための不純物の活性化で、不純物がソース・ドレイ
ン拡散層内に納まって低濃度不純物層の幅が左右で変化
するのを防止でき、よってトランジスタの電流値の急激
な増加が防げることが知見される。

【００３８】前述したように上記第１実施形態の方法で
は、このような知見に基づき、サイドウォール１２の表
面１２ａからゲート電極４の側部までの距離が０．１μ
ｍ程度以上になるようにサイドウォール１２を形成して
いるため、ソース・ドレイン拡散層７に補償用拡散層１
３を形成するための不純物をイオン注入し、この不純物
を活性化させた際に、ソース・ドレイン拡散層７内に納
まるように補償用拡散層１３を形成できる。その結果、
低濃度不純物層６の幅が左右で変わり、実効的なチャネ
ル長が変化するのを防止できるため、トランジスタ特性
を変動する等、トランジスタ特性に影響を及ぼすことな
く補償用拡散層１３を形成することができる。よって、
裏打ち配線１５の下層に補償用拡散層１３が形成され、
裏打ち配線１５によってソース・ドレイン拡散層７が低
抵抗化された半導体装置１を常に安定して製造できる。

【００３９】また第１実施形態の方法では、膜質の良い
絶縁膜でサイドウォール１２を形成するため、溝１０の
底部１０ｂに形成された自然酸化膜を除去するためのウ
エットエッチングの際に、サイドウォール１２によって
第１絶縁膜９が保護されて溝１０の側壁１０ａが凹状に
後退するのを防止できる。よって、ゲート電極４と裏打
ち配線１５との間の絶縁耐圧を確実に確保できるという
効果も得られる。

【００４０】また、第１実施形態の方法によって製造さ
れる半導体装置１は、補償用拡散層１３を形成するため
の不純物をイオン注入し、この不純物を活性化させた際
に、ソース・ドレイン拡散層７内に納まるように補償用
拡散層１３が形成されたものであることから、裏打ち配
線１５用の溝１０を形成するリソグラフィの際にマスク
の合わせずれが生じても、常にトランジスタ特性に影響
を及ぼすことなく製造されるものとなる。またソース・
ドレイン拡散層７に接続する裏打ち配線１５を備えてい
るため、ソース・ドレイン拡散層７が低抵抗化されるも
のとなる。したがって、高集積化および動作の高速化が
図れ、しかも信頼性が高い半導体装置１を実現できる。

【００４１】上記第１実施形態では、ＮチャネルＭＯＳ
トランジスタからなる半導体装置の製造に請求項１の発
明を適用したが、ＰチャネルＭＯＳトランジスタからな
る半導体装置の製造に適用できるのはもちろんである。
この場合にも、ゲート電極の側部からサイドウォールの
表面までの距離が、ソース・ドレイン拡散層に補償用拡
散層を形成する際にソース・ドレイン拡散層内に納まる
ような距離となり、このような距離になるようサイドウ
ォールを調整して形成することにより、第１実施形態の
方法と同様の効果を得ることができる。同様に、Ｎチャ
ネルＭＯＳトランジスタからなる半導体装置に請求項
４，５の発明を適用したが、ＰチャネルＭＯＳトランジ
スタからなる半導体装置にも請求項４，５の発明を適用
でき、同様の効果を得ることができる。

【００４２】なお、ＰチャネルＭＯＳトランジスタから
なる半導体装置の製造に請求項１の発明を適用し、Ｐチ
ャネルＭＯＳトランジスタからなる半導体装置に請求項
４の発明と適用した際の、ゲート電極の側部からサイド
ウォールの表面までの距離、換言すればゲート電極の側
部から裏打ち配線までの距離が、ソース・ドレイン拡散
層に補償用拡散層を形成する際にソース・ドレイン拡散
層内に納まるような距離としては、例えば、以下に述べ
る知見によりＰチャネルＭＯＳトランジスタにおいても
０．１μｍ以上となる。

【００４３】図５は、第１実施形態の半導体装置１と、
低濃度不純物層６，ソース・ドレイン拡散層７および補
償用拡散層１３の導電型が異なる、つまりＰ型である以
外は同様に構成されたＰチャネルＭＯＳトランジスタに
おいて、ゲート電極の側部から裏打ち配線までの距離
と、ＰチャネルＭＯＳトランジスタの電流値とをシミュ
レーションした結果を示した図である。ここで、図４と
同様、図５の縦軸は電流値（ｍＡ）、横軸はゲート電極
の側部から裏打ち配線までの距離ｔ（μｍ）であり、実
線はＰ型不純物をイオン注入した際のドーズ量が１×１
０¹⁴／ｃｍ² 、破線はそのドーズ量が５×１０¹⁴／ｃｍ
² 、一点鎖線はそのドーズ量が１×１０¹⁵／ｃｍ² の場
合である。

【００４４】図５から、距離ｔが０．１μｍより狭くな
ると電流値が急激に増加していることが認められ、これ
により距離ｔが０．１μｍより狭くなるとゲート電極の
両側位置の低濃度不純物層の幅が左右で著しく変化した
ことが知見される。したがってＰチャネルＭＯＳトラン
ジスタにおいても、ゲート電極の側部から裏打ち配線ま
での距離ｔが０．１μｍ以上であり、距離ｔが０．１μ
ｍ以上であれば第１実施形態と同様の効果を得ることが
できる。

【００４５】次に、第２実施形態に係る半導体装置の製
造方法を図６（ａ）〜（ｆ）に示す要部側断面図を基づ
いて説明する。第２実施形態の半導体装置の製造方法
は、請求項３の発明の一実施形態となるものである。第
２実施形態の方法では、その実施に先立ち、まず既存の
技術によって図６（ａ）に示すごとくＳｉからなる半導
体基板３１に素子形成領域３３を電気的に分離する素子
分離領域３２が形成され、さらに素子形成領域３３にゲ
ート酸化膜３４が形成された基体２００を用意する。基
体２００は、例えば、熱酸化法によって３００ｎｍ程度
の厚みのＬＯＣＯＳ素子分離領域からなる素子分離領域
３２を形成し、次いで、素子形成領域３３に数ｎｍの厚
みのＳｉＯ₂ からなるゲート酸化膜３４を形成すること
によって作製される。

【００４６】基体２００を用意した後は、まず半導体基
板３１上に素子分離領域３２を覆う状態で第１絶縁膜３
５を形成する（第１工程）。この際、例えばＣＶＤ法に
よって、窒化シリコン（Ｓｉ₃ Ｎ₄ ）膜からなる第１絶
縁膜３５を３０ｎｍ程度の厚みに形成する。次いで図６
（ｂ）に示すように、第１絶縁膜３５上に、第１絶縁膜
３５に対してエッチング選択比がとれる第２絶縁膜３６
を形成する。この実施形態では、比較的低温で表面の平
坦化が可能でかつ第１絶縁膜３５に対してエッチング選
択比がとれる絶縁膜、例えば、ＮＳＧ膜やＢＰＳＧ膜、
Ｏ₃ を含むＢＰＳＧ膜で第２絶縁膜３６を５００ｎｍ〜
６００ｎｍ程度の厚みに形成する。

【００４７】次に、素子分離領域３２に近接する素子形
成領域３３の第２絶縁膜３６に、第１絶縁膜３５に達す
る溝３７を素子分離領域３２の端部に沿って形成する
（第２工程）。溝３７の形成は、リソグラフィによって
第２絶縁膜３６上にレジストパターン（図示略）を形成
し、レジストパターンをマスクとして第１絶縁膜３５が
露出するまで第２絶縁膜３６をドライエッチングし、さ
らにレジストパターンを除去することにより行う。第２
絶縁膜３６は第１絶縁膜３５に対してエッチング選択比
がとれるものであるため、当該エッチングでは第１絶縁
膜３５がエッチングストッパー層として機能することに
なる。

【００４８】その後、図６（ｃ）に示すように、第２絶
縁膜３６上に、溝３７内を埋め込むことなく溝３７の側
部３７ａおよび底部３７ｂを覆う状態で第３絶縁膜３８
を形成する（第３工程）。この第３絶縁膜３８は、後述
するウエットエッチングの際に、第２絶縁膜３６を保護
するような膜質の良い絶縁膜で形成される。ここではそ
のような膜として、ＬＰ−ＣＶＤ法によって形成された
ＴＥＯＳ膜を用い、ＴＥＯＳ膜からなる第３絶縁膜３８
を１００ｎｍ程度の厚みに形成する。

【００４９】次いで第３絶縁膜３８をエッチングするこ
とによって、図６（ｄ）に示すように溝３７の側部３７
ａに第３絶縁膜３８を残して、請求項３の発明に係るサ
イドウォール３９を形成する。これとともに、溝３７の
底部３７ｂ位置の第３絶縁膜３８、第１絶縁膜３５およ
びゲート酸化膜３４を除去して半導体基板３１の表層を
露出させる（第４工程）。これにより、溝３７の底部３
７ｂが、半導体基板３１の表層位置になる。また溝３７
の側部３７ａに１００ｎｍ程度のサイドウォール３９が
形成される。

【００５０】続いて、ウエットエッチングによって、上
記のごとく露出させた半導体基板３１の表層に形成され
た自然酸化膜を除去する。その後は、イオン注入と活性
化のための熱処理とを順に行って、自然酸化膜を除去し
て露出させた溝３７内の半導体基板３１に補償用拡散層
４０を形成する第５工程を行う。ここでは例えば、ドー
ズ量を１×１０¹⁵／ｃｍ² 〜５×１０¹⁵／ｃｍ² 程度と
した条件のイオン注入によって、Ｎ型不純物を半導体基
板３１に導入し、次いで例えば処理温度を９００℃〜１
０００℃、処理時間を３０秒〜１０秒とした条件の熱処
理によって、先に導入した不純物を活性化し、補償用拡
散層４０を形成する。

【００５１】次に図６（ｅ）に示すように、例えば、Ｃ
ＶＤ法またはスパッタリング法によって、第２絶縁膜３
６上に高融点金属からなる金属材料膜４１を、溝３７内
にサイドウォール３９を介して埋め込む状態で形成す
る。そして、溝３７内に金属材料膜４１を残す状態で第
２絶縁膜３６の表面が露出する位置まで金属材料膜４１
をエッチバックし、図６（ｆ）に示すように溝３７内に
サイドウォール３９を介して金属材料を埋め込んでなる
裏打ち配線４２を形成する（第６工程）。よって、裏打
ち配線４２は、第２絶縁膜３６内に埋め込まれた状態で
形成されるとともに、素子分離領域３２の端部に沿いか
つ半導体基板３１に達する深さに形成される。また補償
用拡散層４０は、裏打ち配線４２に沿いかつ裏打ち配線
４２に接続する状態で形成される。以上の工程によって
半導体装置が完成する。

【００５２】上記第２実施形態の方法では、前述したよ
うに、溝３７を形成するためのエッチングの際に、第１
絶縁膜３５がエッチングストッパー層として機能する。
よって、溝３７を形成するためのリソグラフィに際し、
素子分離領域３２に対してマスクの合わせずれが生じて
溝３７を形成するためのマスクパターンが素子分離領域
３２の端部側に重なっても、素子分離領域３２上に第１
絶縁膜３５が存在するため、続いて行うエッチングでは
素子分離領域３２が削られるのを第１絶縁膜３５によっ
て防ぐことができる。このため、そのエッチングに起因
するリーク電流の発生が防止された半導体装置を製造で
きる。

【００５３】また溝３７を形成した後、溝３７の側部３
７ａにサイドウォール３９を形成し、溝３７内にサイド
ウォール３７を介して金属材料を埋め込んで裏打ち配線
４２を形成するため、上記マスクの合わせずれによって
溝３７を形成するためのマスクパターンが素子分離領域
３２の端部側に重なっても、素子分離領域３２の端部側
からサイドウォール３９の厚み分離れた位置に裏打ち配
線４２を形成できる。また上記合わせずれによって素子
分離領域３２の端部から溝３７の側部３７ａまでの距離
が設計寸法より狭まった場合にも、素子分離領域３２の
端部からサイドウォール３９の素子分離領域３２側の表
面３９ａまでの距離として、つまり素子分離領域３２の
端部から裏打ち配線４２までの距離として、素子分離領
域３２の端部と溝３７の側部３７ａとの間の距離に、さ
らにサイドウォール３９の厚みを加算した分の距離を確
保できる。

【００５４】いずれの場合にも、裏打ち配線４２と素子
分離領域３２の端部側との間を確実に絶縁できるため、
その部分でのリーク電流の発生を抑えることができる。
また、厚みを調整してサイドウォール３９を形成するこ
とにより、裏打ち配線４２と素子分離領域３２の端部側
との間を所定値以上、例えば所望の絶縁耐圧を確保可能
な距離にすることができる。

【００５５】さらにサイドウォール３９の形成後、溝３
７内の露出させた半導体基板３１に不純物を導入して活
性化を行うため、サイドウォール３９を形成するエッチ
ングによって、万が一、半導体基板３１がダメージを受
けても、上記活性化によってダメージを受けた部分を回
復できる。また膜質の良い第３絶縁膜３８でサイドウォ
ール３９を形成するため、溝３７内の露出した半導体基
板３１の表層に形成された自然酸化膜を除去するための
ウエットエッチングの際に、サイドウォール３９によっ
て第２絶縁膜３６が保護されて溝３７の側壁３７ａが凹
状に後退するのを防止できるという効果も得られる。以
上のことから、第２実施形態の方法によれば、品質の高
い半導体装置を安定して製造することができる。

【００５６】なお、本発明に係る半導体装置の製造方法
および半導体装置は、上記実施形態に限られることな
く、本発明の主旨に反しない限り、形成条件、材料等を
適宜変更可能である。

【００５７】

【発明の効果】以上説明したように請求項１の発明に係
る半導体装置の製造方法では、第１絶縁膜に溝を形成し
た後、溝の側部にサイドウォールを形成するため、溝を
形成するためのリソグラフィに際し、ゲート電極に対し
てマスクの合わせずれが生じても、サイドウォールをそ
の厚みを調整して形成することによりゲート電極の側部
からサイドウォールのゲート電極側の表面までの距離を
所定値以上離すことができる。よって、ソース・ドレイ
ン拡散層のチャネル側の境界から離れた位置に不純物を
導入し、この後の活性化でソース・ドレイン拡散層内に
納まるように補償用拡散層を形成することができるの
で、各ソース・ドレイン拡散層のチャネル側に低濃度不
純物層が形成されていても、低濃度不純物層の幅を変化
させることなく補償用拡散層を形成できる。したがっ
て、トランジスタ特性を変動させることなく裏打ち配線
の下層に補償用拡散層が形成され、裏打ち配線によって
ソース・ドレイン拡散層が低抵抗化された半導体装置を
常に安定して製造できる。

【００５８】また請求項３の発明に係る半導体装置の製
造方法では、第１絶縁膜に対してエッチング選択比がと
れる第２絶縁膜に溝を形成することにより、溝を形成す
るためのリソグラフィに際し、素子分離領域に対してマ
スクの合わせずれが生じていても、素子分離領域がエッ
チングされるのを第２絶縁膜によって防止できるので、
そのエッチングに起因するリーク電流の発生を防止でき
る。また溝の側部にサイドウォールを形成するため、上
記マスクの合わせずれが生じていても、素子分離領域の
端部からサイドウォールの素子分離領域側の表面まで
を、素子分離領域の端部と溝の側部との間の距離にさら
にサイドウォールの厚みを加算した分、離すことができ
る。このため、裏打ち配線と素子分離領域の端部側との
間でのリーク電流の発生を抑えることができ、また厚み
を調整してサイドウォールを形成することにより、裏打
ち配線と素子分離領域の端部側との間を所定値以上、例
えば所望の絶縁耐圧が確保される距離に形成することが
可能になる。よって、高品質の半導体装置を安定して製
造することができる。

【００５９】また請求項４記載の半導体装置では、ゲー
ト幅方向に沿う溝の側部にサイドウォールが形成され、
サイドウォールを介して溝内に金属材料が埋め込まれた
状態で裏打ち配線が形成された構成としたことにより、
裏打ち配線の略直下に形成された補償用拡散層は、請求
項１の発明と同様の手順にて形成されるものとなる。ま
た補償用拡散層は、ソース・ドレイン拡散層内に納まっ
た状態で形成されているため、補償用拡散層を形成する
際に、導入された不純物が活性化によってソース・ドレ
イン拡散層の外に拡散しないよう形成される。したがっ
て、各ソース・ドレイン拡散層のチャネル側に低濃度不
純物層が形成されていても、補償用拡散層の形成によっ
て低濃度不純物層の幅が変わるのが防止されたものとな
るため、良好なトランジスタ特性を有しかつ裏打ち配線
によってソース・ドレイン拡散層が低抵抗化された半導
体装置を実現できる。

【図面の簡単な説明】

【図１】（ａ）〜（ｆ）は、本発明に係る半導体装置の
製造方法の第１実施形態を工程順に示す要部側断面図で
ある。

【図２】ゲート電極の側部から裏打ち配線までの距離ｔ
をそれぞれ変化させたときの半導体基板における不純物
のプロファイルを示す図（その１）であり、（ａ）はｔ
＝０．２μｍ、（ｂ）はｔ＝０．１５μｍの場合を示す
図である。

【図３】ゲート電極の側部から裏打ち配線までの距離ｔ
をそれぞれ変化させたときの半導体基板における不純物
のプロファイルを示す図（その２）であり、（ｃ）はｔ
＝０．１μｍ、（ｄ）はｔ＝０．０５μｍの場合を示す
図である。

【図４】ゲート電極の側部から裏打ち配線までの距離ｔ
とＮチャネルＭＯＳトランジスタの電流値との関係をシ
ミュレーションした結果を示す図である。

【図５】ゲート電極の側部から裏打ち配線までの距離ｔ
とＰチャネルＭＯＳトランジスタの電流値との関係をシ
ミュレーションした結果を示す図である。

【図６】（ａ）〜（ｆ）は、本発明に係る半導体装置の
製造方法の第２実施形態を工程順に示す要部側断面図で
ある。

【図７】従来の裏打ち配線技術を説明するための図（そ
の１）であり、（ａ）は要部平面図、（ｂ）は要部側断
面図である。

【図８】従来のソース・ドレイン拡散層に接続するコン
タクト部の形成例を示す平面図である。

【図９】従来の裏打ち配線技術を説明するための図（そ
の２）であり、（ａ）は要部平面図、（ｂ）は要部側断
面図である。

【符号の説明】

１…半導体装置、２，３１…半導体基板、４…ゲート電
極、７…ソース・ドレイン拡散層、９，３５…第１絶縁
膜、１０，３７…溝、１０ａ，３７ａ…側部、１０ｂ，
３７ｂ…底部、１１，３６…第２絶縁膜、１２，３９…
サイドウォール、１２ａ，３９ａ…表面、１３，４０…
補償用拡散層、１５，４２…裏打ち配線、３２…素子分
離領域、３３…素子形成領域、３８…第３絶縁膜、１０
０，２００…基体

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にトランジスタのゲート電
   極が形成されているとともに、前記ゲート電極の両側位
   置の前記半導体基板にソース・ドレイン拡散層が形成さ
   れた基体を用い、前記半導体基板上に前記ゲート電極を
   覆う状態で第１絶縁膜を形成する第１工程と、 前記ソース・ドレイン拡散層位置上の第１絶縁膜に、ゲ
   ート幅に沿って溝を形成する第２工程と、 前記第１絶縁膜上に、前記溝内を埋め込むことなく該溝
   の側部および底部を覆う状態に第２絶縁膜を形成する第
   ３工程と、 前記第２絶縁膜をエッチングすることによって、前記溝
   の側部に該第２絶縁膜を残してサイドウォールを形成す
   るとともに前記溝の底部に半導体基板の表層のソース・
   ドレイン拡散層を露出させる第４工程と、 イオン注入によって、前記溝の底部に露出させたソース
   ・ドレイン拡散層に不純物を導入し、次いで導入した不
   純物を活性化させて補償用拡散層を形成する第５工程
   と、 前記溝内に前記サイドウォールを介して金属材料を埋め
   込む第６工程とを有することを特徴とする半導体装置の
   製造方法。
2. 【請求項２】 前記第４工程でサイドウォールを形成す
   る際には、該サイドウォールの前記ゲート電極側の表面
   から該ゲート電極の側部までの距離が、０．１ミクロン
   以上になるようにサイドウォールを形成することを特徴
   とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 半導体基板上に素子を形成する領域を電
   気的に分離する素子分離領域が形成された基体を用い、
   前記半導体基板上に前記素子分離領域を覆う状態で第１
   絶縁膜を形成し、次いで該第１絶縁膜上にこの第１絶縁
   膜に対してエッチング選択比がとれる第２絶縁膜を形成
   する第１工程と、 エッチングによって、前記素子分離領域に近接する位置
   の前記第２絶縁膜に、前記第１絶縁膜に達する溝を前記
   素子分離領域の端部に沿って形成する第２工程と、 前記第２絶縁膜上に、前記溝内を埋め込むことなく該溝
   の側部および底部を覆う状態に第３絶縁膜を形成する第
   ３工程と、 前記第３絶縁膜および第１絶縁膜をエッチングすること
   によって、前記溝の側部に該第３絶縁膜を残してサイド
   ウォールを形成するとともに前記溝の底部に半導体基板
   の表層を露出させる第４工程と、 イオン注入によって前記半導体基板の表層を露出した位
   置に不純物を導入し、次いで導入した不純物を活性化さ
   せて補償用拡散層を形成する第５工程と、 前記溝内に前記サイドウォールを介して金属材料を埋め
   込む第６工程とを有することを特徴とする半導体装置の
   製造方法。
4. 【請求項４】 半導体基板上に形成されたゲート電極
   と、 前記ゲート電極の両側の半導体基板位置にそれぞれ形成
   されたソース・ドレイン拡散層と、 前記半導体基板上に前記ゲート電極を覆う状態で形成さ
   れた絶縁膜と、 前記ソース・ドレイン拡散層位置上の絶縁膜に、ゲート
   幅に沿いかつ前記ソース・ドレイン拡散層に達する深さ
   に形成された溝と、 前記溝の側部に形成された絶縁材料からなるサイドウォ
   ールと、 前記サイドウォールを介して前記溝内に埋め込まれた金
   属材料からなる裏打ち配線と、 前記裏打ち配線の略直下位置の前記ソース・ドレイン拡
   散層に、該ソース・ドレイン拡散層内に納まりかつ前記
   裏打ち配線に接続する状態で形成された補償用拡散層と
   を備えていることを特徴とする半導体装置。
5. 【請求項５】 前記裏打ち配線は、該裏打ち配線の側部
   から前記ゲート電極の側部までの距離が０．１ミクロン
   以上になるように形成されていることを特徴とする請求
   項４記載の半導体装置。