JP2007049185A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2007049185A JP2007049185A JP2006276181A JP2006276181A JP2007049185A JP 2007049185 A JP2007049185 A JP 2007049185A JP 2006276181 A JP2006276181 A JP 2006276181A JP 2006276181 A JP2006276181 A JP 2006276181A JP 2007049185 A JP2007049185 A JP 2007049185A
- Authority
- JP
- Japan
- Prior art keywords
- low
- insulating film
- gate electrode
- film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】ゲート電極62及びLDD層63が形成された半導体基板60の上にシリサイドブロックとなるSiN膜64を形成し、このSiN膜64にゲート電極62に通じる開口部を設ける。この開口部を介してゲート電極66の表面をシリサイド化してシリサイド膜66を形成する。次に、SiO2からなる層間絶縁膜67を形成し、フォトリソグラフィ法により層間絶縁膜67の上面からLDD層63に到達するコンタクトホール67hを形成する。そして、このコンタクトホール67hを介してLDD層63に不純物を高濃度に導入して、ソース/ドレイン層63aを形成する。
【選択図】図18
Description
図3,図4は本発明の第1の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
本実施の形態では、シリサイドブロックであるSiN膜34の開口部34aを使用してコンタクトホール37hの先端位置を自己整合的に決定する。従って、ゲート電極32とソース/ドレイン層36aとの間隔はコンタクトホール37h形成時の位置合わせマージンに関係しない。これにより、ソース/ドレイン層33aとゲート電極32との間隔を小さくすることができ、半導体装置の高密度化が達成される。また、本実施の形態においては、シリサイド膜36aを介してソース/ドレイン層36aとコンタクトプラグ37aとが電気的に接続されるので、コンタクト特性が良好である。
図17,図18は本発明の第2の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
11,22,31,41,61,71…素子分離膜、
12,23,32,43a〜43d,62,73a〜73d…ゲート電極、
13,24,33,44a〜44d,63,74a〜74d…LDD層、
13a,24a,33a,50a〜50d,63a,80b,80c,88a…ソース/ドレイン層、
14,48,78…サイドウォール、
15,27,37,54,67,84…層間絶縁膜、
15a,27a,37a,55a〜55d,67a,90a〜90d…コンタクトプラグ、
15h,27h,37h,54h,67h,85h,86h…コンタクトホール、
16,28,38,68,91a〜91d…配線、
25,34,46,64,76…SiN膜
26a,26b,36a,36b,52a〜52d,66,82a〜82d,83b,83c…シリサイド膜、
42a,72a…pウェル、
42b,42c72b,72c…nウェル、
45,75…SiO2膜、
47,77,79,81,85,86,87,89…レジスト膜。
Claims (3)
- 半導体基板と、
前記半導体基板の上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に不純物を低濃度に導入して形成された低濃度不純物層と、
前記低濃度不純物層及び前記ゲート電極の上に形成された第1の絶縁膜と、
前記第1の絶縁膜に設けられて前記ゲート電極の一部が露出する開口部と、
前記開口部の内側の前記ゲート電極の表面をシリサイド化して形成されたシリサイド膜と、
前記半導体基板の上に形成されて前記ゲート電極及び前記第1の絶縁膜を覆う第2の絶縁膜と、
前記第2の絶縁膜の上面から前記低濃度不純物層に到達するコンタクトホールと、
前記コンタクトホールを介して前記低濃度不純物層に不純物を前記低濃度不純物層よりも高濃度に導入して形成されたソース/ドレイン層と、
前記コンタクトホール内に導電体を埋め込んで形成されたコンタクトプラグと、
前記第2の絶縁膜の上に形成され、前記コンタクトプラグを介して前記ソース/ドレイン層と電気的に接続された配線と
を有することを特徴とする半導体装置。 - 半導体基板上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して低濃度不純物層を形成する工程と、
前記半導体基板の上側全面に第1の絶縁膜を形成し、該第1の絶縁膜をパターニングして前記ゲート電極の一部が露出する開口部を形成する工程と、
前記開口部の内側の前記ゲート電極の表面をシリサイド化してシリサイド膜を形成する工程と、
前記半導体基板の上側全面に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上面から前記低濃度不純物層に到達するコンタクトホールをフォトリソグラフィ法により形成する工程と、
前記コンタクトホールを介して前記低濃度不純物層に不純物を前記低濃度不純物層よりも高濃度に導入してソース/ドレイン層を形成する工程と、
前記コンタクトホール内に導電体を埋め込んでコンタクトプラグを形成する工程と、
前記第2の絶縁膜上に、前記コンタクトプラグを介して前記ソース/ドレイン層に電気的に接続した配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 高電圧トランジスタ及び低電圧トランジスタを有する半導体装置の製造方法において、
半導体基板の高電圧トランジスタ形成領域に第1のゲート電極を形成し、低電圧トランジスタ形成領域に第2のゲート電極を形成する工程と、
前記第1のゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して第1の低濃度不純物層を形成し、前記第2のゲート電極をマスクとして前記半導体基板に不純物を低濃度に導入して第2の低濃度不純物層を形成する工程と、
前記半導体基板の上側全面に第1の絶縁膜を形成する工程と、
前記半導体基板の上に、前記低電圧トランジスタ形成領域全体と前記第1のゲート電極の上の前記第1の絶縁膜の一部とが露出する開口部を有するレジスト膜を形成する工程と、
前記第1の絶縁膜を異方性エッチングして前記第1の絶縁膜に前記第1のゲート電極に到達する開口部を形成すると共に、前記第2のゲート電極の両側にサイドウォールを形成する工程と、
前記レジスト膜を除去する工程と、
前記サイドウォールをマスクとして前記第2の低濃度不純物層に不純物を前記第2の低濃度不純物層よりも高濃度に導入して第1のソース/ドレイン層を形成する工程と、
前記第1のソース/ドレイン層の表面をシリサイド化して第1のシリサイド膜を形成すると共に、前記第1のゲート電極の表面をシリサイド化して第2のシリサイド膜を形成する工程と、
前記半導体基板の上側全面に第2の絶縁膜を形成する工程と,
前記第2の絶縁膜の上面から前記第1のシリサイド膜に到達する第1のコンタクトホールを形成する工程と、
前記第2の絶縁膜の上面から前記第1の低濃度不純物層に到達する第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホールを介して前記第1の低濃度不純物層に不純物を前記第1の低濃度不純物層よりも高濃度に導入して第2のソース/ドレイン層を形成する工程と、
前記第1及び第2のコンタクトホール内に導電体を埋め込んでコンタクトプラグを形成する工程と、
前記第2の絶縁膜上に、前記コンタクトプラグと接続された配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006276181A JP4733609B2 (ja) | 2006-10-10 | 2006-10-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006276181A JP4733609B2 (ja) | 2006-10-10 | 2006-10-10 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002240540A Division JP4094376B2 (ja) | 2002-08-21 | 2002-08-21 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007049185A true JP2007049185A (ja) | 2007-02-22 |
JP4733609B2 JP4733609B2 (ja) | 2011-07-27 |
Family
ID=37851687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006276181A Expired - Fee Related JP4733609B2 (ja) | 2006-10-10 | 2006-10-10 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4733609B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272573A (ja) * | 2008-05-09 | 2009-11-19 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5236477A (en) * | 1975-09-17 | 1977-03-19 | Philips Nv | Method of producing semiconductor device |
JPH0864688A (ja) * | 1994-08-26 | 1996-03-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPH0917861A (ja) * | 1995-06-28 | 1997-01-17 | Sony Corp | 半導体装置の製造方法 |
JPH0964185A (ja) * | 1995-08-21 | 1997-03-07 | Nittetsu Semiconductor Kk | 半導体装置の製造方法 |
JPH11135781A (ja) * | 1997-10-30 | 1999-05-21 | Sony Corp | 半導体装置の製造方法および半導体装置 |
JP2000150869A (ja) * | 1998-11-06 | 2000-05-30 | Seiko Epson Corp | Mosトランジスタの製造方法およびmosトランジスタ |
JP2002353330A (ja) * | 2001-05-25 | 2002-12-06 | Denso Corp | 半導体装置及びその製造方法 |
-
2006
- 2006-10-10 JP JP2006276181A patent/JP4733609B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5236477A (en) * | 1975-09-17 | 1977-03-19 | Philips Nv | Method of producing semiconductor device |
JPH0864688A (ja) * | 1994-08-26 | 1996-03-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPH0917861A (ja) * | 1995-06-28 | 1997-01-17 | Sony Corp | 半導体装置の製造方法 |
JPH0964185A (ja) * | 1995-08-21 | 1997-03-07 | Nittetsu Semiconductor Kk | 半導体装置の製造方法 |
JPH11135781A (ja) * | 1997-10-30 | 1999-05-21 | Sony Corp | 半導体装置の製造方法および半導体装置 |
JP2000150869A (ja) * | 1998-11-06 | 2000-05-30 | Seiko Epson Corp | Mosトランジスタの製造方法およびmosトランジスタ |
JP2002353330A (ja) * | 2001-05-25 | 2002-12-06 | Denso Corp | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272573A (ja) * | 2008-05-09 | 2009-11-19 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4733609B2 (ja) | 2011-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100941042B1 (ko) | 반도체 장치의 제조 방법 | |
JP2005093856A (ja) | 半導体装置の製造方法 | |
JP3863516B2 (ja) | 半導体装置及びその製造方法 | |
JP2007201062A (ja) | 半導体装置及びその製造方法 | |
JP4566086B2 (ja) | 半導体装置の製造方法 | |
JP5114844B2 (ja) | 半導体装置の製造方法 | |
US6958520B2 (en) | Semiconductor apparatus which comprises at least two kinds of semiconductor devices operable by voltages of different values | |
US20070145491A1 (en) | Semiconductor device and method of manufacture | |
US6534405B1 (en) | Method of forming a MOSFET device featuring a dual salicide process | |
JP2009224509A (ja) | 半導体装置及びその製造方法 | |
JP4733609B2 (ja) | 半導体装置及びその製造方法 | |
JP2001196549A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2010098157A (ja) | 半導体装置の製造方法 | |
JPH1032243A (ja) | 半導体装置の製造方法 | |
JP2007123850A (ja) | 半導体装置およびその製造方法 | |
JP2007335756A (ja) | 半導体装置およびその製造方法 | |
KR100724574B1 (ko) | 식각저지막을 갖는 반도체 소자 및 그의 제조방법 | |
JP4887662B2 (ja) | 半導体装置およびその製造方法 | |
JP4590979B2 (ja) | 半導体装置及びその製造方法 | |
JP2006339597A (ja) | 半導体装置およびその製造方法 | |
JP2007141889A (ja) | 半導体装置およびその製造方法 | |
JPH11163325A (ja) | 半導体装置及びその製造方法 | |
JP2006216604A (ja) | 半導体装置及びその製造方法 | |
JPH11126900A (ja) | 半導体装置およびその製造方法 | |
JP2005150565A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100302 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110419 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110422 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4733609 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |