JP2005093856A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板上に１回のみの成膜工程でゲート絶縁膜を形成した後、仕事関数の異なる導電材料を有するゲート電極を形成する半導体装置の製造方法を提供する。
【解決手段】第１素子領域および第２素子領域を有する半導体基板上にゲート絶縁膜を形成し、全面にマスク材を形成した後、マスク材を選択的にエッチングして第１素子領域に位置するゲート絶縁膜部分を露出させるための開口部を形成する工程と、開口部を含むマスク材の全面に第１導電材料膜を形成し、パターニングして少なくとも第１素子領域に位置するゲート絶縁膜部分にパターン状の第１導電材料膜を形成した後、露出したマスク材をエッチング除去する工程と、パターン状の第１導電材料膜を含むゲート絶縁膜上に第１導電材料膜と仕事関数の異なる第２導電材料膜を形成する工程と、第１素子領域のゲート絶縁膜上に第１導電材料膜を有する第１ゲート電極、第２素子領域のゲート絶縁膜上に第２導電材料膜からなる第２ゲート電極を形成する工程とを含む。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に関し、詳しくは仕事関数の異なるゲート電極を有する半導体装置の製造方法に係わる。
近年、サブμｍのＭＯＳＦＥＴ素子の開発に伴ってゲート電極の空乏化が重要な課題となっている。従来、ゲート電極として不純物をドープした多結晶シリコンが採用されている。しかしながら、不純物ドープ多結晶シリコンからなるゲート電極のゲート絶縁膜界面に生じる空乏層によって、絶縁膜の膜厚が実効的に増加し、駆動力の低下を生じる。この駆動力の低下は、ゲート絶縁膜の微細化が進むと無視できない問題になる。
このような多結晶シリコンに代えて金属からなるゲート電極を採用することによりゲート電極の空乏層を抑えることが有効である。また、金属ゲート電極はシリコンのミッドバンドギャップに相当する仕事関数を有するために、例えばＮＭＯＳおよびＰＭＯＳの領域で対称的しきい値電圧を形成することができる単一ゲート電極として適用することができる。
しかしながら、例えばミッドバンドギャップに相当する仕事関数を有する金属ゲート電極を単一ゲート電極とするＣＭＯＳにおいて、ＮＭＯＳおよびＰＭＯＳの素子領域でのフラットバンド電圧（絶対値）が減少されて、不純物ドープ多結晶シリコン電極を用いた場合と比べてしきい値電圧（絶対値）が増加する現象が生じる。しきい値電圧を下げるために、カウンタドーピングを用いて埋め込みチャンネルを形成することができるが、その場合にはＭＯＳＦＥＴ素子の短チャンネル効果が増加し、微細な素子が形成できない。
このようなことから、例えばＣＭＯＳにおいてＮＭＯＳおよびＰＭＯＳの素子領域に互いに異なる仕事関数を持つ金属ゲートを各々形成することが行われている。特許文献１には、半導体素子のデュアル金属ゲートの形成方法が開示されている。このデュアル金属ゲート形成方法は、ＰＭＯＳ領域およびＮＭＯＳ領域を有し、かつ前記ＰＭＯＳ領域およびＮＭＯＳ領域の各々の上にダミーゲートが形成された半導体基板を供する工程と、前記ダミーゲートを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、前記ダミーゲートが露出されるまで前記層間絶縁膜を研磨する工程と、前記ＰＭＯＳ領域とＮＭＯＳ領域とに形成されたダミーゲートからいずれか一つを選択的に除去して、第１金属ゲート領域を特定する第１溝を形成する工程と、前記第１溝を含んだ半導体基板の全領域上に第１ゲート絶縁膜と第１金属膜を順次形成する工程と、前記層間絶縁膜が露出されるまで前記第１金属膜と第１ゲート絶縁膜とをエッチングして前記第１溝内に第１金属ゲートを形成する工程と、残りのダミーゲートを除去して第２金属ゲート領域を特定する第２溝を形成する工程と、前記第２溝を含んだ半導体基板の全領域上に第２ゲート絶縁膜と第２金属膜を順次形成する工程と、前記層間絶縁膜が露出されるまで前記第２金属膜と第２ゲート絶縁膜とをエッチングして前記第２溝内に第２金属ゲートを形成する工程とを含む。
しかしながら、前記特許文献１の方法では１つのダミーゲートを除去して第１溝を形成し、この第１溝に第１ゲート絶縁膜および第１金属ゲートを埋め込んだ後、別の(残りの)ダミーゲートを除去して第２溝を形成し、この第２溝に第２ゲート絶縁膜および第２金属ゲートを埋め込んでデュアル金属ゲートを形成するため、ゲート絶縁膜の成膜工程が２回必要で、工程が煩雑になる。また、第２ゲート絶縁膜を成膜する工程において第１金属ゲートが露出しているため、第２ゲート絶縁膜の信頼性を低下させる。さらに、第２ゲート絶縁膜を６００℃以上の高温で成膜すると、露出した第２金属ゲートが劣化する虞がある。
特開２００２−１９８４４１
本発明は、半導体基板上に１回のみの成膜工程でゲート絶縁膜を形成した後、このゲート絶縁膜上に仕事関数の異なる導電材料を有するゲート電極をそれぞれ形成することが可能な半導体装置の製造方法を提供する。
本発明の第１態様によると、第１素子領域および第２素子領域を有する半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の全面にこのゲート絶縁膜に対してエッチング選択比を有するマスク材を形成した後、このマスク材を選択的にエッチングして前記第１素子領域に位置する前記ゲート絶縁膜部分を露出させるための開口部を形成する工程と、
前記開口部を含むマスク材の全面に第１導電材料膜を形成する工程と、
前記第１導電材料膜をパターニングして少なくとも前記第１素子領域に位置する前記ゲート絶縁膜部分にパターン状の第１導電材料膜を形成した後、露出したマスク材をエッチング除去する工程と、
前記パターン状の第１導電材料膜を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成し，この第２導電材料膜で前記第２素子領域に位置する前記ゲート絶縁膜部分を覆う工程と、
前記第１素子領域のゲート絶縁膜上に前記第１導電材料膜を有する第１ゲート電極を形成すると共に、前記第２素子領域のゲート絶縁膜上に前記第２導電材料膜からなる第２ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の第２態様によると、第１素子領域および第２素子領域を有する半導体基板上の層間絶縁膜に複数のゲート溝をそれら底部に前記各素子領域が位置する前記半導体基板表面がそれぞれ露出するように形成する工程と、
前記各ゲート溝を含む全面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の全面にこのゲート絶縁膜に対してエッチング選択比を有するマスク材を形成した後、このマスク材を選択的にエッチングして前記第１素子領域に位置する前記ゲート溝のゲート絶縁膜部分を露出させるための開口部を形成する工程と、
前記開口部を含むマスク材の全面に第１導電材料膜を形成する工程と、
前記第１導電材料膜をパターニングして前記第１素子領域に位置する前記ゲート溝を含む前記開口部内にパターン状の第１導電材料膜を形成すると共に、前記マスク材を露出させる工程と、
露出したマスク材をエッチング除去して前記第２素子領域に位置するゲート溝を露出させる工程と、
前記パターン状の第１導電材料膜および前記第２素子領域に位置するゲート溝を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成する工程と、
前記第１素子領域のゲート溝内のゲート絶縁膜上に前記第１導電材料膜を有する第１ゲート電極を形成すると共に、前記第２素子領域のゲート溝内のゲート絶縁膜上に前記第２導電材料膜からなる第２ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の第３態様によると、第１素子領域および第２素子領域を有する半導体基板上の層間絶縁膜に複数のゲート溝をそれら底部に前記各素子領域が位置する前記半導体基板表面がそれぞれ露出するように形成する工程と、
前記各ゲート溝を含む全面にゲート絶縁膜を形成する工程と、
前記各ゲート溝内のゲート絶縁膜上にこのゲート絶縁膜に対してエッチング選択比を有するマスク材をそれぞれ選択的に形成する工程と、
前記第１素子領域に位置する前記ゲート溝内のマスク材を選択的にエッチング除去してそのゲート溝内のゲート絶縁膜部分を露出させる工程と、
前記露出したゲート溝内のゲート絶縁膜、前記層間絶縁膜および残存したマスク材の上に薄い第１導電材料膜を形成する工程と、
前記第１導電材料膜をパターニングして前記第１素子領域に位置する前記ゲート溝内のゲート絶縁膜を含む前記層間絶縁膜上にパターン状の第１導電材料膜を形成すると共に、前記残存したマスク材を露出させる工程と、
露出した残存マスク材をエッチング除去して前記第２素子領域に位置するゲート溝を露出させる工程と、
前記パターン状の第１導電材料膜および前記第２素子領域に位置するゲート溝を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成する工程と、
前記第１素子領域のゲート溝内のゲート絶縁膜上に前記第１導電材料膜を有する第１ゲート電極を形成すると共に、前記第２素子領域のゲート溝内のゲート絶縁膜上に前記第２導電材料膜からなる第２ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
以下、本発明の実施形態を詳細に説明する。
(第１実施形態)
(第１工程)
第１素子領域および第２素子領域を有する半導体基板上にゲート絶縁膜を形成する。つづいて、このゲート絶縁膜の全面にこのゲート絶縁膜に対してエッチング選択比を有するマスク材を形成した後、このマスク材を選択的にエッチングして前記第１素子領域に位置する前記ゲート絶縁膜部分を露出させるための開口部を形成する。
前記第１素子領域および第２素子領域は、例えば前記半導体基板に形成した薄溝型素子分離領域で分離する。
前記ゲート絶縁膜は、例えばシリケート、高比誘電率絶縁材料から作ることができる。特に、高比誘電率絶縁材料からゲート絶縁膜を形成すればその膜厚を厚くすることが可能になるため、トンネルリークを抑制ないし防止して高信頼性の半導体装置を製造できる。このような高比誘電率絶縁材料としては、例えばＴａ2Ｏ5，またはＨｆ，Ａｌ，Ｚｒ，Ｐｄの少なくとも１つの金属を含む酸化物、酸窒化物、およびシリケートを挙げることができる。
前記マスク材は、前記ゲート絶縁膜に対してエッチング選択比を有する材料であれば如何なるものでもよいが、特に第１導電材料膜と反応しない材料、例えばＴＥＯＳ、シラザン、ボロンリン添加ガラス（ＢＰＳＧ）、ポリアリレンのような有機材料から形成されることが好ましい。
（第２工程）
前記開口部を含むマスク材の全面に第１導電材料膜を形成する。つづいて、この第１導電材料膜をパターニングして少なくとも前記第１素子領域に位置する前記ゲート絶縁膜部分にパターン状の第１導電材料膜を形成する。この時、前記マスク材が露出される。露出したマスク材をエッチング除去することにより、前記マスク材で覆われた前記第２素子領域が位置するゲート絶縁膜部分が露出する。
前記第１工程、第２工程でのマスク材のエッチングは、湿式エッチング法またはケミカルドライエッチング法を採用することが好ましい。このような湿式エッチング法またはケミカルドライエッチング法を採用することにより、プラズマエッチング法に比べて下地のゲート絶縁膜へのエッチングダメージを低減することが可能になる。
（第３工程）
前記パターン状の第１導電材料膜を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成する。この時、第２導電材料膜の一部は前記第２素子領域に位置するゲート絶縁膜部分に直接接する。つづいて、前記パターン状の第１導電材料膜および第２導電材料膜を例えばレジストパターンをマスクとしたリアクティブイオンエッチング（ＲＩＥ）によりパターニングすることにより前記第１素子領域のゲート絶縁膜上に前記第１導電材料膜および第２導電材料膜の積層膜からなる第１ゲート電極を形成すると共に、前記第２素子領域のゲート絶縁膜上に前記第２導電材料膜からなる第２ゲート電極を形成する。形成された第１ゲート電極は、績層構造を有するが、その仕事関数はゲート絶縁膜に接する第１導電材料膜により決定される。
前記第１、第２の導電材料膜において、ＮＭＯＳ側の導電材料としては例えばＴｉＮ、ＷＮ，ＴａＮ，ＭｏＳｉ，ＷＳｉなどの仕事関数が４．６ｅＶ未満の金属、金属の窒化物、シリサイド、合金などの金属材料が適している。また、ＰＭＯＳ側の導電材料としては例えばＷ，Ｔａ，Ｐｔ，Ｍｏなどの仕事関数が４．６ｅＶ以上の金属、シリサイド、合金などの金属材料を使うのが適している。ただし、必ずしも前記材料、仕事関数に限定されるものではない。また、同じ金属材料でも成膜条件により仕事関数が異なる場合があるので上げた例は一例に過ぎない。例えばＷは、仕事関数が４．３〜５．２の間で変化することが知られているため、ＮＭＯＳ、ＰＭＯＳ両方に使用できる場合もある。
以上、第１実施形態によれば仕事関数の異なる導電材料を有する第１、第２のゲート電極を備えた半導体装置を製造することができる。
また、仕事関数の異なる第１、第２のゲート電極下のゲート絶縁膜は１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成、つまり２回のゲート絶縁膜の成膜工程が必要である場合に比べて、半導体装置の製造工程の簡略化、量産化が可能になる。
さらに、ゲート絶縁膜を例えば６００℃以上の高温で成膜しても、仕事関数の異なる第１、第２のゲート電極はこのゲート絶縁膜の成膜後に形成するため、その成膜工程でのゲート電極への熱影響を回避でき、信頼性の高い半導体装置を製造できる。
(第２実施形態)
(第１工程)
第１素子領域および第２素子領域を有する半導体基板上の層間絶縁膜に複数のゲート溝をそれら底部に前記各素子領域が位置する前記半導体基板表面をそれぞれ露出させるように形成する。つづいて、これらゲート溝を含む全面にゲート絶縁膜を形成する。ひきつづき、このゲート絶縁膜の全面にこのゲート絶縁膜に対してエッチング選択比を有するマスク材を形成する。この後、前記マスク材を選択的にエッチングして前記第１素子領域に位置する前記ゲート溝のゲート絶縁膜部分を露出させるための開口部を形成する。
前記第１素子領域および第２素子領域は、例えば前記半導体基板に形成した薄溝型素子分離領域で分離する。
前記層間絶縁膜は、例えばシリコン酸化膜を用いることができる。
前記ゲート絶縁膜およびマスク材は、前記第１実施形態で説明したのと同様な材料のものを用いることができる。
(第２工程)
前記開口部を含むマスク材の全面に第１導電材料膜を形成する。つづいて、この第１導電材料膜をパターニングして前記第１素子領域に位置する前記ゲート溝を含む前記開口部内にパターン状の第１導電材料膜を形成する。同時に、前記マスク材が露出される。この後、露出したマスク材をエッチング除去して第２素子領域に位置するゲート溝を露出させる。
前記パターン状の第１導電材料膜は、例えば１）レジストパターンをマスクとしたリアクティブイオンエッチング（ＲＩＥ）によりパターニングする方法、２）前記第１導電材料膜を前記開口部を除く前記マスク材表面が露出するまで化学機械研磨（ＣＭＰ：Chemical Mechanical polishing）する方法、を採用することができる。特に、２）の方法は１）の方法に比べて工程の簡略化を図ることが可能になる。
前記第１工程、第２工程でのマスク材のエッチングは、湿式エッチング法またはケミカルドライエッチング法を採用することが好ましい。このような湿式エッチング法またはケミカルドライエッチング法を採用することにより、プラズマエッチング法に比べて下地のゲート絶縁膜へのエッチングダメージを低減することが可能になる。
(第３工程)
前記パターン状の第１導電材料膜および前記第２素子領域に位置するゲート溝を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成する。この時、第２導電材料膜の一部は前記第２素子領域に位置するゲート溝内のゲート絶縁膜部分に直接接する。つづいて、前記パターン状の第１導電材料膜および第２導電材料膜を例えばレジストパターンをマスクとしたＲＩＥによりパターニングすることにより前記第１素子領域のゲート溝内にゲート絶縁膜を介して第１導電材料膜が埋め込まれた構造の第１ゲート電極を形成すると共に、前記第２素子領域のゲート溝内にゲート絶縁膜を介して第２導電材料膜が埋め込まれた構造の第２ゲート電極を形成する。形成された第１ゲート電極は、績層構造を有するが、その仕事関数はゲート絶縁膜に接する第１導電材料膜により決定される。
前記第１、第２の導電材料膜において、ＮＭＯＳ側の導電材料としては例えばＴｉＮ、ＷＮ，ＴａＮ，ＭｏＳｉ，ＷＳｉなどの仕事関数が４．６ｅＶ未満の金属、金属の窒化物、シリサイド、合金などの金属材料が適している。また、ＰＭＯＳ側の導電材料としては例えばＷ，Ｔａ，Ｐｔ，Ｍｏなどの仕事関数が４．６ｅＶ以上の金属、シリサイド、合金などの金属材料を使うのが適している。ただし、必ずしも前記材料、仕事関数に限定されるものではない。また、同じ金属材料でも成膜条件により仕事関数が異なる場合があるので上げた例は一例に過ぎない。例えばＷは、仕事関数が４．３〜５．２の間で変化することが知られているため、ＮＭＯＳ、ＰＭＯＳ両方に使用できる場合もある。
なお、前記第１、第２のゲート電極の形成において前記第２導電材料膜、パターン状の第１導電材料膜およびゲート絶縁膜を前記各ゲート溝を除く前記層間絶縁膜の表面が露出するまでＣＭＰ処理することによって、前記第１素子領域のゲート溝内にゲート絶縁膜を介して第１導電材料からなる第１ゲート電極を埋め込むと共に、前記第２素子領域のゲート溝内にゲート絶縁膜を介して第２導電材料からなる第２ゲート電極を埋め込んでもよい。このような方法によれば、第１、第２のゲート電極を形成した後の表面を平坦化することが可能になる。
以上、第２実施形態によれば少なくともゲート溝にゲート絶縁膜を介して仕事関数の異なる導電材料が埋め込まれた第１、第２のゲート電極を備えた半導体装置を製造することができる。
また、仕事関数の異なる第１、第２のゲート電極下のゲート絶縁膜は１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成、つまり２回のゲート絶縁膜の成膜工程が必要である場合に比べて、半導体装置の製造工程の簡略化、量産化が可能になる。
さらに、ゲート絶縁膜を例えば６００℃以上の高温で成膜しても、仕事関数の異なる第１、第２のゲート電極はこのゲート絶縁膜の成膜後に形成するため、その成膜工程でのゲート電極への熱影響を回避でき、信頼性の高い半導体装置を製造できる。
（第３実施形態）
（第１工程）
第１素子領域および第２素子領域を有する半導体基板上の層間絶縁膜に複数のゲート溝をそれら底部に前記各素子領域が位置する前記半導体基板表面をそれぞれ露出させるように形成する。つづいて、これらゲート溝を含む全面にゲート絶縁膜を形成する。ひきつづき、各ゲート溝内のゲート絶縁膜上にこのゲート絶縁膜に対してエッチング選択比を有するマスク材をそれぞれ選択的に形成する。つまり，マスク材を前記ゲート溝内に埋め込む。
前記第１素子領域および第２素子領域は、例えば前記半導体基板に形成した薄溝型素子分離領域で分離する。
前記層間絶縁膜は、例えばシリコン酸化膜を用いることができる。
前記ゲート絶縁膜およびマスク材は、前記第１実施形態で説明したのと同様な材料のものを用いることができる。
各ゲート溝内へのマスク材の選択的な形成は、例えば全面にマスク材を形成した後、このマスク材を前記ゲート溝を除く前記層間絶縁膜上のゲート絶縁膜が露出するまでＣＭＰ処理する方法を採用することができる。
（第２工程）
前記第１素子領域に位置する前記ゲート溝内のマスク材を選択的にエッチング除去してそのゲート溝内のゲート絶縁膜部分を露出させる。つづいて、この露出したゲート溝内のゲート絶縁膜、前記層間絶縁膜および残存したマスク材の上に薄い第１導電材料膜を形成する。この第１導電材料膜をパターニングして前記第１素子領域に位置する前記ゲート溝内のゲート絶縁膜を含む前記層間絶縁膜上にパターン状の第１導電材料膜を形成する。同時に、残存したマスク材を露出させる。
前記パターン状の第１導電材料膜は、例えばレジストパターンをマスクとしたＲＩＥによりパターニングする方法を採用することができる。
（第３工程）
露出した残存マスク材をエッチング除去して前記第２素子領域に位置するゲート溝を露出させる。つづいて、前記パターン状の第１導電材料膜および前記第２素子領域に位置するゲート溝を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成する。この時、第２導電材料膜の一部は前記第２素子領域に位置するゲート溝内のゲート絶縁膜部分に直接接する。ひきつづき、前記パターン状の第１導電材料膜および第２導電材料膜を例えばレジストパターンをマスクとしたＲＩＥによりパターニングすることにより前記第１素子領域のゲート溝内にゲート絶縁膜を介して第１導電材料膜が埋め込まれた構造の第１ゲート電極を形成すると共に、前記第２素子領域のゲート溝内にゲート絶縁膜を介して第２導電材料膜が埋め込まれた構造の第２ゲート電極を形成する。形成された第１ゲート電極は、績層構造を有するが、その仕事関数はゲート絶縁膜に接する第１導電材料膜により決定される。
前記第２工程、第３工程でのマスク材のエッチング除去は、湿式エッチング法またはケミカルドライエッチング法を採用することが好ましい。このような湿式エッチング法またはケミカルドライエッチング法を採用することにより、プラズマエッチング法に比べて下地のゲート絶縁膜へのエッチングダメージを低減することが可能になる。
前記第１、第２の導電材料膜において、ＮＭＯＳ側の導電材料としては例えばＴｉＮ、ＷＮ，ＴａＮ，ＭｏＳｉ，ＷＳｉなどの仕事関数が４．６ｅＶ未満の金属、金属の窒化物、シリサイド、合金などの金属材料が適している。また、ＰＭＯＳ側の導電材料としては例えばＷ，Ｔａ，Ｐｔ，Ｍｏなどの仕事関数が４．６ｅＶ以上の金属、シリサイド、合金などの金属材料を使うのが適している。ただし、必ずしも前記材料、仕事関数に限定されるものではない。また、同じ金属材料でも成膜条件により仕事関数が異なる場合があるので上げた例は一例に過ぎない。例えばＷは、仕事関数が４．３〜５．２の間で変化することが知られているため、ＮＭＯＳ、ＰＭＯＳ両方に使用できる場合もある。
なお、前記第１、第２のゲート電極の形成において前記第２導電材料膜、パターン状の第１導電材料膜およびゲート絶縁膜を前記各ゲート溝を除く前記層間絶縁膜の表面が露出するまでＣＭＰ処理することによって、前記第１素子領域のゲート溝内にゲート絶縁膜を介して第１導電材料からなる第１ゲート電極を埋め込むと共に、前記第２素子領域のゲート溝内にゲート絶縁膜を介して第２導電材料からなる第２ゲート電極を埋め込んでもよい。このような方法によれば、第１、第２のゲート電極を形成した後の表面を平坦化することが可能になる。
以上、第３実施形態によれば少なくともゲート溝にゲート絶縁膜を介して仕事関数の異なる導電材料が埋め込まれた第１、第２のゲート電極を備えた半導体装置を製造することができる。
また、仕事関数の異なる第１、第２のゲート電極下のゲート絶縁膜は１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成、つまり２回のゲート絶縁膜の成膜工程が必要である場合に比べて、半導体装置の製造工程の簡略化、量産化が可能になる。
さらに、ゲート絶縁膜を例えば６００℃以上の高温で成膜しても、仕事関数の異なる第１、第２のゲート電極はこのゲート絶縁膜の成膜後に形成するため、その成膜工程でのゲート電極２０、２１への熱影響を回避でき、信頼性の高い半導体装置を製造できる。
以下、本発明の実施例を図面を参照して説明する。
（実施例１）
まず、図１の(Ａ)に示すようにＮ型の半導体基板(例えばＮ型シリコンウェハ)１にバッファ酸化膜、窒化シリコン膜(いずれも図示せず)を形成し、この窒化シリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとして窒化シリコン膜を選択的にエッチングして前記バッファ酸化膜の素子領域に窒化シリコン膜パターンを形成した。この窒化シリコン膜パターンをマスクとしてリアクティブイオンエッチングにより前記バッファ酸化膜およびシリコンウェハ１をエッチングして溝を形成した。つづいて、全面の酸化シリコン膜を堆積し、ＣＭＰ処理を施して窒化シリコン膜パターン上面まで平坦化する。その後、窒化シリコン膜パターンとバッファ酸化膜を除去することにより図１の（Ａ）の左側から第１素子領域２、第２素子領域３に分離するための浅溝型素子分離(ＳＴＩ)領域４を形成した。つづいて、前記第１素子領域２にＰ型不純物、例えばボロンをイオン注入し、活性化することによりＰ型素子領域とした。なお、前記第２素子領域３はＮ型素子領域となる。必要に応じて、シリコンウェハ１の各素子領域２，３にチャンネル制御のためのＰ型またはＮ型不純物、例えばボロンまたはリンのイオン注入、活性化アニールを実施して各素子領域２，３の不純物濃度の調整を行った。ひきつづき、前記バッファ酸化膜を除去し、ＣＶＤ法により例えば厚さ４〜８ｎｍのＴａ2Ｏ5からなるゲート絶縁膜５を前記シリコンウェハ１の各素子領域２，３上に形成した。
次いで、図１の（Ｂ）に示すように全面にマスク材である厚さ１０〜５０ｎｍのＴＥＯＳ膜６を堆積した後、前記Ｐ型素子領域２に対応する箇所が開口されたレジストパターン７を形成した。このＴＥＯＳ膜６の堆積時（成膜時）の温度を６００℃以下に抑えることにより、前記Ｔａ2Ｏ5からなるゲート絶縁膜５の劣化を低減することができる。つづいて、図１の（Ｃ）に示すように前記レジストパターン７をマスクとして前記ＴＥＯＳ膜６を例えばフッ酸水溶液で選択的に湿式エッチングして前記Ｐ型素子領域２に位置する前記ゲート絶縁膜５部分を露出させるための開口部８を形成した。このＴＥＯＳ膜６の選択的なエッチングにおいて、フッ酸水溶液による湿式エッチングを採用することにより、その下地であるゲート絶縁膜５へのダメージを抑えることができた。ひきつづき、前記レジストパターン７を剥離除去した後、ＣＶＤ法により全面に第１導電材料膜である例えば厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）９を堆積した。この時、ＴｉＮ膜９の一部は前記ＴＥＯＳ膜６の開口部８から露出され、Ｐ型素子領域２に位置するゲート絶縁膜５部分の上に形成された。また、Ｎ型素子領域３側は前記ＴＥＯＳ膜６で覆われているため、そのゲート絶縁膜５部分へのＴｉＮ膜９の直接的な接触を回避してＴａ2Ｏ5からなるゲート絶縁膜５の影響を防ぐことができた。
次いで、図１の（Ｄ）に示すように図示しないレジストパターンをマスクとして前記ＴｉＮ膜９を例えば過酸化水溶液で選択的に湿式エッチングして前記Ｐ型素子領域２に位置する前記ゲート絶縁膜５部分の上にパターン状のＴｉＮ膜１０を形成した。この時、Ｎ型素子領域３に位置するゲート絶縁膜５は前記マスク材６で覆われているため、エッチャントである前記過酸化水溶液に接するのを防止され，成膜時の良好な膜質を維持できた。また、前記マスク材であるＴＥＯＳ膜６が露出した。つづいて、図２の（Ｅ）に示すように露出したＴＥＯＳ膜６を例えばフッ酸水溶液で湿式エッチングして除去した後、全面に例えば厚さ２５０ｎｍのタングステン（Ｗ）膜１１を堆積した。このようなＴＥＯＳ膜６の除去において、フッ酸水溶液による湿式エッチングを採用することにより、その下地であるゲート絶縁膜４３へのダメージを抑えることができた。また、堆積された前記Ｗ膜１１の一部はＮ型素子領域３に位置するゲート絶縁膜５部分の上に形成された。
次いで、図示しないレジストパターンをマスクとして前記Ｗ膜１１およびパターン状のＴｉＮ膜１０、Ｗ膜１１単独をそれぞれＲＩＥのような異方性エッチングにより選択的に除去してＰ型素子領域２のゲート絶縁膜５上にＴｉＮ膜１０およびＷ膜１１からなる第１ゲート電極１２を形成した。同時に、Ｎ型素子領域３のゲート絶縁膜５上にＷからなり、第１ゲート電極１２と一端側で接続された第２ゲート電極１３を形成した。この後、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＮ型素子領域３に形成し、このレジストパターンおよび第１ゲート電極１２をマスクとしてＮ型不純物、例えば砒素をＰ型素子領域２にイオン注入し、活性化してＮ型のソース、ドレイン拡散層１４，１５を形成した。ひきつづき、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＰ型素子領域２に形成し、このレジストパターンおよび第２ゲート電極１３をマスクとしてＰ型不純物、例えばボロンをＮ型素子領域３にイオン注入し、活性化してＰ型のソース、ドレイン拡散層１６，１７を形成した（図２の（Ｆ）図示）。その後、図示しないが、全面に酸化シリコン膜のような層間絶縁膜を堆積し、前記Ｎ型のソース、ドレイン拡散層およびＰ型のソース、ドレイン拡散層に対応する層間絶縁膜部分にコンタクトホールを開口した。Ｔｉ／ＴｉＮをコンタクトホールから露出するシリコンウェハに堆積し、アニールして前記ウェハと反応させ、シリサイド化させて接触抵抗を低減した。ひきつづき、Ａｌ膜の堆積、パターニングにより前記コンタクトホールを通して前記Ｎ型のソース、ドレイン拡散層およびＰ型のソース、ドレイン拡散層に接続される配線を前記層間絶縁膜上に形成することにより、ＴｉＮを主たるゲート材料とする第１ゲート電極を有するＮＭＯＳとＷを主たるゲート材料とする第２ゲート電極を有するＰＭＯＳを備えた相補型ＭＯＳ半導体装置（ＣＭＯＳ）を製造した。
このような実施例１によれば、窒化チタン(ＴｉＮ)を主たるゲート材料とする第１ゲート電極１２を有するＮＭＯＳとタングステン(Ｗ）を主たるゲート材料とする第２ゲート電極１３を有するＰＭＯＳとを１チップ上に形成することができるため、しきい値スイングのような性能を犠牲にすることなく、低しきい値を持つ高性能のＣＭＯＳを製造できた。
また、仕事関数の異なる第１、第２のゲート電極１２，１３下のゲート絶縁膜５を１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成する、つまり２回のゲート絶縁膜の成膜工程、が必要である、場合に比べてＣＭＯＳを量産的に製造できた。
さらに、ゲート絶縁膜５の形成後においてそのゲート絶縁膜５（ＭＯＳＦＥＴとして機能するゲート絶縁膜部分）はＴｉＮ膜９のパターニング時にマスク材であるＴＥＯＳ膜６で覆われているため、そのパターニング時のエッチャントである過酸化水溶液に接するのを防止して良好な膜質のゲート絶縁膜５を有するＣＭＯＳを製造できた。
さらに、ゲート絶縁膜５を高誘電率材料であるＴａ2Ｏ5から作ることによって、その膜厚を例えば４〜８ｎｍと厚くすることが可能になるため、トンネルリークを抑制ないし防止して高信頼性のＣＭＯＳを製造できた。
(実施例２)
まず、図３の(Ａ)に示すようにＮ型の半導体基板(例えばＮ型シリコンウェハ)２１に前述した実施例１と同様な方法で左側から第１，第２の素子領域２２、２３に分離するための浅溝型素子分離(ＳＴＩ)領域２４を形成した。つづいて、前記第１素子領域２２にＰ型不純物、例えばボロンをイオン注入し、活性化することによりＰ型素子領域とした。なお、前記第２素子領域２３はＮ型素子領域となる。必要に応じて、シリコンウェハ２１の各素子領域２２，２３にチャンネル制御のためのＰ型またはＮ型不純物、例えばボロンまたはリンのイオン注入、活性化アニールを実施して各素子領域２２，２３の不純物濃度の調整を行った。なお、チャンネルイオン注入は通常、ゲート電極の形成前に行なわれるが、ダマシンゲートプロセスでは後述するゲート溝を形成した後での実施できるために必ずしもこの段階で行わなくてもよい。つづいて、バッファ酸化膜を残存させた状態で全面にＣＶＤ法により厚さ２００ｎｍの多結晶シリコン膜、厚さ４０ｎｍの窒化シリコン膜のこの順序で堆積した。ひきつづき、図示しないレジストパターンを前記窒化シリコン膜上に形成し、ＲＩＥ等の異方性エッチングにより前記窒化シリコン膜および多結晶シリコン膜をエッチングし、前記各素子領域２２，２３に多結晶シリコン膜２５および窒化シリコン膜２６の積層膜からなるダミーゲート２７を形成した。このダミ−ゲート２７は、例えば前記Ｐ型素子領域２２およびＮ型素子領域２３をそれぞれ横切るように平面的に見て略Ｕ形をなしている。レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＮ型素子領域２３に形成し、このレジストパターンおよびＰ型素子領域２２側に位置するダミーゲート２７部分をマスクとしてＮ型不純物、例えば砒素をＰ型素子領域２２にイオン注入し、活性化して低濃度のＮ型のソース、ドレイン拡散層２８，２９を形成した。ひきつづき、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＰ型素子領域２２に形成し、このレジストパターンおよびＮ型素子領域２３側のダミーゲート２７部分をマスクとしてＰ型不純物、例えばボロンをＮ型素子領域２３にイオン注入し、活性化して低濃度のＰ型のソース、ドレイン拡散層３０，３１を形成した。
次いで、前記ダミーゲート２７を含むシリコンウェハ２１上に厚さ２０ｎｍの窒化シリコン膜３２、厚さ７０ｎｍの酸化シリコン膜を順次堆積した後、酸化シリコン膜をＲＩＥなどの異方性エッチングを施した。この時、図３の（Ｂ）に示すように前記ダミーゲート２７の側面に酸化シリコンからなる側壁３３が形成された。つづいて、図示しないレジストパターンをＮ型素子領域２３に形成し、このレジストパターン、Ｐ型素子領域２２側に位置するダミーゲート２７部分および側壁３３をマスクとしてＮ型不純物、例えば砒素をＰ型素子領域２２にイオン注入し、活性化して高濃度のＮ型のソース、ドレイン拡散層３４，３５を形成した。ひきつづき、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＰ型素子領域２２に形成し、このレジストパターン、Ｎ型素子領域２３側のダミーゲート２７部分および側壁３３をマスクとしてＰ型不純物、例えばボロンをＮ型素子領域２３にイオン注入し、活性化して高濃度のＰ型のソース、ドレイン拡散層３７，３７を形成した。このような工程によりＰ型素子領域２２およびＮ型素子領域２３にＬＤＤ構造のソース、ドレインがそれぞれ形成された。なお、Ｔｉ，Ｃｏなどのシリサイドを前記ソース、ドレインに形成して低抵抗化することを許容する。
次いで、図３の(Ｃ)に示すようにダミーゲート２７を含むシリコンウェハ２１全面に例えば厚さ３００ｎｍの酸化シリコン膜を堆積させた後、前記酸化シリコン膜をダミーゲート２７上面の窒化シリコン膜３２部分が露出するまでＣＭＰ処理を施して表面が平坦な第１層の層間絶縁膜３８を形成した。つづいて、前記ダミーゲート２７上に露出した窒化シリコン膜３２およびダミーゲート２７を構成する窒化シリコン膜２６を熱リン酸処理でそれぞれ除去し、多結晶シリコン膜２５をケミカルドライエッチング（ＣＤＥ）で除去し、図示しないバッファ酸化膜を希フッ酸処理によりエッチングしてダミーゲート２７を除去することにより図３の(Ｄ)に示すようにＰ型素子領域２２およびＮ型素子領域２３に一部がそれぞれ延出され，平面的に見て略Ｕ形をなすゲート溝３９を形成した。なお、チャネル部分の不純物濃度調整のイオン注入をダミーゲート形成前に行わなかった場合にはこの時点でチャネル領域に不純物を導入することが可能である。
次いで、図４の(Ｅ)に示すように前記ゲート溝３９底面に露出したＰ型素子領域２２およびＮ型素子領域２３を含む前記第１層の層間絶縁膜３８上にＴａ2Ｏ5からなるゲート絶縁膜４０を形成した。なお、Ｔａと各素子領域２２、２３のシリコンとの反応を防ぐためにゲート絶縁膜４０の形成に先立って、例えば各素子領域２２、２３のシリコン表面を窒化処理して界面層を形成することが好ましい。これらのゲート絶縁膜４０の形成後に必要に応じて膜質を改善するためポストアニールを行うことを許容する。前記Ｔａ2Ｏ5の代わりに酸化シリコンからなるゲート絶縁膜を形成する場合には、前記バッファ酸化膜を除去した後に前記ゲート溝３９底面に露出したシリコンウェハ２１を酸化することによりゲート絶縁膜を形成してもよい。つづいて、前記ゲート溝３９内を含む第１層の層間絶縁膜３８にＴＥＯＳ膜４１をゲート溝３９を埋め込む、例えば１００ｎｍの厚さに堆積した。このＴＥＯＳ膜４１の堆積時（成膜時）の温度を６００℃以下に抑えることにより、前記Ｔａ2Ｏ5からなるゲート絶縁膜４０の劣化を低減することができる。
次いで、図４の（Ｆ）に示すように図示しないレジストパターンをマスクとして前記ＴＥＯＳ膜４１を例えばフッ酸水溶液で選択的に湿式エッチングして前記Ｐ型素子領域２２に位置する前記ゲート絶縁膜４０部分を露出させるための開口部４２を形成した。このＴＥＯＳ膜４１の選択的なエッチングにおいて、フッ酸水溶液による湿式エッチングを採用することにより、その下地であるゲート絶縁膜４０へのダメージを抑えることができた。ひきつづき、前記レジストパターンを剥離除去した後、ＣＶＤ法により全面に第１導電材料膜である窒化チタン膜（ＴｉＮ膜）４３を前記ゲート溝３９および前記ＴＥＯＳ膜４１の開口部４２を埋め込む、例えば１０ｎｍの厚さに堆積した。この時、ＴｉＮ膜４３の一部は前記ＴＥＯＳ膜４１の開口部４２および前記ゲート溝３９から露出され、Ｐ型素子領域２２に位置するゲート絶縁膜４０部分の上に形成された。また、Ｎ型素子領域２３側のゲート溝３９は前記ＴＥＯＳ膜４１で覆われているため、そのゲート溝３９内に位置するゲート絶縁膜４０部分へのＴｉＮ膜４３の直接的な接触を回避してＴａ2Ｏ5からなるゲート絶縁膜４０の影響を防ぐことができた。
次いで、前記ＴｉＮ膜４３をＣＭＰ処理することにより図４の（Ｇ）に示すように前記ＴＥＯＳ膜４１の開口部４２および前記Ｐ型素子領域２２側のゲート溝３９内に前記ＴＥＯＳ膜４１と面一な埋め込みＴｉＮ膜４４を形成した。つづいて、図４の（Ｈ）に示すように露出したＴＥＯＳ膜４１を例えばフッ酸水溶液で湿式エッチングして除去した後、全面にタングステン（Ｗ）膜４５を露出した前記ゲート溝３９を埋め込む、例えば５０ｎｍの厚さに堆積した。このようなＴＥＯＳ膜４１の除去において、フッ酸水溶液による湿式エッチングを採用することにより、その下地であるゲート絶縁膜４０へのダメージを抑えることができた。また、堆積された前記Ｗ膜４５の一部はＮ型素子領域２３に位置するゲート絶縁膜４０部分の上に形成された。
次いで、前記Ｗ膜４５および埋め込みＴｉＮ膜４５を前記第１層の層間絶縁膜３８上のゲート絶縁膜４０部分が露出すまでＣＭＰ処理を施し、さらに露出したゲート絶縁膜４０部分をＣＭＰ処理した。これにより前記第１層の層間絶縁膜３８の前記Ｐ型素子領域２２側に位置するゲート溝３９内にＴｉＮからなる第１ゲート電極４６を前記層間絶縁膜３８と面一に形成した。同時に、前記第１層の層間絶縁膜３８の前記Ｎ型素子領域２３側に位置するゲート溝３９内にＷからなる第２ゲート電極４７を前記層間絶縁膜３８と面一に形成した（図５の（Ｉ）、図６および図７図示）。なお、図６は図５の（Ｉ）の平面図、図７は図６のVII−VII線に沿う断面図である。前記第１，第２のゲート電極４６，４７は図６および図７に示すように一端側で互いに繋がって，平面から見て略Ｕ形をなしている。
その後、図示しないが、全面に酸化シリコン膜のような第２層目の層間絶縁膜を堆積し、高濃度の前記Ｎ型のソース、ドレイン拡散層およびＰ型のソース、ドレイン拡散層に対応する第１層、第２層の層間絶縁膜部分にコンタクトホールを開口した。Ｔｉ／ＴｉＮをコンタクトホールから露出するシリコンウェハに堆積し、アニールして前記ウェハと反応させ、シリサイド化させて接触抵抗を低減した。ひきつづき、Ａｌ膜の堆積、パターニングにより前記コンタクトホールを通して前記Ｎ型のソース、ドレイン拡散層およびＰ型のソース、ドレイン拡散層に接続される配線を前記第２層の層間絶縁膜上に形成することにより、ＴｉＮからなる第１ゲート電極４６を有するＮＭＯＳとＷからなり、前記第１ゲート電極４６と一端側で接続された第２ゲート電極４７を有するＰＭＯＳを備えた相補型ＭＯＳ半導体装置（ＣＭＯＳ）を製造した。
このような実施例２によれば、第１層の層間絶縁膜３８のゲート溝３９に仕事関数の異なる窒化チタン(ＴｉＮ）からなる第１ゲート電極４６およびタングステン(Ｗ）からなる第２ゲート電極４７が互いに接続して埋め込まれたＰＭＯＳとＮＭＯＳとを１チップ上に形成することができ、しきい値スイングのような性能を犠牲にすることなく、低しきい値を持つ高性能で表面が平坦なＣＭＯＳを製造できた。
また、仕事関数の異なる第１、第２のゲート電極４６，４７下のゲート絶縁膜４０を１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成する、つまり２回のゲート絶縁膜の成膜工程が必要である、場合に比べてＣＭＯＳを量産的に製造できた。
さらに、ゲート絶縁膜４０の形成後においてＮ型素子領域２３に位置するゲート絶縁膜４０部分はＴｉＮ膜４３の堆積時にマスク材であるＴＥＯＳ膜４１で覆われているため、ＴｉＮ膜４３の直接的な接触を回避でき、良好な膜質のゲート絶縁膜４０を有するＣＭＯＳを製造できた。
さらに、ゲート絶縁膜４０を高誘電率材料であるＴａ2Ｏ5から作ることによって、その膜厚を例えば４〜８ｎｍと厚くすることが可能になるため、トンネルリークを抑制ないし防止して高信頼性のＣＭＯＳを製造できた。
前述した実施例２では、第１、第２のゲート電極４６，４７を第１層の層間絶縁膜３８のゲート溝３９内に埋め込んだ構造にしたが、これに限定されない。例えば、前述した図４の（Ｈ）の工程でＷ膜４５を堆積した後、Ｗ膜４５、埋め込みＴｉＮ膜４４およびゲート絶縁膜４０をＣＭＰ処理する代わりにレジストパターンをマスクとするＲＩＥを行なって、図８に示すようにＴｉＮ膜４４およびＷ膜４４からなり、ゲート溝３９内に一部が埋め込まれると共に、前記層間絶縁膜３８表面から突出した第１ゲート電極４８を形成し，かつＷからなり、ゲート溝３９内に一部が埋め込まれると共に、前記層間絶縁膜３８表面から突出した第２ゲート電極４９を形成してもよい。
(実施例３)
前述した実施例２と同様な方法によりＰ型素子領域２２およびＮ型素子領域２３に一部がそれぞれ延出され，平面的に見て略Ｕ形をなすゲート溝３９を形成した。つづいて、前記ゲート溝３９底面に露出したＰ型素子領域２２およびＮ型素子領域２３を含む層間絶縁膜３８上にＴａ2Ｏ5からなるゲート絶縁膜４０を形成した。ひきつづき、前記ゲート溝３９内を含む第１層の層間絶縁膜３８にマスク材であるＴＥＯＳ膜４１をそのゲート溝３９を埋め込む、例えば１００ｎｍの厚さに堆積した（図９の（Ａ）図示）。
次いで、図９の（Ｂ）に示すように前記ＴＥＯＳ膜４１を前記第１層の層間絶縁膜３８上のゲート絶縁膜４０部分が露出すまでＣＭＰ処理を施すことによって、前記ゲート溝３９内にＴＥＯＳ埋め込み材５１を形成した。つづいて、図９の（Ｃ）に示すようにＰ型素子領域２２に位置する前記ゲート溝３９部分内のＴＥＯＳ埋め込み材６１部分を例えばフッ酸水溶液で湿式エッチングにより選択的に除去してＰ型素子領域２２に位置する前記ゲート溝３９部分内のゲート絶縁膜４０部分を露出させた。このようなＴＥＯＳ埋め込み材６１の選択的な除去において、フッ酸水溶液による湿式エッチングを採用することにより、その下地であるゲート絶縁膜４０へのダメージを抑えることができた。
次いで、図９の（Ｄ）に示すように前記露出したゲート溝３９を含む全面にＣＶＤ法により全面に第１導電材料膜である例えば厚さ１０ｎｍの窒化チタン膜（ＴｉＮ膜）６２を堆積した。このＴｉＮ膜５２は、仕事関数を決定するだけであるので１０ｎｍと薄膜であってもよい。この工程において、前記ＴｉＮ膜５２の一部は前記Ｐ型素子領域２２に位置する露出したゲート溝３９内のゲート絶縁膜４０部分の上に形成された。また、Ｎ型素子領域２３に位置するゲート溝３９は残存したＴＥＯＳ埋め込み材５１’で覆われているため、そのゲート溝３９内のゲート絶縁膜４０部分へのＴｉＮ膜５２の直接的な接触を回避してＴａ2Ｏ5からなるゲート絶縁膜４０の影響を防ぐことができた。
次いで、図１０の（Ｅ）に示すように前記ＴｉＮ膜５２を図示しないレジストパターンをマスクとしてＮ型素子領域２３に位置するゲート溝３９内の残存したＴＥＯＳ埋め込み材５１’が露出すように図示しないレジストパターンをマスクとして前記ＴｉＮ膜５２を例えば過酸化水溶液で選択的に湿式エッチングしてパターン状のＴｉＮ膜５３を形成した。この時、Ｎ型素子領域２３に位置するゲート溝３９内のゲート絶縁膜４０部分は残存したＴＥＯＳ埋め込み材５１’で覆われているため、エッチャントである前記過酸化水溶液に接するのを防止され，成膜時の良好な膜質を維持できた。つづいて、露出した残存ＴＥＯＳ埋め込み材５１’部分を例えばフッ酸水溶液で湿式エッチングにより選択的に除去して前記ゲート溝３９内のゲート絶縁膜４０部分を露出させた。このようなＴＥＯＳ埋め込み材５１’部分の選択的な除去において、フッ酸水溶液による湿式エッチングを採用することにより、その下地であるゲート絶縁膜４０へのダメージを抑えることができた。
次いで、図１０の（Ｆ）に示すように全面にタングステン（Ｗ）膜５４を露出した前記ゲート溝３９部分を埋め込む、例えば５０ｎｍの厚さに堆積した。堆積された前記Ｗ膜５４の一部は、Ｎ型素子領域２３に位置するゲート溝３９内のゲート絶縁膜４０部分の上に形成された。
次いで、前記Ｗ膜５４およびパターン状のＴｉＮ膜５３を前記第１層の層間絶縁膜３８上のゲート絶縁膜４０部分が露出すまでＣＭＰ処理を施し、さらに露出したゲート絶縁膜４０部分をＣＭＰ処理した。これにより前記第１層の層間絶縁膜３８の前記Ｐ型素子領域２２側に位置するゲート溝３９内にＴｉＮ膜５３およびＷ膜５４からなる第１ゲート電極５５を前記層間絶縁膜３８と面一に形成した。同時に、前記第１層の層間絶縁膜３８の前記Ｎ型素子領域２３側に位置するゲート溝３９内にＷからなる第２ゲート電極５６を前記層間絶縁膜３８と面一に形成した（図１０の（Ｇ）、図１１および図１２図示）。なお、図１１は図１０の（Ｇ）の平面図、図１２は図１１のXII−XII線に沿う断面図である。前記第１，第２のゲート電極５５，５６は図１１および図１２に示すように一端側で互いに繋がって，平面から見て略Ｕ形をなしている。
その後、図示しないが、全面に酸化シリコン膜のような第２層目の層間絶縁膜を堆積し、高濃度の前記Ｎ型のソース、ドレイン拡散層およびＰ型のソース、ドレイン拡散層に対応する第１層、第２層の層間絶縁膜部分にコンタクトホールを開口した。Ｔｉ／ＴｉＮをコンタクトホールから露出するシリコンウェハに堆積し、アニールして前記ウェハと反応させ、シリサイド化させて接触抵抗を低減した。ひきつづき、Ａｌ膜の堆積、パターニングにより前記コンタクトホールを通して前記Ｎ型のソース、ドレイン拡散層およびＰ型のソース、ドレイン拡散層に接続される配線を前記第２層の層間絶縁膜上に形成することにより、ＴｉＮ膜５３およびＷ膜５４からなる第１ゲート電極５５を有するＮＭＯＳとＷからなり、前記第１ゲート電極５５と一端側で接続されたる第２ゲート電極５６を有するＰＭＯＳを備えた相補型ＭＯＳ半導体装置（ＣＭＯＳ）を製造した。
このような実施例３によれば、第１層の層間絶縁膜３８のゲート溝３９に仕事関数の異なる窒化チタン(ＴｉＮ）を主たるゲート材料とする第１ゲート電極５５およびタングステン(Ｗ）を主たるゲート材料とする第２ゲート電極５６が埋め込まれたＰＭＯＳとＮＭＯＳとを１チップ上に形成することができ、しきい値スイングのような性能を犠牲にすることなく、低しきい値を持つ高性能で表面が平坦なＣＭＯＳを製造できた。
また、仕事関数の異なる第１、第２のゲート電極５５，５６下のゲート絶縁膜４０を１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成する、つまり２回のゲート絶縁膜の成膜工程が必要である、場合に比べてＣＭＯＳを量産的に製造できた。
さらに、ゲート絶縁膜４０の形成後においてＮ型素子領域２３に位置するゲート絶縁膜４０部分はＴｉＮ膜５２の堆積時にマスク材である残存したＴＥＯＳ埋め込み材５１’で覆われているため、ＴｉＮ膜５２の直接的な接触を回避できた。また、Ｎ型素子領域２３に位置するゲート溝３９内のゲート絶縁膜４０部分はＴｉＮ膜５２のパターニング時に残存したＴＥＯＳ埋め込み材５１’で覆われているため、そのパターニング時のエッチャントである過酸化水溶液に接するのを防止できた。その結果、良好な膜質のゲート絶縁膜４０を有するＣＭＯＳを製造できた。
さらに、ゲート絶縁膜４０を高誘電率材料であるＴａ2Ｏ5から作ることによって、その膜厚を例えば４〜８ｎｍと厚くすることが可能になるため、トンネルリークを抑制ないし防止して高信頼性のＣＭＯＳを製造できた。
前述した実施例３では、第１、第２のゲート電極５５，５６を第１層の層間絶縁膜３８のゲート溝３９内に埋め込んだ構造にしたが、これに限定されない。例えば、前述した図１０の（Ｆ）の工程でＷ膜５４を堆積した後、Ｗ膜５４、パターン状にＴｉＮ膜５３およびゲート絶縁膜４０をＣＭＰ処理する代わりにレジストパターンをマスクとするＲＩＥを行なって、図１３に示すようにＴｉＮ膜５３およびＷ膜５４からなり、ゲート溝３９内に一部が埋め込まれると共に、前記層間絶縁膜３８表面から突出した第１ゲート電極５７を形成し，かつＷからなり、ゲート溝３９内に一部が埋め込まれると共に、前記層間絶縁膜３８表面から突出した第２ゲート電極５８を形成してもよい。
なお、本発明は前述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
特にゲート電極の組合せについてはＷ、ＴｉＮに限定されるものではない。
また、ゲート絶縁膜もＴａ2Ｏ5の他、シリコン酸化膜、シリコン窒化膜、高誘電体とシリコンとのシリケートなど限定されるものではない。
さらに、本発明は２種類以上の異なる仕事関数を持つ半導体装置の製造方法であって、必ずしも相補型ＭＯＳのＮＭＯＳとＰＭＯＳの各トランジスタの電極に限定されるものではない。例えば、トランジスタの電極とメモリ領域のコントロールゲートを異なる仕事関数の金属で形成したい場合にも応用できる。また、ミッドギャップの電極とＮ型ゲートまたはＰ型ゲートとのトランジスタの組み合わせも考えられる。
さらに、ゲートの形状も例えばＵ字形としたが、これに限定されない。必ずしもひとつのゲート溝にＮＭＯＳ、ＰＭＯＳ両電極が形成される必要もない。一つのゲート溝にＮＭＯＳまたはＰＭＯＳだけの電極が形成される形態にしてもよい。
以上詳述したように、本発明によれば互いに仕事関数の異なる導電材料を主たるゲート材料とする第１ゲート電極および第２ゲート電極をそれぞれ有する複数のトランジスタを１チップ上に形成することができるため、しきい値スイングのような性能を犠牲にすることなく、低しきい値を持つ高性能の相補型ＭＯＳ半導体装置のような半導体装置を量産的に製造し得る方法を提供できる。
本発明の実施例１における相補型半導体装置の製造工程を示す断面図。 本発明の実施例１における相補型半導体装置の製造工程を示す断面図。 本発明の実施例２における相補型半導体装置の製造工程を示す断面図。 本発明の実施例２における相補型半導体装置の製造工程を示す断面図。 本発明の実施例２における相補型半導体装置の製造工程を示す断面図。 図５の相補型半導体装置を示す平面図。 図６の相補型半導体装置のVII−VII線に沿う断面図。 本発明の実施例２における相補型半導体装置の変形例を示す断面図。 本発明の実施例３における相補型半導体装置の製造工程を示す断面図。 本発明の実施例３における相補型半導体装置の製造工程を示す断面図。 図１０の相補型半導体装置を示す平面図。 図１１の相補型半導体装置のXII−XII線に沿う断面図。 本発明の実施例３における相補型半導体装置の変形例を示す断面図。
符号の説明
１，２１…半導体基板（Ｎ型シリコンウェハ）、２，２２…Ｐ型素子領域、３，２３…Ｎ型素子領域、４，２４…素子分離領域、５，４０…ゲート絶縁膜、６，４１…ＴＥＯＳ膜（マスク材）、９，４３，５２…ＴｉＮ膜（第１導電材料膜）、１１，４５，５４…Ｗ膜（第２導電材料膜）、１２，１３，４６，４７，４８，４９，５５，５６，５７，５８…ゲート電極、１４，２８，３４…Ｎ型ソース拡散層、１５、２９，３５…Ｎ型ドレイン拡散層、１６，３０，３６…Ｐ型ソース拡散層、１７，３１，３７…Ｐ型ドレイン拡散層、２７…ダミーゲート、３９…ゲート溝、５１、５１’…ＴＥＯＳ埋め込み材。

Claims (9)

  1. 第１素子領域および第２素子領域を有する半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の全面にこのゲート絶縁膜に対してエッチング選択比を有するマスク材を形成した後、このマスク材を選択的にエッチングして前記第１素子領域に位置する前記ゲート絶縁膜部分を露出させるための開口部を形成する工程と、
    前記開口部を含むマスク材の全面に第１導電材料膜を形成する工程と、
    前記第１導電材料膜をパターニングして少なくとも前記第１素子領域に位置する前記ゲート絶縁膜部分にパターン状の第１導電材料膜を形成した後、露出したマスク材をエッチング除去する工程と、
    前記パターン状の第１導電材料膜を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成し，この第２導電材料膜で前記第２素子領域に位置する前記ゲート絶縁膜部分を覆う工程と、
    前記第１素子領域のゲート絶縁膜上に前記第１導電材料膜を有する第１ゲート電極を形成すると共に、前記第２素子領域のゲート絶縁膜上に前記第２導電材料膜からなる第２ゲート電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 第１素子領域および第２素子領域を有する半導体基板上の層間絶縁膜に複数のゲート溝をそれら底部に前記各素子領域が位置する前記半導体基板表面をそれぞれ露出させるように形成する工程と、
    前記各ゲート溝を含む全面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の全面にこのゲート絶縁膜に対してエッチング選択比を有するマスク材を形成した後、このマスク材を選択的にエッチングして前記第１素子領域に位置する前記ゲート溝のゲート絶縁膜部分を露出させるための開口部を形成する工程と、
    前記開口部を含むマスク材の全面に第１導電材料膜を形成する工程と、
    前記第１導電材料膜をパターニングして前記第１素子領域に位置する前記ゲート溝を含む前記開口部内にパターン状の第１導電材料膜を形成すると共に、前記マスク材を露出させる工程と、
    露出したマスク材をエッチング除去して前記第２素子領域に位置するゲート溝を露出させる工程と、
    前記パターン状の第１導電材料膜および前記第２素子領域に位置するゲート溝を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成する工程と、
    前記第１素子領域のゲート溝内のゲート絶縁膜上に前記第１導電材料膜を有する第１ゲート電極を形成すると共に、前記第２素子領域のゲート溝内のゲート絶縁膜上に前記第２導電材料膜からなる第２ゲート電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  3. 第１素子領域および第２素子領域を有する半導体基板上の層間絶縁膜に複数のゲート溝をそれら底部に前記各素子領域が位置する前記半導体基板表面をそれぞれ露出させるように形成する工程と、
    前記各ゲート溝を含む全面にゲート絶縁膜を形成する工程と、
    前記各ゲート溝内のゲート絶縁膜上にこのゲート絶縁膜に対してエッチング選択比を有するマスク材をそれぞれ選択的に形成する工程と、
    前記第１素子領域に位置する前記ゲート溝内のマスク材を選択的にエッチング除去してそのゲート溝内のゲート絶縁膜部分を露出させる工程と、
    前記露出したゲート溝内のゲート絶縁膜、前記層間絶縁膜および残存したマスク材の上に薄い第１導電材料膜を形成する工程と、
    前記第１導電材料膜をパターニングして前記第１素子領域に位置する前記ゲート溝内のゲート絶縁膜を含む前記層間絶縁膜上にパターン状の第１導電材料膜を形成すると共に、前記残存したマスク材を露出させる工程と、
    露出した残存マスク材をエッチング除去して前記第２素子領域に位置するゲート溝を露出させる工程と、
    前記パターン状の第１導電材料膜および前記第２素子領域に位置するゲート溝を含む前記ゲート絶縁膜上に前記第１導電材料膜と仕事関数の異なる第２導電材料膜を形成する工程と、
    前記第１素子領域のゲート溝内のゲート絶縁膜上に前記第１導電材料膜を有する第１ゲート電極を形成すると共に、前記第２素子領域のゲート溝内のゲート絶縁膜上に前記第２導電材料膜からなる第２ゲート電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記ゲート絶縁膜は、高比誘電率絶縁材料から作られることを特徴とする請求項１ないし３いずれか記載の半導体装置の製造方法。
  5. 前記マスク材は、ＴＥＯＳから作られることを特徴とする請求項１ないし３いずれか記載の半導体装置の製造方法。
  6. 前記マスク材のエッチングは、湿式エッチングまたはケミカルドライエッチングによりなされることを特徴とする請求項１ないし３いずれか記載の半導体装置の製造方法。
  7. 前記第１導電材料膜は、窒化金属膜であり、前記第２導電材料膜は金属膜であることを特徴とする請求項１ないし３いずれか記載の半導体装置の製造方法。
  8. 前記第１導電材料膜のパターニングは、前記第１導電材料膜を前記開口部を除く前記マスク材表面が露出するまで化学機械研磨することによりなされることを特徴とする請求項２記載の半導体装置の製造方法。
  9. 前記各ゲート電極の形成工程は、前記第２導電材料膜、パターン状の第１導電材料膜およびゲート絶縁膜を前記各ゲート溝を除く前記層間絶縁膜の表面が露出するまで化学機械研磨することによりなされることを特徴とする請求項２または３記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339567A (ja) * 2005-06-06 2006-12-14 Sony Corp 半導体装置の製造方法
JP2007165872A (ja) * 2005-12-16 2007-06-28 Internatl Business Mach Corp <Ibm> 二重金属ゲートを含む半導体構造及びその製造方法（二重金属ゲートの自己整合集積化）
JP2007184583A (ja) * 2005-12-30 2007-07-19 Internatl Business Mach Corp <Ibm> 高性能ｃｍｏｓ回路及びその製造方法
JP2009164527A (ja) * 2008-01-10 2009-07-23 Renesas Technology Corp デュアルゲート半導体装置の製造方法およびその構造

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4209206B2 (ja) * 2003-01-14 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7183184B2 (en) * 2003-12-29 2007-02-27 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US7332421B2 (en) * 2003-12-31 2008-02-19 Dongbu Electronics Co., Ltd. Method of fabricating gate electrode of semiconductor device
US6921691B1 (en) * 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US20050250258A1 (en) * 2004-05-04 2005-11-10 Metz Matthew V Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7592678B2 (en) * 2004-06-17 2009-09-22 Infineon Technologies Ag CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
TWI367560B (en) * 2004-07-05 2012-07-01 Samsung Electronics Co Ltd Integrated circuit devices including a dual gate stack structure and methods of forming the same
US7344934B2 (en) * 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
US7253050B2 (en) * 2004-12-20 2007-08-07 Infineon Technologies Ag Transistor device and method of manufacture thereof
US7361538B2 (en) * 2005-04-14 2008-04-22 Infineon Technologies Ag Transistors and methods of manufacture thereof
US8338887B2 (en) 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7531404B2 (en) * 2005-08-30 2009-05-12 Intel Corporation Semiconductor device having a metal gate electrode formed on an annealed high-k gate dielectric layer
US20070052037A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Semiconductor devices and methods of manufacture thereof
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US20070052036A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Transistors and methods of manufacture thereof
US7332433B2 (en) * 2005-09-22 2008-02-19 Sematech Inc. Methods of modulating the work functions of film layers
US7462538B2 (en) 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7495290B2 (en) 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7510943B2 (en) * 2005-12-16 2009-03-31 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法
EP1914800A1 (en) * 2006-10-20 2008-04-23 Interuniversitair Microelektronica Centrum Method of manufacturing a semiconductor device with multiple dielectrics
JP5104373B2 (ja) * 2008-02-14 2012-12-19 日本ゼオン株式会社 位相差板の製造方法
JP2009218265A (ja) * 2008-03-07 2009-09-24 Sony Corp 半導体装置および半導体装置の製造方法
US7723192B2 (en) * 2008-03-14 2010-05-25 Advanced Micro Devices, Inc. Integrated circuit long and short channel metal gate devices and method of manufacture
US7964487B2 (en) * 2008-06-04 2011-06-21 International Business Machines Corporation Carrier mobility enhanced channel devices and method of manufacture
CN102597066B (zh) 2009-10-28 2014-10-22 道康宁公司 聚硅烷-聚硅氮烷共聚物及其制备和使用方法
DE102009046245B4 (de) 2009-10-30 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellung von Metallgateelektrodenstrukturen mit einer separaten Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart
US9000525B2 (en) * 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
US8653602B2 (en) * 2010-09-11 2014-02-18 International Business Machines Corporation Transistor having replacement metal gate and process for fabricating the same
JP2012099517A (ja) 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US8507338B2 (en) * 2011-08-08 2013-08-13 United Microelectronics Corp. Semiconductor structure and fabricating method thereof
CN103094213B (zh) * 2011-11-02 2015-03-18 中芯国际集成电路制造(上海)有限公司 Cmos器件金属栅极的制造方法
US20130237046A1 (en) * 2012-03-09 2013-09-12 Chien-Ting Lin Semiconductor process
US8872241B1 (en) * 2013-05-20 2014-10-28 International Business Machines Corporation Multi-direction wiring for replacement gate lines
CN104795394B (zh) * 2014-01-22 2019-01-08 联华电子股份有限公司 半导体结构与其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284466A (ja) * 2000-03-29 2001-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6444512B1 (en) * 2000-06-12 2002-09-03 Motorola, Inc. Dual metal gate transistors for CMOS process
US6303418B1 (en) * 2000-06-30 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Method of fabricating CMOS devices featuring dual gate structures and a high dielectric constant gate insulator layer
JP3906020B2 (ja) * 2000-09-27 2007-04-18 株式会社東芝 半導体装置及びその製造方法
JP2002198441A (ja) * 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
US6410376B1 (en) * 2001-03-02 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method to fabricate dual-metal CMOS transistors for sub-0.1 μm ULSI integration

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339567A (ja) * 2005-06-06 2006-12-14 Sony Corp 半導体装置の製造方法
JP4595684B2 (ja) * 2005-06-06 2010-12-08 ソニー株式会社 半導体装置の製造方法
JP2007165872A (ja) * 2005-12-16 2007-06-28 Internatl Business Mach Corp <Ibm> 二重金属ゲートを含む半導体構造及びその製造方法（二重金属ゲートの自己整合集積化）
JP2007184583A (ja) * 2005-12-30 2007-07-19 Internatl Business Mach Corp <Ibm> 高性能ｃｍｏｓ回路及びその製造方法
JP2009164527A (ja) * 2008-01-10 2009-07-23 Renesas Technology Corp デュアルゲート半導体装置の製造方法およびその構造

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