KR100702282B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

게이트 구조물(21)을 갖는 트랜지스터가 표면(2)에 제공된 반도체 바디(1)를 포함한 반도체 장치를 제조하는 방법에 관한 것으로서, 패턴층(patterned layer; 10)이 제공되어 게이트 구조물의 영역을 정의한다. 이어서, 유전층(18)이 패턴층(10) 바로 다음의 유전층(18)의 두께가 실질적으로 패턴층(10)의 높이와 같거나 또는 그 보다 높게 하는 방식으로 제공되고, 이 유전층(18)은 패턴층(10)이 노출될 때까지 그 두께의 초과 부분이 제거된다. 이후, 패턴층(10)에 물질 제거 처리를 수행하여 유전층(18) 내에 리세스(19)를 형성하고, 접촉창(28, 29)은 유전층에 제공된다. 도전층(30)은 리세스(19) 및 접촉창(28, 29)을 충진하도록 제공되고, 이어서 도전층(30)이 게이트 구조물(21) 및 접촉 구조물(26, 27)에 형성되어 반도체 바디(1)의 표면과 전기적 접촉을 시킨다.

Description

반도체 장치 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 표면에 게이트 구조물을 갖는 트랜지스터가 제공되는 반도체 바디를 포함한 반도체 장치를 제조하는 방법에 관한 것으로서, 이 방법에 의하여, 게이트 구조물의 영역을 정의하는 패턴층(patterned layer)을 제공하고, 패턴층에 인접한 유전층의 두께가 실질적으로 패턴층의 높이와 같거나 또는 그 보다 높게 되는 방식으로 유전층을 제공하고, 패턴층이 노출될 때까지 유전층의 두께의 초과 부분을 제거하고, 이후 패턴층에 물질 제거 처리를 수행하여 유전층 내에 리세스(recess)를 형성하고, 리세스를 충진하는 도전층을 제공하고, 도전층으로 게이트 구조물을 형성한다.
상기 방법은 US-5,856,225에 개시되어 있다. 이 방법은 종종 대체 게이트 기술이라 불리운다. 반도체 바디의 표면과 후속적인 전기적 접촉을 형성하기 위하여, 종래의 CMOS 공정 흐름 단계가 수행될 필요가 있다. 즉, 접촉창이 계획된 전기적 접촉 영역에 있는 유전층에서 에칭될 필요가 있으며, 이 접촉창은 추가 도전층을 제공함으로써 충진될 필요가 있고, 이 추가 도전층으로 반도체 바디의 표면과 전기적 접촉을 설정하는 접촉 구조물을 국부적으로 형성할 필요가 있다.
이 방법의 단점은 반도체 바디의 표면과 전기적 접촉을 시키는 접촉 구조물을 포함한 추가의 상호접속 층을 제공하기 위하여 추가적인 도전층을 필요로 하는데 있다. 다른 단점은 유전층을 평탄화한 후에, 게이트 구조물과의 접촉이 반도체 바디와의 접촉과 동일한 공정 단계로 이루어지는데, 이때 후자의 접촉은 전자의 접촉보다 더 깊은 깊이로 에칭하고 후속적으로 금속을 충진하는 것을 필요로 하는데 있다.
특히, 본 발명의 목적은, 도입부에서 기술한 유형의 반도체 장치를 제조하는 방법에 있어서, 금속 증착 단계들의 횟수를 증가시키지 않으면서 추가적인 상호접속 층을 제공할 수 있는 방법을 제공하는데 있다.
본 발명의 다른 목적은, 게이트 구조물과의 접촉 및 반도체 바디와의 접촉을 동일한 공정 단계에서 제공하되, 후자의 접촉은 전자의 접촉과 동일한 깊이로 에칭하고 후속적으로 금속을 충진하는 것을 필요로 하는 방법을 제공하는데 있다.
본 발명에 따르면, 상기 목적은 도전층을 제공하기 전에, 접촉창이 유전층에 제공되고, 이 접촉창에 도전층이 충진되고, 이 도전층으로 반도체 바디의 표면과 전기적 접촉을 설정하는 접촉 구조물을 국부 형성함으로써 달성된다.
접촉 구조물을 포함한 게이트 구조물 및 추가 상호접속 층이 단일 도전층으로부터 제공되기 때문에, 어떠한 추가적인 금속 증착 단계도 필요치 않다.
패턴층의 일부만이 물질 제거 처리 중에 제거되어 도전층으로 대체되더라도, 패턴층을 상기 처리 중에 완전하게 제거하고 이에 따라 게이트 구조물 영역에 형성된 리세스 내에 절연층을 제공할 수 있는 장점이 있는데, 여기서 절연층은 트랜지스터의 게이트 유전체를 형성한다. 이러한 방법으로, 게이트 구조물 및 게이트 유전체용 물질의 선택에 대한 가요성을 높일 수 있다. 트랜지스터의 성능을 향상시키기 위하여, 실리콘 산화물의 유전 상수(ε~4) 보다 높은 유전 상수를 갖는 유전 물질을 게이트 유전체, 즉 게이트 유전체를 형성하는 절연층으로 제공하는 것이 바람직하다. 이와 관련하여, 탄탈륨 산화물(Ta2O5;ε~20-25), 알루미늄 산화물(Al2O3; ε~10) 또는 실리콘 질화물(Si3N4;ε~7)이 제공되는 것이 장점이 있는데, 그 이유는 상기 물질들이 화학 기상 증착(CVD)에 의해서 균일하고 재생 가능하게 증착될 수 있기 때문이다. 트랜지스터의 게이트 구조물과 접촉 구조물을 형성하는 도전층은 금속 또는 금속들의 조합으로 구성된 층을 증착시킴으로써 제공되는 것이 바람직하다. 종종 게이트 물질로서 제공되는 다결정 실리콘과는 대조적으로, 금속은 본질적으로 비교적 낮은 저항을 갖고 있어서 유해한 공핍 영향을 받지 않게 된다. 이와 관련하여, 알루미늄, 텅스텐, 구리 또는 몰리브덴 같은 저-저항 금속이 제공되는 것이 바람직하다. 금속 또는 금속 화합물이 이용되면, 도전층은 접착층, 장벽층 또는 접착층 및 장벽층으로서 역할하는 층 위에 금속 또는 금속들의 조합으로 된 층으로 이루어진 이중 층으로 제공되는 것이 바람직하다. 이와 관련하여, 티타늄(Ti) 또는 탄탈륨(Ta)이 접착층으로서 이용될 수 있으며, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 티타늄 텅스텐(TiW)이 장벽층으로 이용될 수 있다.
반도체 장치의 소형화를 높이기 위하여, 게이트 구조물 영역에서의 리세스 및 접촉 구조물 영역에서의 접촉창을 충진하는 도전층은, 유전층 위에 놓인 도전층이 제거될 때까지 무마스크(maskless) 물질 제거 처리되는 것이 바람직하다. 이러한 방법에 있어서, 게이트 구조물 및 접촉 구조물이 다마신(damascene) 공정을 특징으로 하는 유전층 내에 완전하게 리세스된다. 상기 언급한 도전층의 무마스크 제거는 화학 기계적 연마(CMP)에 의해 이루어지는 것이 바람직하다. 후속하는 절연층의 무마스크 제거는 필요 없으나, 절연층이 높은 유전 상수를 갖는 경우에는 유익할 수 있다.
채널 길이가 2㎛ 미만으로 감소한 MOS 트랜지스터의 디바이스 동작 시 중요한 역할을 하는, 예를 들면 펀치스루 및 쇼트 문턱 전압 감소 같은 쇼트 채널 효과를 억제하기 위하여, 자기 기록 방식으로 유전층을 마스크로서 이용하여 게이트 구조물 영역에서의 리세스를 거쳐서 반도체 바디에 불순물이 유입되는 것이 바람직하다. 불순물은 그 주입에 의해 유발되는 결정 격자에서의 손상을 회복하고 이같이 주입된 불순물을 활성화시키기 위하여 이용되는 일반적으로 고온 어닐링을 포함하는 이온 주입에 의해서 반도체 바디에 유입되는 것이 바람직하다.
반도체 장치의 소형화를 더욱 높이기 위하여, 접촉 구조물은 반도체 바디 내의 활성 영역을 분리시키기 위해 반도체 바디의 표면에 제공된 산화 필드 절연 영역의 적어도 일부를 피복하도록 제공되는 것이 바람직하다. 이러한 접촉 구조물은 또한 무경계(borderless) 접촉부라 한다. 몇몇 환경에서는, 접촉 구조물이 산화 필드 절연 영역에 의해 서로 분리된 활성 영역들 간에 전기적 접촉을 설정하는 것이 바람직하다. CMOS 인버터의 경우, NMOS 트랜지스터의 드레인과 인접 PMOS 트랜지스터의 드레인 사이에 전기적 접촉을 설정할 필요가 있다.
접촉창은 고정된 시간에 기초하여 유전층을 국부적으로 에칭하거나 또는 엔드 포인트(end-point) 검출을 이용함으로써 유전층에 제공될 수 있다. 그러나, 하부의 산화 필드 절연 영역의 지나친 에칭을 막기 위하여, 유전층의 제공 전에, 접촉 구조물 영역에서의 반도체 바디의 표면에 에칭 저지층(etch stop layer)을 제공하는 것이 바람직하며, 여기서 에칭 저지층은 그에 대해 유전층을 선택적으로 에칭할 수 있는 물질로 구성된다. 이와 관련하여, 실리콘 질화물을 에칭 저지층으로서 제공하며, 실리콘 산화물을 유전층으로서 제공하는 것이 바람직하다. 또한, 실리콘 질화물을 대신하여 알루미늄 산화물을 이용하거나, 또는 실리콘 산화물을 대신하여 PSG(phosphosilicate glass) 또는 BPSG(borophosphosilicate glass)를 이용할 수도 있다.
트랜지스터의 게이트 구조물 영역을 정의하는 패턴층은, 예를 들면 실리콘 질화물 또는 알루미늄 산화물로 구성되어 제공된다. 그러나, 공정 흐름을 종래의 CMOS 공정과 매칭시키기 위하여, 패턴층을 반도체 물질로 구성하여 제공되는 것이 바람직하다.
패턴층은 실리콘 게르마늄 합금으로 구성된 층을 증착 및 패터닝함으로써 제공되는 것이 바람직하다. 이 층은 화학식 GexSi(1-x)로 표기된 실리콘 게르마늄 합금, 또는 화학식 GexSi(1-x-y)Cy로 표기된 작은 비율의 탄소를 갖는 실리콘 게르마늄 합금으로 구성될 수 있다. 이 화학식에서, x는 대략 0.1과 1 사이의 범위에 놓인 게르마늄 비율이고, y는 약 0.001과 0.05 사이의 범위에 놓인 탄소 비율이고, (1-x) 및 (1-x-y)는 각각 실리콘 비율이다. 예를 들면, 고온(hot) 농축된 황산(H2SO4) 용액으로 습식 화학적 에칭 처리되면, 상기 실리콘 게르마늄 합금은 실리콘 보다 약 10배 이상 빨리 에칭된다.
본 발명에 따른 방법의 일 실시예에서, 실리콘은 반도체 물질로서 이용되는 것이 바람직하며, 패턴층은 실리콘으로 구성된 층을 증착 및 패터닝함으로써 제공되고, 유전층이 제공되며, 이후 패턴층을 물질 제거 처리하고, 패턴층의 실리콘을 에칭 제거함으로써 게이트 구조물 영역에서의 리세스를 형성하고, 이후 유전층에 접촉 구조물 영역에서의 접촉창을 제공하는 것을 특징으로 한다.
본 발명에 따른 방법의 다른 실시예에서, 실리콘은 반도체 물질로서 이용되는 것이 바람직하며, 패턴층을 제공하기 전에, 마스크 층을 반도체 바디의 표면에 제공하되, 반도체 바디는 실리콘 바디이고, 마스크 층은 실리콘을 선택적으로 에칭할 수 있는 물질로 구성되며, 이후 실리콘으로 구성된 층을 증착 및 패터닝함으로써 패턴층을 제공하고, 유전층을 제공하며, 유전층에는 접촉 구조물 영역에 있는 접촉창을 제공하고, 접촉창은 마스크 층을 노출시키며, 이후 패턴층을 물질 제거 처리하고, 패턴층의 실리콘을 에칭 제거함으로써 게이트 구조물 영역에서의 리세스를 형성하는 것을 특징으로 한다. 마스크 층은 패턴층에 존재하는 실리콘의 에칭을 위해 제공된 에칭 혼합물에 의한 침식으로부터 접촉 구조물 영역에서의 실리콘 바디의 표면을 보호하기 위하여 제공된다. 이와 관련하여, 다른 물질이 마스크 층으로 이용될 수 있지만, 실리콘 산화물이 마스크 층으로 제공되는 것이 바람직하다.
유전층은 화학 기계적 연마에 의해서 그 두께의 초과 부분이 제거되는 것이 바람직하다. 실험적으로, 패턴층이 반도체 물질로 구성된 경우, 유전층의 화학 기계적 연마(CMP)를 정지시키는 순간이 중요함이 관찰되었다. CMP 공정이 너무 일찍 정지되면, 잔류 유전층이 패턴층 또는 그 패턴층의 일부분의 계속적인 제거를 방해하는 패턴층 상에 남게 된다. CMP 공정이 너무 오래 수행되면, 계획된 게이트 구조물의 높이 한정(definition)에 악 영향을 미치게 된다. 공정의 높이 한정을 개선하기 위하여, 반도체 물질로 구성된 제 1 서브층과, 이 층 위에 놓이며 반도체 물질보다 유전층의 제거를 위해 더 큰 저항을 갖으며 유전층을 선택적으로 에칭할 수 있는 물질로 된 제 2 서브층을 갖는 이중 층으로 패턴층을 제공하는 것이 바람직하다. 그러므로, 제 2 서브층은 유전층의 제거 중에 에칭 저지층으로 작용하게 된다. 이와 관련하여, 실리콘 질화물을 제 2 서브층으로 제공하고, 실리콘 산화물을 유전층으로 제공하는 것이 바람직하다. 또한, 실리콘 질화물 대신에 알루미늄 산화물이 이용되거나, 또는 실리콘 산화물 대신에 PSG(phosphosilicate glass) 또는 BPSG(borophosphosilicate glass)가 이용될 수 있다.
도전층을 게이트 구조물 및 접촉 구조물에 형성한 후, 추가 유전층이 제공되는데, 여기서 추가 유전층 비아(vias)는 게이트 구조물의 적어도 일부분 및 접촉 구조물의 적어도 일부분을 노출시키도록 에칭되며, 이 비아는 추가 도전층을 제공함으로써 충진된다. 본 발명에 따른 방법을 이용함으로써, 게이트 구조물 및 접촉 구조물을 노출시키는 비아는 유사한 깊이로 되어, 상기 비아의 에칭 및 균일한 충진을 촉진시킨다.
본 발명의 상기 양태 및 다른 양태는 후술되며 도면에 나타낸 실시예들을 참조하면 명백해질 것이다.
도 1 내지 도 13은 본 발명에 따른 방법의 제 1 실시예를 이용하여 반도체 장치를 제조함에 있어 일련의 단계를 도식적인 단면도로 나타낸다.
도 14 내지 도 20은 본 발명에 따른 방법의 제 2 실시예를 이용하여 반도체 장치를 제조함에 있어 일련의 단계를 도식적인 단면도로 나타낸다.
본 발명을 MOS 트랜지스터에 기초하여 후술하지만, 본 발명이 플로팅 게이트 트랜지스터(floating gate transistor)라고 불리우는 MOS 트랜지스터, 또는 원래 공지된 CMOS 및 BICMOS 집적 회로의 제조 시에 적용될 때 유용함을 당업자는 명확히 알 것이다.
도 1 내지 도 13은 본 발명에 따른 방법의 제 1 실시예를 이용하여 반도체 장치를 제조함에 있어 일련의 단계를 도식적인 단면도로 나타낸다.
도 1을 참조하면, 본 실시예에서는 예를 들면 p-형 도전체인 실리콘 바디로 된 반도체 바디(1)에는 그 표면(2)에 상대적으로 두꺼운 산화 필드 절연 영역(3) 제공되는데, 이 영역(3)은 반도체 바디(1)에 적어도 부분적으로 리세스된 영역으로써, 소정 트랜지스터(본 실시예에서는 NMOS 트랜지스터)가 제조될 활성 영역(4)을 정의한다. 이 활성 영역(4) 옆에는 본 실시예에서 PMOS 트랜지스터인 트랜지스터가 제조될 인접 활성 영역(5)이 도시되어 있다. 이 인접 활성 영역(5)은 CMOS 인버터에 있어서 NMOS 트랜지스터의 드레인과 PMOS 트랜지스터의 드레인 사이에 전기적 접촉을 설정하는 접촉 구조물을 형성함을 예시하기 위해 포함시켰다. 활성 영역(4)의 공정 중, 예를 들면 활성 영역(4)의 주입 중에, 인접 활성 영역(5)을 스크리닝하기 위해서는 마스크가 필요함에 유의해야 하며, 그 반대의 공정은 도면에 나타내거나 따로 설명하지 않는다. 이러한 마스크가 여러 단계의 공정에서 이용될 수 있음을 당업자라면 이해할 수 있을 것이다.
두꺼운 산화 필드 절연 영역(3)은 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)에 의한 통상적인 방법을 통해서 형성된다. 인접 활성 영역(5)에는, 예를 들면, 인 또는 비소 같은 선량(dose)을 이온 주입하여 본 실시예에서는 n-형인 제 2의 반대 도전형 웰(6)을 제공하는데, 이 때의 이온 주입은, 예를 들면 열 산화에 의해 반도체 바디(1)의 표면(2)에 희생 실리콘 산화물 층(미도시)을 제공한 후에 수행하는 것이 바람직하다. 선택적으로, 활성 영역(4)에는 본 실시예에서 p-형인 제 1 도전형의 웰이 제공된다. 이어서, 반도체 바디(1)의 표면(2)에는, 예를 들면, 실리콘 산화물로 구성된 층(7)이 제공되는데, 이 층(7)에는 후속 공정에서 제공될 게이트 구조물의 영역을 정의하는 패턴층(10)이 도포된다. 본 실시예에서, 패턴층(10)은 예를 들면 다결정 실리콘으로 된 제 1 서브층(8)과, 그 위에 놓인, 예를 들면, 실리콘 질화물로 된 제 2 서브-층(9)으로 구성된 이중 층을 증착하고, 이 이중-층을 예를 들면 일반적인 포토리소그라피법으로 패터닝함으로써 획득할 수 있다. 질화물 대신에, 예를 들면 알루미늄 산화물 또는 화합 물질 같은 소정의 다른 적절한 물질이 이용될 수도 있다. 다결정 실리콘 대신에, 예를 들면 비정질 실리콘, GexSi(1-x) 또는 GexSi(1-x-y)Cy 같은 또 다른 반도체 물질이 이용될 수 있는데, 여기서 x는 대략 0.1과 1 사이의 범위에 놓인 게르마늄 비율이고, y는 약 0.001과 0.05 사이의 범위에 놓인 탄소 비율이고, (1-x) 및 (1-x-y)는 실리콘 비율이다. 패턴층(10)은 또한, 예를 들면, 다결정 실리콘, 비정질 실리콘, GexSi(1-x) 또는 GexSi(1-x-y)Cy 같은 반도체 물질 또는 알루미늄 산화물 또는 실리콘 질화물 같은 것으로 구성된 단일층일 수도 있음에 유의해야 한다. 패턴층(10)을 제공한 후, 본 실시예에서는 n-형인 제 2의 반대 도전형의 소스/드레인 확장부(11)가 산화 필드 절연 영역(3)과 함께 패턴층(10)을 마스크로서 이용하여, 예를 들면 상대적으로 소량의 인 또는 비소의 자기 정렬 주입법에 의해서 패턴층(10)의 반대측 상에 형성된다. 유사한 방법으로, 인접 활성 영역(5)에는 본 실시예에서 p-형인 제 1 도전형의 소스/드레인 확장부(12)가 제공된다(소스 확장부는 도시되지 않음).
이어서, 예를 들면, 실리콘 산화물 층의 증착 및 이방성 에치백(etch back)과 같은 공지된 방법에 의해서 패턴층(10)에 측벽 스페이서(13)를 제공한다. 이 측벽 스페이서(13)를 형성한 후, 본 실시예에서는 n-형인 제 2 도전형의 강도핑된 소스 존(14) 및 강도핑된 드레인 존(15)이 패턴층(10) 및 측벽 스페이서(13)와 함께 산화 필드 절연 영역(3)을 마스크로서 이용하여, 예를 들면 보다 많은 양의 인 또는 비소의 자기 정렬 주입법에 의해 측벽 스페이서(13)의 대향하는 측 상에 형성된다. 유사한 방법으로, 인접 활성 영역(5)에는 본 실시예에서는 p-형인 제 1 도전형의 강도핑된 소스 존(미도시) 및 강도핑된 드레인 존(16)이 제공된다.
도 3을 참조하면, 본 실시예에서 실리콘 질화물로 구성된 에칭 저지층(17) 및 본 실시예에서 실리콘 산화물로 구성된 상대적으로 두꺼운 유전층(18)이 형성되는데, 이 유전층(18)은 패턴층(10)에 인접한 유전층(18)의 두께가 실질적으로 패턴층(10)의 높이와 같거나 또는 그 보다 높게 하는 방식으로 제공된다. 또한, 실리콘 질화물 대신에 알루미늄 산화물이 이용될 수 있으며, 실리콘 산화물 대신에 BPSG(borophosphosilicate glass) 또는 PSG(phosphosilicate glass)가 이용될 수 있다. 에칭 저지층(17)은 산화 필드 절연 영역(3)의 지나친 에칭을 막기 위하여, 그에 대해 유전층(18)을 선별적으로 에칭할 수 있도록 하는 물질로 구성되어야 한다.
이어서, 유전층(18)은 패턴층(10)이 노출될 때까지 그 두께의 초과 부분이 제거된다(도 4). 이것은, 예를 들면, 상용 슬러리(slurry)를 이용하는 화학 기계적 연마(CMP)에 의해서 구현될 수 있다. CMP 처리 중에, 본 실시예에서는 실리콘 질화물로 구성된 제 2 서브층(9)이 저지층으로서의 역할을 수행할 것이다.
다음 단계에 있어서(도 5), 본 실시예에서 실리콘 질화물로 구성된 제 2 서브층(9)이, 본 실시예에서 두 가지 모두 실리콘 산화물로 구성된 유전층(18) 및 측벽 스페이서(13)에 대해서, 예를 들면 고온 인산과 황산의 혼합물을 이용하는 습식 에칭에 의해서 선택적으로 제거된다. 이러한 방법으로, 유전층(18)에 제 1 서브층(8)을 노출시키는 리세스(19)가 제공된다.
도 6을 참조하면, 제 1 서브층(8) 및 층(7)이 2회의 개별적인 에칭 단계로 제거된다. 본 실시예에서는 다결정 실리콘으로 구성된 제 1 서브층(8)이, 예를 들면, 고온 KOH 용액을 이용하는 습식 에칭, 또는 예를 들면 HBr/Cl2 혼합물을 이용하는 플라즈마 에칭에 의해서 선택적으로 제거될 수 있다. 본 실시예에서는 실리콘 산화물로 구성된 층(7)은 HF를 이용하는 습식 에칭을 통해서 제거될 수 있다. 또한, 층(7)이 리세스(19)에 유지되어 트랜지스터의 게이트 유전체로서 이용될 수도 있음에 유의해야 한다.
반도체 바디(1)에는 본 실시예에서 p-형인 제 1 도전형의 불순물 영역(20)이 제공되는데, 이것은 예를 들면 보론(B) 같은 p-형 불순물을 자기 기록 방식으로 유전층(18)을 마스크로서 이용하여 게이트 구조물 영역(21)에 있는 리세스(19)를 통해 반도체 바디(1)에 유입시킴으로써 이루어진다. 불순물 영역(20)은, 예를 들면, 쇼트 채널 문턱 전압 감소를 억제하기 위해 얕은 영역으로써 제공되거나 및/또는 NMOS 트랜지스터의 확장된 소스 존(14, 11)과 확장된 드레인 존(15, 11) 사이에서의 펀치스루(punch-through)를 억제하기 위해 보다 깊은 영역으로써 제공될 수 있다. 불순물은 화살표(22)로 표시된 바와 같이 이온 주입을 통해서 반도체 바디(1)에 유입되는 것이 바람직하다. 이와 관련하여, 약 20 내지 60keV의 에너지 범위에서 약 2.1013atoms/cm2의 선량으로 붕소가 주입될 수 있다. 마찬가지 이유로 인(P) 이온 또는 비소(As) 이온이 PMOS 트랜지스터에 주입될 수 있음을 당업자는 이해할 수 있을 것이다. 예를 들면, 인은 약 100 내지 130keV의 에너지 범위에서 약 2.1013atoms/cm2의 선량으로 주입될 수 있으며, 반면 비소는 약 180 내지 240keV의 에너지 범위에서 약 2.1013atoms/cm2의 선량으로 주입될 수 있다. 이러한 주입은 반도체 바디(1)의 표면(2)에 실질적으로 수직하게 수행될 수 있다. 그러나, 결정 방향 및 결정면을 따르는 불순물의 채널링(channeling)을 막기 위하여, 주입 전에 반도체 바디(1)를 경사지게 함으로써 반도체 바디(1)의 표면(2)과 수직인 방향에 대하여 약간의 작은 각, 예를 들면, 7도의 각을 이루는 주입을 수행하는 것이 바람직하다. 쇼트 채널 문턱 전압 감소의 억제를 위한 얕은 영역 및 펀치스루 억제를 위한 깊은 영역은 다른 에너지로 수행되는 2회의 주입 단계에서 형성되거나, 또는 단일 에너지로 수행되는 하나의 주입 단계에서 동시에 형성될 수 있음을 유의해야 한다. 이온 주입과 관련하여, 주입으로 유발되는 결정 격자에서의 손상을 회복시키고 이같이 주입된 불순물을 활성화시키기 위해, 약 900℃ 정도의 높은 온도에서 고온 어닐링이 수행된다.
도 7에 도시된 바와 같이, 절연층(23)은 모든 노출된 표면 상에 제공되어, 트랜지스터의 게이트 유전체(24)를 형성한다. 이 절연층(23)은 실리콘 산화물로 구성될 수 있지만, 탄탈륨 산화물, 알루미늄 산화물 같은 실리콘 산화물 또는 실리콘 질화물의 유전 상수보다 높은 유전 상수를 갖는 유전 물질이 더 바람직할 것이다. 게이트 유전체(24)에 실리콘 산화물이 제공되는 것은, 예를 들면 화학 기상 증착 또는 실리콘의 열 산화에 의해서 획득될 것이다. 탄탈륨 산화물, 알루미늄 산화물 및 실리콘 질화물 같은 높은 유전 상수를 갖는 물질은, 예를 들면 화학 기상 증착(CVD)에 의해서 제공될 수 있다.
펀치스루의 억제 및/또는 쇼트 채널 문턱 전압 감소의 억제를 위한 상기 언급한 이온 주입은 층(7)의 제거 전, 또는 절연층(23)의 제공 후에 선택적으로 수행될 수 있음에 유의해야 한다. 반도체 바디의 표면에 존재하는, 예를 들면 실리콘 산화물로 구성되는 얇은 층이 이온 주입 특성을 향상시킬 수 있음은 공지되어 있다. 그러나, 절연층(23)이 높은 유전 상수를 갖는 유전 물질로 구성되는 경우에는, 이온 주입과 연계된 고온 어닐링은 어닐닝이 나중에 수행되는 경우에 제공되는 물질의 유전 속성을 저하시킬 것이다.
다음 단계에서는(도 8), 레지스트 마스크(25)가 반도체 바디(1)에 제공되는데, 이 레지스트 마스크(25)는 후속 공정 단계에서 제공될 접촉 구조물 영역(26, 27)에 있는 절연층(23)을 노출시킨다. 게이트 유전체(24)를 오염으로부터 보호하기 위하여 레지스트 마스크(25)를 제공하기 전에 얇은 금속층(미도시)을 제공하는 것이 바람직할 수 있음을 유의해야 한다. 이어서, 접촉창(28, 29)이 접촉 구조물 영역(26, 27)에 있는 유전층(18) 및 절연층(23)에서 에칭되며, 이 접촉창(28, 29)은 에칭 저지층(17)을 노출시킨다. 본 실시예에서 실리콘 산화물로 구성된 유전층(18)의 에칭은, 예를 들면 CO/C4F8 가스 혼합물로 건식 에칭하여 수행된다. 본 실시예에서 실리콘 산화물로 구성된 유전층(18)은 본 실시예에서 실리콘 질화물로 구성된 에칭 저지층(17)보다 상기 혼합물에서 훨씬 빨리 에칭되기 때문에, 에칭 공정은 에칭 저지층(17)에 도달되는 순간에 정지될 것이다.
이어서, 접촉창(28, 29) 내의 에칭 저지층(17) 및 층(7)이 제거됨으로써, 접촉 구조물 영역(26, 27)에 있는 반도체 바디(1)의 표면(2) 및 산화 필드 절연 영역(3)을 노출시키는데, 그 결과는 도 9에 도시된다.
도 10을 참조하면, 도전층(30)이 통상적인 방법으로 반도체 바디(1)에 제공됨으로써, 게이트 구조물 영역(21)에 있는 리세스(19) 및 접촉 구조물 영역(26, 27)에 있는 접촉창(28, 29)을 충진시킨다. 다결정 실리콘, 비정질 실리콘, GexSi1-x 또는 GexSi1-x-yCy가 도전층(30)으로 이용될 수 있으며, 여기서 x는 대략 0.1과 1 사이의 범위에 놓인 게르마늄 비율이고, y는 약 0.001과 0.05 사이의 범위에 놓인 탄소 비율이고, (1-x) 및 (1-x-y)는 실리콘 비율이다. 그러나, 도전층(30)은 알루미늄, 텅스텐, 구리 또는 몰리브덴 같은 금속 또는 금속들의 조합으로 구성되는 것이 바람직하다. 금속이 제공되면, 도전층(30)은 접착층 및/또는 장벽층으로의 역할을 하는 층 위에 알루미늄, 텅스텐, 구리 또는 몰리브덴 같은 금속 또는 금속들의 조합으로 된 층으로 이루어진 이중 층으로서 제공되는 것이 바람직하다. 이와 관련하여, Ti 또는 Ta는 접착층으로서 제공될 수 있으며, TiN, TaN 또는 TiW는 장벽층으로서 제공될 수 있다.
다음 단계에서(도 11), 도전층(30)은 게이트 구조물(21) 및 접촉 구조물(26, 27)에 형성된다. 이것은, 예를 들면, 특대형 마스크(oversized mask)를 이용하는 에칭에 의해서 이루어질 수 있다. 이 경우, 게이트 구조물(21) 및 접촉 구조물(26, 27)의 도전성 물질이 절연층(23)으로 도포된 유전층(18) 위에서 게이트 구조물 영역(21)에 있는 리세스(19)(도 9 참조) 및 접촉 구조물 영역(26, 27)에 있는 접촉창(28, 29)(도 9 참조) 너머로까지 연장된다. 그러나, 절연층(23)이 노출되어 유전층(18)에 모두 리세스된 게이트 구조물(21) 및 접촉 구조물(26, 27)을 형성할 때까지는 무마스크(maskless) 공정으로 도전층(30)을 에칭하는 것이 바람직하다. 도 11에 그 결과가 나타나는 절연층(23)의 부가적인 무마스크 제거가 꼭 필요한 것은 아니지만, 절연층(23)이 높은 유전 상수를 갖는 물질로 구성된 경우에는 유익할 수가 있다. 도전층(30) 또는 도전층(30)과 절연층(23) 모두의 무마스크 제거는, 예를 들면, 상용 슬러리를 이용하는 화학 기계적 연마(CMP)에 의해 구현될 수 있다.
도 12를 참조하면, 추가 유전층(31)이 제공되는데, 이 유전층(31)에는 에칭에 의해서 비아(32)가 제공되며, 이 비아(32)는 게이트 구조물(21)의 적어도 일부 및 접촉 구조물(26, 27)의 적어도 일부를 노출시킨다. 이어서, 추가 도전층이 반도체 바디(1)에 제공되어 비아(32)를 충진하게 되는데, 이때 도전층은 유전층(31)이 노출되어 유전층(31)에 리세스된 접촉 플러그(33)를 형성할 때까지 무마스크 공정으로 계속해서 에칭될 수 있으며, 그 결과는 도 13에 도시된다. 추가 도전층(31)은 접착층 및/또는 장벽층으로의 역할을 하는 층 위에 알루미늄, 텅스텐, 구리 또는 몰리브덴 같은 금속 또는 금속들의 조합으로 된 층으로 이루어진 이중 층으로서 제공되는 것이 바람직하다. 이와 관련하여, Ti 또는 Ta는 접착층으로서 제공될 수 있으며, TiN, TaN 또는 TiW는 장벽층으로서 제공될 수 있다.
상술된 실시예에서, 게이트 구조물 영역(21)에 있는 리세스(19)는 유전층(18)에 접촉 구조물 영역(26, 27)에 있는 접촉창(28, 29)을 제공하기 전에 형성된다.
도 14 내지 도 20은 본 발명에 따른 방법의 제 2 실시예를 이용하여 반도체 장치를 제조함에 있어 일련의 단계를 도식적인 단면도로 나타낸다. 본 실시예에서, 게이트 구조물 영역(21)에 있는 리세스(19)는 유전층(18)에 접촉 구조물 영역(26, 27)에 있는 접촉창(28, 29)을 제공한 후에 형성된다.
도 4에 도시된 상태에서 출발해서, 도 14에 도시된 상태는 레지스트 마스크(25)를 반도체 바디(1)에 제공하고 접촉 구조물 영역(26, 27)에 있는 유전층(18)의 접촉창(28, 29)을 에칭한 후 얻어지는데, 여기서 레지스트 마스크(25)는 접촉창 영역(26, 27)에 있는 유전층(18)을 노출시키고, 접촉창(28, 29)은 에칭 저지층(17)을 노출시킨다. 본 실시예에서 실리콘 산화물로 구성된 유전층(18)의 에칭은, 예를 들면 CO/C4F8 가스 혼합물로 건식 에칭하여 수행된다. 본 실시예에서 실리콘 산화물로 구성된 유전층(18)은 본 실시예에서 실리콘 질화물로 구성된 에칭 저지층(17)보다 상기 혼합물에서 훨씬 빨리 에칭되기 때문에, 에칭 공정은 에칭 저지층(17)에 도달되는 순간에 정지될 것이다.
이어서, 에칭 저지층(17)이 접촉창(28, 29)에서 제거됨으로써, 접촉 구조물 영역(26, 27)에 있는 접촉창(28, 29)의 층(7)을 노출시키는데, 그 결과는 도 15에 도시된다.
다음 단계에서(도 16), 본 실시예에서 실리콘 질화물로 구성된 제 2 서브층(9)이 본 실시예에서 두 가지 모두 실리콘 산화물로 구성된 유전층(18) 및 측벽 스페이서(13)에 대해서, 예를 들면 고온 인산과 황산의 혼합물을 이용하는 습식 에칭에 의해서 제거된다. 이러한 방법으로, 유전층(18)에 제 1 서브-층(8)을 노출시키는 리세스(19)가 제공된다.
본 실시예에서는 모두 실리콘 질화물로 구성된 에칭 저지층(17) 및 제 2 서브층(9)이 한 번의 단계로 제거될 수 있음은 명백하다.
도 17을 참조하면, 제 1 서브층(8) 및 층(7)이 2회의 개별적인 에칭 단계로 제거된다. 본 실시예에서는 다결정 실리콘으로 구성된 제 1 서브층(8)이, 예를 들면, 고온 KOH 용액을 이용하는 습식 에칭, 또는 예를 들면 HBr/Cl2 혼합물을 이용하는 플라즈마 에칭에 의해서 선택적으로 제거될 수 있다. 본 실시예에서, (다결정) 실리콘으로 구성된 제 1 서브층(8)의 에칭을 위해 제공된 에칭 혼합물의 침투로부터 접촉 구조물 영역(26, 27)에 있는 본 실시예에서 실리콘 바디인 반도체 바디(1)의 표면(2)을 보호하기 위하여, 도 1 에서 층(7)이 본 실시예에서는 실리콘 산화물로 구성된 마스크 층으로서 제공되었다. 마스크 층(7)은 실리콘을 선택적으로 에칭할 수 있는 물질로 구성되어야 한다. 실리콘 산화물 대신에, 다른 물질이 마스크 층(7)으로서 제공될 수 있다. 패턴층이 실리콘으로 구성된 단일 층이거나 또는 실리콘으로 구성된 서브층을 포함한 다층 또는 이중 층이면, 마스크 층이 필요함에 유의해야 한다. 패턴층이 GexSi1-x 또는 GexSi1-x-yCy 로 이루어진 단일 층이거나 또는 GexSi1-x 또는 GexSi1-x-yCy 로 이루어진 서브층을 포함한 다층 또는 이중 층이면, 마스크 층은 필요 없다. 단, x는 대략 0.1과 1 사이의 범위에 놓인 게르마늄 비율이고, y는 약 0.001과 0.05 사이의 범위에 놓인 탄소 비율이고, (1-x) 및 (1-x-y)는 실리콘 비율이다. 예를 들면, 열 농황산(H2SO4) 용액으로 습식 화학적 에칭 처리되면, 상기 실리콘 게르마늄 합금은 실리콘 보다 적어도 10배 빨리 에칭한다.
이어서, 본 실시예에서 실리콘 산화물로 구성된 마스크 층(7)은 게이트 구조물 영역(21)의 리세스(19) 및 접촉 구조물 영역(26, 27)에 있는 접촉창(28, 29)으로부터, 예를 들면 HF를 이용하는 습식 에칭에 의해서 제거된다. 또한, 마스크 층(7)은 게이트 구조물 영역(21)에 있는 리세스(19)에 유지되어 트랜지스터의 게이트 유전체로서 이용될 수 있음에 유의해야 한다. 도 6을 참조하여 설명한 바와 같이, 반도체 바디(1)에는 게이트 구조물 영역(21)에 본 실시예에서 p-형인 제 1 도전형의 불순물 영역(20)이 제공되는데, 이것은 예를 들면 보론(B) 같은 p-형 불순물을 자기 기록 방식으로 유전층(18)을 마스크로서 이용하여 게이트 구조물 영역(21)에서의 리세스(19)를 거쳐서 반도체 바디(1)에 유입시킴으로써 이루어진다. 불순물은 화살표(22)로 표시된 바와 같이 이온 주입을 통해서 반도체 바디에 유입되는 것이 바람직하다. 불순물 영역(20)은, 예를 들면 쇼트 채널 문턱 전압 감소를 억제하기 위해 얕은 영역으로서 제공되거나 및/또는 NMOS 트랜지스터의 확장된 소스 존(14, 11)과 확장된 드레인 존(15, 11) 사이에서의 펀치스루를 억제하기 위해 깊은 영역으로써 제공될 수 있다.
도 18에 도시된 바와 같이, 절연층(23)은 모든 노출된 표면 상에 제공되어 트랜지스터의 게이트 구조물(24)을 형성한다. 절연층(23)은 실리콘 산화물로 구성될 수 있지만, 탄탈륨 산화물, 알루미늄 산화물 같은 실리콘 산화물 또는 실리콘 질화물의 유전 상수보다 높은 유전 상수를 갖는 유전 물질이 더 바람직할 것이다. 게이트 유전체(24)에 실리콘 산화물이 제공될 경우, 이것은 예를 들면 화학 기상 증착 또는 실리콘의 열 산화에 의해서 획득될 것이다. 탄탈륨 산화물, 알루미늄 산화물 및 실리콘 질화물 같은 높은 유전 상수를 갖는 물질은, 예를 들면 화학 기상 증착(CVD)에 의해서 제공될 수 있다.
펀치스루의 억제 및/또는 쇼트 채널 문턱 전압 감소의 억제를 위한 상기 언급한 이온 주입은 층(7)의 제거 전, 또는 절연층(23)의 제공 후에 선택적으로 수행될 수 있음에 유의해야 한다. 그러나, 절연층(23)이 높은 유전 상수를 갖는 유전 물질로 구성되는 경우에는, 이온 주입과 연계된 고온 어닐링은, 어닐링이 나중에 수행되는 경우에 제공되는 물질의 유전 속성을 저하시킬 것이다.
다음 단계에서는(도 19), 추가 레지스트 마스크(34)가 반도체 바디(1)에 제공되는데, 이 레지스트 마스크(34)는 접촉 구조물 영역(26, 27)에 있는 접촉창(23) 내의 절연층(23)을 노출시킨다. 게이트 유전체(24)를 오염으로부터 보호하기 위하여 레지스트 마스크(34)를 제공하기 전에 얇은 금속층(미도시)을 제공하는 것이 바람직할 수 있음을 유의해야 한다. 이어서, 절연층(23)이 접촉창(28, 29)으로부터 제거되어, 접촉 구조물 영역(26, 27)에 있는 접촉창(28, 29)의 반도체 바디(1)의 표면 및 산화 필드 절연 영역(3)을 노출시킨다.
도 20을 참조하면, 도전층(30)이 통상적인 방법으로 반도체 바디(1)에 제공됨으로써, 게이트 구조물 영역(21)에서의 리세스(19) 및 접촉 구조물 영역(26, 27)에 있는 접촉창(28, 29)을 충진한다. 다결정 실리콘, 비정질 실리콘, GexSi1-x 또는 GexSi1-x-yCy가 도전층(30)으로 이용될 수 있으며, 여기서 x는 대략 0.1과 1 사이의 범위에 놓인 게르마늄 비율이고, y는 약 0.001과 0.05 사이의 범위에 놓인 탄소 비율이고, (1-x) 및 (1-x-y)는 실리콘 비율이다. 그러나, 도전층(30)은 알루미늄, 텅스텐, 구리 또는 몰리브덴 같은 금속 또는 금속들의 조합으로 구성되는 것이 바람직하다. 금속이 제공되면, 도전층(30)은 접착층 및/또는 장벽층으로 작용하는 층 위에 알루미늄, 텅스텐, 구리 또는 몰리브덴 같은 금속 또는 금속들의 조합으로 된 층으로 이루어진 이중 층으로서 제공되는 것이 바람직하다. 이와 관련하여, Ti 또는 Ta는 접착층으로서 제공될 수 있으며, TiN, TaN 또는 TiW는 장벽층으로서 제공될 수 있다.
도전층(30)의 제공 후에는, 도 11 내지 도 13을 참조하여 설명된 단계와 유사한 단계가 수행되며, 그 결과는 도 11 내지 도 13에 나타낸 것과 같다.
본 발명이 상술된 실시예들에 한정되지 않고, 본 발명의 범주 내에서 당업자들이 많은 변형을 할 수 있음은 자명하다. 예를 들면, 상술된 두 가지 실시예에서, 패턴층의 제 1 서브층 및 하부에 제공된 표면층은 패턴층의 제 2 서브층이 제거된 후에 제거되지 않을 수 있다. 이 경우, 상술된 표면층은 트랜지스터의 게이트 유전체를 형성할 수 있고, 반면 상술된 제 1 서브층은 트랜지스터의 게이트 구조물 부분을 형성할 것이다. 패턴층을 제공한 후에 에칭 저지층을 제공하는 대신에, 패턴층이 제공되기 전에 에칭 저지층이 제공될 수 있다. 더욱이, 마스크 층이 필요하다면, 이때 마스크 층과 에칭 저지층은 실리콘을 선택적으로 에칭할 수 있는 물질로 구성된 제 1 서브층 및 이 층 위에 놓이며 유전층을 선택적으로 에칭할 수 있는 물질로 구성된 제 2 서브층으로 이루어진 이중 층, 또는 실리콘뿐만 아니라 유전층도 선택적으로 에칭할 수 있는 물질로 구성된 단일층으로 제공될 수 있다. 또한, 트랜지스터의 소스 존 및 드레인 존의 기생 저항을 감소시키기 위하여, 이 소스 존 및 드레인 존이 Ti 또는 Co를 이용하는 실리사이드 공정을 받아서, Ti(TiSi2) 또는 Co(CoSi2)로 된 실리사이드를 소스 존 및 드레인 존에 각각 자기 정렬법으로 형성할 수 있다. 게다가, 소스 존 및 드레인 존은 확장 없이 선택적으로 주입될 수 있다.

Claims (16)

  1. 반도체 장치를 제조하는 방법으로서,
    상기 반도체 장치는 게이트 구조물을 갖는 트랜지스터가 표면에 제공되는 반도체 바디를 포함하고,
    이 방법에 의하여, 게이트 구조물의 영역을 정의하는 패턴층(patterned layer)을 제공하며,
    상기 패턴층에 인접한 유전층의 두께가 상기 패턴층의 높이와 실질적으로 같거나 또는 그보다 높게 되는 방식으로 상기 유전층을 제공하고,
    상기 패턴층이 노출될 때까지 상기 유전층의 두께의 초과 부분을 제거하며,
    이후 상기 패턴층을 물질 제거 처리하여 상기 유전층 내에 리세스(a recess)를 형성하고,
    상기 리세스를 충진하도록 도전층을 제공하며,
    상기 도전층으로 상기 게이트 구조물을 성형하고,
    상기 도전층을 제공하기 전에, 접촉창(a contact window)을 상기 유전층에 제공하고,
    상기 접촉창을 상기 도전층으로 충진하며,
    상기 도전층으로 상기 반도체 바디의 표면과 전기적 접촉을 설정하는 접촉 구조물을 국부적으로 형성하되,
    상기 접촉 구조물은, 상기 반도체 바디 내의 활성 영역을 분리시키기 위해 상기 반도체 바디의 표면에 제공된 산화 필드 절연 영역의 적어도 일부를 피복하도록 제공되는 것을
    특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 패턴층을 물질 제거 처리 시에 완전히 제거하고, 상기 게이트 구조물 영역에서의 리세스에 절연층을 제공하고, 상기 절연층은 상기 트랜지스터의 게이트 유전체를 제공하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 절연층은 실리콘 산화물보다 높은 유전 상수를 갖는 유전 물질로 된 층을 증착시킴으로써 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 도전층은 금속 또는 금속들의 조합으로 이루어진 층을 증착함으로써 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 도전층은 금속 또는 금속들의 조합으로 구성된 층과, 상기 층 위에 놓여 접착층, 장벽층 또는 접착층 및 장벽층으로서 역할하는 층으로 이루어진 이중 층으로 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 구조물의 상기 영역에 있는 리세스 및 상기 접촉 구조물의 상기 영역에 있는 접촉창을 충진하는 상기 도전층은, 상기 유전층 위에 놓인 도전층이 제거될 때까지 무마스크(maskless) 물질 제거 처리되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 유전층을 마스크로서 이용하여 자기 기록 방식으로 상기 게이트 구조물의 상기 영역에 있는 리세스를 통해 상기 반도체 바디에 불순물을 유입시키는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 접촉 구조물은 상기 산화 필드 절연막에 의해 서로 분리된 활성 영역들 간에 전기적 접촉을 설정하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 유전층의 제공 전에, 상기 접촉 구조물의 상기 영역에서의 상기 반도체 바디의 표면에 에칭 저지층을 제공하되, 상기 에칭 저지층은 그에 대해 유전층을 선택적으로 에칭할 수 있는 물질로 구성된 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 패턴층은 반도체 물질로 구성된 층을 증착 및 패터닝함으로써 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 11 항에 있어서,
    상기 패턴층은 실리콘 게르마늄 합금으로 구성된 층을 증착 및 패터닝함으로써 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 11 항에 있어서,
    실리콘으로 구성된 층을 증착 및 패터닝함으로써 상기 패턴층을 제공하고, 상기 유전층을 제공한 후 상기 패턴층을 물질 제거 처리하고, 상기 패턴층의 실리콘을 에칭 제거함으로써 게이트 구조물의 상기 영역에서의 리세스를 형성하고, 이후 상기 유전층에 상기 접촉 구조물의 상기 영역에서의 접촉창을 제공하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 11 항에 있어서,
    상기 패턴층을 제공하기 전에, 반도체 바디의 표면에 마스크층을 제공하되, 상기 반도체 바디는 실리콘 바디이고, 상기 마스크 층은 그에 대해 실리콘을 선택적으로 에칭할 수 있는 물질로 구성되며, 이후 실리콘으로 구성된 층을 증착 및 패터닝함으로써 상기 패턴층을 제공하고, 유전층을 제공하며, 상기 유전층에 상기 접촉 구조물의 상기 영역에서의 접촉창을 제공하고, 상기 접촉창은 마스크 층을 노출시키고, 이후 상기 패턴층을 물질 제거 처리하고, 상기 패턴층의 실리콘을 에칭 제거함으로써 상기 게이트 구조물의 상기 영역에서의 리세스를 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 11 항에 있어서,
    상기 반도체 물질을 포함하는 층은 반도체 물질을 포함하는 제 1 서브층과, 상기 제 1 서브층 위에 놓이며 반도체 물질보다 유전층 제거와 관련하여 더 큰 저항을 갖고 상기 유전층에 대해 선택적으로 에칭할 수 있는 물질로 구성된 제 2 서브층으로 이루어진 이중 층으로 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 도전층으로 게이트 구조물 및 접촉 구조물을 형성한 후, 추가 유전층이 제공되고, 게이트 구조물의 적어도 일부 및 접촉 구조물의 적어도 일부를 노출시키는 추가 유전층 비아가 에칭되고, 상기 비아는 추가 도전층을 제공함으로써 충진되는 것을 특징으로 하는 반도체 장치 제조 방법.
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