JPH0653237A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0653237A JPH0653237A JP20519892A JP20519892A JPH0653237A JP H0653237 A JPH0653237 A JP H0653237A JP 20519892 A JP20519892 A JP 20519892A JP 20519892 A JP20519892 A JP 20519892A JP H0653237 A JPH0653237 A JP H0653237A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 229910052751 metal Inorganic materials 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims abstract description 6
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 7
- 239000007772 electrode material Substances 0.000 abstract description 3
- 238000002844 melting Methods 0.000 abstract description 3
- 230000008018 melting Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 abstract 1
- 238000000034 method Methods 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910018523 Al—S Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- -1 Phospho Chemical class 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体素子におけるＭＯＳトラン
ジスタの製造方法に関するもので、ゲート電極形成後の
高温熱処理を削除し、ゲート電極材料として高温熱処理
に耐えない低融点金属の使用を可能とすることを目的と
する。 【構成】 本発明は、レジストでゲートパターン４を形
成して、ソース、ドレイン領域５を形成した後、前記レ
ジストパターン４の側壁にサイドウォール６を形成し
て、レジスト４を除去した後、ゲート電極１０を形成し
て、表面を前記サイドウォール６上部が露出するまで研
磨するようにしたものである。
ジスタの製造方法に関するもので、ゲート電極形成後の
高温熱処理を削除し、ゲート電極材料として高温熱処理
に耐えない低融点金属の使用を可能とすることを目的と
する。 【構成】 本発明は、レジストでゲートパターン４を形
成して、ソース、ドレイン領域５を形成した後、前記レ
ジストパターン４の側壁にサイドウォール６を形成し
て、レジスト４を除去した後、ゲート電極１０を形成し
て、表面を前記サイドウォール６上部が露出するまで研
磨するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子における
ＭＯＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏ
ｘｉｄｅ）トランジスタの製造方法に関するものであ
る。
ＭＯＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏ
ｘｉｄｅ）トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】従来のＭＯＳトランジスタの形成法をＮ
ＭＯＳトランジスタを例に説明する。参考文献例として
は、柴田直他「ＶＬＳＩテクノロジー入門」初版（１９
８６−９−１１）平凡社 Ｐ．９８−９９がある。ＭＯ
Ｓトランジスタは、デバイスの微細化に伴い、ドレイン
近傍における高電界に起因するホットエレクトロンによ
るトランジスタの特性変動を抑制する為、ドレイン近傍
にドナー濃度の低いｎ型の領域、いわゆるｎ- 領域を設
けたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）が用いられる。
ＭＯＳトランジスタを例に説明する。参考文献例として
は、柴田直他「ＶＬＳＩテクノロジー入門」初版（１９
８６−９−１１）平凡社 Ｐ．９８−９９がある。ＭＯ
Ｓトランジスタは、デバイスの微細化に伴い、ドレイン
近傍における高電界に起因するホットエレクトロンによ
るトランジスタの特性変動を抑制する為、ドレイン近傍
にドナー濃度の低いｎ型の領域、いわゆるｎ- 領域を設
けたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）が用いられる。
【０００３】図２は従来のＬＤＤ型ＭＯＳトランジスタ
の形成法を示したものである。通常のＬＳＩデバイス製
造工程では、トランジスタ形成工程以前に、ＮｏｒＰＭ
ＯＳトランジスタを形成するウェル形成、素子間を電気
的に分離する素子分離工程が必要となるが、本説明では
省略する。
の形成法を示したものである。通常のＬＳＩデバイス製
造工程では、トランジスタ形成工程以前に、ＮｏｒＰＭ
ＯＳトランジスタを形成するウェル形成、素子間を電気
的に分離する素子分離工程が必要となるが、本説明では
省略する。
【０００４】Ｐ型Ｓｉ基板１又はＰウェル領域に８００
〜９００℃の酸化性雰囲気での熱処理により、Ｓｉ表面
に１００〜２００Åの膜厚を有するゲートＳｉＯ2 膜２
を形成する。次にＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕ
ｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により１０００〜３０００Åの膜厚を有す
る多結晶Ｓｉ３を形成する。多結晶Ｓｉは、導電性を持
たせるため、リン（Ｐ）原子がイオン注入法又は気相拡
散法により導入される。多結晶Ｓｉのゲート領域のパタ
ーン形成のため、ホトリソグラフィー法によりレジスト
パターン４を形成する（図２（イ））。
〜９００℃の酸化性雰囲気での熱処理により、Ｓｉ表面
に１００〜２００Åの膜厚を有するゲートＳｉＯ2 膜２
を形成する。次にＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕ
ｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法により１０００〜３０００Åの膜厚を有す
る多結晶Ｓｉ３を形成する。多結晶Ｓｉは、導電性を持
たせるため、リン（Ｐ）原子がイオン注入法又は気相拡
散法により導入される。多結晶Ｓｉのゲート領域のパタ
ーン形成のため、ホトリソグラフィー法によりレジスト
パターン４を形成する（図２（イ））。
【０００５】次に、レジスト４をマスクにエッチング法
により多結晶Ｓｉのゲートパターン３を形成する。レジ
スト４除去後、ＬＤＤのｎ- 領域５を形成するため、２
０〜４０ｋｅＶの加速エネルギーで１〜３×１０13／ｃ
ｍ2 のＰをゲート３をマスクにイオン注入を行う（図２
（ロ））。次に、ＣＶＤ法により、Ｐ2 Ｏ5 を１０〜１
３ｗｔ％含むＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）を２０００〜３０００Å全面に形成す
る。ＬＤＤ構造のｎ+ イオン注入マスクとなるＰＳＧの
サイドウォール６を異方性全面エッチングにより形成す
る。次にソース、ドレイン領域となるｎ+ 領域７を、ヒ
素（Ａｓ）を４０〜５０ｋｅＶの加速エネルギー、５×
１０15／ｃｍ2 イオン注入する事により形成する。その
後イオン注入されたドーピング原子の活性化及びＳｉ結
晶回復のため約９００℃の熱処理を行う（図２
（ハ））。
により多結晶Ｓｉのゲートパターン３を形成する。レジ
スト４除去後、ＬＤＤのｎ- 領域５を形成するため、２
０〜４０ｋｅＶの加速エネルギーで１〜３×１０13／ｃ
ｍ2 のＰをゲート３をマスクにイオン注入を行う（図２
（ロ））。次に、ＣＶＤ法により、Ｐ2 Ｏ5 を１０〜１
３ｗｔ％含むＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）を２０００〜３０００Å全面に形成す
る。ＬＤＤ構造のｎ+ イオン注入マスクとなるＰＳＧの
サイドウォール６を異方性全面エッチングにより形成す
る。次にソース、ドレイン領域となるｎ+ 領域７を、ヒ
素（Ａｓ）を４０〜５０ｋｅＶの加速エネルギー、５×
１０15／ｃｍ2 イオン注入する事により形成する。その
後イオン注入されたドーピング原子の活性化及びＳｉ結
晶回復のため約９００℃の熱処理を行う（図２
（ハ））。
【０００６】次いで、全面にＣＶＤ法による層間絶縁膜
８を形成し、ゲート、ドレイン、ソースに対するコンタ
クトを形成する事により、ＮＭＯＳトランジスタが形成
される（図２（ニ））。
８を形成し、ゲート、ドレイン、ソースに対するコンタ
クトを形成する事により、ＮＭＯＳトランジスタが形成
される（図２（ニ））。
【０００７】
【発明が解決しようとする課題】以上述べた従来技術に
よれば、ゲート電極パターンをマスクにイオン注入を行
う為、ゲートに対しセルフアラインでソース、ドレイン
領域が形成出来るという利点があったが、ソース、ドレ
インのイオン注入後、９００℃前後の熱処理が必要な
為、ゲート電極材料としては、多結晶Ｓｉや一部高融点
金属に使用が限られていた。
よれば、ゲート電極パターンをマスクにイオン注入を行
う為、ゲートに対しセルフアラインでソース、ドレイン
領域が形成出来るという利点があったが、ソース、ドレ
インのイオン注入後、９００℃前後の熱処理が必要な
為、ゲート電極材料としては、多結晶Ｓｉや一部高融点
金属に使用が限られていた。
【０００８】この発明は、以上述べた、ゲート電極形成
後の高温熱処理を削除出来るＭＯＳトランジスタの形成
方法を提供することを目的とする。
後の高温熱処理を削除出来るＭＯＳトランジスタの形成
方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は前記目的達成
のため、ＭＯＳトランジスタの形成法において、トラン
ジスタのソース、ドレイン領域形成後、セルフアライン
的にゲート電極を形成するようにしたものである。
のため、ＭＯＳトランジスタの形成法において、トラン
ジスタのソース、ドレイン領域形成後、セルフアライン
的にゲート電極を形成するようにしたものである。
【００１０】
【作用】前述のように本発明は、ソース、ドレイン形成
後自己整合的にゲート電極を形成するようにしたので、
ゲート電極として、Ａｌ等（Ａｌ−Ｓｉ−Ｃｕ合金、Ａ
ｌ／ＴｉＮ複合膜）の低融点金属が使用できる。
後自己整合的にゲート電極を形成するようにしたので、
ゲート電極として、Ａｌ等（Ａｌ−Ｓｉ−Ｃｕ合金、Ａ
ｌ／ＴｉＮ複合膜）の低融点金属が使用できる。
【００１１】
【実施例】図１に、本発明によるＮＭＯＳトランジスタ
の形成方法を示す。
の形成方法を示す。
【００１２】まず、Ｐ型Ｓｉ基板又はＰウェル領域１に
熱酸化法により、１００〜２００Åの膜厚を有するゲー
ト酸化膜２を形成する。次にレジストによりゲートパタ
ーン４を形成し、そのレジストパターン４をマスクにＰ
のイオン注入によりｎ- 領域５を形成する。レジストパ
ターン４にサイドウォールを形成するため、２０００〜
３０００ÅのＰＳＧ膜９をＣＶＤ法により全面形成する
（図１（イ））。異方性エッチングにより、レジストパ
ターン４の側壁にＰＳＧのサイドウォール６を形成す
る。次にレジストパターン４とサイドウォール６をマス
クにＡｓをイオン注入し、ｎ+ 領域７を形成する（図１
（ロ））。
熱酸化法により、１００〜２００Åの膜厚を有するゲー
ト酸化膜２を形成する。次にレジストによりゲートパタ
ーン４を形成し、そのレジストパターン４をマスクにＰ
のイオン注入によりｎ- 領域５を形成する。レジストパ
ターン４にサイドウォールを形成するため、２０００〜
３０００ÅのＰＳＧ膜９をＣＶＤ法により全面形成する
（図１（イ））。異方性エッチングにより、レジストパ
ターン４の側壁にＰＳＧのサイドウォール６を形成す
る。次にレジストパターン４とサイドウォール６をマス
クにＡｓをイオン注入し、ｎ+ 領域７を形成する（図１
（ロ））。
【００１３】レジスト４除去後、ドーピング不純物の活
性化、Ｓｉの結晶性回復のため、９００℃前後の温度で
熱処理を行う（図１（ハ））。
性化、Ｓｉの結晶性回復のため、９００℃前後の温度で
熱処理を行う（図１（ハ））。
【００１４】その後、ゲート極となるＡｌ等の金属又は
ＰドープｐｏｌｙＳｉ等１０を全面に１０００〜３００
０Å形成する（図１（ニ））。その後、Ｓｉウェハを研
摩法によりサイドウォール６の先端が出現するまで全面
研摩を行い、ゲート電極領域１１とソース、ドレイン領
域１２，１３を分離する事により本実施例によるＭＯＳ
トランジスタが形成される。
ＰドープｐｏｌｙＳｉ等１０を全面に１０００〜３００
０Å形成する（図１（ニ））。その後、Ｓｉウェハを研
摩法によりサイドウォール６の先端が出現するまで全面
研摩を行い、ゲート電極領域１１とソース、ドレイン領
域１２，１３を分離する事により本実施例によるＭＯＳ
トランジスタが形成される。
【００１５】
【発明の効果】以上説明した様に、本発明によれば、ソ
ース、ドレイン形成後自己整合的にゲート電極を形成す
るようにしたので、以下の様なメリットが期待出来る。
ース、ドレイン形成後自己整合的にゲート電極を形成す
るようにしたので、以下の様なメリットが期待出来る。
【００１６】（１）ゲート電極としてＡｌ等（Ａｌ−Ｓ
ｉ−Ｃｕ合金、Ａｌ／ＴｉＮ複合膜）の低融点金属が使
用できる。
ｉ−Ｃｕ合金、Ａｌ／ＴｉＮ複合膜）の低融点金属が使
用できる。
【００１７】（２）ソース、ドレインに対しても、ゲー
ト電極材料が自動的に裏打ちされるため、拡散層抵抗が
低減出来、デバイスの高速化に寄与する。
ト電極材料が自動的に裏打ちされるため、拡散層抵抗が
低減出来、デバイスの高速化に寄与する。
【００１８】（３）研摩法により、トランジスタ領域が
平坦化されるため、上部に微細なパターンの形成が容易
となる。
平坦化されるため、上部に微細なパターンの形成が容易
となる。
【図１】本発明の実施例
【図２】従来例
４ レジストパターン ５ ｎ+ 領域 ６ サイドウォール ７ ｎ+ 領域 ９ ＰＳＧ膜 １０ ゲート電極
Claims (1)
- 【請求項１】 （ａ）半導体基板上にゲート酸化膜を形
成し、該ゲート酸化膜上にレジストによるゲート電極パ
ターンを形成する工程、 （ｂ）該レジストによるゲート電極パターン側壁にサイ
ドウォールを形成する工程、 （ｃ）前記レジストによるゲート電極パターン及びサイ
ドウォールをマスクに不純物注入を行う工程、 （ｄ）前記レジストによるゲート電極パターン除去後、
全面に金属又は半導体導電膜を形成し、前記サイドウォ
ール上部が露出するまで、表面を研摩する工程、 以上の工程を含むことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20519892A JPH0653237A (ja) | 1992-07-31 | 1992-07-31 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20519892A JPH0653237A (ja) | 1992-07-31 | 1992-07-31 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653237A true JPH0653237A (ja) | 1994-02-25 |
Family
ID=16503033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20519892A Pending JPH0653237A (ja) | 1992-07-31 | 1992-07-31 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653237A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001017008A1 (de) * | 1999-08-27 | 2001-03-08 | Infineon Technologies Ag | Verfahren zur herstellung eines hf-fet und hf-fet |
| WO2001045156A1 (en) * | 1999-12-17 | 2001-06-21 | Koninklijke Philips Electronics N.V. | A method of manufacturing a semiconductor device |
| KR100306372B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
| US6544827B2 (en) | 1998-08-24 | 2003-04-08 | Nec Corporation | Metal-gate field effect transistor and method for manufacturing the same |
| KR100604759B1 (ko) * | 1999-12-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1992
- 1992-07-31 JP JP20519892A patent/JPH0653237A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306372B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
| US6544827B2 (en) | 1998-08-24 | 2003-04-08 | Nec Corporation | Metal-gate field effect transistor and method for manufacturing the same |
| WO2001017008A1 (de) * | 1999-08-27 | 2001-03-08 | Infineon Technologies Ag | Verfahren zur herstellung eines hf-fet und hf-fet |
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| US6406963B2 (en) | 1999-12-17 | 2002-06-18 | Koninklijke Philips Electronics N.A. | Method of manufacturing a semiconductor device |
| US6743682B2 (en) | 1999-12-17 | 2004-06-01 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device |
| KR100604759B1 (ko) * | 1999-12-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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