JPH05267328A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05267328A JPH05267328A JP4061931A JP6193192A JPH05267328A JP H05267328 A JPH05267328 A JP H05267328A JP 4061931 A JP4061931 A JP 4061931A JP 6193192 A JP6193192 A JP 6193192A JP H05267328 A JPH05267328 A JP H05267328A
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Abstract
(57)【要約】
【目的】 LDD構造のMOS型電界効果トランジスタ
の製造方法に関し,低不純物濃度および高不純物濃度の
ソース・ドレイン拡散層を1回のイオン注入によって形
成できるようにして,製造工程を短縮化させると共に,
低濃度のソース・ドレイン領域を制御性良く形成できる
ようにする。 【構成】 半導体基板11上に,ゲート絶縁膜12およ
びゲート電極13を形成する。As+ イオンを,全面に
イオン注入する。ゲート電極13の両側に,絶縁膜から
成るサイドウォール15a,15bを形成する。ウエッ
ト雰囲気中で低温の熱処理を行い,サイドウォール15
a,15b直下の不純物濃度を低減させる。不活性雰囲
気中で高温の熱処理を行って,イオン注入された不純物
を活性化して,n- 型ソース16とn+ 型ソース18と
から成るソース領域,およびn- 型ドレイン17とn+
型ドレイン19とから成るドレイン領域を形成する。
の製造方法に関し,低不純物濃度および高不純物濃度の
ソース・ドレイン拡散層を1回のイオン注入によって形
成できるようにして,製造工程を短縮化させると共に,
低濃度のソース・ドレイン領域を制御性良く形成できる
ようにする。 【構成】 半導体基板11上に,ゲート絶縁膜12およ
びゲート電極13を形成する。As+ イオンを,全面に
イオン注入する。ゲート電極13の両側に,絶縁膜から
成るサイドウォール15a,15bを形成する。ウエッ
ト雰囲気中で低温の熱処理を行い,サイドウォール15
a,15b直下の不純物濃度を低減させる。不活性雰囲
気中で高温の熱処理を行って,イオン注入された不純物
を活性化して,n- 型ソース16とn+ 型ソース18と
から成るソース領域,およびn- 型ドレイン17とn+
型ドレイン19とから成るドレイン領域を形成する。
Description
【0001】
【産業上の利用分野】本発明は,半導体装置の製造方
法,特にLDD( Lightly Doped Drain )構造のMOS
型電界効果トランジスタの製造方法に関する。
法,特にLDD( Lightly Doped Drain )構造のMOS
型電界効果トランジスタの製造方法に関する。
【0002】
【従来の技術】図8は,従来例を示す図である。以下,
同図を用いて,従来のLDD構造のMOS型電界効果ト
ランジスタの製造方法を工程順に説明する。
同図を用いて,従来のLDD構造のMOS型電界効果ト
ランジスタの製造方法を工程順に説明する。
【0003】[工程1,図(a)] p型シリコン基板41上に,ゲート酸化膜42およ
びドープト・ポリシリコンから成るゲート電極43を形
成する。
びドープト・ポリシリコンから成るゲート電極43を形
成する。
【0004】 ゲート電極43をマスクとして,全面
にP+ イオンを低ドーズ量にイオン注入して,n- 層4
4a,44bを形成する。 [工程2,図(b)] 全面にCVD−SiO2 膜を堆積した後,全面に異
方性エッチングを行って,ゲート電極43の両側にサイ
ドウォール45a,45bを形成する。
にP+ イオンを低ドーズ量にイオン注入して,n- 層4
4a,44bを形成する。 [工程2,図(b)] 全面にCVD−SiO2 膜を堆積した後,全面に異
方性エッチングを行って,ゲート電極43の両側にサイ
ドウォール45a,45bを形成する。
【0005】 ゲート電極43およびサイドウォール
45a,45bをマスクとして,全面にAs+ イオンを
高ドーズ量にイオン注入する。 アニールを施して,注入されたP+ イオンおよびA
s+ イオンを活性化して,n- 型の低濃度ソース領域4
6,n- 型の低濃度ドレイン領域47,n+ 型の高濃度
ソース領域48,およびn+ 型の高濃度ドレイン領域4
9を形成する。
45a,45bをマスクとして,全面にAs+ イオンを
高ドーズ量にイオン注入する。 アニールを施して,注入されたP+ イオンおよびA
s+ イオンを活性化して,n- 型の低濃度ソース領域4
6,n- 型の低濃度ドレイン領域47,n+ 型の高濃度
ソース領域48,およびn+ 型の高濃度ドレイン領域4
9を形成する。
【0006】以上の各工程を経て,LDD構造のMOS
型電界効果トランジスタが完成する。
型電界効果トランジスタが完成する。
【0007】
【発明が解決しようとする課題】従来のLDD構造のM
OS型電界効果トランジスタの製造方法では,ホットキ
ャリアを抑制するための低濃度のソース・ドレイン領域
の形成と,高濃度の真性ソース・ドレイン領域の形成と
を,別々のイオン注入によって行っていた。
OS型電界効果トランジスタの製造方法では,ホットキ
ャリアを抑制するための低濃度のソース・ドレイン領域
の形成と,高濃度の真性ソース・ドレイン領域の形成と
を,別々のイオン注入によって行っていた。
【0008】その結果,ソース・ドレイン領域の形成工
程が長くなってしまい,製造コストが高くなる,という
問題があった。また,低濃度のソース・ドレイン拡散層
の形成には,高濃度の真性ソース・ドレイン拡散層形成
用の不純物よりも拡散係数の高い不純物を用いていた。
程が長くなってしまい,製造コストが高くなる,という
問題があった。また,低濃度のソース・ドレイン拡散層
の形成には,高濃度の真性ソース・ドレイン拡散層形成
用の不純物よりも拡散係数の高い不純物を用いていた。
【0009】その結果,素子がより微細化した場合,低
濃度のソース・ドレイン拡散層の制御が困難になり,パ
ンチスルー障害を引き起こす,という問題があった。本
発明は,上記の問題点を解決して,低不純物濃度および
高不純物濃度のソース・ドレイン拡散層を1回のイオン
注入によって形成できるようにして,製造工程を短縮化
させると共に,低濃度のソース・ドレイン領域を制御性
良く形成できるようにした,半導体装置の製造方法,特
にLDD構造のMOS型電界効果トランジスタの製造方
法を提供することを目的とする。
濃度のソース・ドレイン拡散層の制御が困難になり,パ
ンチスルー障害を引き起こす,という問題があった。本
発明は,上記の問題点を解決して,低不純物濃度および
高不純物濃度のソース・ドレイン拡散層を1回のイオン
注入によって形成できるようにして,製造工程を短縮化
させると共に,低濃度のソース・ドレイン領域を制御性
良く形成できるようにした,半導体装置の製造方法,特
にLDD構造のMOS型電界効果トランジスタの製造方
法を提供することを目的とする。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めに,本発明に係る半導体装置の製造方法は,ソース領
域が高不純物濃度拡散層と低不純物濃度拡散層とから成
り,ドレイン領域が高不純物濃度拡散層と低不純物濃度
拡散層とから成る,MOS型電界効果トランジスタの製
造方法であって,一導電型の半導体基板上に,ゲート絶
縁膜およびゲート電極を形成する工程と,反対導電型の
不純物イオンを,全面にイオン注入する工程と,ゲート
電極の両側に,絶縁膜から成るサイドウォールを形成す
る工程と,水蒸気雰囲気中で低温の熱処理を行い,サイ
ドウォール直下の不純物濃度を低減させる工程と,不活
性雰囲気中で高温の熱処理を行って,イオン注入された
不純物を活性化して,高不純物濃度拡散層と低不純物濃
度拡散層とから成るソース領域,および高不純物濃度拡
散層と低不純物濃度拡散層とから成るドレイン領域を形
成する工程とを含むように構成する。
めに,本発明に係る半導体装置の製造方法は,ソース領
域が高不純物濃度拡散層と低不純物濃度拡散層とから成
り,ドレイン領域が高不純物濃度拡散層と低不純物濃度
拡散層とから成る,MOS型電界効果トランジスタの製
造方法であって,一導電型の半導体基板上に,ゲート絶
縁膜およびゲート電極を形成する工程と,反対導電型の
不純物イオンを,全面にイオン注入する工程と,ゲート
電極の両側に,絶縁膜から成るサイドウォールを形成す
る工程と,水蒸気雰囲気中で低温の熱処理を行い,サイ
ドウォール直下の不純物濃度を低減させる工程と,不活
性雰囲気中で高温の熱処理を行って,イオン注入された
不純物を活性化して,高不純物濃度拡散層と低不純物濃
度拡散層とから成るソース領域,および高不純物濃度拡
散層と低不純物濃度拡散層とから成るドレイン領域を形
成する工程とを含むように構成する。
【0011】
【作用】図1は,本発明の基本構成を示す図である。以
下,同図を用いて,本発明に係るLDDのMOS型電界
効果トランジスタの製造方法を工程順に説明する。
下,同図を用いて,本発明に係るLDDのMOS型電界
効果トランジスタの製造方法を工程順に説明する。
【0012】[工程1,図(a)] 例えばp型シリコンから成る半導体基板11の表面
をLOCOS法によりフィールド酸化膜(FOX)を形
成して素子形成領域を画定する。
をLOCOS法によりフィールド酸化膜(FOX)を形
成して素子形成領域を画定する。
【0013】 素子形成領域の表面にゲート絶縁膜1
2およびドープト・ポリシリコンから成るゲート電極1
3を形成する。 ゲート電極13をマスクとして,全面に不純物イオ
ン,例えばAs+ イオンをイオン注入して,イオン注入
領域14a,14bを形成する。
2およびドープト・ポリシリコンから成るゲート電極1
3を形成する。 ゲート電極13をマスクとして,全面に不純物イオ
ン,例えばAs+ イオンをイオン注入して,イオン注入
領域14a,14bを形成する。
【0014】[工程2,図(b)] 全面にCVD−SiO2 膜を堆積した後,全面に異
方性エッチングを行って,ゲート電極13の両側にCV
D−SiO2 から成るサイドウォール15a,15bを
形成する。
方性エッチングを行って,ゲート電極13の両側にCV
D−SiO2 から成るサイドウォール15a,15bを
形成する。
【0015】 水蒸気雰囲気中で低温の熱処理を行
う。その結果,サイドウォール15a,15b直下の不
純物がパイルアップ現象によって,サイドウォール15
a,15bを構成するCVD−SiO2 膜中に取り込ま
れ,サイドウォール15a,15b直下の不純物濃度が
低減する。
う。その結果,サイドウォール15a,15b直下の不
純物がパイルアップ現象によって,サイドウォール15
a,15bを構成するCVD−SiO2 膜中に取り込ま
れ,サイドウォール15a,15b直下の不純物濃度が
低減する。
【0016】[工程3,図(c)]不活性雰囲気中で高
温の熱処理を行う。その結果,イオン注入された不純物
(As+ )が活性化して,n- 型低濃度ソース拡散層1
6とn+ 高濃度ソース拡散層18とから成るソース領
域,およびn- 型低濃度ドレイン拡散層17とn+ 型高
濃度ドレイン拡散層19とから成るドレイン領域とが形
成される。
温の熱処理を行う。その結果,イオン注入された不純物
(As+ )が活性化して,n- 型低濃度ソース拡散層1
6とn+ 高濃度ソース拡散層18とから成るソース領
域,およびn- 型低濃度ドレイン拡散層17とn+ 型高
濃度ドレイン拡散層19とから成るドレイン領域とが形
成される。
【0017】以上の各工程を経て,本発明に係るLDD
構造のMOS型電界効果トランジスタが完成する。上述
の説明からわかるように,本発明に係るLDD構造のM
OS型電界効果トランジスタの製造方法によれば,低不
純物濃度および高不純物濃度のソース・ドレイン拡散層
を1回のイオン注入によって形成でき,製造工程が短縮
化される。また,イオン注入用の不純物イオンとして拡
散係数の低いもの,例えばAs+ を用いているので,ソ
ース・ドレイン領域が制御性良く形成できるようにな
り,素子がより微細化した場合のパンチスルー障害の改
善を図ることができる。
構造のMOS型電界効果トランジスタが完成する。上述
の説明からわかるように,本発明に係るLDD構造のM
OS型電界効果トランジスタの製造方法によれば,低不
純物濃度および高不純物濃度のソース・ドレイン拡散層
を1回のイオン注入によって形成でき,製造工程が短縮
化される。また,イオン注入用の不純物イオンとして拡
散係数の低いもの,例えばAs+ を用いているので,ソ
ース・ドレイン領域が制御性良く形成できるようにな
り,素子がより微細化した場合のパンチスルー障害の改
善を図ることができる。
【0018】
【実施例】以下,図2〜図7を用いて,本発明の一実施
例を工程順に説明する。 [工程1,図2] p型シリコン基板21の表面をLOCOS法により
厚さ6000Åのフィールド酸化膜22a,22bを形
成して素子形成領域を画定する。
例を工程順に説明する。 [工程1,図2] p型シリコン基板21の表面をLOCOS法により
厚さ6000Åのフィールド酸化膜22a,22bを形
成して素子形成領域を画定する。
【0019】 表面に,厚さ200Åのゲート酸化膜
23を形成する。 全面に,CVD法により,リン(P)がドープされ
たドープト・ポリシリコン層24を3000Åの厚さに
堆積する。
23を形成する。 全面に,CVD法により,リン(P)がドープされ
たドープト・ポリシリコン層24を3000Åの厚さに
堆積する。
【0020】[工程2,図2,図3] フォトリソグラフィおよびエッチング技術により,
ドープト・ポリシリコン層24をパターニングして,ゲ
ート電極25を形成する。
ドープト・ポリシリコン層24をパターニングして,ゲ
ート電極25を形成する。
【0021】 全面に,As+ イオンのイオン注入を
行う。イオン注入の条件は,例えば加速エネルギー40
keV,ドーズ量4×1015cm-2である。 イオン注入の結果,シリコン基板21中にAs+ イ
オン注入領域26a,26bが形成される。
行う。イオン注入の条件は,例えば加速エネルギー40
keV,ドーズ量4×1015cm-2である。 イオン注入の結果,シリコン基板21中にAs+ イ
オン注入領域26a,26bが形成される。
【0022】[工程3,図4]全面に,CVD法によ
り,厚さ2000ÅのCVD−SiO2 膜27を堆積す
る。
り,厚さ2000ÅのCVD−SiO2 膜27を堆積す
る。
【0023】[工程4,図5] 全面に,異方性エッチングを行って,ゲート電極2
5の両側にCVD−SiO2 から成るサイドウォール2
8a,28bを形成する。
5の両側にCVD−SiO2 から成るサイドウォール2
8a,28bを形成する。
【0024】 水蒸気(H2 +O2 )雰囲気中で,低
温(例えば,800℃)のアニールを行う。その結果,
サイドウォール28a,28b直下のAs+ イオン注入
領域26a,26b中のAs+ が,パイルアップ現象に
よってサイドウォール28a,28bを構成するCVD
−SiO2 膜中に取り込まれ,サイドウォール28a,
28b直下のAs+ の不純物濃度が低減する。
温(例えば,800℃)のアニールを行う。その結果,
サイドウォール28a,28b直下のAs+ イオン注入
領域26a,26b中のAs+ が,パイルアップ現象に
よってサイドウォール28a,28bを構成するCVD
−SiO2 膜中に取り込まれ,サイドウォール28a,
28b直下のAs+ の不純物濃度が低減する。
【0025】[工程5,図5,図6] ドライN2 中,900℃,30分間のアニールをお
こなって,As+ イオン注入領域26a,26b中のA
s+ イオンを活性化させる。
こなって,As+ イオン注入領域26a,26b中のA
s+ イオンを活性化させる。
【0026】 その結果,イオン注入されたAs+ イ
オンが活性化して,サイドウォール28a,28b直下
の領域には,n- 型低濃度ソース領域29とn- 型低濃
度ドレイン領域30とがそれぞれ形成され,サイドウォ
ール28a,28b直下以外の領域には,n+ 型高濃度
ソース領域31とn+ 型高濃度ドレイン領域32とが形
成される。
オンが活性化して,サイドウォール28a,28b直下
の領域には,n- 型低濃度ソース領域29とn- 型低濃
度ドレイン領域30とがそれぞれ形成され,サイドウォ
ール28a,28b直下以外の領域には,n+ 型高濃度
ソース領域31とn+ 型高濃度ドレイン領域32とが形
成される。
【0027】[工程6,図7] 全面に,CVD法により,厚さ1000ÅのCVD
−SiO2 膜33を堆積する。
−SiO2 膜33を堆積する。
【0028】 CVD−SiO2 膜33のソース領域
上およびドレイン領域上にコンタクトホールを開口した
後,全面にアルミニウム(Al)を堆積する。 アルミニウム(Al)をフォトリソグラフィ技術に
よってパターニングして,ソース電極34およびドレイ
ン電極35を形成する。
上およびドレイン領域上にコンタクトホールを開口した
後,全面にアルミニウム(Al)を堆積する。 アルミニウム(Al)をフォトリソグラフィ技術に
よってパターニングして,ソース電極34およびドレイ
ン電極35を形成する。
【0029】以上の各工程を経て,本発明に係るLDD
構造のMOS型電界効果トランジスタが完成する。
構造のMOS型電界効果トランジスタが完成する。
【0030】
【発明の効果】本発明には,次の効果がある。 LDD構造のMOS型電界効果トランジスタの製造
方法において,低不純物濃度および高不純物濃度のソー
ス・ドレイン拡散層を1回のイオン注入によって形成で
きるから,製造工程が短縮化される。したがって,製造
コストを低減することが可能になる。
方法において,低不純物濃度および高不純物濃度のソー
ス・ドレイン拡散層を1回のイオン注入によって形成で
きるから,製造工程が短縮化される。したがって,製造
コストを低減することが可能になる。
【0031】 低濃度のソース領域およびドレイン領
域を形成するためのイオン注入において,拡散係数の低
い不純物,例えばAs+ を用いているので,ソース・ド
レイン領域が制御性良く形成できるようになる。したが
って,素子がより微細化してチャネル長が短くなった場
合にも,パンチスルーを防止することができ,LDD構
造の特性を充分に発揮することが可能になる。
域を形成するためのイオン注入において,拡散係数の低
い不純物,例えばAs+ を用いているので,ソース・ド
レイン領域が制御性良く形成できるようになる。したが
って,素子がより微細化してチャネル長が短くなった場
合にも,パンチスルーを防止することができ,LDD構
造の特性を充分に発揮することが可能になる。
【図1】本発明の基本構成を示す図である。
【図2】実施例の工程1を示す図である。
【図3】実施例の工程2を示す図である。
【図4】実施例の工程3を示す図である。
【図5】実施例の工程4を示す図である。
【図6】実施例の工程5を示す図である。
【図7】実施例の工程6を示す図である。
【図8】従来例を示す図である。
11 半導体基板 12 ゲート絶縁膜 13 ゲート電極 14 イオン注入領域 15 サイドウォール 16 低濃度ソース 17 低濃度ドレイン 18 高濃度ソース 19 高濃度ドレイン
Claims (1)
- 【請求項1】 ソース領域が高不純物濃度拡散層と低不
純物濃度拡散層とから成り,ドレイン領域が高不純物濃
度拡散層と低不純物濃度拡散層とから成る,MOS型電
界効果トランジスタの製造方法であって, 一導電型の半導体基板上に,ゲート絶縁膜およびゲート
電極を形成する工程と, 反対導電型の不純物イオンを,全面にイオン注入する工
程と, ゲート電極の両側に,絶縁膜から成るサイドウォールを
形成する工程と, 水蒸気雰囲気中で低温の熱処理を行い,サイドウォール
直下の不純物濃度を低減させる工程と, 不活性雰囲気中で高温の熱処理を行って,イオン注入さ
れた不純物を活性化して,高不純物濃度拡散層と低不純
物濃度拡散層とから成るソース領域,および高不純物濃
度拡散層と低不純物濃度拡散層とから成るドレイン領域
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04061931A JP3088547B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04061931A JP3088547B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05267328A true JPH05267328A (ja) | 1993-10-15 |
JP3088547B2 JP3088547B2 (ja) | 2000-09-18 |
Family
ID=13185412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04061931A Expired - Fee Related JP3088547B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3088547B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100309137B1 (ko) * | 1995-12-04 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
JP2005183867A (ja) * | 2003-12-24 | 2005-07-07 | Mitsumi Electric Co Ltd | 半導体素子及びその製造方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05228210A (ja) * | 1992-02-20 | 1993-09-07 | Atom Kk | 輸液装置 |
JPH0648677U (ja) * | 1992-12-15 | 1994-07-05 | 毅 青木 | 重力式自動静脈注射装置の流量測定及び調節装置 |
-
1992
- 1992-03-18 JP JP04061931A patent/JP3088547B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100309137B1 (ko) * | 1995-12-04 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
JP2005183867A (ja) * | 2003-12-24 | 2005-07-07 | Mitsumi Electric Co Ltd | 半導体素子及びその製造方法 |
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---|---|
JP3088547B2 (ja) | 2000-09-18 |
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