JP3110313B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3110313B2 JP3110313B2 JP08160108A JP16010896A JP3110313B2 JP 3110313 B2 JP3110313 B2 JP 3110313B2 JP 08160108 A JP08160108 A JP 08160108A JP 16010896 A JP16010896 A JP 16010896A JP 3110313 B2 JP3110313 B2 JP 3110313B2
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- oxide film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ素子と
ＭＯＳ素子とが混在されたＢｉ−ＣＭＯＳ（相補ＭＯ
Ｓ）集積回路からなる半導体装置の製造方法に関する。
ＭＯＳ素子とが混在されたＢｉ−ＣＭＯＳ（相補ＭＯ
Ｓ）集積回路からなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】Ｂｉ−ＣＭＯＳでは、一般的に縦方向素
子であるバイポーラと横方向素子であるＣＭＯＳとを同
一基板上に作ることになり、高速および高集積化のため
には、製造プロセスが複雑になり、製造工程が増大す
る。
子であるバイポーラと横方向素子であるＣＭＯＳとを同
一基板上に作ることになり、高速および高集積化のため
には、製造プロセスが複雑になり、製造工程が増大す
る。
【０００３】そこで、バイポーラ素子とＣＭＯＳ素子そ
れぞれの特徴を損なわないように共通になるウェルおよ
び素子分離の他に、例えばＭＯＳ素子のＬＤＤ（Ｌｉｇ
ｈｔｉｙ Ｄｏｐｅｄ Ｄｒａｉｎ）とバイポーラ素子
のベースとを同時に形成するなど、標準的なＣＭＯＳ素
子の形成プロセスに整合させてできるだけ少ない製造工
程でバイポーラ素子を形成することが提案されている。
れぞれの特徴を損なわないように共通になるウェルおよ
び素子分離の他に、例えばＭＯＳ素子のＬＤＤ（Ｌｉｇ
ｈｔｉｙ Ｄｏｐｅｄ Ｄｒａｉｎ）とバイポーラ素子
のベースとを同時に形成するなど、標準的なＣＭＯＳ素
子の形成プロセスに整合させてできるだけ少ない製造工
程でバイポーラ素子を形成することが提案されている。
【０００４】この技術は、電子情報通信学会発行「Ｂｉ
ＣＭＯＳ技術」（１９９０年９月２０日初版発行）第３
章５０頁から８５頁および特公平６−５２７７８号公報
に開示されている。
ＣＭＯＳ技術」（１９９０年９月２０日初版発行）第３
章５０頁から８５頁および特公平６−５２７７８号公報
に開示されている。
【０００５】従来のＢｉ−ＣＭＯＳ集積回路からなる半
導体装置の製造方法について図１３〜図１９を用いて説
明する。
導体装置の製造方法について図１３〜図１９を用いて説
明する。
【０００６】図１３に示すように、Ｐ型シリコン基板１
０１にＮ+型埋込層１０２およびＰ+埋込層１０３をそれ
ぞれ形成し、その上にＮ型エピタキシャル層１０４を成
長する。次に、Ｎ型チャネルＭＯＳ領域および素子分離
領域にＰ型ウェル１０５を形成する。次に、選択酸化法
によりＰ型チャネルストッパー１０７およびフィールド
酸化膜１０８を形成する。
０１にＮ+型埋込層１０２およびＰ+埋込層１０３をそれ
ぞれ形成し、その上にＮ型エピタキシャル層１０４を成
長する。次に、Ｎ型チャネルＭＯＳ領域および素子分離
領域にＰ型ウェル１０５を形成する。次に、選択酸化法
によりＰ型チャネルストッパー１０７およびフィールド
酸化膜１０８を形成する。
【０００７】次に図１４に示すように、素子形成領域の
一表面を露出した後、熱酸化によりゲート絶縁膜となる
酸化膜１０９を２０〜３０ｎｍ成長させる。次に、酸化
膜１０９上にＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ法）による多結晶シリコン層１
１０と、スパッタ法によるＷＳｉ層（タングステンシリ
サイド層）１１１とを全面に順次成長してから、パター
ニングを行ってＭＯＳ素子のゲート電極１１１を形成す
る。
一表面を露出した後、熱酸化によりゲート絶縁膜となる
酸化膜１０９を２０〜３０ｎｍ成長させる。次に、酸化
膜１０９上にＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ法）による多結晶シリコン層１
１０と、スパッタ法によるＷＳｉ層（タングステンシリ
サイド層）１１１とを全面に順次成長してから、パター
ニングを行ってＭＯＳ素子のゲート電極１１１を形成す
る。
【０００８】次に図１５に示すように、フォトレジスト
１０６をマスクとしてバイポーラ素子のコレクタ引き出
しとなる領域にリンのような不純物を５×１０15・１×
１０15［ｃｍ-2］注入する。
１０６をマスクとしてバイポーラ素子のコレクタ引き出
しとなる領域にリンのような不純物を５×１０15・１×
１０15［ｃｍ-2］注入する。
【０００９】次に図１６に示すように、９００℃程度の
窒素雰囲気中で熱処理を行うことにより、イオン注入さ
れた不純物が拡散されてＮ+型拡散層１１３を形成され
る。
窒素雰囲気中で熱処理を行うことにより、イオン注入さ
れた不純物が拡散されてＮ+型拡散層１１３を形成され
る。
【００１０】次に図１７に示すように、フォトレジスト
をマスクとしてゲート電極１１２に対して自己整合的に
ＮチャネルＭＯＳ素子のＬＤＤとなるＮ-型拡散層１１
４およびＰチャネルＭＯＳ素子のＬＤＤとなるＰ-型拡
散層１１５を形成する。このとき、バイポーラ素子の真
性ベースとなるＰ-型拡散層１１６を同時に形成する。
次に、主表面に酸化膜を成長した後、反応性イオンエッ
チング法により、ゲート電極１１２にサイドウォールと
呼ばれる酸化膜１１７を形成する。次に、フォシレジス
トをマスクとしてゲート電極１１２とサイドウォールと
なる酸化膜１１７に対して自己整合的にＮチャネルＭＯ
Ｓ素子のソース，ドレインとなるＮ+型拡散層１１８お
よびＰチャネルＭＯＳ素子のソース，ドレインとなるＰ
+型拡散層１１９を形成する。このとき、バイポーラ素
子の外部ベースとなるＰ+型拡散層１２０を同時に形成
する。
をマスクとしてゲート電極１１２に対して自己整合的に
ＮチャネルＭＯＳ素子のＬＤＤとなるＮ-型拡散層１１
４およびＰチャネルＭＯＳ素子のＬＤＤとなるＰ-型拡
散層１１５を形成する。このとき、バイポーラ素子の真
性ベースとなるＰ-型拡散層１１６を同時に形成する。
次に、主表面に酸化膜を成長した後、反応性イオンエッ
チング法により、ゲート電極１１２にサイドウォールと
呼ばれる酸化膜１１７を形成する。次に、フォシレジス
トをマスクとしてゲート電極１１２とサイドウォールと
なる酸化膜１１７に対して自己整合的にＮチャネルＭＯ
Ｓ素子のソース，ドレインとなるＮ+型拡散層１１８お
よびＰチャネルＭＯＳ素子のソース，ドレインとなるＰ
+型拡散層１１９を形成する。このとき、バイポーラ素
子の外部ベースとなるＰ+型拡散層１２０を同時に形成
する。
【００１１】次に図１８に示すように、ＣＶＤ法により
主表面に酸化膜１２１を成長した後、選択的にエッチン
グを行い、真性ベースとなるＰ-拡散層１１６上に開口
窓１２２を形成する。次にＣＶＤ法により主表面に多結
晶シリコン層を形成した後、ヒ素のような不純物をイオ
ン注入し、熱処理を行う。このとき、多結晶シリコン層
からの不純物拡散により真性ベースとなるＰ-型拡散層
１１６上に浅いエミッタとなるＮ+型拡散層１２３が形
成される。次に、パターニングを行ってエミッタ電極１
２４を形成する。
主表面に酸化膜１２１を成長した後、選択的にエッチン
グを行い、真性ベースとなるＰ-拡散層１１６上に開口
窓１２２を形成する。次にＣＶＤ法により主表面に多結
晶シリコン層を形成した後、ヒ素のような不純物をイオ
ン注入し、熱処理を行う。このとき、多結晶シリコン層
からの不純物拡散により真性ベースとなるＰ-型拡散層
１１６上に浅いエミッタとなるＮ+型拡散層１２３が形
成される。次に、パターニングを行ってエミッタ電極１
２４を形成する。
【００１２】次に図１９に示すように、主表面に層間絶
縁膜１２５を成長した後、この層間絶縁膜１２５に対し
て、選択的にエッチングを行い、コンタクト開口窓１２
６を形成する。最後に主表面にアルミニウム層をスパッ
タ法により形成した後、パターニングを行ってアルミニ
ウム電極１２７を形成して完成する。
縁膜１２５を成長した後、この層間絶縁膜１２５に対し
て、選択的にエッチングを行い、コンタクト開口窓１２
６を形成する。最後に主表面にアルミニウム層をスパッ
タ法により形成した後、パターニングを行ってアルミニ
ウム電極１２７を形成して完成する。
【００１３】このような半導体装置の製造方法によれ
ば、バイポーラ素子およびＭＯＳ素子それぞれの素子特
性の劣化を招くことなく、製造プロセスの簡略化が図れ
る。
ば、バイポーラ素子およびＭＯＳ素子それぞれの素子特
性の劣化を招くことなく、製造プロセスの簡略化が図れ
る。
【００１４】ところで、従来よりゲート絶縁膜およびゲ
ート電極を形成した後の工程でコレクタ引き出し領域に
リンを注入して熱処理による押し込みを行っている。こ
の理由は、例えば特開昭６１−１９８６６４号公報に記
載されているように、シリコン基板上に高濃度のリンを
含ませた場合、そのリンが熱酸化工程の途中にその周辺
のガス雰囲気中に放出され、これが再びシリコン基板内
に再拡散してＭＯＳ素子の基板表面の不純物濃度に変化
をもたらし、ＭＯＳのしきい値を変動させたり、ゲート
絶縁膜の耐性を劣化させたりするためである。
ート電極を形成した後の工程でコレクタ引き出し領域に
リンを注入して熱処理による押し込みを行っている。こ
の理由は、例えば特開昭６１−１９８６６４号公報に記
載されているように、シリコン基板上に高濃度のリンを
含ませた場合、そのリンが熱酸化工程の途中にその周辺
のガス雰囲気中に放出され、これが再びシリコン基板内
に再拡散してＭＯＳ素子の基板表面の不純物濃度に変化
をもたらし、ＭＯＳのしきい値を変動させたり、ゲート
絶縁膜の耐性を劣化させたりするためである。
【００１５】また、高濃度リンを含んだ領域上にＷＳｉ
などのシリサイド層を形成してから熱処理を行い、かつ
ＷＳｉ層上に酸化膜がそれ以外の領域よりも厚く形成さ
れ、ＷＳｉ層がマスクとなり、リンの再拡散を防止でき
ることが記載されている。
などのシリサイド層を形成してから熱処理を行い、かつ
ＷＳｉ層上に酸化膜がそれ以外の領域よりも厚く形成さ
れ、ＷＳｉ層がマスクとなり、リンの再拡散を防止でき
ることが記載されている。
【００１６】
【発明が解決しようとする課題】しかしながら従来の製
造方法では、バイポーラ素子のコレクタの引き出し領域
を低抵抗化するために高濃度のリンを注入し、高温で不
純物拡散を行うとＭＯＳ素子の高速化および高集積化が
できなかったという問題があった。
造方法では、バイポーラ素子のコレクタの引き出し領域
を低抵抗化するために高濃度のリンを注入し、高温で不
純物拡散を行うとＭＯＳ素子の高速化および高集積化が
できなかったという問題があった。
【００１７】その理由は以下のとおりである。すなわ
ち、コレクタ引き出し領域に対して高濃度のリンを注入
する際には、基板表面に結晶欠陥が生じないようにマス
クとなる酸化膜は、比較的厚くする必要がある。しかし
ながら、従来の技術では、このマスクとなる酸化膜とＭ
ＯＳ素子のゲート絶縁膜となる酸化膜とを同一工程で形
成しており、ゲート絶縁膜を薄膜化できないためであ
る。
ち、コレクタ引き出し領域に対して高濃度のリンを注入
する際には、基板表面に結晶欠陥が生じないようにマス
クとなる酸化膜は、比較的厚くする必要がある。しかし
ながら、従来の技術では、このマスクとなる酸化膜とＭ
ＯＳ素子のゲート絶縁膜となる酸化膜とを同一工程で形
成しており、ゲート絶縁膜を薄膜化できないためであ
る。
【００１８】また、バイポーラ素子のコレクタ引き出し
領域に対してリンをイオン注入してから熱処理による押
し込みを行うためには、イオン注入された不純物が拡散
されてＮ+埋込層に達するような高温の熱処理で押し込
む必要がある。
領域に対してリンをイオン注入してから熱処理による押
し込みを行うためには、イオン注入された不純物が拡散
されてＮ+埋込層に達するような高温の熱処理で押し込
む必要がある。
【００１９】しかしながら、従来の技術では、増速拡散
性を利用して窒素雰囲気ではなく酸化雰囲気あるいはス
チーム雰囲気で押し込みを行うと、ゲート電極およびゲ
ート絶縁膜が酸化されてしまう。また、１０００℃を超
えるような熱処理を行うと、ゲート電極がＷＳｉ層と多
結晶シリコン層との積層で形成されており高温によるシ
リサイド反応が進行して、ゲート絶縁膜の耐性が劣化す
るのを防止する必要があるため、多結晶シリコン層およ
びゲート絶縁膜を薄膜化できない。
性を利用して窒素雰囲気ではなく酸化雰囲気あるいはス
チーム雰囲気で押し込みを行うと、ゲート電極およびゲ
ート絶縁膜が酸化されてしまう。また、１０００℃を超
えるような熱処理を行うと、ゲート電極がＷＳｉ層と多
結晶シリコン層との積層で形成されており高温によるシ
リサイド反応が進行して、ゲート絶縁膜の耐性が劣化す
るのを防止する必要があるため、多結晶シリコン層およ
びゲート絶縁膜を薄膜化できない。
【００２０】このシリサイド反応については、例えば産
業図書発行「半導体デバイス−基礎理論とプロセス技
術」（１９８７年５月２５日初版発行）３９４頁から３
９６頁に記載されている。
業図書発行「半導体デバイス−基礎理論とプロセス技
術」（１９８７年５月２５日初版発行）３９４頁から３
９６頁に記載されている。
【００２１】さらに、従来の技術では、高濃度のリンが
注入された領域上に選択的にＷＳｉ層を形成し、それ以
外の基板表面を露出させて高温の熱処理を行い、その後
にゲート絶縁膜を形成するための酸化工程を行うこと
で、基板表面へのリンの再拡散は防止できるが、一方で
酸化工程によりゲート絶縁膜が金属汚染されて耐性が劣
化してしまう。また、選択的にＷＳｉ層を形成するため
のフォトリソグラフィー工程および基板表面を露出させ
るためのエッチング工程を増加させる必要があり、製造
コストが増加してしまう。
注入された領域上に選択的にＷＳｉ層を形成し、それ以
外の基板表面を露出させて高温の熱処理を行い、その後
にゲート絶縁膜を形成するための酸化工程を行うこと
で、基板表面へのリンの再拡散は防止できるが、一方で
酸化工程によりゲート絶縁膜が金属汚染されて耐性が劣
化してしまう。また、選択的にＷＳｉ層を形成するため
のフォトリソグラフィー工程および基板表面を露出させ
るためのエッチング工程を増加させる必要があり、製造
コストが増加してしまう。
【００２２】なお、ＷＳｉ層ではなく、酸化膜あるいは
窒化膜のような絶縁膜を選択的に形成することは当業者
であれば容易に発明できるが、上述のように製造工程が
増加することは言うまでもない。
窒化膜のような絶縁膜を選択的に形成することは当業者
であれば容易に発明できるが、上述のように製造工程が
増加することは言うまでもない。
【００２３】本発明の目的は、前述の問題点を解決する
ことにより、バイポーラ素子とＭＯＳ素子との特性およ
び性能を同時に向上でき、高性能，高集積化および高信
頼性を有するＢｉ−ＣＭＯＳ集積回路からなる半導体装
置を製造する製造方法を提供することにある。
ことにより、バイポーラ素子とＭＯＳ素子との特性およ
び性能を同時に向上でき、高性能，高集積化および高信
頼性を有するＢｉ−ＣＭＯＳ集積回路からなる半導体装
置を製造する製造方法を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、第１の酸化
工程と、領域形成工程と、第２の酸化工程と、エッチン
グ工程と、第３の酸化工程とを有する半導体装置の製造
方法であって、前記第１の酸化工程は、半導体基板の一
部の領域であって、後の工程でリンを高濃度に導入する
予定の領域である第１の領域と、後の前記領域形成工程
で前記リンを高濃度に導入することを行わずリン濃度を
前記第１の領域よりも低くする予定の領域である第２の
領域とのいずれの領域においても、酸化膜を形成する処
理であり、前記領域形成工程は、前記第１の酸化工程で
形成された酸化膜の上から前記第１の領域にリンを導入
して、前記第２の領域に比べて、該第１の領域において
リン濃度を高濃度にする処理であり、前記第２の酸化工
程は、前記第１の酸化工程で形成された酸化膜の膜厚が
増加するように前記第１及び第２の領域を酸化し、前記
リン濃度の差により前記第１の領域の方が前記第２の領
域より膜厚が厚くなるように前記第１及び第２の領域を
酸化する処理であり、前記エッチング工程は、前記第２
の酸化工程の後に、前記第１の領域には酸化膜が残り、
前記第２の領域の酸化膜は除去されるように全面エッチ
ングを行う処理であり、前記第３の酸化工程は、前記全
面エッチング処理後に前記第１及び第２の領域を酸化す
る処理である。
め、本発明に係る半導体装置の製造方法は、第１の酸化
工程と、領域形成工程と、第２の酸化工程と、エッチン
グ工程と、第３の酸化工程とを有する半導体装置の製造
方法であって、前記第１の酸化工程は、半導体基板の一
部の領域であって、後の工程でリンを高濃度に導入する
予定の領域である第１の領域と、後の前記領域形成工程
で前記リンを高濃度に導入することを行わずリン濃度を
前記第１の領域よりも低くする予定の領域である第２の
領域とのいずれの領域においても、酸化膜を形成する処
理であり、前記領域形成工程は、前記第１の酸化工程で
形成された酸化膜の上から前記第１の領域にリンを導入
して、前記第２の領域に比べて、該第１の領域において
リン濃度を高濃度にする処理であり、前記第２の酸化工
程は、前記第１の酸化工程で形成された酸化膜の膜厚が
増加するように前記第１及び第２の領域を酸化し、前記
リン濃度の差により前記第１の領域の方が前記第２の領
域より膜厚が厚くなるように前記第１及び第２の領域を
酸化する処理であり、前記エッチング工程は、前記第２
の酸化工程の後に、前記第１の領域には酸化膜が残り、
前記第２の領域の酸化膜は除去されるように全面エッチ
ングを行う処理であり、前記第３の酸化工程は、前記全
面エッチング処理後に前記第１及び第２の領域を酸化す
る処理である。
【００２５】また、バイポーラ素子とＭＯＳ素子と抵抗
素子とを半導体基板に備えた半導体装置の製造方法であ
って、リン濃度が高い前記第１の領域は、前記バイポー
ラ素子のコレクタ引き出し部を形成するものであり、リ
ン濃度が低い前記第２の領域は、前記バイポーラ素子の
エミッタ部を含むベース部と前記ＭＯＳ素子部と抵抗素
子部を形成するものである。
素子とを半導体基板に備えた半導体装置の製造方法であ
って、リン濃度が高い前記第１の領域は、前記バイポー
ラ素子のコレクタ引き出し部を形成するものであり、リ
ン濃度が低い前記第２の領域は、前記バイポーラ素子の
エミッタ部を含むベース部と前記ＭＯＳ素子部と抵抗素
子部を形成するものである。
【００２６】また、前記第２の酸化工程の前に、１００
０℃以上の温度の窒素雰囲気中で押し込みを行う工程
と、１０００℃未満の温度のスチーム雰囲気中で前記第
２の酸化を行う工程とを有する。
０℃以上の温度の窒素雰囲気中で押し込みを行う工程
と、１０００℃未満の温度のスチーム雰囲気中で前記第
２の酸化を行う工程とを有する。
【００２７】
【作用】リンの不純物濃度が高い領域を形成して高温の
熱処理を行っている。このため、バイポーラ素子のコレ
クタ引き出し領域を低抵抗化できる。
熱処理を行っている。このため、バイポーラ素子のコレ
クタ引き出し領域を低抵抗化できる。
【００２８】また、コレクタ引き出し領域上に酸化膜を
残し、ＭＯＳ素子となる領域上の酸化膜を除去してゲー
ト絶縁膜を形成する。このため、コレクタ引き出し表面
からのリンの再拡散を防止でき、ゲート絶縁膜の耐性を
向上できる。さらに、フォトレジストマスクを追加させ
ずに歩留りよく製造できる。
残し、ＭＯＳ素子となる領域上の酸化膜を除去してゲー
ト絶縁膜を形成する。このため、コレクタ引き出し表面
からのリンの再拡散を防止でき、ゲート絶縁膜の耐性を
向上できる。さらに、フォトレジストマスクを追加させ
ずに歩留りよく製造できる。
【００２９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。図１〜図１１は、本発明の実
施形態１を主要工程順に示す断面図である。
図面を参照して説明する。図１〜図１１は、本発明の実
施形態１を主要工程順に示す断面図である。
【００３０】Ｐ型シリコン基板１にＮ+型押込層２およ
びＰ+型押込層３をそれぞれ形成し、その上にＮ型エピ
タキシャル層４を１．０〜３．０μｍ成長し、Ｎ型チャ
ネルＭＯＳ領域および素子分離領域にＰ型ウェル５を形
成する。次に、選択酸化法によりＰ型チャネルストッパ
ー７およびフィールド酸化膜８を形成する。ここまで
は、従来の半導体装置の製造方法と同様である。
びＰ+型押込層３をそれぞれ形成し、その上にＮ型エピ
タキシャル層４を１．０〜３．０μｍ成長し、Ｎ型チャ
ネルＭＯＳ領域および素子分離領域にＰ型ウェル５を形
成する。次に、選択酸化法によりＰ型チャネルストッパ
ー７およびフィールド酸化膜８を形成する。ここまで
は、従来の半導体装置の製造方法と同様である。
【００３１】次に図２に示すように、素子形成領域の主
表面を露出した後、９００〜１０００℃の酸素雰囲気中
で酸化膜９を２０〜３０ｎｍ成長させる。
表面を露出した後、９００〜１０００℃の酸素雰囲気中
で酸化膜９を２０〜３０ｎｍ成長させる。
【００３２】次に図３に示すように、フォトレジスト６
をマスクとしてバイポーラ素子のコレクタ引き出しとな
る領域にリンを１〜２×１０16［ｃｍ-2］注入する。
をマスクとしてバイポーラ素子のコレクタ引き出しとな
る領域にリンを１〜２×１０16［ｃｍ-2］注入する。
【００３３】次に図４に示すように、９００〜９８０℃
のスチーム雰囲気中で酸化を行うことにより、イオン注
入された不純物が拡散されてＮ+型押込層２に達するよ
うなＮ+型拡散層１０が形成される。このとき、コレク
タ引き出しとなる領域を除く素子形成領域上は、酸化膜
９が成長されて４０〜５０ｎｍ（９ａ）となり、一方で
コレクタ引き出し領域上は１００〜１２０ｎｍ（９ｂ）
とより厚く成長される。この現象は、スチーム雰囲気中
では窒素雰囲気あるいは酸素雰囲気中よりも不純物の酸
化速度を増加し、さらには、シリコン基板内にドープさ
れた高濃度の不純物が酸化速度を著しく増加させること
によるためである。これは、例えば産業図書発行「半導
体デバイス−基礎理論とプロセス技術」（１９８７年５
月２５日初版発行）３５６〜３６９頁に記載されてい
る。
のスチーム雰囲気中で酸化を行うことにより、イオン注
入された不純物が拡散されてＮ+型押込層２に達するよ
うなＮ+型拡散層１０が形成される。このとき、コレク
タ引き出しとなる領域を除く素子形成領域上は、酸化膜
９が成長されて４０〜５０ｎｍ（９ａ）となり、一方で
コレクタ引き出し領域上は１００〜１２０ｎｍ（９ｂ）
とより厚く成長される。この現象は、スチーム雰囲気中
では窒素雰囲気あるいは酸素雰囲気中よりも不純物の酸
化速度を増加し、さらには、シリコン基板内にドープさ
れた高濃度の不純物が酸化速度を著しく増加させること
によるためである。これは、例えば産業図書発行「半導
体デバイス−基礎理論とプロセス技術」（１９８７年５
月２５日初版発行）３５６〜３６９頁に記載されてい
る。
【００３４】よって、リン濃度が１×１０20［ｃｍ-3］
を越えると、酸化速度に濃度依存性をもつことから、コ
レクタ引き出し領域表面は、１×１０20〜１×１０
21［ｃｍ-3］の不純物濃度，それ以外の素子領域で例え
ばＭＯＳ素子のウェル表面は、１×１０16〜１×１０17
［ｃｍ-3］の不純物濃度で設定する。
を越えると、酸化速度に濃度依存性をもつことから、コ
レクタ引き出し領域表面は、１×１０20〜１×１０
21［ｃｍ-3］の不純物濃度，それ以外の素子領域で例え
ばＭＯＳ素子のウェル表面は、１×１０16〜１×１０17
［ｃｍ-3］の不純物濃度で設定する。
【００３５】また、この酸化工程においては、素子領域
上に酸化膜９ａ，９ｂが予め存在するため、従来の技術
で述べたようなリンの再拡散による基板表面の濃度変化
は起こらない。
上に酸化膜９ａ，９ｂが予め存在するため、従来の技術
で述べたようなリンの再拡散による基板表面の濃度変化
は起こらない。
【００３６】次に図５に示すように、ウェットエッチン
グ法により、全面にわたって酸化膜９ａ，９ｂを４０〜
５０ｎｍ除去し、コレクタ引き出し領域上に酸化膜９ｃ
を６０〜７０ｎｍ残し、それ以外の素子形成領域上の基
板表面を露出させる。
グ法により、全面にわたって酸化膜９ａ，９ｂを４０〜
５０ｎｍ除去し、コレクタ引き出し領域上に酸化膜９ｃ
を６０〜７０ｎｍ残し、それ以外の素子形成領域上の基
板表面を露出させる。
【００３７】次に図６に示すように、７５０〜８５０℃
のスチーム雰囲気中で酸化を行うことにより、ゲート絶
縁膜となる酸化膜１１を１０〜１５ｎｍ形成する。この
酸化工程においても、素子領域上に酸化膜９ｃが予め存
在するため、従来の技術で述べたようなリンの再拡散に
よる基板表面の濃度変化は、起こらない。また、酸化膜
１１を形成する以前にコレクタ引き出しとなる領域への
リンのイオン注入を行うため、酸化膜１１の膜厚を従来
の２０〜３０ｎｍの膜厚よりも薄膜化できる。
のスチーム雰囲気中で酸化を行うことにより、ゲート絶
縁膜となる酸化膜１１を１０〜１５ｎｍ形成する。この
酸化工程においても、素子領域上に酸化膜９ｃが予め存
在するため、従来の技術で述べたようなリンの再拡散に
よる基板表面の濃度変化は、起こらない。また、酸化膜
１１を形成する以前にコレクタ引き出しとなる領域への
リンのイオン注入を行うため、酸化膜１１の膜厚を従来
の２０〜３０ｎｍの膜厚よりも薄膜化できる。
【００３８】次に図７に示すように、酸化膜１１上にＣ
ＶＤ法による１００〜２００ｎｍの多結晶シリコン層１
２とスパッタ法による１００〜２００ｎｍのＷＳｉ層１
３とを全面に順次成長してから、パターニングを行って
ＭＯＳ素子のゲート電極１４を形成する。
ＶＤ法による１００〜２００ｎｍの多結晶シリコン層１
２とスパッタ法による１００〜２００ｎｍのＷＳｉ層１
３とを全面に順次成長してから、パターニングを行って
ＭＯＳ素子のゲート電極１４を形成する。
【００３９】次に図８に示すように、従来の半導体装置
の製造方法と同様にして、フォトレジストをマスクとし
てゲート電極１４に対して自己整合的にＮチャネルＭＯ
Ｓ素子のＬＤＤとなるＮ-型拡散層１５およびＰチャネ
ルＭＯＳ素子のＬＤＤとなるＰ-型拡散層１６を形成す
る。このとき、バイポーラ素子の真性ベースとなるＰ-
型拡散層１７を同時に形成する。
の製造方法と同様にして、フォトレジストをマスクとし
てゲート電極１４に対して自己整合的にＮチャネルＭＯ
Ｓ素子のＬＤＤとなるＮ-型拡散層１５およびＰチャネ
ルＭＯＳ素子のＬＤＤとなるＰ-型拡散層１６を形成す
る。このとき、バイポーラ素子の真性ベースとなるＰ-
型拡散層１７を同時に形成する。
【００４０】次に図９に示すように、主表面に酸化膜を
２００〜３００ｎｍ成長した後、反応性イオンエッチン
グ法により、ゲート電極１４にサイドウォールと呼ばれ
る２００〜３００ｎｍの幅の酸化膜１８を形成し、フォ
トレジストをマスクとしてゲート電極１４とサイドウォ
ールとなる酸化膜１８に対して自己整合的にＮチャネル
ＭＯＳ素子のソース，ドレインとなるＮ+型拡散層１９
およびＰチャネルＭＯＳ素子のソース，ドレインとなる
Ｐ+型拡散層２０を形成する。このとき、バイポーラ素
子の外部ベースとなるＰ+型拡散層２１を同時に形成す
る。
２００〜３００ｎｍ成長した後、反応性イオンエッチン
グ法により、ゲート電極１４にサイドウォールと呼ばれ
る２００〜３００ｎｍの幅の酸化膜１８を形成し、フォ
トレジストをマスクとしてゲート電極１４とサイドウォ
ールとなる酸化膜１８に対して自己整合的にＮチャネル
ＭＯＳ素子のソース，ドレインとなるＮ+型拡散層１９
およびＰチャネルＭＯＳ素子のソース，ドレインとなる
Ｐ+型拡散層２０を形成する。このとき、バイポーラ素
子の外部ベースとなるＰ+型拡散層２１を同時に形成す
る。
【００４１】次に図１０に示すように、ＣＶＤ法により
主表面に酸化膜２２を２００〜３００ｎｍ成長した後に
選択的にエッチングを行い、真性ベースとなるＰ-拡散
層１７上に０．６〜１．０μｍ幅の開口窓２３を形成す
る。
主表面に酸化膜２２を２００〜３００ｎｍ成長した後に
選択的にエッチングを行い、真性ベースとなるＰ-拡散
層１７上に０．６〜１．０μｍ幅の開口窓２３を形成す
る。
【００４２】次に図１１に示すように、ＣＶＤ法により
主表面に多結晶シリコン層を２００〜３００ｎｍ成長し
た後、ヒ素のようなＮ型不純物をイオン注入し、熱処理
を行う。このとき、多結晶シリコン層からの不純物拡散
により真性ベースとなるＰ-拡散層１７上に浅いエミッ
タとなるＮ+型拡散層２４が形成される。次に、パター
ニングを行い、エミッタ電極２５を形成する。
主表面に多結晶シリコン層を２００〜３００ｎｍ成長し
た後、ヒ素のようなＮ型不純物をイオン注入し、熱処理
を行う。このとき、多結晶シリコン層からの不純物拡散
により真性ベースとなるＰ-拡散層１７上に浅いエミッ
タとなるＮ+型拡散層２４が形成される。次に、パター
ニングを行い、エミッタ電極２５を形成する。
【００４３】次に、主表面に層間絶縁膜２６を成長した
後、この層間絶縁膜２６に対して、選択的にエッチング
を行い、コンタクト開口窓２７を形成する。
後、この層間絶縁膜２６に対して、選択的にエッチング
を行い、コンタクト開口窓２７を形成する。
【００４４】最後に主表面にアルミニウム層をスパッタ
法により形成した後、パターニングを行ってアルミニウ
ム電極２８を形成して、図１に示す半導体装置を完成す
る。
法により形成した後、パターニングを行ってアルミニウ
ム電極２８を形成して、図１に示す半導体装置を完成す
る。
【００４５】なお、以上説明した本発明の実施形態１に
係る製造方法の工程中のうち、実施形態２として図７に
示す工程において、バイポーラ素子のコレクタ引き出し
となる領域にＮ+型拡散層１１を形成する方法として１
０００〜１１００℃の窒素雰囲気で押し込みを行った
後、９００〜９８０℃のスチーム雰囲気中で酸化を行う
ようにしてもよい。
係る製造方法の工程中のうち、実施形態２として図７に
示す工程において、バイポーラ素子のコレクタ引き出し
となる領域にＮ+型拡散層１１を形成する方法として１
０００〜１１００℃の窒素雰囲気で押し込みを行った
後、９００〜９８０℃のスチーム雰囲気中で酸化を行う
ようにしてもよい。
【００４６】以上説明した本発明の実施形態１によれ
ば、コレクタ引き出し領域上に酸化膜を残し、ＭＯＳ素
子となる領域上の酸化膜を除去してゲート絶縁膜を形成
するため、コレクタ引き出し領域表面からのリンの再拡
散を防止でき、ゲート絶縁膜の耐性の劣化を防止でき
る。また、リンの不純物濃度が高い領域を形成して高温
のスチーム酸化を行うことができるため、図１２に示す
ようにｒｓｃ（コレクタ飽和抵抗）を従来例より５０〜
６０％小さくできる。
ば、コレクタ引き出し領域上に酸化膜を残し、ＭＯＳ素
子となる領域上の酸化膜を除去してゲート絶縁膜を形成
するため、コレクタ引き出し領域表面からのリンの再拡
散を防止でき、ゲート絶縁膜の耐性の劣化を防止でき
る。また、リンの不純物濃度が高い領域を形成して高温
のスチーム酸化を行うことができるため、図１２に示す
ようにｒｓｃ（コレクタ飽和抵抗）を従来例より５０〜
６０％小さくできる。
【００４７】したがって、バイポーラ素子の性能を向上
でき、具体的にはＢｉ−ＮＭＯＳ回路からなるインバー
タの遅延時間を１５〜２０％小さくできる。
でき、具体的にはＢｉ−ＮＭＯＳ回路からなるインバー
タの遅延時間を１５〜２０％小さくできる。
【００４８】さらに、ＭＯＳ素子のゲート絶縁膜を形成
する以前にコレクタ引き出し領域へのイオン注入を行う
ことができるため、ゲート絶縁膜を８ｎｍまでに薄膜化
でき、ゲート長も０．３５μｍまでにスケーリングされ
て、素子の高速化および高集積化を実現できる。
する以前にコレクタ引き出し領域へのイオン注入を行う
ことができるため、ゲート絶縁膜を８ｎｍまでに薄膜化
でき、ゲート長も０．３５μｍまでにスケーリングされ
て、素子の高速化および高集積化を実現できる。
【００４９】また、フォトレジストマスクの追加を必要
としないため、歩留りよく製造でき、製造コストも増加
しない。
としないため、歩留りよく製造でき、製造コストも増加
しない。
【００５０】また本発明の実施形態２によれば、コレク
タ引き出し領域となるＮ+型拡散層を１０００℃を越え
る高温で形成できるため、ｒｓｃを実施形態１よりもさ
らに２０〜３０％小さくできる。したがって、バイポー
ラ素子の性能をさらに向上でき、Ｂｉ−ＮＭＯＳ回路か
らなるインバータの遅延時間をさらに８％小さくでき
る。以上の点で実施形態２は、実施形態１よりさらに大
きな効果が得られる。
タ引き出し領域となるＮ+型拡散層を１０００℃を越え
る高温で形成できるため、ｒｓｃを実施形態１よりもさ
らに２０〜３０％小さくできる。したがって、バイポー
ラ素子の性能をさらに向上でき、Ｂｉ−ＮＭＯＳ回路か
らなるインバータの遅延時間をさらに８％小さくでき
る。以上の点で実施形態２は、実施形態１よりさらに大
きな効果が得られる。
【００５１】
【発明の効果】以上説明したように本発明によれば、バ
イポーラ素子とＭＯＳ素子とを縮小化した場合でも素子
性能を向上でき、高速性および高集積性を有するＢｉ−
ＣＭＯＳ集積回路からなる半導体層を得ることができ、
効果は大である。
イポーラ素子とＭＯＳ素子とを縮小化した場合でも素子
性能を向上でき、高速性および高集積性を有するＢｉ−
ＣＭＯＳ集積回路からなる半導体層を得ることができ、
効果は大である。
【図１】本発明の実施形態１の製造方法により形成され
た半導体装置のバイポーラ素子とＭＯＳ素子とを示す断
面図である。
た半導体装置のバイポーラ素子とＭＯＳ素子とを示す断
面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図６】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図９】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図１０】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
【図１１】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。
方法を製造工程順に示す断面図である。
【図１２】本発明の実施形態１及び２により形成された
Ｂｉ−ＮＭＯＳ回路からなるインバータの遅延時間とコ
レクタ抵抗との関係を示す図である。
Ｂｉ−ＮＭＯＳ回路からなるインバータの遅延時間とコ
レクタ抵抗との関係を示す図である。
【図１３】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。
程順に示す断面図である。
【図１４】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。
程順に示す断面図である。
【図１５】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。
程順に示す断面図である。
【図１６】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。
程順に示す断面図である。
【図１７】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。
程順に示す断面図である。
【図１８】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。
程順に示す断面図である。
【図１９】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。
程順に示す断面図である。
１，１０１ Ｐ型シリコン基板 ２，１０２ Ｎ+型埋込層 ３，１０３ Ｐ+型埋込層 ４，１０４ Ｎ型エピタキシャル層 ５，１０５ Ｐ型ウェル ６，１０６ フォトレジスト ７，１０７ Ｐ型チャネルストッパー ８，１０８ フィールド酸化膜 ９，９ａ，９ｂ，９ｃ 酸化膜 １０，１１３ Ｎ+型拡散層（コレクタ引き出し領域） １１，１０９ 酸化膜（ゲート絶縁膜） １２，１１０ 多結晶シリコン層 １３，１１１ タングステンシリサイド層（ＷＳｉ層） １４，１１２ ゲート電極 １５，１１４ Ｎ-型拡散層（ＮチャネルＭＯＳ素子の
ＬＤＤ領域） １６，１１５ Ｐ-型拡散層（ＰチャネルＭＯＳ素子の
ＬＤＤ領域） １７，１１６ Ｐ-型拡散層（バイポーラ素子の真性ベ
ース領域） １８，１１７ 酸化膜（サイドウォール） １９，１１８ Ｎ+型拡散層（ＮチャネルＭＯＳ素子の
ソース，ドレイン領域） ２０，１１９ Ｐ+型拡散層（ＰチャネルＭＯＳ素子の
ソース，ドレイン領域） ２１，１２０ Ｐ+型拡散層（バイポーラ素子の外部ベ
ース領域） ２２，１２１ 酸化膜 ２３，１２２ 開口部 ２４，１２３ Ｎ+型拡散層（バイポーラ素子のエミッ
タ領域） ２５，１２４ エミッタ電極 ２６，１２５ 層間絶縁膜 ２７，１２６ コンタクト開口部 ２８，１２７ アルミニウム電極 Ａ ＰチャネルＭＯＳ素子 Ｂ ＮチャネルＭＯＳ素子 Ｃ バイポーラ素子
ＬＤＤ領域） １６，１１５ Ｐ-型拡散層（ＰチャネルＭＯＳ素子の
ＬＤＤ領域） １７，１１６ Ｐ-型拡散層（バイポーラ素子の真性ベ
ース領域） １８，１１７ 酸化膜（サイドウォール） １９，１１８ Ｎ+型拡散層（ＮチャネルＭＯＳ素子の
ソース，ドレイン領域） ２０，１１９ Ｐ+型拡散層（ＰチャネルＭＯＳ素子の
ソース，ドレイン領域） ２１，１２０ Ｐ+型拡散層（バイポーラ素子の外部ベ
ース領域） ２２，１２１ 酸化膜 ２３，１２２ 開口部 ２４，１２３ Ｎ+型拡散層（バイポーラ素子のエミッ
タ領域） ２５，１２４ エミッタ電極 ２６，１２５ 層間絶縁膜 ２７，１２６ コンタクト開口部 ２８，１２７ アルミニウム電極 Ａ ＰチャネルＭＯＳ素子 Ｂ ＮチャネルＭＯＳ素子 Ｃ バイポーラ素子
Claims (2)
- 【請求項１】 バイポーラ素子とＭＯＳ素子と抵抗素子
とを半導体基板に備え、第１の酸化工程と、領域形成工
程と、第２の酸化工程と、エッチング工程と、第３の酸
化工程とを有する半導体装置の製造方法であって、リン濃度が高い第１の領域は、前記バイポーラ素子のコ
レクタ引き出し部を形成するものであり、 リン濃度が
低い第２の領域は、前記バイポーラ素子のエミッタ部を
含むベース部と前記ＭＯＳ素子部と抵抗素子部を形成す
るものであり、前記第１の酸化工程は、半導体基板の一
部の領域であって、後の工程でリンを高濃度に導入する
予定の領域である前記第１の領域と、後の前記領域形成
工程で前記リンを高濃度に導入することを行わずリン濃
度を前記第１の領域よりも低くする予定の領域である第
２の領域とのいずれの領域においても、酸化膜を形成す
る処理であり、 前記領域形成工程は、前記第１の酸化工程で形成された
酸化膜の上から前記第１の領域にリンを導入して、前記
第２の領域に比べて、該第１の領域においてリン濃度を
高濃度にする処理であり、 前記第２の酸化工程は、前記第１の酸化工程で形成され
た酸化膜の膜厚が増加するように前記第１及び第２の領
域を酸化し、前記リン濃度の差により前記第１の領域の
方が前記第２の領域より膜厚が厚くなるように前記第１
及び第２の領域を酸化する処理であり、 前記エッチング工程は、前記第２の酸化工程の後に、前
記第１の領域には酸化膜が残り、前記第２の領域の酸化
膜は除去されるように全面エッチングを行う処理であ
り、 前記第３の酸化工程は、前記全面エッチング処理後に前
記第１及び第２の領域を酸化する処理であることを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記第２の酸化工程の前に、１０００℃
以上の温度の窒素雰囲気中で押し込みを行う工程と、１
０００℃未満の温度のスチーム雰囲気中で前記第２の酸
化を行う工程とを有することを特徴とする請求項１に記
載の半導体装置。の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08160108A JP3110313B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
| US08/879,320 US5904519A (en) | 1996-06-20 | 1997-06-19 | Method of manufacturing Bi-CMOS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08160108A JP3110313B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012753A JPH1012753A (ja) | 1998-01-16 |
| JP3110313B2 true JP3110313B2 (ja) | 2000-11-20 |
Family
ID=15708033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08160108A Expired - Fee Related JP3110313B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5904519A (ja) |
| JP (1) | JP3110313B2 (ja) |
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|---|---|---|---|---|
| JP2008311519A (ja) * | 2007-06-15 | 2008-12-25 | Nec Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (5)
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|---|---|---|---|---|
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| JPS6336555A (ja) * | 1986-07-31 | 1988-02-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0368167A (ja) * | 1989-08-07 | 1991-03-25 | Hitachi Ltd | 半導体装置の製造方法およびそれによって得られる半導体装置 |
| JPH0652778A (ja) * | 1992-05-12 | 1994-02-25 | Fuji Electric Co Ltd | 回路遮断器 |
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-
1996
- 1996-06-20 JP JP08160108A patent/JP3110313B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-19 US US08/879,320 patent/US5904519A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH1012753A (ja) | 1998-01-16 |
| US5904519A (en) | 1999-05-18 |
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