JPH0368167A

JPH0368167A - 半導体装置の製造方法およびそれによって得られる半導体装置

Info

Publication number: JPH0368167A
Application number: JP1204199A
Authority: JP
Inventors: Yasuhiro Kasama; 笠間　靖裕; Kazuyoshi Oshima; 大嶋　一義; Shinji Udo; 有働　信治
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1989-08-07
Filing date: 1989-08-07
Publication date: 1991-03-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置の製造技術に関し、特に、同一半
導体基板に厚さの異なる複数のゲート酸化膜を同時に成
長させる半導体装置の製造技術に適用して有効な技術に
関するものである。

〔従来の技術〕

酸化膜成長技術については、例えば株式会社オーム社、
昭和５９年１１月３０日発行、ｒＬｓＩハンドブックＪ
Ｐ２９３〜Ｐ２９７に記載があり、乾燥酸化法、加湿酸
化法および水蒸気酸化法等の酸化膜成長技術について説
明されている。

ところで、半導体装置においては、同一半導体基板中に
ゲート酸化膜厚の異なるＭＯＳ）ランジスタ（以下、Ｍ
ＯＳという〉が形成される場合がある。

例えばダイナミック形ＲＡＭ　（以下、ＤＲＡＭという
）においては、ホットキャリアに起因するＭＯＳの劣化
を防止する観点から、微細なＭＯＳの電源電圧を外部電
源電圧５Ｖよりも降圧している場合がある。この場合、
半導体基板には、互いに異なる電源電圧によって駆動す
る複数のＭＯＳが形成されるが、電源電圧の高いＭＯＳ
のゲート酸化膜はゲート破壊耐圧を確保する観点からそ
の膜厚を厚く、また、電源電圧の低いＭＯＳのゲート酸
化膜は、相互コンダクタンスを向上させる観点からその
膜厚を薄くする必要があり、半導体基板には、ゲート酸
化膜厚の異なる複数のＭＯＳが形成される。

従来、このような膜厚の異なるゲート酸化膜を同一半導
体基板に形成するには、まず、通常の酸化処理によって
フィールド酸化膜に囲まれた半導体基板の同一結晶面に
所定の厚さの複数のゲート酸化膜を形成した後、このゲ
ート酸化膜の内、膜厚を変えようとする領域の膜を除去
し、次いで再び通常の酸化処理を施して、ゲート酸化膜
を除去した領域に膜厚の異なるゲート酸化膜を形成して
いた。

〔発明が解決しようとするＩ！題〕

ところが、厚さの異なるゲート酸化膜毎に酸化処理を施
す上記従来技術においては、先に形成したゲート酸化膜
の膜厚が、その後のゲート酸化膜の成長に際して変動し
てしまう等、その形成制御が非常に困難であり、半導体
装置の信頼性が著しく低下してしまう問題があることを
本発明者は見出した。

本発明は上記課題に着目してなされたものであり、その
目的は、膜厚の異なるゲート酸化膜を同時に成長させる
ことによって、ゲート酸化膜の形成制御を良好にするこ
とのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、同一半導体基板にゲート酸化膜厚の異扛る複
数のＭＯＳ形半導体素子を備える半導体装置の製造方法
であって、前記半導体基板の酸化適度の異なる結晶面に
、前記ゲート酸化膜厚の異なるＭＯＳ形半導体素子を形
成し、前記膜厚の異なるゲート酸化膜を同時に成長させ
る半導体装置の製造方法である。

〔作用〕

上記した手段によれば、ゲート酸化膜を成長させる結晶
面によって、成長する酸化膜の膜厚を変えることができ
るため、−回の酸化膜成長工程で厚さの異なる複数のゲ
ート酸化膜を同時に成長させることが可能となり、ゲー
ト酸化膜の形成制御を良好にすることが可能となる。

〔実施例〕

第１図（ａ）〜Ｕ）は本発明の一実施例である半導体装
置の製造方法を示す各製造工程における半導体基板の要
部断面図、第２図はこの半導体装置の構成を示す半導体
チップの平面図、第３図は出力バッファ回路の構成を示
す拡大平面図、第４図はこの半導体装置のバッファ部の
回路図、第５図はこの半導体装置における半導体チップ
の要部拡大平面図、第６図は第５図ＶＩ−Ｖｌ線におけ
る半導体チップの要部拡大断面図である。

第２図に示す本実施例の半導体装置は、例えば１６Ｍワ
ード×１ビット構成のＤＲＡＭを備える半導体チップ１
である。

半導体チップ１は、その中央に、その短辺と平行に配置
された周辺回路領域と、半導体チップｌの長辺と平行に
配置された周辺回路領域とによって、４Ｍビット毎のメ
モリマットに分割されている。

各メモリマットは、さらに１６個の２５６にビットのメ
モリセルアレイに分割されている。そして、メモリセル
アレイから出力される微小電気信号は、メモリセルアレ
イの間に配置されたセンスアンプＳＡによって検出され
、かつ増幅されるようになっている。なお、各メモリセ
ルアレイには、例えばｌトランジスタ・１キヤパシタ形
の複数のメモリセル（１！！示せず）がマトリクス状に
配置されている。そして、情報を記憶するキャノｉシタ
には、例えばトレンチキャパシタ（図示せず）が採用さ
れている。

半導体チップ１の中央に、その短辺と平行に配置された
周辺回路領域には、行および列アドレスバッファ回路、
比較回路、列デコーダ回路ＹＤおよびビット線やクロッ
ク回路に電源電圧を供給するための電源電圧発生回路等
の周辺回路が配置されている。

また、半導体チップ１の中央に、その長辺と平行に配置
された周辺回路領域には、ワード線ドライバ回路ＷＤ、
行デコーダ回路ＸＤ、メインアンプ回路ＭＡおよび出力
バッファ回路ＤＱ等の周辺回路が配置されている。

なお、周辺回路領域における最も小さい矩形状の領域は
、ポンディングパッドＢＰを示している。

出力バッファ回路ＤＱは、第３図に示すように、例えば
４つのバッファ部ＤＱ、〜ＤＱ４　によって構成されて
いる。半導体装置が４ＭＸ４ビツト構成の場合には、こ
れら全てのバッファ部ＤＱｌ〜ＤＱａ　が使用されるが
、本実施例の半導体装置は１６ＭＸ１ビツト構戊なので
、例えばバッファ部ＤＱ＋　、ＤＱ４　のみが使用され
るようになっている。

出力バッファ回路ＤＱには、外部電源電圧５Ｖと対応さ
せるための高電源電圧５ｖによって駆動するＭＯＳと、
例えば低電源電圧３．３ｖによって駆動するＭＯＳとが
形式されている。

ここで、バッファ部Ｄ　Ｑ　４　の回路構成を第４図に
より説明する。

切換え端子α、　ｆｆ、　β、１は、半導体装置のワー
ドＸビット構成を１６ＭＸ１ビツトにするのか、４ＭＸ
４ビツトにするのかを切り換えるための端子である。こ
の端子には、上記したメインアンプＭＡから出力された
信号が伝達されるようになっている。

切換え端子α、１は、各々クロックドインバータ回路部
２．２を介して、各々二人力のＮＡＮＤ回路３．３の一
方の入力端子に接続されている。

なお、二人力のＮＡＮＤ回路３のもう一方の入力端子に
は、制御信号端子Ｄｉ５Ｅが接続されている。

各クロックドインバータ回路部２，２は、ｐチャネルＭ
Ｏ５）ランジスタ〈以下、９ＭＯＳという）２ａとｎチ
ャネルＭＯ５）ランジスタ（以下、ｎＭＯＳという）２
ｂとによって構成されたインバータ部と、インバータ部
の出力に接続されたインバータ回路２Ｃと、このインバ
ータ回路２Ｃの出力に接続されたスイッチング９ＭＯＳ
２ｄおよびスイッチングｎＭＯＳ２ｅとによって構成さ
れている。

制御信号端子“ＯＬは、インバータ回路４を一段介して
各クロックドインバータ回路部２．２の０ＭＯＳ２ｂの
ゲート電極に接続され、さらにインバータ回路４の後段
にインバータ回路５をもう一段介して各クロックドイン
バータ回路部２，２のｐＭ’０３２ａ、２ａのゲート電
極に接続されている。

上記したＮＡＮＤ回１１！８３の出力は、二人力のＮＯ
Ｒ回路６ａの一方の入力およびインバータ回路７の入力
に接続されている。ＮＯＲ回路６ａの出力は、もう一つ
の二人力のＮＯＲ回路６ｂの一方の入力に接続されてい
る。

このＮＯＲ回路６ｂの出力は、ＮＯＲ回路６ａのもう一
方の入力に接続され、これら２つのＮ。

Ｒ回路６ａ、６ｂによってフリップフロップ回路が構成
されている。

また、インバータ回路７の出力は、ＮＯＲ回路６ｂの入
力に接続されている。そして、上記した２つのＮＯＲ回
路５ａ、５ｂによって構成されたブリップフロップ回路
部とインバータ回路７とによってレベル変換回路部が構
成されている。

プリップフロップ回路の出力は、抵抗Ｒ３を介して第１
の出力ＭＯＳ８のゲート電極に接続されている。また、
インバータ回路７の出力は、抵抗Ｒ２を介して第２の出
力ＭＯＳ９のゲート電極に接続されている。

そして、これら第１．第２の出力ＭＯＳ８．９の出力は
結線され、ポンディングパッドＢＰに接続されている。

なお、第１１第２の出力ＭＯＳ８゜９は、出力の立ち上
げを２段階に分けることによって、出力波形の急激な立
ち上がりを緩和し、ノイズに起因するリンギング現象等
を軽減するようになっている。

このようなバッファ部ＤＱ４において、第１、第２の出
力ＭＯＳｌｌ！、９およびレベル変換回路部における各
ＮＯＲ回路（ｉａ、６ｂやインバータ回路７は、外部電
源電圧５Ｖにレベル変換させるため高電源電圧５ｖで駆
動するが、それ以外のＭＯＳは、低電源電圧３．３ｖで
駆動するようになっている。

次に、本実施例の半導体装置を構成する電源電圧５Ｖお
よび電源電圧３．３ＶのＭＯＳについて第５図および第
６ｒ！Ａにより説明する。

本実施例の半導体装置における半導体基板（以下、基板
という）１０は、例えば比抵抗ｌＯΩＣ１程のｐ形のシ
リコン（Ｓｉ）単結晶からなり、その主面は（１００）
面である。

基板１００所定箇所には、矩形状の溝部１１が形成され
ており、その−内壁面１１ａおよびその対向面１１ｂは
（１１０）面となっている。

電源電圧３．３ｖのｎＭＯＳ１２は、基板１０の主面、
すなわち（１００）面に形成され、また、電源電圧５ｖ
のｎＭＯＳ１３は、溝部１１の内壁面１１ａ、すなわち
（１１０）面に形成されている。

電源電圧３．３ＶのｎＭＯＳ１２は、基板１０の上部に
ｎ形不純物リン（Ｐ）およびヒ素（Ａｓ）等が導入され
てなるＬＤＤ構造の拡散層１４ａと、基板１０の主面上
に形成されたＳｉＯｘ　からなるゲート酸化膜１５ａと
、ゲート酸化膜１５ａ上に形成されたｎ形の多結晶Ｓｉ
（以下、ポリＳｉという）等からなるゲート電極１６ａ
とから構成されている。ゲート酸化膜１５ａの膜厚は、
例えば１５０人程である。

一方、電源電圧５ｖのｎＭＯＳ１３は、基板１０の主面
および溝部１１の底面にｎ形不純物リン（Ｐ）およびヒ
素（Ａｓ）等が導入されてなる拡散層１４ｂと、溝ｆＩ
６１１の内壁面の内、（１１０）面の一部に形成された
ゲート酸化膜１５ｂと、溝部１１の内壁面全面を被覆す
るｎ形ポＵＳｉ等からなるゲート電極１６ｂとから構成
されている。

ゲート酸化膜１５ｂの膜厚は、その破壊耐圧を確保する
観点から上記したゲート酸化膜１５ａよりも厚く、例え
ば２５０人程である。

なお、ゲート電極１６ｂは、ＩＫ５図に示すように、ｎ
形ポリＳｉ等からなる引出し電極１７と接続され、基板
１０の主面上に引き出されている。

各ｎＭＯＳｆ２．１３は、基板１０に形成されたＳｉｎ
、からなるフィールド酸化膜１８およびその下層にｐ形
不純物ホウ素（Ｂ）等が導入されてなるチャネルストッ
パ１９によって電気的に分離されている。

基板１０の上面には、ＢＰＳＧ等からなる層間絶縁膜２
０が堆積されている。層間絶縁膜２０の上面には、ｎ形
ポリＳｉ等からなる引出し電極２１がパターン形成され
ており、この引出し電極２１は、層間絶縁膜２０の一部
に開孔されたコンタクトホール２２を介して拡散層１４
ａ、１４ｂと接続されている。なお、コンタクトホール
２２の内部には、タングステン（Ｗ）等の高融点金属が
埋め込まれている。

層間絶縁膜２０の上面には、引出し電極２１をを被覆す
るように５ｉｎｓ等からなる絶縁膜２３が堆積されてお
り、溝８１１に起因する段差が平坦化されている。

絶縁膜２３の上面には、Ｓｉｎ、等からなる絶縁膜２４
が堆積されている。絶縁膜２４の上面には、アルミニウ
ム（Ａｌｌ）−３ｉ−銅（Ｃｕ）合金等からなる配線２
５がパターン形成されており、その配線２５は、絶縁膜
２４に開孔されたスルーホール２６を介して下層の引出
し電極２１と接続されている。そして、基板１０の最上
層には、窒化Ｓ　ｉ（Ｓ　１３Ｎ４）等からなる表面保
護膜２７が堆積されており、配線２５は外部環境から保
護されている。

次に、本実施例の半導体装置の製造方法を第１図（ａ）
〜（」）により説明する。

例えば、その主面およびオリエンテーションフラット面
（図示せず）が（１００）面である比抵抗１０Ω国程の
ｐ形Ｓｉウェハを基板１０として、このような基板１０
の所定の位置に複数の矩形状の溝部１１をプラズマドラ
イエツチング法等により形成する。この際、溝部１１の
少なくとも一内壁面１１ａを、オリエンテーションフラ
ット面に対して４５度傾斜させ、その面が（１１０）面
となるようにする（第１図（ａ））。

次いで、基板ｌＯの表面にＳｉｎ、等からなる薄いパッ
ド酸化膜２８を熱酸化法等により成長させ、さらにその
表面に窒素シリコン等からなる絶縁膜２９をＣＶＤ法等
により堆積する。

続いて、絶縁膜２９の表面に、フォトレジスト（以下、
レジストという）３０ａを、レジスト３Ｑａの上面が略
平坦になるまで堆積した後、素子領域のみにレジスト３
０ａが残るようにパターン形成する。

そして、レジスト３０ａから露出する絶縁膜２９を、例
えば熱リン酸を用いたウェットエツチング法、あるいは
フレオン系のガスを用いたプラズマドライエツチング法
により除去し、さらにその下部のパッド酸化膜２８を除
去する（第１図（ロ）〉。

次に、レジス）３Ｑａおよび残された絶縁膜２９をマス
クにして、分離領域における基板１０の上部にチャネル
ストッパ用のｐ形不純物ホウ素（Ｂ）を注入する。

続いて、不要となったレジスト３０ａを除去した後、絶
縁膜２９をマスクにして、例えば水蒸気を流した酸化炉
中で基板ｌＯを数時間熱処理して分離領域にＳｉｎ、か
らなるフィールド酸化膜１８を成長させる。そして、こ
の際、同時にフィールド酸化膜１８の下層にチャネルス
トッパ１９を形成する（第１図（Ｃ）〉。

その後、絶縁膜２９を熱リン酸等によるウェットエツチ
ング法等によって除去し、さらにその下部のパッド酸化
膜２８も除去して素子領域における基板１０の結晶面を
露出させる。

そして、例えば乾燥酸素中で基板ｌＯを酸化し、薄い５
ｉ０２膜（図示せず）を成長させ、さらにそのＳｉｎ、
膜をウェットエツチング法等により除去し、再び素子領
域における基板１０の結晶面を露出させる。この工程は
、選択酸化工程においてＳｉと５ｉｎ２との界面に形成
される５ｉｓＮ４を酸化して除去するために必要な工程
である（第１図（イ））。

次に、例えば水蒸気を流した酸化炉中で基板１０を数時
間熱処理し、（１００）面および（１１０〉面に各々ゲ
ート酸化膜１５ａ、１５ｂを同時に成長させる。

ところで、一般に結晶面が異なると酸化適度も異なるこ
とが知られている。例えば（１１０）面の酸化適度は（
１００）面に対して約１．５倍である。

したがって、ゲート酸化膜１５ａ、１５ｂを同時に、か
つ動作電圧５ｖのｎＭＯＳ１３のゲート酸化膜１５ｂが
破壊耐圧を確保する程度に酸化処理を施しても、（１０
０）面には、（ｌ　ｌ　Ｏ）面のゲート酸化膜１５ｂよ
りも薄いゲート酸化膜１５ａを形成することができる。

次に、基板ｌＯの表面にｎ形ポリＳ１等からなる導電膜
３１をＣＶＤ法等により堆積し、その表面にレジスト３
０ｂを、その上面が略平坦になる程度に塗布する。そし
て、これを（１００）面に形成されるｎＭＯｓ１２（第
５図参照）のゲート部分および引出し電極１７（第５図
参照）の部分に残るようにパターン形成する（第１図（
ｆ））。

続いて、レジスト３０ｂをマスクにして、導電膜１６を
異方性ドライエツチング法等によりエツチングして、電
源電圧５ＶのｎＭＯＳ１２のゲート電極１６ａを形成す
る。この際、溝部１１の内壁面全面にも導電膜１６が残
存し、この一部が電源電圧３．３ＶのＭＯＳのゲート電
極１６ｂとなる（第１図（ｇ））。

次いで、レジス）３Ｑｂを除去した後、ゲート電極１６
ａ、１６ｂとフィールド酸化膜１８とをマスクにして、
自己整合的に軽くｎ形不純物リン（Ｐ）等を注入する。

続いて、基板１０の主面上にＳｉ○、からなる絶縁膜を
堆積し、これをエッチバックしてスペーサ３１を形成し
た後、さらに基板ｌＯにｎ形不純物ヒ素（Ａｓ）等を注
入する。

そして、注入された不純物を結晶格子に組み込んで電気
的活性化を図るため、熱処理を施し不純物を基板１０の
横方向に拡散させ、ＬＤＤ構造の拡散層１４ａおよび拡
散層１４ｂを形成する。

このようにして基板１０の（１００）面に電源電圧５Ｖ
のｎＭＯＳ１２を形成し、基板１０の（１１０）面に電
源電圧３．３ｖのｎＭＯＳ１３を形成する。なお、熱処
理しても不純物が、ゲート電極１６ｂの下方の基板１０
に拡散されない場合には、イオン注入に際して、斜方向
から不純物を注入すれば良い（第１図Ｑ１））。

次に、基板１０の主面上にＢＰＳＧ等からなる層間絶縁
膜２０を堆積し、さらにその層間絶縁膜２０に拡散層１
４ａ、１４ｂに達するコンタクトホール２２を開孔形成
する（第１図（１））。

続いて、タングステン（Ｗ）選択ＣＶＤ法等によりコン
タクトホール２２の内部にＷを埋め込み、さらに基板１
０の表面にｎ形ポリＳｉ等を堆積し、これをパターンニ
ングして引出し電極２１を形成する。

次いで、基板１０の表面にＳｉＯ２等からなる絶縁膜２
３を、その上面が略平坦になる程度に堆積した後、引出
し電極２１が露出する程度に絶縁膜２３をエッチバック
して、その上面を平坦化する（第１図（Ｊ））。

その後、第６図に示すように、絶縁膜２３の上面に５ｉ
０２等からなる絶縁膜２４を堆積し、その所定の位置に
スルーホール２６を開孔する。次いで、絶縁膜２４の上
面にアルミニウムーＳｉ−銅（Ｃｕ）合金等からなる金
属膜を堆積した後、これをパターンニングして配線２５
を形成する。

そして、絶縁膜２４の上面に、配線２５を被覆するよう
に５ｌｓＮ４からなる表面保護膜２７を堆積した後、基
板１０であるウェハから個々の半導体チップ１を切り出
して半導体装置を製造する。

このように本実施例によれば、以下の効果を得ることが
できる。

（１）、（１１０）面の酸化適度が、（１００）面の酸
化適度よりも速いため、ゲート酸化膜１５　ａ。

１５ｂを同時に、かつゲート酸化膜１５ｂの破壊耐圧を
確保する程度に酸化処理を施しても、（１００）面には
、（１１０）面のゲート酸化膜１５ｂよりも薄いゲート
酸化膜１５ａを形成することができる。

Ｃ２）、上記（１）により、ゲート酸化膜１５ａ、１５
ｂを同時に成長させても、電源電圧５ＶのｎＭＯＳ１３
の破壊耐圧を確保したまま、電源電圧３．３ＶのｎＭＯ
Ｓ１２の相互コンダクタンスを向上させ、回路動作を高
速化させることができる。

（３）、上記（１）により、膜厚の異なるゲート酸化膜
１５ａ、１５ｂを同時に成長させることができるため、
ゲート酸化膜１５ａ、１５ｂの形成制御を良好にするこ
とができ、その形成精度を大福に向上させることができ
る。

（菊上記（１）〜（３）により、ゲート酸化膜１．５ａ
、１５ｂの信頼性が大幅に向上するため、同一半導体チ
ップ１内に異なる電源電圧によって駆動するｎＭ○Ｓ１
２．１３を備える半導体装置の信頼性を大幅に向上させ
ることができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例においては、半導体基板における（
１００）面および（１１０）面ｉｍ　Ｍ　ＯＳ形半導体
素子を形成した場合について説明したがこれに限定され
るものではなく、他の結晶面を使用しても良い。

また、前記実施例においては、１６ＭワードＸ１ビツト
構成のＤＲＡＭに適用したがこれに限定されるものでは
なく、異なる電源電圧１こよって駆動するＭＯＳ形半導
体素子により構成された他のワード構成のＤＲＡＭにも
適用することもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＲＡＭに適用した
場合について説明したが、これに限定されず種々適用可
能であり、例えば内部降圧回路を持つＬｏｇ　ｉ　ｃ等
の他の半導体装置や異なる電源電圧によって駆動するＭ
ＯＳ形半導体素子を備えるゲートアレイ等の他の半導体
装置に適用することもできる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、同一半導体基板にゲート酸化膜厚の異なる複
数のＭＯＳ形半導体素子を備える半導体装置の製造方法
であって、前記半導体基板の酸化適度の異なる結晶面に
、前記ゲート酸化膜厚の異なるＭＯＳ形半導体素子を形
成し、前記膜厚の異なるゲート酸化膜を同時に成長させ
ることにより、膜厚の異なるゲート酸化膜の形成制御を
良好にすることが可能となる。

【図面の簡単な説明】

第１図（ａ）〜０）は本発明の一実施例である半導体装
置の製造方法を示す各製造工程における半導体基板の要
部断面図、第２図はこの半導体装置の構成を示す半導体チップの平
面図、第３図は出力バッファ回路の構成を示す拡大平面図、第４図はこの半導体装置のバッファ部の回路図、第５図
はこの半導体装置における半導体チップの要部拡大平面
図、第６図は第５図ＶＩ−Ｖｌ線における半導体チップの要
一部拡大断面図である。１・・・半導体チップ、２・・・クロックドインバータ
回路部、２ａ・・・ｐＭＯｓ、２ｂ・・・ｎＭＯＳ，２
Ｃ・・・インバータ回路、２ｄ・・・スイッチングｐＭ
ＯＳ，２ｅ・・・スイッチングｎＭＯＳ，３・・・ＮＡ
ＮＤ回路、４，５゜７・・・インバータ回路、６ａ、６
ｂ・・・ＮＯＲ回路、８・・・第１の出力ＭＯＳ，９・
・・第２の出力ＭＯＳＳ　１０・・・半導体基板、１１
・・・溝部、１１ａ、１１ｂ−−−内壁面、１２゜１３
−・・ｎＭＯＳ１１４ａ、ｔ４ｂ−−−拡散層、１５ａ
、１５ｂ・・・ゲート酸化膜、１６・・・導電膜、１６
ａ、１６ｂ・・・ゲート電極、１７．２１・・・引出し
電極、１８・・・フィールド酸化膜、１９・・・チャネ
ルストツノ（，２０・・・層間絶縁膜、２２・・・コン
タクトホール、２３．２４・・・絶縁膜、２５・・・配
線、２６・・・スルーホール、２７・・・表面保護膜、
２８・・・パッド酸化膜、２９・・・絶縁膜、３０ａ、
３０ｂ・・・レジスト、３１・・・スペーサ、ＳＡ・・
・センスアンプ回路、ＷＤ・・・ワード線ドライバ回路
、ＸＤ・・・行デコーダ回路、ＹＤ・・・列デコーダミ
ＭＡ・・・メインアンプ回路、ＤＱ・・・出力バッファ
回路、ＤＱ＋　〜ＤＱ・・・バッファＩ、ＢＰ・・・ポ
ンディングパッド、α、ｉ、β、Ｆ・・・切り換え端子
、（５Ｌ。ＤＯＥ・・・制御信号端子。

Claims

【特許請求の範囲】１、同一半導体基板にゲート酸化膜厚の異なる複数のＭ
ＯＳ形半導体素子を備える半導体装置の製造方法であっ
て、前記半導体基板に酸化適度の異なる特性を有する二
以上の結晶面を露出させ、該結晶面の各々に、前記ＭＯ
Ｓ形半導体素子の膜厚の異なるゲート酸化膜を同時に成
長させることを特徴とする半導体装置の製造方法。２、前記複数のＭＯＳ形半導体素子が、互いに異なる電
源電圧によって駆動する複数のＭＯＳ形半導体素子であ
り、前記半導体基板の酸化適度の異なる結晶面に、前記
互いに異なる電源電圧によって駆動するＭＯＳ形半導体
素子のゲート酸化膜を同時に成長させることを特徴とす
る請求項１記載の半導体装置の製造方法。３、前記半導体基板がシリコンによって構成され、該半
導体基板の｛１００｝面に、低電源電圧によって駆動す
るＭＯＳ形半導体素子を形成し、かつ該半導体基板の｛
１１０｝面に高電源電圧によって駆動するＭＯＳ形半導
体素子を形成することによって、これら互いに異なる電
源電圧によって駆動するＭＯＳ形半導体素子の各々のゲ
ート酸化膜を同時に成長させることを特徴とする請求項
２記載の半導体装置の製造方法。４、前記｛１００｝面に低電源電圧によって駆動するＭ
ＯＳ形半導体素子を形成し、かつ前記｛１１０｝面に高
電源電圧によって駆動するＭＯＳ形半導体素子を形成し
たことを特徴とする請求項３記載の半導体装置の製造方
法によって得られる半導体装置。