JP2006066928A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 極めて微細なSOI−MOSトランジスタおよびその製造方法を得る。
【解決手段】 支持基板1上に厚い酸化膜2、外部から絶縁された半導体膜31、拡散阻止絶縁膜として作用する薄い酸化膜21および薄いSOI層3を順次形成し、SOI層3に、MOSトランジスタのドレイン拡散層9、10およびソース拡散層8、11を形成する。上記MOSトランジスタのチャネルの下方の上記薄い酸化膜21には、チャネルと同じ導電型を有する高不純物濃度領域38が形成される。MOSトランジスタの短チャネル効果が抑制され、ソース・ドレイン耐圧が向上し、さらにドレイン接合容量が低下するので、極めて微細なMOSトランジスタをSOI層に形成できる。
【選択図】 図1
【解決手段】 支持基板1上に厚い酸化膜2、外部から絶縁された半導体膜31、拡散阻止絶縁膜として作用する薄い酸化膜21および薄いSOI層3を順次形成し、SOI層3に、MOSトランジスタのドレイン拡散層9、10およびソース拡散層8、11を形成する。上記MOSトランジスタのチャネルの下方の上記薄い酸化膜21には、チャネルと同じ導電型を有する高不純物濃度領域38が形成される。MOSトランジスタの短チャネル効果が抑制され、ソース・ドレイン耐圧が向上し、さらにドレイン接合容量が低下するので、極めて微細なMOSトランジスタをSOI層に形成できる。
【選択図】 図1
Description
本発明は半導体装置およびその製造方法に関し、特に絶縁膜上の単結晶シリコン膜中にMOS型電界効果トランジスタ等の素子が形成された、シリコン・オン・インシュレータ(Silicon On Insulator)と呼ばれる構造(以下、SOI構造と称する)を有する半導体装置およびその製造方法に関する。
従来、上記SOI構造を有する半導体装置としては、図2に示すような通常のMOSトランジスタ(以下、MOSと略記する。)が、絶縁膜2の上に形成された構造の半導体装置が知られている。なお、このようなSOI構造の半導体装置は、例えば、1989年、アイ・イー・ディー・エム テクニカルダイジェスト、第829〜832頁(IEDM Technical Digest, pp829-832, 1989)に記載されている(非特許文献1)。
図2は相補型MOSの断面構造を示す図であり、図2において、参照符号1は支持基板、2は厚いシリコン(Si)酸化膜、3は単結晶Si膜、4はゲート絶縁膜、5および6はゲート電極、7はゲート保護絶縁膜、8および9はそれぞれ単結晶Si膜3内に形成された、n型低抵抗ソース拡散層およびドレイン拡散層、10および11はそれぞれ単結晶Si薄膜3内に形成されたp型ドレイン拡散層およびソース拡散層、12は高融点金属珪化膜、13は配線層間絶縁膜、14、15および16はそれぞれ接地電源金属配線、出力金属配線および電源金属配線を、それぞれ示す。
図2は相補型MOSの断面構造を示す図であり、図2において、参照符号1は支持基板、2は厚いシリコン(Si)酸化膜、3は単結晶Si膜、4はゲート絶縁膜、5および6はゲート電極、7はゲート保護絶縁膜、8および9はそれぞれ単結晶Si膜3内に形成された、n型低抵抗ソース拡散層およびドレイン拡散層、10および11はそれぞれ単結晶Si薄膜3内に形成されたp型ドレイン拡散層およびソース拡散層、12は高融点金属珪化膜、13は配線層間絶縁膜、14、15および16はそれぞれ接地電源金属配線、出力金属配線および電源金属配線を、それぞれ示す。
厚さが100nm以下という極めて薄い単結晶Si膜3を用いて構成されたSOI構造を有するMOSトランジスタは、各ソース拡散層およびドレイン拡散層8〜11の底部が、誘電率がSiの約1/3と小さい、厚いSi酸化膜2上に直接形成されているため、通常のSi半導体基板上に形成されたMOSトランジスタよりも、ソースおよびドレイン拡散層底面成分の容量を極度に低減できる。また、ゲート容量に関しても、下地である厚いSi酸化膜2内で電界が降下する成分だけ、容量低減の効果を生じる。従って、従来のこのようなSOI構造を有する半導体装置は、容量低減に比例してMOSトランジスタの遅延時間が低減されて、高速動作が可能となるという特長を有していた。
さらに、上記極めて薄いSi膜を用いたMOSトランジスタにおいては、ソース・ドレイン拡散層8〜11の上部を、低抵抗な高融点金属珪化膜12で置換して、ソース・ドレイン直列抵抗を低減している。
1989年、アイ・イー・ディー・エム テクニカルダイジェスト、第829〜832頁(IEDM Technical Digest, pp829-832, 1989)
しかし、上記従来のSOI構造を有する半導体装置は、ドレイン電界が単結晶Si薄膜3と下地の厚いSi酸化膜2に分割されるため、単結晶Si薄膜3内のドレイン電界は、通常のSi半導体基板に形成されたMOSトランジスタに比べて、むしろ増大する。ここで、図3に、n導電型MOSトランジスタにおけるゲート電極端部付近のドレイン電界分布を示す。図3はドレイン拡散層9に正の大きな電圧が印加され(この場合、ドレイン電圧VDD=2.5Vが印加され)、ゲート電極5にはほぼ接地電位に近い電圧が印加された時の状態を示し、実線は厚さ500nmの厚い酸化膜2が存在しない不純物濃度1×1016cm-3の通常のSi半導体基板を用いた場合の電界分布を示し、破線は同じSi半導体基板を用いた支持基板1上に厚さ500nmの厚い酸化膜2と厚さ100nmの単結晶Si薄膜を有する、図2に示した超薄膜SOI構造の場合の電界分布を示す。
すなわち、図3から明らかなように、通常のSi半導体基板上に作成した場合よりも、従来のSOI構造上に作成した場合のMOSトランジスタの方のドレイン電界が高い。特に、ゲート電極5直下のドレイン拡散層9の端部において電界集中が強まり、このため通常のSi半導体基板上に形成されたMOSトランジスタに比べて、ソース・ドレイン間耐圧が低下するという問題があった。
また、極めて薄い単結晶Si膜3を用いて構成されたSOI構造を有するMOSトランジスタにおいては、MOSトランジスタの基板電位の変動を防ぐための基板電極を設置することが困難なため、MOSトランジスタ動作中に発生した正孔がチャネル部に蓄積して、基板電位浮遊効果、いわゆる寄生バイポーラ効果による閾電圧の変動、あるいは電流・電圧特性におけるキンク現象の発生等が生じるという問題もあった。
さらに、上記極めて薄いSi膜を有する構造のMOSトランジスタにおいて、ソース・ドレイン拡散層8〜11の上部を置換した高融点金属珪化膜12自体は低抵抗であるが、高不純物濃度Siとの接触抵抗が10Ω/μm2程度と無視できない。MOSトランジスタの微細化にともなう極めて薄い単結晶Si層3がさらに薄膜化されて、単結晶Si層3が極度に薄くなると、ソース・ドレイン電流経路は実効的に高融点金属珪化膜12の側面に集中する分布になり、そのため、上記接触抵抗によってソース・ドレイン直列抵抗の低下が制限され、十分低くできないという問題もあった。
また、極めて薄い単結晶Si膜に形成されたチャネル領域の不純物濃度を、極めて高くしないと、パンチスルーが起こり、ゲート長が極度に短い微細なMOSFETを形成するのは困難であった。
本発明の目的は、従来のSOI構造を有するMOSトランジスタトランジスタにおける上記問題を解決し、ドレイン・ソース間耐圧特性に優れ、寄生バイポーラ効果による閾電圧値の変動、あるいは電流・電圧特性におけるキンク現象の発生等を防止できる半導体装置およびその製造方法を提供することにある。
本発明の他の目的は、単結晶Si層が極度に薄くなっても、ソース・ドレイン抵抗が接触抵抗によってより制限されることのない半導体装置およびその製造方法を提供することである。
本発明のさらに他の目的は、チャネル領域の高不純物濃度による障害を防止することができる、極めて微細な半導体装置およびその製造方法を提供することである。
ここにおいて、従来のSOI構造を有するMOSトランジスタトランジスタにおけるソースおよびドレイン接合底面成分容量の低減効果、すなわち動作速度の向上という特長を損なわせないことは言うまでもない。
上記目的を達成するため、本発明は、支持基板の表面上に形成された第1の絶縁膜、すなわち図1の場合で言えば単結晶Si基板である支持基板1の表面に形成された第1の絶縁膜である酸化膜2と、当該第1の絶縁膜上に形成されると共に外部から絶縁された半導体膜すなわちSi膜31と、当該Si膜31上の第2の絶縁膜である酸化膜21と、当該第2の絶縁膜21上に形成された単結晶半導体膜すなわち単結晶Si層(SOI層)3と、当該単結晶半導体膜3内に所定の間隔を介してそれぞれ形成された上記単結晶半導体膜と反対導電型を有する領域すなわちソースおよびドレイン領域8、9(または10および11)と、上記単結晶半導体膜3上に形成された第3の絶縁膜すなわちゲート酸化膜4と、当該第3の絶縁膜上に形成された電極すなわちゲート電極5(または6)とを有することを特徴とするものである。
上記半導体装置において、上記外部から絶縁された半導体膜31は、上記ソースおよびドレイン領域8、9とは反対導電型の不純物を添加して構成することができる。この場合、上記外部から絶縁された半導体膜31は、上記単結晶半導体膜3内に形成されたソース、ドレイン領域8、9の、少なくとも底面と接する部分の導入不純物を打ち消す程度に高抵抗に形成してもよい。
また、上記いずれかに記載の半導体装置を同一支持基板上に互いに分離されて複数個形成するために、各半導体装置間の分離領域における上記半導体膜および上記単結晶半導体膜を絶縁膜によって置換して構成することができる。すなわち、図1の場合は、分離領域におけるSi膜31および単結晶Si層3を、酸化膜22により置換すればよい。さらに、上記第1の絶縁膜2の厚さを、第2の絶縁膜21、第3の絶縁膜4および上記単結晶半導体膜3の厚さよりも厚くすれば極めて好ましい結果が得られる。
上記半導体装置において、上記電極がゲート電極であり、上記反対導電型を有する領域がそれぞれソース領域およびドレイン領域であるMOSトランジスタとすることができる。この場合、上記MOSトランジスタのソースおよびドレイン領域の所定領域上に、それぞれ導電性半導体膜を形成するのが好ましい。また、上記MOSトランジスタは相補型トランジスタであってもよい。
本発明に係る半導体装置の製造方法は、第1の絶縁膜を表面に形成した支持基板となる第1の単結晶半導体基板、すなわち図4で言えば、酸化膜2を表面に形成した支持基板1となる第1のSi半導体基板と、第2の絶縁膜および半導体膜すなわち酸化膜21および後で外部から絶縁されるSi薄膜31を順次形成した第2の単結晶半導体基板とを、上記第1の絶縁膜と上記半導体膜とが対向するように貼合せるウエーハ貼合せ工程と、このウエーハ貼合せ工程後に上記第2の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜すなわちSOI層3を形成する薄化工程とを有することを特徴とするものである。
また、本発明に係る半導体基板の製造方法は、第1の絶縁膜を表面に形成した支持基板となる第1の単結晶半導体基板、すなわち図4で言えば、酸化膜2を表面に形成した支持基板1となる第1のSi半導体基板と、第2の絶縁膜および半導体膜すなわち酸化膜21および後で外部から絶縁されるSi薄膜31を順次形成した第2の単結晶半導体基板とを、上記第1の絶縁膜と上記半導体膜とが対向するように貼合せるウエーハ貼合せ工程を経た後、上記第2の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜すなわちSOI層3を形成する薄化工程によりSOI構造の半導体基板を形成する半導体基板の製造方法において、上記第1の単結晶半導体基板すなわち支持基板1は、上記第2の単結晶半導体基板の結晶引き上げ速度よりも速い速度で形成したものを用いれば好適である。
さらに、本発明に係る半導体基板の製造方法は、第1の絶縁膜を表面に形成した支持基板となる第1の単結晶半導体基板と、第2の単結晶半導体基板とを、上記第1の絶縁膜と第2の単結晶半導体基板とが対向するように貼合せるウエーハ貼合せ工程を経た後、上記第2の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜を形成する薄化工程によりSOI構造の半導体基板を製造する半導体基板の製造方法において、上記第1の単結晶半導体基板は、上記第2の単結晶半導体基板の結晶引き上げ速度よりも速い速度で形成した基板を用いることができる。
本発明に係る半導体装置によれば、MOSトランジスタを形成するSOI構造の半導体基板自体を、支持基板上に厚い第1の絶縁膜、低不純物濃度の半導体膜、薄い第2の絶縁膜および極めて薄い単結晶半導体膜を積層化した多層構造のSOI基板とし、低不純物濃度の半導体膜の膜厚を適当な厚さ(使用電源電圧や膜の不純物濃度にも依存するが、電源電圧2Vで膜の不純物濃度が1016cm-3程度の場合は、300〜500nm程度の膜厚)に設定することにより、ドレイン電界は主にゲート電極直下における極めて薄い単結晶半導体膜と低不純物濃度の半導体膜で大部分分割されて、厚い第1の絶縁膜での電圧降下成分を無視できるように構成することができる。すなわち、ドレイン電界は、従来の超薄膜SOI構造のMOSトランジスタよりも、むしろ通常の低不純物濃度のSi基板に形成したMOSトランジスタと類似したドレイン電界分布となる。従って、従来の超薄膜SOI構造のMOSトランジスタのようにソース・ドレイン耐圧の低下を生じること無く、かつ、従来の超薄膜SOI構造のMOSトランジスタよりも配線容量を低減することができる。
上記多層構造のSOI基板において、分離領域すなわち活性領域以外の素子間分離領域の半導体膜および極めて薄い単結晶半導体膜を絶縁膜に置換することにより、ドレイン底面接合容量および配線容量は、この置換された絶縁膜および厚い第1の絶縁膜すなわち図1で言えば、素子間分離酸化膜22と支持基板1直上の厚い酸化膜2による寄生容量となるので、支持基板直上の厚い酸化膜だけによる従来の超薄膜SOI構造での寄生容量に比べて、さらに寄生容量が低減する。このように、ゲート直下領域(活性領域)を除いて極めて薄い単結晶半導体膜および低不純物濃度の半導体層を絶縁膜に置換させたMOSトランジスタは、ソース・ドレイン拡散層領域を可能な限り微細化する構造となる。
また、MOSトランジスタのソースおよびドレイン領域の所定領域上に、それぞれ導電性半導体膜を形成することにより、すなわち図1の場合では、ソース・ドレイン拡散層8〜11上に積上げた低抵抗の多結晶Si膜による引出し電極23〜26を形成することにより、ソース・ドレイン拡散層8〜11からの接続を引出し電極23〜26を介して金属電極14〜16と行うことができるので、ソース・ドレイン拡散層8〜11が形成されている極めて薄い単結晶Si層3の膜厚が、50nm以下と薄い場合においても、ソース・ドレイン接続領域での電流経路は極めて薄い単結晶Si層3の膜厚、または上記接触抵抗によって制限されない。従って、従来のSOI構造のMOSトランジスタに比べてソース・ドレイン直列抵抗を低減することができる。
MOSトランジスタのソース、ドレイン拡散層が形成されている単結晶シリコン膜(SOI層)と多結晶シリコン膜の間に形成された薄い第2の絶縁膜の膜厚は、第1の絶縁膜の膜厚より小さく、また、単層のシリコン酸化膜であってもよく、たとえばシリコン窒化膜とシリコン酸化膜のように、複数の膜の積層膜であってもよい。積層膜からなる場合は、シリコン窒化膜は電荷の拡散を阻止する点ではすぐれているが、トランジスタの安定化という点では、シリコン酸化膜の方がすぐれている。そのため、SOI層と直接接する側にシリコン酸化膜、多結晶シリコン側にシリコン窒化膜を、それぞれ配置するのが好ましい。
第2の絶縁膜の膜厚があまり小さいと、拡散バリヤとしての作用が不十分になるので、トンネル効果による電荷の拡散を防止できる3.5nm以上の膜厚(シリコン酸化膜換算膜厚)を有していることが必要である。しかし、シリコン酸化膜換算膜厚が、ほぼ100nmより大きくなると、本発明の効果が得られなくなるので、良好な結果が得られる第2の酸化膜の膜厚は、シリコン酸化膜に換算して3.5nm以上100nm以下、好ましくは3.5nm以上30nm以下、さらに好ましくは3.5nm以上10nm以下である。この値は、第2の絶縁膜が単層膜であっても、積層膜であっても同じである。
ソース、ドレイン拡散層直下の多結晶シリコン膜は高抵抗であり、これによって、ソース、ドレイン拡散層と半導体基板の間の寄生容量は従来の1/10以下に減少された。
また、とチャネル領域直下の多結晶シリコン膜には、ソース、ドレイン拡散層とは逆導電型の不純物が多量にドープされた高濃度不純物領域が形成され、この高濃度不純物領域とドレインの端部の間には、SOI層が介在して、寄生容量の増加を防止する。
上記高濃度不純物領域の不純物濃度は、パンチスルー現象の発生を効果的に防止するためには5×1017/cm3以上であることが好ましく、イオン注入の際におけるSOI膜の結晶性の破壊を防止するためには1×1019/cm3以下であることが好ましい。このような理由から、上記高濃度不純物領域の不純物濃度は、5×1017/cm3〜1×1019/cm3に設定される。
上記実施例から明らかなように、本発明によれば、極めて薄いSOI層直下に薄い酸化膜と、外部から絶縁されたSi層を、この薄い酸化膜の下に形成し、さらに、このSi層の下に厚い酸化膜および支持基板を重ねて形成したことにより、前記SOI層に形成されたMOSトランジスタの短チャネル効果の抑制、ソース・ドレイン耐圧の向上およびドレイン接合容量の低減に極めて有効である。すなわち、極めて薄SOI層直下の薄い酸化膜を介して、外部から絶縁された前記Si層が存在することにより、ゲート電極直下のドレイン電界が緩和されて、ソース・ドレイン耐圧が向上する。さらに、チャネル領域直下の薄い酸化膜を介した前記Si層をチャネル領域と同一導電型の高濃度とすることにより、チャネル領域のパンチスルー現象を抑制する働きをするため、従来のように短チャネル効果の抑制にチャネル領域を高濃度にする必要がない。このため、伝達コンダクタンスの劣化が生ぜず、従来の超薄膜SOI層に形成したMOSトランジスタに比べて2割以上の大電流化を図ることができる。
また、薄い酸化膜直下に設けた、外部から絶縁された前記Si層は、電位が固定されない構造となっているため、ドレイン拡散層の接合容量成分は、薄い酸化膜、前記Si層、および厚い酸化膜によるそれぞれの容量の直列接続となり、従来のSOI構造の厚い酸化膜による容量単独よりも低減することができる。
さらに、前記大電流化は、超薄膜SOI層の層厚で電流経路が制限されないように厚いソース・ドレイン引出し電極を用いているため、超薄膜SOI層の層厚がさらに薄膜化された超微細MOSトランジスタにおいても制限されることがないという効果を奏する。
次に、本発明の実施例を、図面を参照しながら詳細に説明する。なお、添付図面において要部は他の部分よりも拡大して示されている。また、各部の材質、導電型および製造条件などは実施例の記載に限定されるものではなく、それぞれ多くの変形が可能であることはいうまでもない。
<実施例1>
図1は、本発明の一実施例を示す断面図であり、図4〜図6は図1に示した半導体装置の製造方法を説明するための主要工程での断面図である。これらの図は、何れもMOSトランジスタのチャネル方向(チャネル長方向)の断面図である。
図1は、本発明の一実施例を示す断面図であり、図4〜図6は図1に示した半導体装置の製造方法を説明するための主要工程での断面図である。これらの図は、何れもMOSトランジスタのチャネル方向(チャネル長方向)の断面図である。
図4において、面方位(100)、抵抗率30Ω・cm、直径12.5cmのp型単結晶Siからなる支持基板1の主表面は、全面にわたって平坦度は2μm以下であり、0.5μm2の微細領域における平均表面粗さは4nm以下と極めて平坦であった。この支持基板1の表面に厚さ500nmのSi酸化膜(以下、単に酸化膜と称する)2を周知の熱酸化法によって形成した。さらに、支持基板1と同一仕様で、表面に厚さ8nmの酸化膜21および厚さ500nmのSi薄膜31が積層して形成されたSi基板3を別途準備した。Si薄膜31は、原料ガスとしてSi2H6(ジシラン)を用い、温度520℃で化学気相蒸着(CVD)法によって形成したが、形成された膜は非晶質であり、表面の平均粗さは4nm以下と極めて平坦であった。
洗浄処理を行って、上記支持基板1およびSi基板3の表面上のゴミ等の異物を除去した後、支持基板1上のSi酸化膜2の表面と、Si基板3上のSi薄膜31の表面とを対向させ、これらの表面を気泡が生じないように無塵環境の下で直接貼合せ、さらに貼合せの接合力を強化するために1100℃で1時間の熱処理を行った。この熱処理によって貼合せの接合強度は、単結晶Si基板の破壊強度と同程度にまで強化された。なお、同時に、この熱処理によってSi薄膜31は非晶質Siから多結晶Siへと変化した。
次に、貼合せた単結晶Si基板3の裏面側から、周知の研削および研磨を行って厚さを減少させ、酸化膜21上に厚さ約5μmの単結晶Si層(SOI層)3を形成し、図4に示したSOI構造を有する半導体基板(SOI基板)を得た。得られたSOI層3の面内厚さ分布を光学的方法によって測定すると共に、測定値を計算機に蓄積した。この測定はSOI面を1024分割し、各分割面ごとにその位置の関数として厚さを求めた。
さらに、このSOI基板をマイクロ波ドライエッチング装置(不図示)に移し、反応ガスとしてSF6を用い、直径1mmに絞ったプラズマビームによってSOI層3の全面をSOI層の膜厚に応じて局所エッチングし、膜厚の差を減少させた。このエッチングは、予め測定しておいた前述の膜厚分布に基づいてエッチング量を制御して行った。この局所エッチングにより、SOI層3の厚さは100nmの設定膜厚に対して5nm以内の誤差で制御できた。
このような方法により製造された、図4に示したSOI基板に対して、周知の選択酸化法を用いて、活性領域以外の素子間分離領域に厚い素子間分離酸化膜22を形成した。この素子間分離酸化膜22は、底面が下地である厚い酸化膜2に到達するように、膜厚は600nmに設定した。なお、上記素子間分離酸化膜22の形成に先立ち、活性領域以外のSOI層3を選択的に除去し、Si薄膜31のみを選択酸化しても良い。
次に、活性領域上のSOI層3の表面に厚さ8nmのゲート酸化膜4を形成した後、n型不純物が1020cm-3以上の高濃度に添加された厚さ0.35μmのSi膜を全面に形成し、パターニングを行ってゲート電極5、6を形成した。本実施例では、ゲート電極長は0.2μmに設定した。さらに、ゲート電極5,6の露出部を覆うように厚さ0.2μmのゲート保護絶縁膜7を形成した。
周知の化学気相蒸着(CVD)法を用いてSi膜を全面に形成した後、周知のCVD方およびホトエッチングによって、上記Si膜の所望領域のみを選択的に覆う酸化膜(不図示)を形成し、この酸化膜をマスクとしてPOCl3を拡散源とする燐の高濃度拡散を行なって、上記Si膜の所望領域を低抵抗化し、n型低抵抗Si膜17を形成した。
n型低抵抗Si膜17以外の領域上の酸化膜を除去した後、不純物濃度差を利用して、上記n型低抵抗Si膜17上に酸化膜を再び選択的に形成し、これをマスクとして用い、B2H6を拡散源とする気相拡散を行なって、Si膜17のうち、不純物が導入されていない領域をp型低抵抗Si膜18とした。次に、例えば、N2雰囲気中で1000℃、10分間程度の熱処理によって、n型低抵抗Si膜17およびp型低抵抗Si膜18からSOI層3への固相拡散を行ない、n型高濃度ソース拡散層8とn型高濃度ドレイン拡散層9、およびp型のドレイン拡散層10とソース拡散層11をそれぞれ形成した。
なお、上記ソースおよびドレイン拡散層8〜11の形成は、低抵抗Si膜17、18からの固相拡散によらずに、イオン注入法等の手段によって、SOI層3に予め形成してもよい。また、n型低抵抗Si膜17およびp型低抵抗Si膜18の選択形成も上記のような熱拡散法ではなく、レジスト膜を選択阻止マスクとして用いたイオン注入法によって形成してもよい。上記製造工程により、図5に示した構造が形成された。
次に、図6に示したように、ゲート電極5、6とは逆のパターンで、かつゲート電極5、6とは1μmの間隔を有するレジストパターン19を形成した後、第2のレジスト膜20を全面に塗布して表面を平坦とし、上記レジスト膜19、20を垂直方向に全面ドライエッチングして、ゲート保護絶縁膜7上の低抵抗Si膜17、18の表面を露出させた。露出された低抵抗Si膜17、18を等方性ドライエッチングして、ゲート電極5、6上の低抵抗Si膜17および18を選択的に除去し、図6に示した構造を形成した。
次に、上記レジスト膜19、20を除去した後、低抵抗Si膜17、18をホトリソグラフィ技術によって所望形状にパターニングし、n型ソース引出し電極23、n型ドレイン引出し電極24、p型ドレイン引出し電極25、およびp型ソース引出し電極26を形成した。
最後に、図1に示したように、周知の金属配線形成工程にもとづいて、厚さが700〜800nm程度の厚い配線保護絶縁膜13の形成、この絶縁膜13の所望箇所への開口部の形成、アルミニウム(Al)を主材料とする金属膜の形成とそのパターニングによる接地電位線14、出力端子線15、電源電圧供給線16などを形成した。
このような製造工程を経て製造された薄い酸化膜21および高抵抗Si膜31を有するの本実施例SOI構造の半導体装置によれば、ソース・ドレイン間耐圧が、従来の薄膜SOI基板に製造された同一寸法を有するMOSトランジスタの4Vに比べて6Vと、1.5倍にも向上した。このような耐圧向上は、ゲート電極5、6の直下におけるドレイン拡散層9、10端部が、薄い酸化膜21を介して高抵抗Si膜31上に構成されているために得られたものである。
すなわち、本実施例の半導体装置のゲート電極直下におけるドレイン電位は、図3の実線で示した通常の半導体基板を用いた場合と同様に分布して、SOI層3および高抵抗Si膜31内でほぼ均一に降下し、下方に形成された厚い酸化膜2の影響は小さい。これに対して、図3の破線で示した従来の薄膜SOI基板に形成されたMOSトランジスタのドレイン電位は、SOI層3および厚い酸化膜2で完全に吸収され、電界集中がSOI層3において発生する。従って、上記ドレイン端部における電界集中の程度が、本実施例の半導体装置においては、薄膜SOI基板に形成された従来のMOSトランジスタの場合より小さいいため、ソース・ドレイン間耐圧が低下しない。
さらに、本実施例の半導体装置においては、寄生容量となるソース・ドレイン接合容量を0.09fF/μm2と極めて小さくすることができた。この容量値は従来の超薄膜SOI基板に形成した同一寸法のMOSトランジスタの場合とほぼ同等の値であり、通常Si基板に形成した従来構造のMOSトランジスタにおける値の1/10である。このような寄生容量低減効果は、ソース拡散層およびドレイン拡散層を、低抵抗Si膜からなる引出し電極23〜26を介して外部配線と接続し、かつ、上記引出し電極を、誘電率がSi基板に比べて約1/3と小さい、厚い素子間分離絶縁膜22および厚い酸化膜2を介して、Si支持基板1上に形成したために得られたものである。
ソースおよびドレイン拡散層8〜11の占有面積は極めて僅かであり、寄生容量に関与する領域の直下は、ほとんど厚い素子間分離絶縁膜22と厚い酸化膜2上に構成されている。すなわち、本実施例によれば、従来の薄膜SOI基板に形成されたMOSトランジスタの、最大の問題であったドレイン耐圧の低下、およびそれに起因する閾電圧値の変動等の寄生バイポーラ効果が根本的に解消され、極めて高い信頼性を有する半導体装置を得ることができた。
さらに、本実施例において用いられた造方法によれば、Si薄膜31は多結晶となるが、このSi薄膜31は単結晶であっても、同様の効果が期待できる。しかし、多結晶Siの方が、結晶粒界の働きによって抵抗値の不純物濃度依存性が単結晶Siに比べてより大きくなること、結晶粒界の働きによって容量も単結晶Siに比べて小さくなるので寄生容量(直列に接続される)も単結晶Siより小さくなる.すなわち、多結晶Siの方が、同一不純物濃度における抵抗の絶対値が大きくなり、容量の絶対値が小さくなるので、Si薄膜31としては単結晶Siよりも多結晶(又は非晶質)Siの方が、より好ましい。
本実施例の半導体装置は、図2に示した従来の薄膜SOI基板に形成されたMOSトランジスタのように、薄いSOI層3内に形成された、ソースおよびドレイン拡散層の直列抵抗を低減させるための高融点金属珪化膜12を形成しなくとも、厚い低抵抗Si膜による引出し電極23〜26を用いることによって、直列抵抗を低減できた。また、本実施例の半導体装置においても、従来のSOIトランジスタの特長である、優れた耐α線ソフトエラー特性、および相補型トランジスタのラッチアップ現象に無関係であることなどが、損なわれないことは言うまでもない。
なお、本実施例では、pチャネル型MOSトランジスタとnチャネル型MOSトランジスタを同一基板上に形成する相補型MOSトランジスタを例にして説明したが、nチャネル型MOSトランジスタ、またはpチャネル型MOSトランジスタのみで構成してもよいことは勿論である。
<実施例2>
図7は、本発明の他の実施例を示す断面図である。なお、上記実施例1で示したものと同一の構成部分は、同一の参照符号を用いた。
図7は、本発明の他の実施例を示す断面図である。なお、上記実施例1で示したものと同一の構成部分は、同一の参照符号を用いた。
本実施例では、図4で示したSOI基板まで製造した段階において、n型MOSトランジスタの形成予定領域のSi膜31には硼素イオンを、p型MOSトランジスタの形成予定領域のSi膜31には燐イオンを、それぞれ5×1017cm-3の不純物濃度となるように、150KeV以上の高エネルギーイオン注入法により導入し、それぞれp型Si層領域41およびn型Si層領域42を形成している点が実施例1と相違し、その後は上記実施例1と同様にして相補型MOSトランジスタの半導体装置を製造した。
このように、チャネル領域を形成するSOI層3直下に、薄い酸化膜21を介して各チャネル領域と同一導電型の高濃度Si層領域41、42を形成したことによって、これらの領域がパンチスルー現象を抑制する働きをするため、閾電圧値のゲート長依存性、いわつる短チャネル現象を緩和することができた。すなわち、ゲート長が0.3μmのMOSトランジスタにおいても、ゲート長1.0μmのMOSトランジスタからの閾電圧値の低下は僅かに0.2Vであり、0.2μmゲート長のMOSトランジスタにおいても、ゲート長1.0μmのMOSトランジスタからの閾電圧値の減少は0.4Vであった。
さらに、チャネル領域を形成するSOI層3の不純物濃度を、1×1016cm-3と低濃度にしたにもかかわらず、n型MOSトランジスタの閾電圧値は、ゲート長が0.2μmであっても、正の値すなわちエンハンスメントモードを維持することができた。これによって、従来の薄膜SOI基板に製造されたMOSトランジスタにおいては、短チャネル現象の緩和およびエンハンスメントモードの維持のためには、チャネルを構成するSOI層に、1017〜1018cm-3の不純物濃度となるように不純物の導入が不可欠であった欠点が解消できた。
従って、本実施例によれば、チャネルを構成するSOI層は、低濃度不純物で動作可能であり、伝達コンダクタンスを劣化させずにMOSトランジスタを形成することができ、従来の薄膜SOI基板に製造されたMOSトランジスタに比べて、伝達コンダクタンスが約2割増加し、大電流化することができた。しかも、新規の設備を導入する必要がないので、価格の上昇なしに半導体装置を製造することができる。
さらに、本実施例の半導体装置では、p型Si層領域41およびn型Si層領域42は外部から絶縁され、電位が固定されない構成となっている。このため、p型Si層領域41、またはn型Si層領域42がそれぞれ関与するドレイン拡散層9および10の接合容量成分は、薄い酸化膜21とp型Si層領域41、または薄い酸化膜21とn型Si層領域42、さらには厚い酸化膜2によるそれぞれの容量の直列接続で決定されるので、厚い酸化膜2による容量単独よりもさらに低減される。
また、ドレイン引出し電極24または25に関する容量も、素子間分離絶縁膜22とp型Si層領域41、または素子間分離絶縁膜22とn型Si層領域42、および厚い酸化膜2によるそれぞれの容量の直列接続であり、素子間分離絶縁膜22と厚い酸化膜2だけよりも容量は大幅に低減され、従来の超薄膜SOI基板に形成されたMOSトランジスタに比べても寄生容量がさらに低減される。尚、p型Si層領域41およびn型Si層領域42に外部から電位が与えられる構成とした場合には、容量値は直列接続とはならず、Si層領域41、またはSi層領域42内での電位降下成分がそのまま容量として現れるため、容量低減の効果は生じない。
本実施例において、p型Si層領域41およびn型Si層領域42を形成するために行なったイオン注入工程において、不純物濃度が1×1018〜1×1020cm-3となるようにドーズ量を変化させてMOSトランジスタを製造したが、上記特長は向上こそすれ何ら問題は生じなかった。勿論、高濃度にイオン注入を行うためには、製造時間の増加を加味する必要があるが、上記不純物濃度を1×1020cm-3以上にする必要はない。
また、薄い酸化膜21は、後の工程の熱処理条件にもよるが、酸化膜厚の制御し易さの点で5nm以上、ウエーハの反りの点から500nm以下、すなわち5〜500nm程度の厚さの範囲内で、かつ、Si膜31にイオン注入により導入された不純物がSOI層3に拡散するのを防止するのに十分な膜厚を有すればよい。勿論、薄い酸化膜21はシリコン窒化膜等の他の絶縁膜の単層膜、または積層膜であっても良い。
<実施例3>
図8は、本発明の他の実施例を示す断面図である。なお、上記実施例2と同一構成部分については、同一の参照符号を用い、その詳細な説明は省略した。図6から明らかなように、本実施例では、p型Si膜41およびn型Si膜42のうち、ソースおよびドレイン拡散層8〜11が形成される予定の領域、特にソースおよびドレイン拡散層8〜11の少なくとも底面領域に接する領域を高抵抗にして高抵抗Si層領域43を形成している点が実施例2と相違する。
図8は、本発明の他の実施例を示す断面図である。なお、上記実施例2と同一構成部分については、同一の参照符号を用い、その詳細な説明は省略した。図6から明らかなように、本実施例では、p型Si膜41およびn型Si膜42のうち、ソースおよびドレイン拡散層8〜11が形成される予定の領域、特にソースおよびドレイン拡散層8〜11の少なくとも底面領域に接する領域を高抵抗にして高抵抗Si層領域43を形成している点が実施例2と相違する。
このような高抵抗Si層領域43の形成方法は、次の通りである。まず、上記実施例2と同様に、図4で示したSOI層3まで製造した段階において、n型MOSトランジスタの形成予定領域のSi膜31には硼素イオンを、p型MOSトランジスタの形成予定領域のSi膜31には燐イオンを、それぞれ高エネルギーイオン注入法により導入するが、本実施例の場合にはそれぞれ5×1018cm-3の不純物濃度となるようにイオン注入を行って、それぞれp型Si層領域41およびn型Si層領域42を形成した。なお、実施例2と同じ不純物濃度になるようにイオン注入を行っても良いが、このように高濃度にすることにより、SOI構造を有するMOSトランジスタでは負になりがちなしきい値を、正の方向へ制御することができる。
この後、実施例2と同様に相補型MOSトランジスタを形成するが、本実施例では、ゲート電極5および6を形成した後に、これらのゲート電極をイオン注入のマスクとして、n型MOSトランジスタのソースおよびドレイン拡散層8、9を形成する予定のp型Si層領域41には燐イオンを、p型MOSトランジスタのソースおよびドレイン拡散層11、10が形成される予定のn型Si層領域42には硼素イオンを、高エネルギーイオン注入法により導入し、形成予定のソースおよびドレイン拡散層8〜11の少なくとも底面領域に薄い酸化膜21を介して隣接するそれぞれのSi層領域41、42内の導入不純物を打ち消すことにより高抵抗化させて、高抵抗Si層領域43を形成する。なお、ここで燐イオンおよび硼素イオンを用いずに、酸素イオン或いは窒素イオンを高濃度にイオン注入することにより高抵抗化を行ってもよい。
このように、本実施例の半導体装置によれば、ソースおよびドレイン拡散層8〜11に薄い酸化膜21を介して隣接するSi層領域43は、反対導電型のイオン注入により高抵抗化されている。このため、薄い酸化膜21を介してp型Si層領域41またはn型Si層領域42を経路とするソースとドレイン間の容量は無視できるほど低減でき、これにより、従来の薄膜SOI基板に形成したMOSトランジスタに比べても寄生容量がさらに低減される。
勿論、実施例2と同様に、チャネル領域となるSOI層3直下に薄い酸化膜21を介してチャネル領域と同一導電型の高濃度Si層領域41または42が形成されているので、この領域がパンチスルー現象を抑制し、閾電圧値のゲート長依存性、所謂短チャネル現象を緩和することができる。また、チャネルを構成するSOI層は低不純物濃度で動作可能であるため、実施例2と同様に、伝達コンダクタンスが劣化することはなく、従来のSOI層に形成されたMOSトランジスタに比べて、伝達コンダクタンスは約2割増大した。
<実施例4>
図9は、本発明の半導体基板の製造方法の別の実施例を示す図であり、貼合せ工程直前の断面図である。
図9は、本発明の半導体基板の製造方法の別の実施例を示す図であり、貼合せ工程直前の断面図である。
上記実施例1において、図4に示した貼合せ基板は、支持基板1と、SOI層を構成するSi基板3は、同一仕様のSi基板を用いたが、本実施例では仕様の異なる支持基板1aを用いている点が実施例1と相違する。すなわち、支持基板1aとして用いるSi基板に、周知のチョクラルスキー(CZ)法に基づく単結晶インゴットの結晶引上げ速度を、通常の結晶引上げ速度に比べて最大で5倍にまで速めて5mm/分にして形成したインゴットから得られた単結晶鏡面ウエーハを用いている点が異なってる。このインゴットの直径は13cm、結晶引上げ方位は<100>、p型で抵抗率は30Ω・cmに設定した。上記インゴットからの直径12.5cmの単結晶ウエーハの形成は、周知の半導体基板の製造工程に基づいてダイヤモンドカッターによる切り出し、機械研磨および鏡面研磨などを行って形成した。
このようにして得られたSi基板を用いた支持基板1aの表面に、実施例1と同様に、厚さ500nmの酸化膜2を熱酸化法により形成し、別途準備しておいたSi基板3の表面に厚さ8nmの薄い酸化膜21、この酸化膜21の上に厚さ500nmの厚いSi膜31を、CVD法によって実施例1と同様に形成した。Si基板3は、1mm/分と通常の結晶引上げ速度で引き上げたインゴットから単結晶鏡面ウエーハに加工したものであり、仕様は実施例1と同一の、面方位(100)、抵抗率30Ω・cm、直径12.5cmのp型である。
洗浄処理を行った後、実施例1と同様に、上記支持基板1a上のSi酸化膜2の表面とSi基板3上のSi薄膜31の表面とを対向させて貼合せ、熱処理、Si基板3側からの研削、研磨および薄膜化を行い、極めて薄いSOI層3を形成した。
支持基板1aには多数の微細結晶欠陥が観察され、表面を鏡面仕上げする工程では、微小領域における平均表面粗さは6〜7nmと、比較的大きな値を示したが、Si基板3との貼合せ、およびその後の接合強度向上のための熱処理の段階で、上記の表面粗さに基づくボイドの発生は解消され、実施例1で示した半導体装置製造工程には何ら影響がなく、製造された半導体装置の特性においても、何ら差違が見られなかった。
本実施例において、支持基板1aの製造に要した日数は12日であり、Si基板3を通常の引上げ速度で形成した場合の製造日数の18日に比べて大幅に短縮できた。この製造日数の短縮は、製造原価の低減に大きく寄与し、SOI基板の製造原価を約2割低減することができた。なお、本実施例において、支持基板1aは転位等の結晶欠陥が存在する有転位結晶基板であっても、表面の微細領域での表面粗さが5nm程度と小さく、且つ平坦度が確保されていれば何ら問題ない。
また、本実施例の半導体基板の製造方法は、図2に示した従来のSOI構造の半導体装置に用いるSOI基板の製造にも、図10に示すように適用することができる。図10において、支持基板1aは単結晶インゴットの結晶引上げ速度を、通常の結晶引上げ速度に比べて最大で5倍にまで速めて5mm/分にして形成したインゴットから得られた単結晶Si基板であり、この支持基板1aの表面に厚い酸化膜2を形成し、別途準備しておいた通常の引上げ速度1mm/分で引き上げたインゴットからのSi基板3の鏡面仕上げされた表面と、支持基板1a上の酸化膜2とを対向させて、貼合せ、熱処理を行い、Si基板3側からの研削、研磨、および超薄膜化を行い、従来の薄いSOI層を形成すればよい。このように形成することにより、上記本発明に係るSOI基板と同様に従来のSOI基板の製造原価の低減という効果を得ることができる。
<実施例5>
図11は、実施例1に示した半導体装置を信号伝送処理装置に適用した場合の一実施例を示すシステム構成図である。この信号伝送処理装置は、ATM交換器と呼ばれる非同期伝送方式の信号伝送装置である。
図11は、実施例1に示した半導体装置を信号伝送処理装置に適用した場合の一実施例を示すシステム構成図である。この信号伝送処理装置は、ATM交換器と呼ばれる非同期伝送方式の信号伝送装置である。
図11において、参照符号200は光ファイバを示し、複数(図11の場合、32本。)の光ファイバ200は、それぞれ入力用の光インタフェースLIに接続される。各入力用の光インタフェースLIは、光信号を電気信号に変換するO/E変換機能、シリアル信号をパラレル信号に変換するS/P変換機能、およびヘッダ交換機能を有する。各入力用の光インタフェースLIの複数(図11の場合、8本。)の出力線210はそれぞれバッファメモリ集積回路BFMLSIに接続される。各バッファメモリ集積回路BFMLSIは多重器MUX、バッファメモリBFM、分離器DMUXを有し、これらの回路は実施例1の本発明に係る半導体装置に基づいて製造された二重ゲート型MOSトランジスタで構成され、メモリ制御LSI220および空アドレスFIFOメモリLSI230により制御される。各バッファメモリ集積回路BFMLSIの出力線240の1本ずつ(計8本)が並列に1個の出力用の光インタフェースLIに接続される。各出力用の光インタフェースLIは、電気信号を光信号に変換するE/O変換機能、パラレル信号をシリアル信号に変換するP/S変換機能、およびヘッダ交換機能を有し、1本の出力用光ファイバ250が接続されている。
このように構成される信号伝送処理装置は、伝送すべき番地と無関係に送られてくる超高速伝送信号を所望番地に超高速で伝送するスイッチの機能を有する装置であり、次のように動作する。光ファイバ200により超高速で直列的に伝送されてきた情報信号は、入力用の光インタフェースLIにおいて電気信号に変換(O/E変換)すると共に、ヘッダ交換、および並列化(S/P変換)を行い、バッファメモリ集積回路BFMLSIへ複数の信号線210を介して導入される。バッファメモリ集積回路BFMLSIにおいて、上記電気信号に変換された情報信号は、メモリ制御LSI220、および空アドレス振分け制御機能を有する空アドレスFIFOメモリLSI230により制御されて番地付処理され、この番地付処理された複数の電気信号は出力用の光インタフェースLIで直列化(P/S変換)、ヘッダ交換、および光信号化(E/O変換)されて出力用光ファイバ250に出力される。
上記バッファメモリ集積回路BFMLSIは、入力光信号の伝送速度に比べて著しく動作速度が遅いため、入力信号を直接スイッチングできず、入力信号を一時記憶させ、記憶された信号をスイッチングしてから超高速な光信号に変換して所望番地に伝送する方式を用いている。このバッファメモリ集積回路BFMLSIの動作速度が遅ければ、大きな記憶容量が要求される。しかしながら、本実施例のATM交換器においては、バッファメモリ集積回路BFMLSIを実施例1に基づいて製造した半導体装置で構成することにより、従来のバッファメモリ集積回路に比べて動作速度が3倍と高速なため、記憶容量を従来比で約1/3と低減することが可能となった。しかも、従来のバッファメモリ集積回路に比べて廉価なため、ATM交換器の製造原価を低減することができた。
<実施例6>
図12は、実施例1〜実施例3に示した半導体装置を、高速大型計算機を構成するプロセッサや主記憶装置等に適用した場合の一実施例を示す計算機構成図である。図12において、参照符号500は命令や演算を処理するプロセッサを示し、このプロセッサ500、システム制御装置501および主記憶装置502等に本発明に係る半導体装置を適用した。本発明に係る半導体装置は、従来の高速バイポーラトランジスタを用いた集積回路よりも集積度が高く廉価であるため、本発明に係る半導体装置を1辺が10〜30mmの大きさで構成することができた。
図12は、実施例1〜実施例3に示した半導体装置を、高速大型計算機を構成するプロセッサや主記憶装置等に適用した場合の一実施例を示す計算機構成図である。図12において、参照符号500は命令や演算を処理するプロセッサを示し、このプロセッサ500、システム制御装置501および主記憶装置502等に本発明に係る半導体装置を適用した。本発明に係る半導体装置は、従来の高速バイポーラトランジスタを用いた集積回路よりも集積度が高く廉価であるため、本発明に係る半導体装置を1辺が10〜30mmの大きさで構成することができた。
これら命令や演算を処理する複数個のプロセッサ500、システム制御装置501、および化合物半導体装置からなるデータ通信インタフェース503を同一セラミック基板506に実装した。また、データ通信インタフェース503、およびデータ通信制御装置504を同一セラミック基板507に実装した。これらセラミック基板506、507と、主記憶装置502が実装されたセラミック基板511とを、1辺の大きさが約50cm程度、或いはそれ以下の基板に実装し、大型計算機の中央処理ユニット508を形成した。この中央処理ユニット508内データ通信や、複数の中央処理ユニット間データ通信、或いはデータ通信インタフェース503と入出力プロセッサ505を実装した各基板509との間のデータの通信は、図中の両端矢印線で示した光ファイバ510を介して行われた。
この高速大型計算機では、本発明に係る半導体装置を適用した、命令や演算を処理するプロセサ500、システム制御装置501、および主記憶装置502等が並列で、且つ高速に動作し、またデータの通信が光を媒体に行われるため、1秒間当たりの命令処理回数を大幅に増加することができた。
以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
〈実施例7〉
図13〜15は、本発明の他の実施例を示す工程図である。まず、図13に示したように、直径12.5cm、抵抗率10Ωcm、面方位(100)のp導電型の単結晶Si基板からなる支持基板31上に、厚さ500nmの酸化シリコン膜32、厚さ200nmの高抵抗多結晶Si膜33、厚さ5nmのシリコン窒化膜と厚さ3nm厚の薄い酸化シリコン膜からなる重合せ膜34および、上記支持基板と同一仕様の厚さ100nmの単結晶Si膜35からなるSOI基板を形成した。
〈実施例7〉
図13〜15は、本発明の他の実施例を示す工程図である。まず、図13に示したように、直径12.5cm、抵抗率10Ωcm、面方位(100)のp導電型の単結晶Si基板からなる支持基板31上に、厚さ500nmの酸化シリコン膜32、厚さ200nmの高抵抗多結晶Si膜33、厚さ5nmのシリコン窒化膜と厚さ3nm厚の薄い酸化シリコン膜からなる重合せ膜34および、上記支持基板と同一仕様の厚さ100nmの単結晶Si膜35からなるSOI基板を形成した。
活性領域以外の単結晶Si膜35に素子間分離絶縁膜36を、周知の方法によって形成した後、ゲート電極が形成される領域にボロンを選択的にイオン注入して、p型高濃度不純物領域38を形成した。この際のイオン注入は、単結晶Si膜35を通過し、高抵抗多結晶Si膜33内で、最大不純物濃度2×1018/cm3になり、酸化シリコン膜32に達するように、加速エネルギー100KeVという条件で行なった。
周知のMOSトランジスタ製造方法にもとづいて、厚さ5nmのゲート酸化シリコン膜37、厚さ100nmのタングステン(W)膜からなるゲート電極39およびゲート保護絶縁膜40を形成した後、このゲート保護絶縁膜40を阻止マスクとして用いた砒素のイオン注入および熱処理を行って、接合深さが20nmのn型高濃度のソース拡散層41およびドレイン拡散層42を形成し、さらにゲート側壁絶縁膜43を形成した。なお、高濃度のソース拡散層41とドレイン拡散層42およびゲート側壁絶縁膜43は、燐が高濃度に添加された珪燐酸ガラスを全面に堆積した後、熱処理を行ってソース、ドレイン拡散層41、42を形成してから異方性ドライエッチングによりゲート側壁絶縁膜43を形成してもよい。
次に、図14に示したように、周知のMOSトランジスタ製造方法に基づいて、酸化シリコン膜32に達する相対的に深い拡散層を、燐の高濃度イオン注入と熱処理によって形成し、第二のソース拡散層44およびドレイン拡散層45とした。タングステン膜46を周知の化学気相反応によって形成して、拡散層44、45の露出されている表面を選択的に覆った。なお、上記タングステン膜46はスパッタリングによってタングステンを全面に堆積した後、パターニングに行ってもよい。
周知の方法を用いて配線保護絶縁膜47を形成した後、所望個所へ開口部を形成し、ソース金属電極48とドレイン金属電極49を含む金属配線を、周知の方法を用いて形成し、図15に示す半導体装置を形成した。
本実施例において形成された半導体装置は、p型高濃度多結晶Si領域38が薄い重合せ絶縁膜34を介してチャネル直下に構成されているため、チャネルを構成する単結晶Si膜35の不純物濃度が1×1015/cm3と低いにもかかわらず、実効ゲート長0.1μm、ドレイン電圧2Vという条件においても、パンチスルーを生じることなしに正常に動作することが確認された。また、この条件におけるソース・ドレイン電流も、チャネル不純物濃度を高くしてパンチスルーを防止した同一寸法の従来構造SOIトランジスタに比べて、約1.5倍の大電流が得られた。さらに、実効ゲート長が0.1μmと極度に短いにもかかわらず、ドレインコンダクタンスが低ドレイン電圧では大きく、高ドレイン電圧では小さい、いわゆる長チャネル特性が得られた。そのため、本実施例において形成されたトランジスタを用いて製造されたリングオシレータの遅延時間は、従来SOIトランジスタを用いた場合の特性に比べて約1/2倍となり、はるかに高速な動作特性が達成された。このような大電流および高速動作は、本実施例において形成されたトランジスタの、チャネル領域における不純物濃度が低く、移動度が劣化しないために得られたものと考えられる。製造工程中に高温度の熱処理が行なわれているにもかかわらず、チャネル領域の不純物濃度が低く保たれたのは、多結晶Si膜内の高濃度不純物領域38からのボロンの拡散が、薄い重合せ絶縁膜34によって完全に阻止されたためと考えられる。
重合せ絶縁膜34に代えて、同じ膜厚を有する単一の酸化シリコン膜を用いた場合は、ソース・ドレイン電流が従来のSOIトランジスタの1.1から1.2倍程度に過ぎず、窒化シリコン膜と酸化シリコン膜の重合せ膜が、不純物拡散阻止に極めて有効であることが確認された。重合せ絶縁膜34としては、不純物拡散阻止能力以外に、単結晶Si膜35との間で電荷の充放電が直接起こらないように、比誘電率を考慮して、酸化シリコン膜換算での実効トンネル膜厚が3.5nm以上であることが好ましく、また、パンチスルー抑制効果を考慮して、シリコン酸化シリコン膜換算で100nm以下が好ましく、10nm以下にするのが最も好ましい。上記重合せ絶縁膜34の最適膜厚は、高濃度不純物領域38に導入された不純物の種類および濃度にも依存する。高濃度不純物多結晶Si領域38への導入不純物濃度は、パンチスルー抑制効果の観点から5×1017/cm3以上、イオン注入時の単結晶Si膜5への結晶性破壊防止の観点から1×1019/cm3以下であることが好ましい。
本実施例において得られたトランジスタを用いて製造されたリングオシレータの高い動作速度は、ドレイン寄生容量の低減効果にも起因する。すなわち、本実施例の半導体装置は、図16から明らかなように、高濃度不純物領域38とドレイン拡散層45の端部間には、重合せ絶縁膜34と低濃度単結晶Si膜35が介在されている。このような構造のドレイン・支持基板間容量は、高濃度不純物領域38とドレイン拡散層45の端部の間に、重合せ絶縁膜34のみが介在され、低濃度単結晶Si膜35が介在されていない場合のドレイン・支持基板間容量の約1/3に低減されることが認められた。このような顕著な効果は、ドレイン拡散層端部から発し、高濃度不純物領域8に終端する電気力線が、低濃度単結晶Si膜35によって分散され、寄生容量が大きく低減されたために得られたものであり、したがって、高濃度不純物領域38内における不純物分布を、チャネル中央部直下では高濃度とし、ドレイン接合に接近するに従って低濃度になるようにすれば、ドレイン・支持基板間寄生容量をさらに低減できる。
本実施例において、半導体装置を製造するSOI基板として多結晶高抵抗Si膜33を有する多層構造のSOI基板を用いた。上記Si膜33は単結晶膜ではなく多結晶あるいは非晶質膜であることが好ましい。多結晶あるいは非晶質膜は結晶粒界が存在しているため、不純物含有量が同じであっても、極めて活性化され難く、過渡的動作に対する応答が極めて遅い。そのため、高抵抗多結晶Si膜33は接地電位に対して実効的に開放状態にあり、このような理由から、寄生容量を低減するために、上記Si膜33は多結晶あるいは非晶質膜であることが望ましい。
〈実施例8〉
図16および図17は本発明の他の実施例を示す断面図である。上記実施例7において、浅いソース拡散層41およびドレイン拡散層42の接合深さを50nmとし、第二のソース拡散層44およびドレイン拡散層45を形成する代りに、浅いソース拡散層41およびドレイン拡散層42の露出された表面に、高濃度に燐が添加された厚さ100nmの単結晶Si膜を選択エピタキシャル法によって形成して、積上げソース拡散層141および積上げドレイン拡散層151を形成した。なお、本実施例においては、上記実施例7におけるW膜16の形成は行なわなかった。
〈実施例8〉
図16および図17は本発明の他の実施例を示す断面図である。上記実施例7において、浅いソース拡散層41およびドレイン拡散層42の接合深さを50nmとし、第二のソース拡散層44およびドレイン拡散層45を形成する代りに、浅いソース拡散層41およびドレイン拡散層42の露出された表面に、高濃度に燐が添加された厚さ100nmの単結晶Si膜を選択エピタキシャル法によって形成して、積上げソース拡散層141および積上げドレイン拡散層151を形成した。なお、本実施例においては、上記実施例7におけるW膜16の形成は行なわなかった。
以下、上記実施例7と同じの製造工程に従って処理を行ない、図17に示す半導体装置を完成した。本実施例において形成された半導体装置においては、上記実施例7の場合と同様に、同一寸法の従来のSOIトランジスタに比べて、パンチスルーを生じることなしに、電流を約1.5倍に増大させることができた。このような電流増大の効果は、単結晶Si膜が低濃度であるのに加えて、積上げソース拡散層141を使用することによってW膜16を省略することができ、ソース抵抗が低減されたためと考えられる。本実施例の半導体装置を用いて形成されたリングオシレータの遅延特性は、上記実施例7の半導体装置を用いた場合と同様に高速であった。このような効果は、高濃度不純物領域38に終端する電気力線が、上記実施例7の場合と同様に、低濃度単結晶Si膜35によって分散され、寄生容量が著しく低減されたために達成されたことを意味する。
〈実施例9〉
図18は本発明の他の実施例を示す断面図である。上記実施例8において、積上げソース拡散層141および積上げドレイン拡散層151を形成した後、タングステン膜46を全面に形成した後、不要部分を除去して、上記ソースおよびドレイン拡散層141、151の露出部分上のみに選択的に残した。上記タングステン膜16はW、Ti、Mo、Ta、Co、Ni、Al等の金属膜、またはその金属珪化膜であってもよい。タングステン膜46を上記ソースおよびドレイン拡散層141、151の露出部分上に選択的に残した後、上記実施例8と同様に処理して半導体装置を製造した。
〈実施例9〉
図18は本発明の他の実施例を示す断面図である。上記実施例8において、積上げソース拡散層141および積上げドレイン拡散層151を形成した後、タングステン膜46を全面に形成した後、不要部分を除去して、上記ソースおよびドレイン拡散層141、151の露出部分上のみに選択的に残した。上記タングステン膜16はW、Ti、Mo、Ta、Co、Ni、Al等の金属膜、またはその金属珪化膜であってもよい。タングステン膜46を上記ソースおよびドレイン拡散層141、151の露出部分上に選択的に残した後、上記実施例8と同様に処理して半導体装置を製造した。
本実施例によって形成された半導体装置は、上記実施例7の半導体装置と同様に、同一寸法の従来のSOIトランジスタに比べて、パンチスルーを生じることなしに、電流は約1.5倍に増大した。本実施例の半導体装置においては、タングステン膜46が用いられているため、上記実施例8の半導体装置よりも、さらにソース抵抗が低減されたものと考えられる。
〈実施例10〉
図19は、本発明の半導体装置を論理回路装置の構成に適用した例を示すである。図19は複合ゲート回路の例であるが、本発明の半導体装置によって複合ゲート回路にNAND回路とNOR回路を含む論理回路に適用した。図19に示した複合回路は、Vout=V1・V2+V3・V4なる論理演算を行う回路であり、上記演算をNAND回路とNOR回路の組合せで構成することによってトランジスタ数を1/2に低減できた。
図19は、本発明の半導体装置を論理回路装置の構成に適用した例を示すである。図19は複合ゲート回路の例であるが、本発明の半導体装置によって複合ゲート回路にNAND回路とNOR回路を含む論理回路に適用した。図19に示した複合回路は、Vout=V1・V2+V3・V4なる論理演算を行う回路であり、上記演算をNAND回路とNOR回路の組合せで構成することによってトランジスタ数を1/2に低減できた。
本発明の半導体装置を用いることによって、従来の論理回路装置に比べて遅延時間を20%以上低減することができた。これは、SOI構造による寄生容量低減効果および上記各実施例において示した電流の増大と低電圧におけるドレインコンダクタンスの大幅な向上によって得られたものである。
〈実施例11〉
図20は、本発明の半導体装置を用いて構成された随時書込み読出し型記憶装置(DRAM)の例を示す図である。一記憶単位であるメモリセルは、図20(b)に示したように、一つの本発明の半導体装置と一つの容量素子Csの直列接続により構成され、データ伝達線であるビット線および入出力制御のワード線に接続される。
図20は、本発明の半導体装置を用いて構成された随時書込み読出し型記憶装置(DRAM)の例を示す図である。一記憶単位であるメモリセルは、図20(b)に示したように、一つの本発明の半導体装置と一つの容量素子Csの直列接続により構成され、データ伝達線であるビット線および入出力制御のワード線に接続される。
この随時書込み読出し型記憶装置は、図21(a)に示したように、メモリセルが行列状に配置されたメモリセルアレイと制御用周辺回路から構成されるが、周辺回路も本発明の半導体装置を用いて構成した。メモリセル選択のアドレス信号端子数を低減するため、列アドレス信号と行アドレス信号をずらし多重化して印加するが。RASとCASは、それぞれパルス信号であり、クロック発生器1および2を制御してアドレス信号を行デコーダと列デコーダに振分けている。緩衝回路であるアドレスバッファにより行デコーダおよび列デコーダに振分られたアドレス信号に従って、特定のワード線、およびビット線が選択される。各ビット線には、フリップフロップ型増幅器によるセンスアンプが接続され、メモリセルから読出された信号を増幅する。パルス信号WEは書込みクロック発生器を制御することにより、書込みと読出しの切換えが制御される。Dは書込みおよび読出し信号である。
本実施例の随時書込み読出し型記憶装置を、本発明の半導体装置を用いて構成することにより、アクセス時間を従来比で30%以上低減できる。さらに、リフレッシュ特性も16メガビットメモリ構成において、最悪で0.5秒と従来に比べて約10倍に向上することができた。このような高速化は、SOI構造による寄生容量の低減および大電流化によって得られたものである。リフレッシュ特性の向上はSOI構造による接合面積の低減と基板浮遊効果の解消によって閾電圧変動のなくなったためである。
〈実施例12〉
図21は本発明の半導体装置を用いて構成された常時書込み読出し型記憶装置(SRAM)の例を示す図である。一記憶単位であるメモリセルは、図21(b)に示したように、本発明による相補型MOS二組と信号の入出力を制御する二つのMOS(トランスファMOSと称される)で構成される。本SRAMは、図21(a)に示したように、メモリセルが行列状に配置されたメモリセルアレイと制御用周辺回路で構成されるが、周辺回路も本発明の半導体装置により構成した。本実施例の構成は基本的に前記実施例5のものとほぼ同一であるが、SRAMの高速性、低消費電力性を図るためにアドレス遷移検出器を設け、これによって発生したパルスによって内部回路が制御される。さらに、アドレスバッファからデコーダまでの回路を高速化するため、行デコーダをプリデコーダと主デコーダの二段によって構成されている。チップセレクトは、信号CS及びWEによって、情報の書込みおよび読出し時のデータの競合を避け、かつ書込みサイクル時間と読出しサイクル時間をほぼ同じにして、高速動作を可能にするための回路である。
図21は本発明の半導体装置を用いて構成された常時書込み読出し型記憶装置(SRAM)の例を示す図である。一記憶単位であるメモリセルは、図21(b)に示したように、本発明による相補型MOS二組と信号の入出力を制御する二つのMOS(トランスファMOSと称される)で構成される。本SRAMは、図21(a)に示したように、メモリセルが行列状に配置されたメモリセルアレイと制御用周辺回路で構成されるが、周辺回路も本発明の半導体装置により構成した。本実施例の構成は基本的に前記実施例5のものとほぼ同一であるが、SRAMの高速性、低消費電力性を図るためにアドレス遷移検出器を設け、これによって発生したパルスによって内部回路が制御される。さらに、アドレスバッファからデコーダまでの回路を高速化するため、行デコーダをプリデコーダと主デコーダの二段によって構成されている。チップセレクトは、信号CS及びWEによって、情報の書込みおよび読出し時のデータの競合を避け、かつ書込みサイクル時間と読出しサイクル時間をほぼ同じにして、高速動作を可能にするための回路である。
本実施例の常時書込み読出し型記憶装置を、本発明の半導体装置を用いて構成することにより、電源電圧を3.5Vから2.0Vに低減でき、かつアクセス時間を従来比で30%以上低減できた。このような効果は、SOI構造による寄生容量の低減と本発明による大電流化、および低電圧におけるドレインコンダクタンスの大幅な向上によって得られたものである。さらに、基板浮遊効果の解消によって閾電圧変動がなくなり、センスアンプの動作範囲が縮小されて高速動作が実現された。
〈実施例13〉
本実施例は上記実施例7〜9に示した半導体装置を用いて計算機を構成した例であり、図12を用いて説明する。本実施例は、命令や演算を処理するプロセッサ500が、複数個並列に接続された高速大型計算機に、本発明の半導体装置を、使用した例である。本実施例では本発明による半導体装置が従来のバイポーラトランジスタを用いた集積回路よりも集積度が高く低価格であるため、命令や演算を処理するプロセッサ500、システム制御装置501および主記憶装置502等を1辺が10から30mmの本発明の半導体装置で構成した。
本実施例は上記実施例7〜9に示した半導体装置を用いて計算機を構成した例であり、図12を用いて説明する。本実施例は、命令や演算を処理するプロセッサ500が、複数個並列に接続された高速大型計算機に、本発明の半導体装置を、使用した例である。本実施例では本発明による半導体装置が従来のバイポーラトランジスタを用いた集積回路よりも集積度が高く低価格であるため、命令や演算を処理するプロセッサ500、システム制御装置501および主記憶装置502等を1辺が10から30mmの本発明の半導体装置で構成した。
これら命令や演算を処理するプロセッサ500、システム制御装置501および化合物半導体装置からなるデータ通信インタフェース503を同一セラミック基板506に実装した。また、データ通信インタフェース503、およびデータ通信制御装置504を同一セラミック基板507に実装した。これらセラミック基板506、507および主記憶装置502が実装されたセラミック基板を大きさは、1辺が約50cm程度あるいはそれ以下の基板に実装し、計算機の中央処理ユニット508を形成した。この中央処理ユニット508内データ通信や、複数の中央処理ユニット間データ通信、あるいはデータ通信インタフェース503と入出力プロセッサ505を実装した基板509との間のデータの通信は図中の両端矢印線で示される光ファイバ510を介して行われた。
この計算機では命令や演算を処理するプロセッサ500、システム制御装置501、および主記憶装置502等の本発明による半導体装置が並列で、かつ高速に動作し、またデータの通信が光を媒体に行われるため、1秒間当たりの命令処理回数を大幅に増加することができた。
〈実施例14〉
本実施例は、本発明の半導体装置を用いて構成された信号伝送処理装置、特に非同期伝送方式(ATM交換器と称される)に関する信号伝送処理装置を構成した例であり、図11を用いて説明する。
本実施例は、本発明の半導体装置を用いて構成された信号伝送処理装置、特に非同期伝送方式(ATM交換器と称される)に関する信号伝送処理装置を構成した例であり、図11を用いて説明する。
図11において、光ファイバーによって極めて高速で直列的に伝送されてきた情報信号を電気信号に変換し(O/E変換)、かつ並列化(S/P変換)させる装置を介して、本発明の半導体装置により構成される集積回路(BFMLSI)に導入した。この集積回路で番地付処理された電気信号は、直列化(P/S変換)および光信号化(E/O変換)されて光ファイバーで出力される。上記BFMLSIは、多重器(MUX)、バッファメモリ(BEM)および分離器(DMUX)によって構成される。このMFMLSIは、メモリ制御LSIおよび空アドレス振分け制御の機能を有するLSI(空アドレスFIFOメモリLSI)によって制御される。本信号伝送処理装置は伝送すべき番地と無関係に送られてくる高速伝送信号を所望番地に高速で伝送するスイッチの機能を有する装置である。BFMLSIは入力光信号の伝送速度に比べて著しく動作速度が遅いため、入力信号を直接スイッチングできず、入力信号を一時記憶させ、記憶された信号をスイッチングしてから超高速な光信号に変換して所望番地に伝送する方式を用いた。BFMLSIの動作速度が遅ければ、大きな記憶容量が要求される。本実施例のATM交換器に於いては、BFMLSIが本発明の半導体装置により構成されることにより、従来のBFMLSIに比べて動作速度が3倍と高速であり、かつ低価格であるため、BFMLSIの記憶容量を従来比で約1/3と低減することがとができ、これにより、ATM交換器の製造原価を低減することができた。
1、1a……支持基板、 2……厚い酸化膜、 3……SOI層、4……ゲ-ト酸化膜、 5、6……ゲート電極、 7……ゲート保護絶縁膜、8……n型ソース拡散層、 9……n型ドレイン拡散層、10……p型ドレイン拡散層、 11……p型ソース拡散層、12……高融点金属珪化膜、 13……配線保護絶縁膜、14……接地電位線、 15……出力端子線、 16……電源電圧供給線、17……n型低抵抗Si膜、 18……p型低抵抗Si膜、19、20……レジスト膜、 21……酸化膜、 22……素子間分離絶縁膜、23……n型ソース引出し電極、 24……n型ドレイン引出し電極、25……p型ドレイン引出し電極、 26……p型ソース引出し電極、31……Si膜、 31´……支持基板、 33……高抵抗Si膜、33´……重ね会わせ絶縁膜、41……p型Si膜、41´……浅いソース拡散層、 42……n型Si膜、42……n型Si膜、42´……浅いドレイン拡散層、 43……高抵抗Si層領域、43´……ゲート側壁絶縁膜、44……深いソース拡散層、45……深いドレイン拡散層、46……金属膜、 47……配線保護絶縁膜。
Claims (3)
- 第1の絶縁膜を表面に形成した支持基板となる第1の単結晶半導体基板と、第2の絶縁膜および半導体膜を順次形成した第2の単結晶半導体基板とを、上記第1の絶縁膜と上記半導体膜とが対向するように貼合せるウエーハ貼合せ工程と、このウエーハ貼合せ工程後に上記第2の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜を形成する薄化工程とを有することを特徴とする半導体装置の製造方法。
- 第1の絶縁膜を表面に形成した支持基板となる第1の単結晶半導体基板と、第2の絶縁膜および半導体膜を順次形成した第2の単結晶半導体基板とを、上記第1の絶縁膜と上記半導体膜とが対向するように貼合せるウエーハ貼合せ工程を経た後、上記第2の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜を形成する薄化工程によりシリコン・オン・インシュレータ構造の半導体基板を製造する半導体基板の製造方法において、上記第1の単結晶半導体基板は、上記第2の単結晶半導体基板の結晶引き上げ速度よりも速い速度で形成したものを用いることを特徴とする半導体基板の製造方法。
- 第1の絶縁膜を表面に形成した支持基板となる第1の単結晶半導体基板と、第2の単結晶半導体基板とを、上記第1の絶縁膜と第2の単結晶半導体基板とが対向するように貼合せるウエーハ貼合せ工程を経た後、上記第2の単結晶半導体基板を所要の厚さに薄くした単結晶半導体膜を形成する薄化工程によりシリコン・オン・インシュレータ構造の半導体基板を製造する半導体基板の製造方法において、上記第1の単結晶半導体基板は、上記第2の単結晶半導体基板の結晶引き上げ速度よりも速い速度で形成した基板を用いることを特徴とする半導体基板の製造方法。
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