JP2003008021A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
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Abstract
(57)【要約】
【課題】 より優れたソフトエラー耐性を有するＳＯＩ
基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備え
る半導体装置及びその製造方法を提供することを目的と
する。 【解決手段】 ＳＯＩ基板の表面半導体層上にゲート絶
縁膜を介して形成されたゲート電極と、該ゲート電極の
両側の表面半導体層に形成された第１導電型ソース／ド
レイン領域とから構成される半導体装置であって、前記
第１導電型ソース／ドレイン領域の双方又は一方に接し
て第２導電型引出拡散層が形成され、少なくとも前記第
１導電型ソース／ドレイン領域上から第２導電型引出拡
散層上にわたってシリサイド層が形成されており、シリ
サイド層に接地電位が与えられてなる半導体装置。
基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備え
る半導体装置及びその製造方法を提供することを目的と
する。 【解決手段】 ＳＯＩ基板の表面半導体層上にゲート絶
縁膜を介して形成されたゲート電極と、該ゲート電極の
両側の表面半導体層に形成された第１導電型ソース／ド
レイン領域とから構成される半導体装置であって、前記
第１導電型ソース／ドレイン領域の双方又は一方に接し
て第２導電型引出拡散層が形成され、少なくとも前記第
１導電型ソース／ドレイン領域上から第２導電型引出拡
散層上にわたってシリサイド層が形成されており、シリ
サイド層に接地電位が与えられてなる半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、ＳＯＩ（Silicon On
Insulator）基板上に形成された半導体装置及びその製
造方法に関する。
の製造方法に関し、より詳細には、ＳＯＩ（Silicon On
Insulator）基板上に形成された半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来か
ら使用されている基本的なＣＭＯＳ（Complementary Me
tal Oxide Semiconductor）・ＳＲＡＭ（スタティク・
ランダム・アクセス・メモリ：Static Random Access M
emory）セルは、図１に示すように、２個の負荷用ＰＭ
ＯＳトランジスタ１００、１０１及び２個の駆動用ＮＭ
ＯＳトランジスタ１０２、１０３からなるフリップフロ
ップ回路と２個の転送用ＮＭＯＳトランジスタ１０４、
１０５とからなる。
ら使用されている基本的なＣＭＯＳ（Complementary Me
tal Oxide Semiconductor）・ＳＲＡＭ（スタティク・
ランダム・アクセス・メモリ：Static Random Access M
emory）セルは、図１に示すように、２個の負荷用ＰＭ
ＯＳトランジスタ１００、１０１及び２個の駆動用ＮＭ
ＯＳトランジスタ１０２、１０３からなるフリップフロ
ップ回路と２個の転送用ＮＭＯＳトランジスタ１０４、
１０５とからなる。
【０００３】このようなＣＭＯＳ・ＳＲＡＭセルは、図
８（ａ）及び（ｂ）に示すように構成されている。つま
り、シリコン基板１１２内にｐウェル領域１１３とｎウ
ェル領域１１４とが、素子分離酸化膜１１７を介して形
成されており、ｐウェル領域１１３内の素子領域にＮＭ
ＯＳトランジスタ１１５が、ｎウェル領域内の素子領域
にＰＭＯＳトランジスタ１１６がそれぞれ形成されてい
る。ｐウェル領域１１３とｎウェル領域１１４との表面
には、それぞれ、ｐ+拡散層１１８及びｎ+拡散層１１９
が形成されている。ｐ+拡散層１１８を介してｐウェル
領域１１３に対してGnd電位が印加され、ｎ+拡散層１１
９を介してｎウェル領域１１４に対してVdd電位が印加
され、これにより、ｐウェル領域１１３とｎウェル領域
１１４との間のｐｎ接合を逆バイアス状態とし、素子分
離が実現される。このようなＣＭＯＳ・ＳＲＡＭは、α
線によるソフトエラーの発生が問題となり、高信頼性デ
バイスを実現するための課題となっている。
８（ａ）及び（ｂ）に示すように構成されている。つま
り、シリコン基板１１２内にｐウェル領域１１３とｎウ
ェル領域１１４とが、素子分離酸化膜１１７を介して形
成されており、ｐウェル領域１１３内の素子領域にＮＭ
ＯＳトランジスタ１１５が、ｎウェル領域内の素子領域
にＰＭＯＳトランジスタ１１６がそれぞれ形成されてい
る。ｐウェル領域１１３とｎウェル領域１１４との表面
には、それぞれ、ｐ+拡散層１１８及びｎ+拡散層１１９
が形成されている。ｐ+拡散層１１８を介してｐウェル
領域１１３に対してGnd電位が印加され、ｎ+拡散層１１
９を介してｎウェル領域１１４に対してVdd電位が印加
され、これにより、ｐウェル領域１１３とｎウェル領域
１１４との間のｐｎ接合を逆バイアス状態とし、素子分
離が実現される。このようなＣＭＯＳ・ＳＲＡＭは、α
線によるソフトエラーの発生が問題となり、高信頼性デ
バイスを実現するための課題となっている。
【０００４】つまり、ＣＭＯＳ・ＳＲＡＭが形成されて
いるＬＳＩチップは、通常、樹脂によって封止されて用
いられるが、この封止材料である樹脂中に含まれる放射
性元素から放出されるα線や宇宙線を起因として発生す
る中性子が、ＬＳＩチップに入射されることがある。こ
れらのα線や中性子は、図８（ｂ）に示したように、電
離作用によってシリコン基板１１２内で電子・正孔対１
２０を発生させる。これらの電子及び正孔は、それぞれ
＋電位及び−電位に引かれてシリコン基板１１２内を移
動する。例えば、ＮＭＯＳトランジスタの場合は、＋電
位にバイアスされたドレイン領域に電子が引き寄せられ
る。このように、ＳＲＡＭセルのデータ保持ノードにα
線によって生成された電子又は正孔対が侵入すると、ノ
ード電位が反転し、データの書き換わりなどの誤動作が
生じることとなる。
いるＬＳＩチップは、通常、樹脂によって封止されて用
いられるが、この封止材料である樹脂中に含まれる放射
性元素から放出されるα線や宇宙線を起因として発生す
る中性子が、ＬＳＩチップに入射されることがある。こ
れらのα線や中性子は、図８（ｂ）に示したように、電
離作用によってシリコン基板１１２内で電子・正孔対１
２０を発生させる。これらの電子及び正孔は、それぞれ
＋電位及び−電位に引かれてシリコン基板１１２内を移
動する。例えば、ＮＭＯＳトランジスタの場合は、＋電
位にバイアスされたドレイン領域に電子が引き寄せられ
る。このように、ＳＲＡＭセルのデータ保持ノードにα
線によって生成された電子又は正孔対が侵入すると、ノ
ード電位が反転し、データの書き換わりなどの誤動作が
生じることとなる。
【０００５】これに対して、ＳＯＩ・ＣＭＯＳ技術が提
案されている。ＳＯＩ・ＣＭＯＳセル回路では、図９に
示すように、上述のバルクＣＭＯＳ・ＳＲＡＭセル回路
のように、ｎ+拡散層とｐ+拡散層との分離のために用い
るウェルを形成する必要がなく、ＭＯＳトランジスタや
拡散層等は、絶縁膜１２１上に形成され、この絶縁膜１
２１により各素子は基板から完全に分離されることにな
る。そのため、α線によりバルク基板内で発生した電子
・正孔対１２０は素子へ影響を及ぼすことがなく、デー
タの書き換わりは生じにくい。
案されている。ＳＯＩ・ＣＭＯＳセル回路では、図９に
示すように、上述のバルクＣＭＯＳ・ＳＲＡＭセル回路
のように、ｎ+拡散層とｐ+拡散層との分離のために用い
るウェルを形成する必要がなく、ＭＯＳトランジスタや
拡散層等は、絶縁膜１２１上に形成され、この絶縁膜１
２１により各素子は基板から完全に分離されることにな
る。そのため、α線によりバルク基板内で発生した電子
・正孔対１２０は素子へ影響を及ぼすことがなく、デー
タの書き換わりは生じにくい。
【０００６】また、特開平７−１５３８５４号公報に
は、互いに隣接する負荷ＰＭＯＳトランジスタと駆動Ｎ
ＭＯＳトランジスタとのソース／ドレイン領域が直接Ｐ
Ｎ接合を形成するように構成されたＳＯＩ・ＳＲＡＭセ
ルが提案されており、このＰＮ接合により、ウェル素子
分離やコンタクト（図８（ａ）の１１０ｄ、１１０ｇに
相当）が不要で、セル面積を縮小することができること
が記載されている。
は、互いに隣接する負荷ＰＭＯＳトランジスタと駆動Ｎ
ＭＯＳトランジスタとのソース／ドレイン領域が直接Ｐ
Ｎ接合を形成するように構成されたＳＯＩ・ＳＲＡＭセ
ルが提案されており、このＰＮ接合により、ウェル素子
分離やコンタクト（図８（ａ）の１１０ｄ、１１０ｇに
相当）が不要で、セル面積を縮小することができること
が記載されている。
【０００７】ＳＯＩ基板上に作製されるトランジスタ
は、その構造から完全空乏型と部分空乏型という二種類
に分類される。つまり、ＳＯＩのチャネル部のシリコン
層に導入する不純物の濃度によって、空乏層の幅の最大
値（最大空乏層幅）が決定され、チャネル部のシリコン
層の厚さよりも最大空乏層幅の方が大きいトランジスタ
は完全空乏型ＳＯＩトランジスタと呼ばれ、チャネル部
のシリコン層の厚さよりも最大空乏層幅の方が小さいト
ランジスタは部分空乏型ＳＯＩトランジスタと呼ばれて
いる。
は、その構造から完全空乏型と部分空乏型という二種類
に分類される。つまり、ＳＯＩのチャネル部のシリコン
層に導入する不純物の濃度によって、空乏層の幅の最大
値（最大空乏層幅）が決定され、チャネル部のシリコン
層の厚さよりも最大空乏層幅の方が大きいトランジスタ
は完全空乏型ＳＯＩトランジスタと呼ばれ、チャネル部
のシリコン層の厚さよりも最大空乏層幅の方が小さいト
ランジスタは部分空乏型ＳＯＩトランジスタと呼ばれて
いる。
【０００８】ＳＯＩ基板上に作製されるトランジスタ
は、ドレイン−基板間の寄生容量（接合容量）を低減で
きるとともに、特に、シリコン層の厚さを５０ｎｍ程度
以下に薄膜化した完全空乏型ＳＯＩトランジスタの場合
は、短チャネル効果（ゲート長の減少に伴うしきい値の
低下、サブスレッショルド係数の増加）を抑制でき、基
板浮遊効果が発生しにくくなる。このため、一般にボデ
ィ部の接続が必要な部分空乏型トランジスタに比べ、ボ
ディコンタクトが不要で、レイアウト面積をより縮小で
き、微細ルールでの先端デバイスほど完全空乏型ＳＯＩ
トランジスタのメリットが大きい。
は、ドレイン−基板間の寄生容量（接合容量）を低減で
きるとともに、特に、シリコン層の厚さを５０ｎｍ程度
以下に薄膜化した完全空乏型ＳＯＩトランジスタの場合
は、短チャネル効果（ゲート長の減少に伴うしきい値の
低下、サブスレッショルド係数の増加）を抑制でき、基
板浮遊効果が発生しにくくなる。このため、一般にボデ
ィ部の接続が必要な部分空乏型トランジスタに比べ、ボ
ディコンタクトが不要で、レイアウト面積をより縮小で
き、微細ルールでの先端デバイスほど完全空乏型ＳＯＩ
トランジスタのメリットが大きい。
【０００９】しかし、さらにメモリセルの縮小化、低電
圧化が進むと、メモリセルに供給できる電流が減少する
ため、ソフトエラー耐性を確保するのが厳しくなる。特
に、基板表面の浅い領域で電子・正孔対を発生させる低
エネルギーのα線の入射に対しては、ＳＯＩ構造によっ
ても、一般の１／１０００レベルの超高信頼性の要求を
満足させるに不充分であり、これは、より薄膜のボディ
領域を有する完全空乏型ＳＯＩ構造でも同様である。
圧化が進むと、メモリセルに供給できる電流が減少する
ため、ソフトエラー耐性を確保するのが厳しくなる。特
に、基板表面の浅い領域で電子・正孔対を発生させる低
エネルギーのα線の入射に対しては、ＳＯＩ構造によっ
ても、一般の１／１０００レベルの超高信頼性の要求を
満足させるに不充分であり、これは、より薄膜のボディ
領域を有する完全空乏型ＳＯＩ構造でも同様である。
【００１０】ＳＯＩ構造では、ＳＯＩ基板のシリコン層
は電気的にフローティング状態になっているため、この
シリコン層に形成されるＭＯＳトランジスタには寄生バ
イポーラトランジスタが生じる。例えば、ＮＭＯＳトラ
ンジスタは、ｐ型のチャネル領域とｎ型ソース／ドレイ
ン領域とによって、ｎｐｎ型の寄生バイポーラトランジ
スタが生じている。
は電気的にフローティング状態になっているため、この
シリコン層に形成されるＭＯＳトランジスタには寄生バ
イポーラトランジスタが生じる。例えば、ＮＭＯＳトラ
ンジスタは、ｐ型のチャネル領域とｎ型ソース／ドレイ
ン領域とによって、ｎｐｎ型の寄生バイポーラトランジ
スタが生じている。
【００１１】例えば、図１０に示したように、データを
保持しているときにα線によってチャネル領域に電子・
正孔対１２０が発生した場合には、ｎｐｎ型の寄生バイ
ポーラトランジスタでは、電子がドレインに引き抜かれ
る。ところが正孔はチャネル領域に蓄積した状態にな
る。このチャネル領域はｎｐｎ型の寄生バイポーラトラ
ンジスタのベースに相当する。このため、蓄積した正孔
によってベースのポテンシャルが上昇して、ｎｐｎ型の
寄生バイポーラトランジスタが動作する。この結果、Ｎ
ＭＯＳトランジスタが導通状態になって、データ保持ノ
ードの電位が低下し、保持されていたデータが反転す
る。本発明は上記課題に鑑みなされたものであり、より
優れたソフトエラー耐性を有するＳＯＩ基板を用いた高
信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及
びその製造方法を提供することを目的とする。
保持しているときにα線によってチャネル領域に電子・
正孔対１２０が発生した場合には、ｎｐｎ型の寄生バイ
ポーラトランジスタでは、電子がドレインに引き抜かれ
る。ところが正孔はチャネル領域に蓄積した状態にな
る。このチャネル領域はｎｐｎ型の寄生バイポーラトラ
ンジスタのベースに相当する。このため、蓄積した正孔
によってベースのポテンシャルが上昇して、ｎｐｎ型の
寄生バイポーラトランジスタが動作する。この結果、Ｎ
ＭＯＳトランジスタが導通状態になって、データ保持ノ
ードの電位が低下し、保持されていたデータが反転す
る。本発明は上記課題に鑑みなされたものであり、より
優れたソフトエラー耐性を有するＳＯＩ基板を用いた高
信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及
びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、ＳＯＩ
基板の表面半導体層上にゲート絶縁膜を介して形成され
たゲート電極と、該ゲート電極の両側の表面半導体層に
形成された第１導電型ソース／ドレイン領域とから構成
される半導体装置であって、前記第１導電型ソース／ド
レイン領域の双方又は一方に接して第２導電型引出拡散
層が形成され、少なくとも前記第１導電型ソース／ドレ
イン領域上から第２導電型引出拡散層上にわたってシリ
サイド層が形成されており、シリサイド層に接地電位が
与えられてなる半導体装置が提供される。
基板の表面半導体層上にゲート絶縁膜を介して形成され
たゲート電極と、該ゲート電極の両側の表面半導体層に
形成された第１導電型ソース／ドレイン領域とから構成
される半導体装置であって、前記第１導電型ソース／ド
レイン領域の双方又は一方に接して第２導電型引出拡散
層が形成され、少なくとも前記第１導電型ソース／ドレ
イン領域上から第２導電型引出拡散層上にわたってシリ
サイド層が形成されており、シリサイド層に接地電位が
与えられてなる半導体装置が提供される。
【００１３】また、本発明によれば、ＳＯＩ基板の表面
半導体層上にゲート絶縁膜を介して形成されたゲート電
極と、該ゲート電極の両側の表面半導体層に形成された
第１導電型ソース／ドレイン領域とから構成される半導
体装置であって、前記第１導電型ソース／ドレイン領域
の双方又は一方に接して第２導電型引出拡散層が形成さ
れ、該第２導電型引出拡散層に隣接して第１導電型不純
物拡散層が形成され、該第１導電型不純物拡散層に接地
電位が与えられてなる半導体装置が提供される。
半導体層上にゲート絶縁膜を介して形成されたゲート電
極と、該ゲート電極の両側の表面半導体層に形成された
第１導電型ソース／ドレイン領域とから構成される半導
体装置であって、前記第１導電型ソース／ドレイン領域
の双方又は一方に接して第２導電型引出拡散層が形成さ
れ、該第２導電型引出拡散層に隣接して第１導電型不純
物拡散層が形成され、該第１導電型不純物拡散層に接地
電位が与えられてなる半導体装置が提供される。
【００１４】さらに、本発明によれば、同一ＳＯＩ基板
上にＣＭＯＳトランジスタを有する半導体装置の製造方
法であって、（ａ）ＳＯＩ基板上にゲート絶縁膜を介し
てゲート電極を形成し、（ｂ）第２導電型引出拡散層の
形成領域及び第２導電型ＭＯＳトランジスタ形成領域に
開口を有するレジストマスクを形成し、該マスクを用い
て第２導電型不純物をイオン注入して第２導電型ソース
／ドレイン領域及び第２導電型引出拡散層を形成し、
（ｃ）第１導電型ＭＯＳトランジスタ形成領域に、第１
導電型不純物をイオン注入して第１導電型ソース／ドレ
イン領域を形成することからなる半導体装置の製造方法
が提供される。
上にＣＭＯＳトランジスタを有する半導体装置の製造方
法であって、（ａ）ＳＯＩ基板上にゲート絶縁膜を介し
てゲート電極を形成し、（ｂ）第２導電型引出拡散層の
形成領域及び第２導電型ＭＯＳトランジスタ形成領域に
開口を有するレジストマスクを形成し、該マスクを用い
て第２導電型不純物をイオン注入して第２導電型ソース
／ドレイン領域及び第２導電型引出拡散層を形成し、
（ｃ）第１導電型ＭＯＳトランジスタ形成領域に、第１
導電型不純物をイオン注入して第１導電型ソース／ドレ
イン領域を形成することからなる半導体装置の製造方法
が提供される。
【００１５】
【発明の実施の形態】本発明の半導体装置は、ＳＯＩ基
板上に形成されたゲート絶縁膜、ゲート電極及び第１導
電型のソース／ドレイン領域とから構成され、さらに、
第２導電型引出拡散層が形成されている。ＳＯＩ基板と
しては、例えば、張り合わせＳＯＩ（ＢＥＳＯＩ）基
板、ＳＩＭＯＸ（Separation by Implantation of Oxyg
en）型基板等として用いられるものが使用され、通常、
支持基板上に埋め込み絶縁膜、その上に表面半導体層が
形成されて構成されている。
板上に形成されたゲート絶縁膜、ゲート電極及び第１導
電型のソース／ドレイン領域とから構成され、さらに、
第２導電型引出拡散層が形成されている。ＳＯＩ基板と
しては、例えば、張り合わせＳＯＩ（ＢＥＳＯＩ）基
板、ＳＩＭＯＸ（Separation by Implantation of Oxyg
en）型基板等として用いられるものが使用され、通常、
支持基板上に埋め込み絶縁膜、その上に表面半導体層が
形成されて構成されている。
【００１６】支持基板としては、例えば、シリコン、ゲ
ルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡ
ｓ等の化合物半導体基板等、種々の基板を用いることが
できる。なかでも単結晶シリコン基板が特に好ましい。
半導体基板の場合には比較的低抵抗（例えば２０Ωｃｍ
程度以下、好ましくは１０Ωｃｍ程度）であるものが好
ましい。埋め込み絶縁膜としては、例えば、ＳｉＯ
2膜、ＳｉＮ膜等が挙げられ、なかでもＳｉＯ2膜が好ま
しい。この膜厚は、得ようとする半導体装置の特性、得
られた半導体装置を使用する際の印加電圧の高さ等を考
慮して、適宜調整することができるが、例えば５０〜１
０００ｎｍ程度が挙げられる。
ルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡ
ｓ等の化合物半導体基板等、種々の基板を用いることが
できる。なかでも単結晶シリコン基板が特に好ましい。
半導体基板の場合には比較的低抵抗（例えば２０Ωｃｍ
程度以下、好ましくは１０Ωｃｍ程度）であるものが好
ましい。埋め込み絶縁膜としては、例えば、ＳｉＯ
2膜、ＳｉＮ膜等が挙げられ、なかでもＳｉＯ2膜が好ま
しい。この膜厚は、得ようとする半導体装置の特性、得
られた半導体装置を使用する際の印加電圧の高さ等を考
慮して、適宜調整することができるが、例えば５０〜１
０００ｎｍ程度が挙げられる。
【００１７】半導体層は、トランジスタを形成するため
の活性層として機能する半導体薄膜であり、シリコン、
ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等の薄膜により形成することができ
る。なかでもシリコン薄膜が好ましく、このシリコン薄
膜は単結晶であることが好ましい。半導体層の膜厚は得
ようとする半導体装置の構成から考慮して、適宜調整す
ることができ、例えば３０〜１０００ｎｍ程度が挙げら
れ、特に、３０〜１００ｎｍ程度が、完全空乏化の半導
体装置を得るために好ましい。ゲート絶縁膜及びゲート
電極は、通常ＭＯＳトランジスタ等の半導体装置と同様
の材料及び同様の方法によって形成されるものであれ
ば、特に限定されるものではない。
の活性層として機能する半導体薄膜であり、シリコン、
ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等の薄膜により形成することができ
る。なかでもシリコン薄膜が好ましく、このシリコン薄
膜は単結晶であることが好ましい。半導体層の膜厚は得
ようとする半導体装置の構成から考慮して、適宜調整す
ることができ、例えば３０〜１０００ｎｍ程度が挙げら
れ、特に、３０〜１００ｎｍ程度が、完全空乏化の半導
体装置を得るために好ましい。ゲート絶縁膜及びゲート
電極は、通常ＭＯＳトランジスタ等の半導体装置と同様
の材料及び同様の方法によって形成されるものであれ
ば、特に限定されるものではない。
【００１８】第１導電型のソース／ドレイン領域とは、
通常ＭＯＳトランジスタ等の半導体装置として形成され
るソース／ドレイン領域と同様の方法によって形成され
るものであれば、その大きさ、不純物濃度及び接合深さ
等は特に限定されるものではない。例えば、表面半導体
層と同様の接合深さを有するものが好ましく、不純物濃
度は、１×１０21ｃｍ-3程度が適当である。なお、ここ
で、第１導電型とは、Ｎ型又はＰ型のいずれかを意味
し、Ｎ型の場合にはボロン又はＢＦ2、Ｐ型の場合には
砒素又はリン等が挙げられる。また、ソース／ドレイン
領域は、ＬＤＤ構造、ＤＤＤ構造であってもよい。
通常ＭＯＳトランジスタ等の半導体装置として形成され
るソース／ドレイン領域と同様の方法によって形成され
るものであれば、その大きさ、不純物濃度及び接合深さ
等は特に限定されるものではない。例えば、表面半導体
層と同様の接合深さを有するものが好ましく、不純物濃
度は、１×１０21ｃｍ-3程度が適当である。なお、ここ
で、第１導電型とは、Ｎ型又はＰ型のいずれかを意味
し、Ｎ型の場合にはボロン又はＢＦ2、Ｐ型の場合には
砒素又はリン等が挙げられる。また、ソース／ドレイン
領域は、ＬＤＤ構造、ＤＤＤ構造であってもよい。
【００１９】本発明の半導体装置においては、第１導電
型ソース／ドレイン領域の双方又は一方に接して第２導
電型の引出拡散層が形成されている。ここでの引出拡散
層とは、活性領域（チャネル領域）における正孔又は電
子、好ましくは正孔を引き出すための拡散層を意味す
る。第２導電型とは、ソース／ドレイン領域がＮ型の場
合にはＰ型を意味し、ソース／ドレイン領域がＰ型の場
合にはＮ型を意味する。なかでも、チャネル領域での蓄
積が問題となる正孔を引き出して除去するために、ソー
ス／ドレイン領域がＮ型で、引出拡散層がＰ型であるこ
とが好ましい。引出拡散層の大きさは特に限定されず、
チャネル領域内で発生した正孔を引き出すために十分な
大きさであることが必要である。また、引出拡散層の形
成位置は、特に限定されないが、従来は素子分離領域と
して形成されていた領域に形成することにより、セル面
積の増大を招くことはない。
型ソース／ドレイン領域の双方又は一方に接して第２導
電型の引出拡散層が形成されている。ここでの引出拡散
層とは、活性領域（チャネル領域）における正孔又は電
子、好ましくは正孔を引き出すための拡散層を意味す
る。第２導電型とは、ソース／ドレイン領域がＮ型の場
合にはＰ型を意味し、ソース／ドレイン領域がＰ型の場
合にはＮ型を意味する。なかでも、チャネル領域での蓄
積が問題となる正孔を引き出して除去するために、ソー
ス／ドレイン領域がＮ型で、引出拡散層がＰ型であるこ
とが好ましい。引出拡散層の大きさは特に限定されず、
チャネル領域内で発生した正孔を引き出すために十分な
大きさであることが必要である。また、引出拡散層の形
成位置は、特に限定されないが、従来は素子分離領域と
して形成されていた領域に形成することにより、セル面
積の増大を招くことはない。
【００２０】引出拡散層の不純物濃度は、特に限定され
るものではなく、ソース／ドレイン領域と同程度の濃度
が挙げられる。引出拡散層は、ソース／ドレイン領域の
一方に接するように１つの領域としてのみ形成されてい
てもよいし、一方のソース／ドレイン領域の両端に２つ
以上接するように形成されていてもよい。
るものではなく、ソース／ドレイン領域と同程度の濃度
が挙げられる。引出拡散層は、ソース／ドレイン領域の
一方に接するように１つの領域としてのみ形成されてい
てもよいし、一方のソース／ドレイン領域の両端に２つ
以上接するように形成されていてもよい。
【００２１】第２導電型の引出拡散層は、第１導電型の
ソース／ドレイン領域上からその上面にわたってシリサ
イド層で被覆されていることが好ましい。シリサイド層
としては、ＴｉＳｉ2、ＣｏＳｉ2、ＷＳｉ2、ＰｔＳ
ｉ、ＭｏＳｉ2、Ｐｄ2Ｓｉ、ＴａＳｉ2等が挙げられ
る。シリサイド層の膜厚は、特に限定されるものではな
いが、例えば、５〜１００ｎｍ程度が挙げられる。な
お、シリサイド層は、少なくとも引出拡散層の一部を被
覆していればよく、全部を被覆していることが好まし
い。また、シリサイド層は、ソース／ドレイン領域上の
全領域及びゲート電極上に形成されていてもよい。
ソース／ドレイン領域上からその上面にわたってシリサ
イド層で被覆されていることが好ましい。シリサイド層
としては、ＴｉＳｉ2、ＣｏＳｉ2、ＷＳｉ2、ＰｔＳ
ｉ、ＭｏＳｉ2、Ｐｄ2Ｓｉ、ＴａＳｉ2等が挙げられ
る。シリサイド層の膜厚は、特に限定されるものではな
いが、例えば、５〜１００ｎｍ程度が挙げられる。な
お、シリサイド層は、少なくとも引出拡散層の一部を被
覆していればよく、全部を被覆していることが好まし
い。また、シリサイド層は、ソース／ドレイン領域上の
全領域及びゲート電極上に形成されていてもよい。
【００２２】シリサイド層が形成されている場合には、
シリサイド層には接地電位、電源電位あるいは任意の電
位が与えられていることが好ましい。シリサイド層に接
地電位等を与える方法としては、シリサイド層に接続さ
れる配線を、当該分野で公知の導電膜により形成する方
法が挙げられる。これにより、例えば、半導体装置のチ
ャネル領域に蓄積した正孔又は電子（好ましくは正孔）
が、引出拡散層上のシリサイド層を通して引き出され、
除去することができる。
シリサイド層には接地電位、電源電位あるいは任意の電
位が与えられていることが好ましい。シリサイド層に接
地電位等を与える方法としては、シリサイド層に接続さ
れる配線を、当該分野で公知の導電膜により形成する方
法が挙げられる。これにより、例えば、半導体装置のチ
ャネル領域に蓄積した正孔又は電子（好ましくは正孔）
が、引出拡散層上のシリサイド層を通して引き出され、
除去することができる。
【００２３】また、第２導電型の引出拡散層は、さら
に、上記第１導電型のソース／ドレイン領域とは別の第
１導電型不純物拡散層と隣接していてもよい。この第１
導電型不純物拡散層は、第２導電型の引出拡散層に隣接
する位置に、この目的のためのみに形成される領域でも
よい。この場合の第１導電型の不純物濃度は、例えば、
１×１０21ｃｍ-3程度が適当である。また、別の半導体
装置（又は素子）等を構成する第１導電型の不純物拡散
層を利用するものであってもよい。例えば、上記第１導
電型のソース／ドレイン領域とは異なる半導体装置（又
は素子）のソース／ドレイン領域として形成されるもの
であってもよい。つまり、２つの半導体装置（又は素
子）の間で、各半導体装置（又は素子）のソース／ドレ
イン領域に接するように第２導電型の引出拡散層が形成
されていてもよい。また、第２導電型の引出拡散層は、
さらに別の２つ以上の第１導電型不純物拡散層と隣接し
てもよい。つまり、第２導電型の引出拡散層を中心に複
数の半導体装置（又は素子）が放射状に、各半導体装置
（又は素子）のソース／ドレイン領域を第２導電型の引
出拡散層に接するように形成されていてもよい（例え
ば、図７等参照）。この場合、第１導電型不純物拡散層
には、接地電位又は任意の電位が与えられていることが
好ましく、接地電位であることがより好ましい。接地電
位等を与える方法としては、第１導電型不純物拡散層に
接続される配線を形成する方法が挙げられる。これによ
り、上述したように、半導体装置のチャネル領域に蓄積
した正孔又は電子（好ましくは正孔）が、引出拡散層か
ら第１導電型不純物拡散層を通して引き出され、除去す
ることができる。
に、上記第１導電型のソース／ドレイン領域とは別の第
１導電型不純物拡散層と隣接していてもよい。この第１
導電型不純物拡散層は、第２導電型の引出拡散層に隣接
する位置に、この目的のためのみに形成される領域でも
よい。この場合の第１導電型の不純物濃度は、例えば、
１×１０21ｃｍ-3程度が適当である。また、別の半導体
装置（又は素子）等を構成する第１導電型の不純物拡散
層を利用するものであってもよい。例えば、上記第１導
電型のソース／ドレイン領域とは異なる半導体装置（又
は素子）のソース／ドレイン領域として形成されるもの
であってもよい。つまり、２つの半導体装置（又は素
子）の間で、各半導体装置（又は素子）のソース／ドレ
イン領域に接するように第２導電型の引出拡散層が形成
されていてもよい。また、第２導電型の引出拡散層は、
さらに別の２つ以上の第１導電型不純物拡散層と隣接し
てもよい。つまり、第２導電型の引出拡散層を中心に複
数の半導体装置（又は素子）が放射状に、各半導体装置
（又は素子）のソース／ドレイン領域を第２導電型の引
出拡散層に接するように形成されていてもよい（例え
ば、図７等参照）。この場合、第１導電型不純物拡散層
には、接地電位又は任意の電位が与えられていることが
好ましく、接地電位であることがより好ましい。接地電
位等を与える方法としては、第１導電型不純物拡散層に
接続される配線を形成する方法が挙げられる。これによ
り、上述したように、半導体装置のチャネル領域に蓄積
した正孔又は電子（好ましくは正孔）が、引出拡散層か
ら第１導電型不純物拡散層を通して引き出され、除去す
ることができる。
【００２４】第２導電型の引出拡散層が第１導電型不純
物拡散層に接続されている場合には、これらの領域上に
シリサイド層が形成されていなくてもよいが、少なくと
も、上述したように、第１導電型のソース／ドレイン領
域上から第２導電型の引出拡散層の一部又は全部の上に
わたっては、シリサイド層が形成されていることが好ま
しい。
物拡散層に接続されている場合には、これらの領域上に
シリサイド層が形成されていなくてもよいが、少なくと
も、上述したように、第１導電型のソース／ドレイン領
域上から第２導電型の引出拡散層の一部又は全部の上に
わたっては、シリサイド層が形成されていることが好ま
しい。
【００２５】本発明の半導体装置は、特にＮＭＯＳ又は
ＰＭＯＳトランジスタを含むものであれば、いずれのト
ランジスタにも使用することができ、さらに、ＤＲＡ
Ｍ、ＳＲＡＭ、不揮発性ＲＡＭ、連想メモリ（ＣＡ
Ｍ）、論理付メモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フリ
ップフロップ回路、シフトレジスタあるいは一般に当該
分野で使用される種々の論理回路等に適用することがで
きる。
ＰＭＯＳトランジスタを含むものであれば、いずれのト
ランジスタにも使用することができ、さらに、ＤＲＡ
Ｍ、ＳＲＡＭ、不揮発性ＲＡＭ、連想メモリ（ＣＡ
Ｍ）、論理付メモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フリ
ップフロップ回路、シフトレジスタあるいは一般に当該
分野で使用される種々の論理回路等に適用することがで
きる。
【００２６】本発明の半導体装置は、ＰＭＯＳ又はＮＭ
ＯＳを単独で形成する場合には、第１導電型のソース／
ドレイン領域の形成のためのイオン注入の前又は後に、
ソース／ドレイン領域に隣接する位置であって、第２導
電型引出拡散層の形成領域にのみ開口を有するマスクを
用いて、第２導電型の不純物をイオン注入することによ
り、容易に形成することができる。また、同一ＳＯＩ基
板上にＣＭＯＳを形成する場合には、まず、工程（ａ）
において、当該分野で公知の方法により、ゲート絶縁膜
を介してゲート電極を形成する。
ＯＳを単独で形成する場合には、第１導電型のソース／
ドレイン領域の形成のためのイオン注入の前又は後に、
ソース／ドレイン領域に隣接する位置であって、第２導
電型引出拡散層の形成領域にのみ開口を有するマスクを
用いて、第２導電型の不純物をイオン注入することによ
り、容易に形成することができる。また、同一ＳＯＩ基
板上にＣＭＯＳを形成する場合には、まず、工程（ａ）
において、当該分野で公知の方法により、ゲート絶縁膜
を介してゲート電極を形成する。
【００２７】次いで、工程（ｂ）において、第２導電型
引出拡散層の形成領域及び第２導電型ＭＯＳトランジス
タ形成領域に開口を有するレジストマスクを形成し、マ
スクを用いて第２導電型不純物をイオン注入して、第２
導電型ＭＯＳトランジスタ形成領域に第２導電型ソース
／ドレイン領域と、第２導電型引出拡散層とを形成す
る。つまり、第２導電型引出拡散層は、追加マスクを形
成することなく、第２導電型ＭＯＳトランジスタのソー
ス／ドレイン領域の形成のために行うイオン注入を利用
することができるために、第２導電型引出拡散層を形成
するためのさらなる工程は必要としない。
引出拡散層の形成領域及び第２導電型ＭＯＳトランジス
タ形成領域に開口を有するレジストマスクを形成し、マ
スクを用いて第２導電型不純物をイオン注入して、第２
導電型ＭＯＳトランジスタ形成領域に第２導電型ソース
／ドレイン領域と、第２導電型引出拡散層とを形成す
る。つまり、第２導電型引出拡散層は、追加マスクを形
成することなく、第２導電型ＭＯＳトランジスタのソー
ス／ドレイン領域の形成のために行うイオン注入を利用
することができるために、第２導電型引出拡散層を形成
するためのさらなる工程は必要としない。
【００２８】さらに、工程（ｃ）において、第１導電型
ＭＯＳトランジスタ形成領域に、第１導電型不純物をイ
オン注入して第１導電型ソース／ドレイン領域を形成す
る。第１導電型ソース／ドレイン領域は、公知の方法、
例えば、第２導電型ＭＯＳトランジスタ形成領域と第２
導電型引出し拡散層の形成領域とを被覆するマスクを形
成し、このマスクを用いて、第１導電型不純物をイオン
注入することにより形成することができる。なお、この
工程（ｃ）は、工程（ｂ）の前に行ってもよい。
ＭＯＳトランジスタ形成領域に、第１導電型不純物をイ
オン注入して第１導電型ソース／ドレイン領域を形成す
る。第１導電型ソース／ドレイン領域は、公知の方法、
例えば、第２導電型ＭＯＳトランジスタ形成領域と第２
導電型引出し拡散層の形成領域とを被覆するマスクを形
成し、このマスクを用いて、第１導電型不純物をイオン
注入することにより形成することができる。なお、この
工程（ｃ）は、工程（ｂ）の前に行ってもよい。
【００２９】また、これらの工程の後、第１導電型ソー
ス／ドレイン領域上から第２導電型引出拡散層上にわた
って、シリサイド層を形成することが好ましい。シリサ
イド層は、例えば、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、Ｍｏ、Ｐ
ｄ、Ｔａ等の金属膜を、膜厚５〜１００ｎｍ程度で、ス
パッタ法、真空蒸着法、ＥＢ法等により形成し、３００
〜１０００℃程度の温度範囲で、ランプアニール、炉ア
ニール、ＲＴＡ等の方法により熱処理した後、未反応の
金属膜を、例えば酸又はアルカリ溶液をエッチャントと
して用いたウェットエッチングにより除去することによ
り、形成することができる。
ス／ドレイン領域上から第２導電型引出拡散層上にわた
って、シリサイド層を形成することが好ましい。シリサ
イド層は、例えば、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、Ｍｏ、Ｐ
ｄ、Ｔａ等の金属膜を、膜厚５〜１００ｎｍ程度で、ス
パッタ法、真空蒸着法、ＥＢ法等により形成し、３００
〜１０００℃程度の温度範囲で、ランプアニール、炉ア
ニール、ＲＴＡ等の方法により熱処理した後、未反応の
金属膜を、例えば酸又はアルカリ溶液をエッチャントと
して用いたウェットエッチングにより除去することによ
り、形成することができる。
【００３０】なお、第２導電型引出拡散層に隣接する第
１導電型不純物拡散層は、上記工程（ｃ）において、例
えば、第１導電型不純物拡散層に開口を有するマスクを
用いて、上記のようなイオン注入と同時に形成すること
ができる。また、本発明においては、上記工程の後、通
常半導体プロセスで行われる層間絶縁膜、コンタクトホ
ール、配線層、保護膜の形成等を行ってもよいし、さら
に、イオン注入、サイドウォールスペーサの形成、熱処
理等の工程を追加して行ってもよい。以下に、本発明の
半導体装置及びその製造方法の実施の形態について、図
面を用いて説明する。
１導電型不純物拡散層は、上記工程（ｃ）において、例
えば、第１導電型不純物拡散層に開口を有するマスクを
用いて、上記のようなイオン注入と同時に形成すること
ができる。また、本発明においては、上記工程の後、通
常半導体プロセスで行われる層間絶縁膜、コンタクトホ
ール、配線層、保護膜の形成等を行ってもよいし、さら
に、イオン注入、サイドウォールスペーサの形成、熱処
理等の工程を追加して行ってもよい。以下に、本発明の
半導体装置及びその製造方法の実施の形態について、図
面を用いて説明する。
【００３１】本発明の半導体装置であるＣＭＯＳ・ＳＲ
ＡＭセルは、図１に示すように、２個の負荷用ＰＭＯＳ
トランジスタ１００、１０１と、２個の駆動用ＮＭＯＳ
トランジスタ１０２、１０３からなるフリップフロップ
回路と２個の転送用ＮＭＯＳトランジスタ１０４、１０
５とで構成されている。つまり、２つの負荷用ＰＭＯＳ
トランジスタのソース端子は、電源（Vdd）線に接続さ
れており、ドレイン端子は、駆動用ＮＭＯＳトランジス
タのドレイン端子に、それぞれ接続されており、ゲート
端子は、駆動用ＮＭＯＳトランジスタのゲート端子に、
それぞれ接続されている。また、２つの駆動用ＮＭＯＳ
トランジスタのソース端子は、接地（Gnd）線に接続さ
れている。このように、２つの負荷用ＰＭＯＳトランジ
スタと２つの駆動用ＮＭＯＳトランジスタとにより、２
組のＣＭＯＳインバータを構成している。これらの２組
のＣＭＯＳインバータは、それぞれ一方の入力端子と他
方の出力端子とが互いに接続されており、いわゆるフリ
ップフロップを構成している。
ＡＭセルは、図１に示すように、２個の負荷用ＰＭＯＳ
トランジスタ１００、１０１と、２個の駆動用ＮＭＯＳ
トランジスタ１０２、１０３からなるフリップフロップ
回路と２個の転送用ＮＭＯＳトランジスタ１０４、１０
５とで構成されている。つまり、２つの負荷用ＰＭＯＳ
トランジスタのソース端子は、電源（Vdd）線に接続さ
れており、ドレイン端子は、駆動用ＮＭＯＳトランジス
タのドレイン端子に、それぞれ接続されており、ゲート
端子は、駆動用ＮＭＯＳトランジスタのゲート端子に、
それぞれ接続されている。また、２つの駆動用ＮＭＯＳ
トランジスタのソース端子は、接地（Gnd）線に接続さ
れている。このように、２つの負荷用ＰＭＯＳトランジ
スタと２つの駆動用ＮＭＯＳトランジスタとにより、２
組のＣＭＯＳインバータを構成している。これらの２組
のＣＭＯＳインバータは、それぞれ一方の入力端子と他
方の出力端子とが互いに接続されており、いわゆるフリ
ップフロップを構成している。
【００３２】また、２つの転送用ＮＭＯＳトランジスタ
は、一方のソース／ドレイン端子が２組のＣＭＯＳイン
バータの出力端子にそれぞれ接続され、他方のソース／
ドレイン端子は２つのビット線Ｂ又はＢＢにそれぞれ接
続されており、転送用ＮＭＯＳトランジスタのゲート端
子は、いずれもワード線ＷＬに接続されている。なお、
ビット線ＢＢには、ビット線Ｂに入力される信号の反転
信号が入力される。
は、一方のソース／ドレイン端子が２組のＣＭＯＳイン
バータの出力端子にそれぞれ接続され、他方のソース／
ドレイン端子は２つのビット線Ｂ又はＢＢにそれぞれ接
続されており、転送用ＮＭＯＳトランジスタのゲート端
子は、いずれもワード線ＷＬに接続されている。なお、
ビット線ＢＢには、ビット線Ｂに入力される信号の反転
信号が入力される。
【００３３】このような構成のＣＭＯＳ・ＳＲＡＭセル
では、ワード線ＷＬの電位がHighの時には、２つの転送
用ＮＭＯＳトランジスタがオンとなり、ビット線Ｂ及び
ＢＢを介して伝達されてきた相補信号により、フリップ
フロップ回路にデータを書き込まれ又はフリップフロッ
プ回路からデータを読み出される。一方、ワード線ＷＬ
の電位がLowの時には、２つの転送用ＮＭＯＳトランジ
スタがオフとなり、フリップフロップ回路は直前に書き
込まれたデータが保持される。
では、ワード線ＷＬの電位がHighの時には、２つの転送
用ＮＭＯＳトランジスタがオンとなり、ビット線Ｂ及び
ＢＢを介して伝達されてきた相補信号により、フリップ
フロップ回路にデータを書き込まれ又はフリップフロッ
プ回路からデータを読み出される。一方、ワード線ＷＬ
の電位がLowの時には、２つの転送用ＮＭＯＳトランジ
スタがオフとなり、フリップフロップ回路は直前に書き
込まれたデータが保持される。
【００３４】実施の形態１
この実施の形態におけるＣＭＯＳ・ＳＲＡＭは、図２に
示したように、ＳＯＩ基板の素子領域上に、ゲート電極
２、３、４が形成され、素子領域上にコンタクト孔５ａ
〜５ｆが形成され、ゲート電極２、３上にコンタクト孔
５ｇ、５ｈが形成されて構成されている。なお、図２で
は、ゲート電極２、３、４より上の配線のレイアウトは
省略している。また、素子領域とは、ＭＯＳトランジス
タのソース及びドレインとチャネル領域とが形成される
領域を意味する。
示したように、ＳＯＩ基板の素子領域上に、ゲート電極
２、３、４が形成され、素子領域上にコンタクト孔５ａ
〜５ｆが形成され、ゲート電極２、３上にコンタクト孔
５ｇ、５ｈが形成されて構成されている。なお、図２で
は、ゲート電極２、３、４より上の配線のレイアウトは
省略している。また、素子領域とは、ＭＯＳトランジス
タのソース及びドレインとチャネル領域とが形成される
領域を意味する。
【００３５】ゲート電極２と、ソース及びドレインであ
るｐ+拡散層６及び７は、ＰＭＯＳトランジスタ１００
を構成しており、ゲート電極２と、ソース及びドレイン
であるｎ+拡散層８及び９は、ＮＭＯＳトランジスタ１
０２を構成している。また、ゲート電極３と、ソース及
びドレインであるｐ+拡散層６及び１０は、ＰＭＯＳト
ランジスタ１０１を構成しており、ゲート電極３と、ソ
ース及びドレインであるｎ+拡散層８及び１１は、ＮＭ
ＯＳトランジスタ１０３を構成している。さらに、ゲー
ト電極４と、ソース及びドレインであるｎ+拡散層９及
び１２は、ＮＭＯＳトランジスタ１０４を構成してお
り、ゲート電極４と、ソース及びドレインであるｎ+拡
散層１１及び１３は、ＮＭＯＳトランジスタ１０５を構
成している。なお、ＮＭＯＳトランジスタ１０４及び１
０５は、それぞれのソース及びドレインを特定せず使用
される。
るｐ+拡散層６及び７は、ＰＭＯＳトランジスタ１００
を構成しており、ゲート電極２と、ソース及びドレイン
であるｎ+拡散層８及び９は、ＮＭＯＳトランジスタ１
０２を構成している。また、ゲート電極３と、ソース及
びドレインであるｐ+拡散層６及び１０は、ＰＭＯＳト
ランジスタ１０１を構成しており、ゲート電極３と、ソ
ース及びドレインであるｎ+拡散層８及び１１は、ＮＭ
ＯＳトランジスタ１０３を構成している。さらに、ゲー
ト電極４と、ソース及びドレインであるｎ+拡散層９及
び１２は、ＮＭＯＳトランジスタ１０４を構成してお
り、ゲート電極４と、ソース及びドレインであるｎ+拡
散層１１及び１３は、ＮＭＯＳトランジスタ１０５を構
成している。なお、ＮＭＯＳトランジスタ１０４及び１
０５は、それぞれのソース及びドレインを特定せず使用
される。
【００３６】コンタクト孔５ａは、金属配線（図示せ
ず）を介して電源（Vdd）線に接続され、コンタクト孔
５ｂは、金属配線（図示せず）を介して接地（Gnd）線
に接続される。すなわち、ｐ+拡散層６は、電源線に接
続されてVdd電位が与えられ、ｎ +拡散層８は、接地配線
に接続されてGnd電位が与えられる。ｐ+拡散層７及びｎ
+拡散層９は隣接して一つの拡散層を構成するように配
置しており、この拡散層は、コンタクト孔５ｃ、５ｄに
接続される金属配線（図示せず）を介してゲート電極３
に接続されている。また、ｐ+拡散層１０及びｎ+拡散層
１１は隣接して一つの拡散層を構成するように配置して
おり、この拡散層は、コンタクト孔５ｅ及び５ｆに接続
される金属配線（図示せず）を介してゲート電極２に接
続されている。また、コンタクト孔５ｇ及び５ｈは金属
配線（図示せず）を介してビット線Ｂ及びＢＢにそれぞ
れ接続され、ゲート電極４は、ワード線ＷＬを構成す
る。
ず）を介して電源（Vdd）線に接続され、コンタクト孔
５ｂは、金属配線（図示せず）を介して接地（Gnd）線
に接続される。すなわち、ｐ+拡散層６は、電源線に接
続されてVdd電位が与えられ、ｎ +拡散層８は、接地配線
に接続されてGnd電位が与えられる。ｐ+拡散層７及びｎ
+拡散層９は隣接して一つの拡散層を構成するように配
置しており、この拡散層は、コンタクト孔５ｃ、５ｄに
接続される金属配線（図示せず）を介してゲート電極３
に接続されている。また、ｐ+拡散層１０及びｎ+拡散層
１１は隣接して一つの拡散層を構成するように配置して
おり、この拡散層は、コンタクト孔５ｅ及び５ｆに接続
される金属配線（図示せず）を介してゲート電極２に接
続されている。また、コンタクト孔５ｇ及び５ｈは金属
配線（図示せず）を介してビット線Ｂ及びＢＢにそれぞ
れ接続され、ゲート電極４は、ワード線ＷＬを構成す
る。
【００３７】このＳＯＩ・ＣＭＯＳは、図３に示すよう
に、ｐ型シリコン基板１７上に埋込酸化膜１８、表面シ
リコン層がこの順に積層されたＳＯＩ基板上に形成され
ており、それぞれのＭＯＳトランジスタが、埋め込み酸
化膜１８によって基板１７と電気的に分離されており、
ＰＭＯＳトランジスタのｐ+拡散層７とＮＭＯＳトラン
ジスタのｎ+拡散層９とは直接接触しているため、タイ
プの異なるＭＯＳトランジスタを電気的に分離するため
のウェルが不要である。
に、ｐ型シリコン基板１７上に埋込酸化膜１８、表面シ
リコン層がこの順に積層されたＳＯＩ基板上に形成され
ており、それぞれのＭＯＳトランジスタが、埋め込み酸
化膜１８によって基板１７と電気的に分離されており、
ＰＭＯＳトランジスタのｐ+拡散層７とＮＭＯＳトラン
ジスタのｎ+拡散層９とは直接接触しているため、タイ
プの異なるＭＯＳトランジスタを電気的に分離するため
のウェルが不要である。
【００３８】さらに、駆動用ＮＭＯＳトランジスタのｐ
型ボディ領域１４からの引出ｐ+拡散層１５が、ソース
であるｎ+拡散層８に隣接して形成され、ｎ+拡散層９と
ゲート電極２との上面及び引出ｐ+拡散層１５からｎ+拡
散層８にわたる上面が、低抵抗化のためのサリサイド層
１６で覆われ、引出ｐ+拡散層１５とｎ+拡散層８とが電
気的に直接接続されている。このため、α線によってボ
ディ中に発生した正孔の引き抜きを確実に行うことがで
きる。
型ボディ領域１４からの引出ｐ+拡散層１５が、ソース
であるｎ+拡散層８に隣接して形成され、ｎ+拡散層９と
ゲート電極２との上面及び引出ｐ+拡散層１５からｎ+拡
散層８にわたる上面が、低抵抗化のためのサリサイド層
１６で覆われ、引出ｐ+拡散層１５とｎ+拡散層８とが電
気的に直接接続されている。このため、α線によってボ
ディ中に発生した正孔の引き抜きを確実に行うことがで
きる。
【００３９】なお、引出ｐ+拡散層１５はゲート電極２
及び３の間のスペース領域に配置させるので、セル面積
を増加させることなく追加でき、ＳＲＡＭチップサイズ
を増加させることはない。また、引出ｐ+拡散層１５
は、ＰＭＯＳトランジスタのソース及びドレインのため
のｐ+拡散層６、７、１０の形成工程と同時に行うこと
ができるため、工程を増やすことなく、低コストで高信
頼性のＳＲＡＭセルを得ることができる。
及び３の間のスペース領域に配置させるので、セル面積
を増加させることなく追加でき、ＳＲＡＭチップサイズ
を増加させることはない。また、引出ｐ+拡散層１５
は、ＰＭＯＳトランジスタのソース及びドレインのため
のｐ+拡散層６、７、１０の形成工程と同時に行うこと
ができるため、工程を増やすことなく、低コストで高信
頼性のＳＲＡＭセルを得ることができる。
【００４０】このＣＭＯＳ・ＳＲＡＭにより、従来のＳ
ＯＩ・ＳＲＡＭセルではデバイスのソフトエラー率が３
０ＦＩＴ（failures in time）であったのに対して、
０．８ＦＩＴ程度に軽減することができる。このＣＭＯ
Ｓ・ＳＲＡＭは、以下のように製造することができる。
ＯＩ・ＳＲＡＭセルではデバイスのソフトエラー率が３
０ＦＩＴ（failures in time）であったのに対して、
０．８ＦＩＴ程度に軽減することができる。このＣＭＯ
Ｓ・ＳＲＡＭは、以下のように製造することができる。
【００４１】まず、シリコン基板１７上に、埋め込み絶
縁膜１８及び表面シリコン層を形成し、ＬＯＣＯＳ酸化
法で素子分領域を形成する。なお、この際の表面シリコ
ン層の膜厚は、完全空乏化を実現できる膜厚、例えば、
膜厚５０ｎｍ程度とする。その後、公知の方法により、
ＮＭＯＳ及びＰＭＯＳトランジスタのチャネル注入を行
い、ゲート絶縁膜を介して、ゲート電極２を形成し、Ｌ
ＤＤ領域形成のための注入工程を行った後、ゲート電極
２の側壁にサイドウォールスペーサを形成する。
縁膜１８及び表面シリコン層を形成し、ＬＯＣＯＳ酸化
法で素子分領域を形成する。なお、この際の表面シリコ
ン層の膜厚は、完全空乏化を実現できる膜厚、例えば、
膜厚５０ｎｍ程度とする。その後、公知の方法により、
ＮＭＯＳ及びＰＭＯＳトランジスタのチャネル注入を行
い、ゲート絶縁膜を介して、ゲート電極２を形成し、Ｌ
ＤＤ領域形成のための注入工程を行った後、ゲート電極
２の側壁にサイドウォールスペーサを形成する。
【００４２】次いで、ＰＭＯＳトランジスタ領域を被覆
するレジストパターン（図示せず）を形成し、このレジ
ストパターンをマスクとしてｎ型不純物をイオン注入
し、その後、図４（ａ）に示したように、引出ｐ+拡散
層１５を形成する領域及びＰＭＯＳトランジスタ領域に
開口を有し、ＮＭＯＳトランジスタ領域を被覆するレジ
ストパターン１９を形成し、このレジストパターン１９
をマスクとして、ｐ型の不純物、例えば、ＢＦ2 +を、３
０ｋｅＶ、３〜５×１０15ｃｍ-2のドーズでイオン注入
する。
するレジストパターン（図示せず）を形成し、このレジ
ストパターンをマスクとしてｎ型不純物をイオン注入
し、その後、図４（ａ）に示したように、引出ｐ+拡散
層１５を形成する領域及びＰＭＯＳトランジスタ領域に
開口を有し、ＮＭＯＳトランジスタ領域を被覆するレジ
ストパターン１９を形成し、このレジストパターン１９
をマスクとして、ｐ型の不純物、例えば、ＢＦ2 +を、３
０ｋｅＶ、３〜５×１０15ｃｍ-2のドーズでイオン注入
する。
【００４３】続いて、図４（ｂ）に示すように、活性化
アニールを行うことにより、ｐ+拡散層６、７、ｎ+拡散
層８、９及びは引出ｐ+拡散層１５を形成する。その
後、ゲート電極２、ｐ+拡散層６、７、ｎ+拡散層８、９
及びは引出ｐ+拡散層１５上に、公知の方法により、サ
リサイド層１６を形成し、層間絶縁膜、コンタクトホー
ル、配線層、保護膜等を順次形成し、半導体記憶装置の
前半プロセスを完了する。このような半導体記憶装置の
製造方法では、特別な工程を一切追加することなく引出
ｐ+拡散層１５を形成することができる。
アニールを行うことにより、ｐ+拡散層６、７、ｎ+拡散
層８、９及びは引出ｐ+拡散層１５を形成する。その
後、ゲート電極２、ｐ+拡散層６、７、ｎ+拡散層８、９
及びは引出ｐ+拡散層１５上に、公知の方法により、サ
リサイド層１６を形成し、層間絶縁膜、コンタクトホー
ル、配線層、保護膜等を順次形成し、半導体記憶装置の
前半プロセスを完了する。このような半導体記憶装置の
製造方法では、特別な工程を一切追加することなく引出
ｐ+拡散層１５を形成することができる。
【００４４】実施の形態２
この実施の形態のＣＭＯＳ・ＳＲＡＭセルは、図５に示
したように、駆動用ＮＭＯＳトランジスタのボディ領域
の引出ｐ+拡散層１５が、駆動用ＮＭＯＳトランジスタ
が隣接する両サイドに形成されている。これにより、正
孔の引き抜き効率を２倍に向上させることができ、より
ソフトエラー耐性の高いＳＲＡＭセルを得ることができ
る。
したように、駆動用ＮＭＯＳトランジスタのボディ領域
の引出ｐ+拡散層１５が、駆動用ＮＭＯＳトランジスタ
が隣接する両サイドに形成されている。これにより、正
孔の引き抜き効率を２倍に向上させることができ、より
ソフトエラー耐性の高いＳＲＡＭセルを得ることができ
る。
【００４５】実施の形態３
この実施の形態のＣＭＯＳ・ＳＲＡＭセルは、図６に示
したように、駆動用ＮＭＯＳトランジスタのボディ領域
に加え、転送用ＮＭＯＳトランジスタのボディ領域にも
引出ｐ+拡散層１５を接続している。つまり、転送用Ｎ
ＭＯＳトランジスタは双方向で使われ、ソース／ドレイ
ンが固定されないため、転送用ＮＭＯＳトランジスタの
ボディ領域の引出ｐ+拡散層１５は、いずれかのソース
／ドレイン領域につなげるのではなく、Gnd端子につな
がるｎ＋拡散層８に直接接続している。
したように、駆動用ＮＭＯＳトランジスタのボディ領域
に加え、転送用ＮＭＯＳトランジスタのボディ領域にも
引出ｐ+拡散層１５を接続している。つまり、転送用Ｎ
ＭＯＳトランジスタは双方向で使われ、ソース／ドレイ
ンが固定されないため、転送用ＮＭＯＳトランジスタの
ボディ領域の引出ｐ+拡散層１５は、いずれかのソース
／ドレイン領域につなげるのではなく、Gnd端子につな
がるｎ＋拡散層８に直接接続している。
【００４６】これにより、駆動用ＮＭＯＳトランジスタ
の誤動作を防ぐと共に、転送用ＮＭＯＳトランジスタの
誤動作も防ぐことができ、よりソフトエラー耐性の高い
ＳＲＡＭセルを得ることができる。なお、このような構
成では、転送用ＮＭＯＳトランジスタにバックゲート電
圧がかかることになり、しきい値が高くなって転送用Ｎ
ＭＯＳトランジスタのドライブ能力が低下することもあ
るが、得ようとする半導体記憶装置に要求されるソフト
エラー耐性と動作スピードとの兼ね合いで適用すること
が可能となる。
の誤動作を防ぐと共に、転送用ＮＭＯＳトランジスタの
誤動作も防ぐことができ、よりソフトエラー耐性の高い
ＳＲＡＭセルを得ることができる。なお、このような構
成では、転送用ＮＭＯＳトランジスタにバックゲート電
圧がかかることになり、しきい値が高くなって転送用Ｎ
ＭＯＳトランジスタのドライブ能力が低下することもあ
るが、得ようとする半導体記憶装置に要求されるソフト
エラー耐性と動作スピードとの兼ね合いで適用すること
が可能となる。
【００４７】実施の形態４
この実施の形態のＣＭＯＳ・ＳＲＡＭセルは、図７に示
したように、実施の形態２及び３の特長を同時に採用し
た例である。これにより、両者のメリットが同時に得ら
れ、非常にソフトエラー耐性の高いＳＲＡＭセルを得る
ことができる。
したように、実施の形態２及び３の特長を同時に採用し
た例である。これにより、両者のメリットが同時に得ら
れ、非常にソフトエラー耐性の高いＳＲＡＭセルを得る
ことができる。
【００４８】
【発明の効果】本発明によれば、ソース／ドレイン領域
に接して引出拡散層を設けることにより、ソフトエラー
により発生し、チャネル領域に蓄積した正孔／電子を有
効に引出し、除去することが可能となる。しかも、特別
な領域に形成する必要がなく、従来は素子分離領域とし
て用いていた領域に配置させることができるため、セル
面積を増大させることなく、信頼性の高い半導体装置を
得ることが可能となる。しかも、引出拡散層を形成する
ための工程は、従来の製造プロセスのうちのイオン注入
をそのまま利用することができるため、高信頼性のデバ
イスを、製造工程を追加することなく、簡便かつ確実に
製造することが可能となり、ひいては製造コストの低下
を実現することが可能となる。
に接して引出拡散層を設けることにより、ソフトエラー
により発生し、チャネル領域に蓄積した正孔／電子を有
効に引出し、除去することが可能となる。しかも、特別
な領域に形成する必要がなく、従来は素子分離領域とし
て用いていた領域に配置させることができるため、セル
面積を増大させることなく、信頼性の高い半導体装置を
得ることが可能となる。しかも、引出拡散層を形成する
ための工程は、従来の製造プロセスのうちのイオン注入
をそのまま利用することができるため、高信頼性のデバ
イスを、製造工程を追加することなく、簡便かつ確実に
製造することが可能となり、ひいては製造コストの低下
を実現することが可能となる。
【図１】本発明の半導体記憶装置の等価回路を示す図で
ある。
ある。
【図２】本発明の半導体記憶装置の実施の形態を示す要
部の概略平面図である。
部の概略平面図である。
【図３】図２におけるＡ−Ａ’線断面図である。
【図４】図２の半導体記憶装置を製造する方法を説明す
るための要部の概略断面図である。
るための要部の概略断面図である。
【図５】本発明の半導体記憶装置の別の実施の形態を示
す要部の概略平面図である。
す要部の概略平面図である。
【図６】本発明の半導体記憶装置のさらに別の実施の形
態を示す要部の概略平面図である。
態を示す要部の概略平面図である。
【図７】本発明の半導体記憶装置のさらに別の実施の形
態を示す要部の概略平面図である。
態を示す要部の概略平面図である。
【図８】従来の半導体記憶装置の平面図及び断面図であ
る。
る。
【図９】従来のＳＯＩ基板に形成された半導体記憶装置
の断面図である。
の断面図である。
【図１０】従来のＳＯＩ基板に形成された半導体記憶装
置の問題を説明するための断面図である。
置の問題を説明するための断面図である。
２、３、４ ゲート電極
５ａ〜５ｆ コンタクト孔
６、７、１０ ｐ+拡散層
８、９、１１ ｎ+拡散層
１４ ボディ領域
１５ 引出ｐ+拡散層
１６ サリサイド層
１７ シリコン基板
１８ 埋込酸化膜
１９ レジストパターン
１００、１０１ 負荷用ＰＭＯＳトランジスタ
１０２、１０３ 駆動用ＮＭＯＳトランジスタ
１０４、１０５ 転送用ＮＭＯＳトランジスタ
Ｂ、ＢＢ ビット線
ＷＬ ワード線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/08 ３２１Ｋ
29/78 ６１６Ｖ
Ｆターム(参考） 5F048 AA00 AA06 AB01 AC04 BA16
BB14 BC03 BC05 BC06 BF05
BF16 BF17 BF18
5F083 BS16 BS17 BS27 BS30 BS33
BS35 GA18 HA02 JA35 JA53
5F110 AA15 BB04 BB05 BB06 BB07
BB08 CC02 DD01 DD05 DD13
DD14 GG02 GG03 GG04 GG12
GG24 GG60 HJ01 HJ04 HJ06
HJ13 HJ23 HK05 HK40 HM15
Claims (9)
- 【請求項１】 ＳＯＩ基板の表面半導体層上にゲート絶
縁膜を介して形成されたゲート電極と、該ゲート電極の
両側の表面半導体層に形成された第１導電型ソース／ド
レイン領域とから構成される半導体装置であって、 前記第１導電型ソース／ドレイン領域の双方又は一方に
接して第２導電型引出拡散層が形成され、少なくとも前
記第１導電型ソース／ドレイン領域上から第２導電型引
出拡散層上にわたってシリサイド層が形成されており、
シリサイド層に接地電位が与えられてなることを特徴と
する半導体装置。 - 【請求項２】 シリサイド層が、ＴｉＳｉ2、ＣｏＳ
ｉ2、ＷＳｉ2、ＰｔＳｉ、ＭｏＳｉ2、Ｐｄ2Ｓｉ又はＴ
ａＳｉ2である請求項１に記載の装置。 - 【請求項３】 ＳＯＩ基板の表面半導体層上にゲート絶
縁膜を介して形成されたゲート電極と、該ゲート電極の
両側の表面半導体層に形成された第１導電型ソース／ド
レイン領域とから構成される半導体装置であって、 前記第１導電型ソース／ドレイン領域の双方又は一方に
接して第２導電型引出拡散層が形成され、該第２導電型
引出拡散層に隣接してさらに第１導電型不純物拡散層が
形成され、該第１導電型不純物拡散層に接地電位が与え
られてなることを特徴とする半導体装置。 - 【請求項４】 第２導電型引出拡散層がｐ型不純物拡散
層である請求項１〜３のいずれか１つに記載の装置。 - 【請求項５】 第１導電型不純物拡散層が、第２導電型
引出拡散層に隣接するソース／ドレイン領域とは異なる
半導体装置のソース／ドレイン領域として形成されてな
る請求項３に記載の装置。 - 【請求項６】 第１導電型不純物拡散層が、第２導電型
引出拡散層を中心に放射状に複数個、前記第２導電型引
出拡散層に隣接するように形成されてなる請求項３〜５
のいずれか１つに記載の装置。 - 【請求項７】 ＳＯＩ基板の表面半導体層上にゲート絶
縁膜を介して形成されたゲート電極と、該ゲート電極の
両側の表面半導体層に形成された第２導電型ソース／ド
レイン領域とから構成される半導体装置とともにＣＭＯ
Ｓトランジスタを構成する請求項１〜６のいずれか１つ
に記載の装置。 - 【請求項８】 同一ＳＯＩ基板上にＣＭＯＳトランジス
タを有する半導体装置の製造方法であって、 （ａ）ＳＯＩ基板上にゲート絶縁膜を介してゲート電極
を形成し、 （ｂ）第２導電型引出拡散層の形成領域及び第２導電型
ＭＯＳトランジスタ形成領域に開口を有するレジストマ
スクを形成し、該マスクを用いて第２導電型不純物をイ
オン注入して第２導電型ソース／ドレイン領域及び第２
導電型引出拡散層を形成し、 （ｃ）第１導電型ＭＯＳトランジスタ形成領域に、第１
導電型不純物をイオン注入して第１導電型ソース／ドレ
イン領域を形成することからなる請求項７に記載の半導
体装置の製造方法。 - 【請求項９】 さらに、少なくとも第１導電型ソース／
ドレイン領域上から第２導電型引出拡散層上にわたって
シリサイド層を形成することからなる請求項８に記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185548A JP3845272B2 (ja) | 2001-06-19 | 2001-06-19 | Ｓｒａｍ及びその製造方法 |
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