CN102368536A - 一种阻变式存储器单元 - Google Patents

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Abstract

本发明公开一种阻变式存储器单元，包括单极型RRAM和与之串联的作为选择管的MOS晶体管，其中MOS晶体管制作在部分耗尽SOI衬底上，利用其本征的浮体效应为RRAM的编程和擦除提供大电流。本发明利用了SOI器件的浮体效应，在相同的宽长比下，SOI衬底上的MOS晶体管较体硅MOS晶体管能提供更大的源漏电流，从而节省选择管占用的面积，有利于RRAM阵列的集成。

Description

一种阻变式存储器单元
技术领域
本发明属于超大规模集成电路制造技术中的非易失存储器技术领域，具体涉及一种阻变式非易失存储器结构单元及其工作机制。
背景技术
半导体存储器是各种电子设备系统不可缺少的组成部分，而非易失半导体存储器具有能在断电情况下仍然保存数据的特性，因而被广泛运用于各种移动、便携式设备，如手机、笔记本、掌上电脑等。随着特征尺寸不断缩小，传统的浮栅结构渐渐接近瓶颈，而新型阻变式非易失存储器(Resistance Random Access Memory，简称RRAM)的出现为制造更小、更快、更节能的非易失存储器带来了新的希望。RRAM具有制备工艺简单、读写速度快、存储密度高、非易失以及与传统硅集成电路工艺兼容性好等优势，具有十分巨大的应用潜力。
RRAM是基于一些材料的电诱导阻变效应发展起来的非易失存储器。它以简单的MIM(Metal-Insulator-Metal，金属-绝缘体-金属结构)电容结构为功能器件，其中绝缘层材料具有电诱导阻变特性，其电阻会在特定外加电信号下发生可逆变化。电阻由高阻态(OFF-state)向低阻态(ON-state)转变，此编程过程为编程(Set)操作；电阻由低阻态向高阻态转变，此编程过程称为擦除(Reset)操作。根据Set/Reset编程过程发生的电压极性相同与否，RRAM主要分单极型(unipolar)和双极型(bipolar)两种。其中单极型RRAM在Set/Reset过程电压极性相同，双极型则相反。
1T1R(one transistor one RRAM)是目前常见的RRAM架构，即一个记忆体RRAM与一个作为开关的晶体管(MOSFET)的漏端串联，此晶体管称为选择管。现有的1T1R单元选择管制作在体硅衬底上，RRAM制作在选择管上方，中间有一层厚的氧化隔离层。由于RRAM编程所需要的Set/Reset电流较大，为了提供足够大的饱和区电流，必须将选择管MOSFET的宽长比做得很大，不利于存储器的高密度集成。
发明内容
本发明的目的是提供一种阻变式存储器单元，可以降低选择管的宽长比，从而使存储器阵列的集成度增加。
上述目的是通过如下技术方案实现的：
一种阻变式存储器单元，包括单极型RRAM和与之串联的作为开关的MOS晶体管，其中MOS晶体管制作在部分耗尽SOI(Silicon-On-Insulator，绝缘衬底上的硅)衬底上。
进一步的，所述SOI衬底中绝缘体上的硅膜厚度优选为200nm～500nm。
所述SOI衬底中绝缘体层的厚度为800nm～1μm。该绝缘体层通常是二氧化硅。
本发明的阻变存储器单元的一个典型结构是：所述MOS晶体管制作于部分耗尽SOI衬底上；所述MOS晶体管包括源端、漏端、栅介质层和栅极；所述单极型RRAM包括上、下金属层和夹在上下金属层之间的阻变材料层；所述RRAM位于所述MOS晶体管上方，二者之间为隔离层，隔离层中开有金属通孔，该金属通孔将MOS晶体管的漏端和RRAM的下金属层电连接。
一般的，MOS晶体管和RRAM之间的隔离层是二氧化硅层。RRAM的阻变材料层可以采用但不限于氧化镍、二氧化锆、掺杂铜的二氧化硅等材料，上下金属层可以采用惰性金属，例如铂、金、铜等。
本发明主要利用了SOI衬底上制作的MOS晶体管所具有的浮体效应(Floating BodyEffect)，这样的MOS晶体管作为选择管，可以在小尺寸的情况下为RRAM提供较大的编程电流。所谓浮体效应，又称Kink效应，主要发生在部分耗尽SOI器件中(全耗尽SOI器件没有此效应)，表现为MOSFET饱和区电流的突然增大(参见文献KOICHI KATO，TETSUNORI WADA，ANDKENJI TANIGUCHI，Analysis of Kink Characteristics inSilicon-on-Insulator MOSFET’S Using Two-Carrier Modeling，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.SC-20，NO.1，FEBRUARY 1985)。其物理机制为：漏端高电压导致碰撞电离加剧，产生大量电子-空穴对，其中电子被漏端电场吸引走，空穴则移动到电势较低的中性体区，导致体区电势升高，源体结正偏，使得阈值电压降低，漏端电流增加。
传统的1T1R单元中选择管制作在体硅衬底上，而本发明把1T1R单元架构做在SOI衬底上，从而在Set/Reset阶段给MOS晶体管的漏端加上足以引发浮体效应的大偏置电压(3V～5V)，就能够在选择管维持小尺寸的前提下，为RRAM提供较大的电流。根据文献报道，对于SOI衬底上的MOS晶体管，在3V的栅压下，加上3V的源漏电压使浮体效应触发之后，源漏电流比触发之前增大了约30％(参见文献KOICHI KATO，TETSUNORI WADA，ANDKENJI TANIGUCHI，Analysis of Kink Characteristics in Silicon-on-Insulator MOSFET’SUsing Two-Carrier Modeling，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.SC-20，NO.1，FEBRUARY 1985的Fig.2，具有浮体效应的SOI衬底上制作的MOS晶体管的Id-Vd曲线图)。这就意味着，在提供相同电流的条件下，SOI衬底上的选择管的宽长比将下降为体硅衬底上的选择管的77％。假设相同工艺带下栅长不变，这就意味着存储单元面积下降为原来的77％，由此看出，集成度能得到明显的提高。
本发明阻变式存储器单元应用时，将所述MOS晶体管的源端接地，栅极连接字线(WordLine)；所述单极型RRAM一端的金属层与MOS晶体管的漏端电连接，另一端的金属层连接位线(Bit Line)；进行编程和擦除的过程如下：
编程(Set)阶段，MOS晶体管源端接地，与MOS晶体管栅极连接的字线被选中，接入高电平(1V～2V)后MOS晶体管开启；RRAM另一端的位线也被选中，接入5V～7V的高电平。此时RRAM处于高阻状态，MOS晶体管源端和位线间的电压大部分降落在RRAM上，RRAM开启，电阻下降，源漏电压渐渐上升。当源漏电压到达一定水平(3V～5V)时，SOI本征的浮体效应出现，源漏电流急速上升，为RRAM的编程提供了合适的大电流。
在擦除(Reset)阶段，MOS晶体管源端接地，字线选中后(字线接入高电平2V～3V)，位线上接入4V～6V的高电平。由于此时RRAM处于低阻态，MOS晶体管源漏分担了大部分电压，浮体效应出现，为RRAM的擦除提供了大电流。
与现有技术相比，本发明提供的阻变式存储器单元具有如下优势：将MOS选择管制作在SOI衬底上，利用其本征的浮体效应为RRAM的编程和擦除提供大电流。现有1T1R技术里，MOS管由于其驱动能力太小，驱动RRAM编程时往往需要很大的宽长比，从而限制了RRAM高集成度的优点。本发明利用了SOI器件的浮体效应，在相同的宽长比下，SOI衬底上的MOS晶体管较体硅MOS晶体管能提供更大的源漏电流，从而节省选择管占用的面积，可有效提高RRAM阵列集成度。
附图说明
图1为实施例在部分耗尽SOI衬底上制作的1T1R存储器单元的结构示意图，其中：
1-硅基底，2-氧化硅层，3-硅膜，4-选择管漏端(连接金属通孔)，5-选择管源端(接地)，6-栅氧化层，7-多晶硅栅(与字线相连)，8-氧化隔离层，9、11-单极型RRAM两端的金属层，10-单极型RRAM的阻变氧化层，12-金属通孔。
图2为本发明的1T1R单元电路示意图。其中：
100-字线，200-位线，300-制作在SOI衬底上的MOS选择管，400-单极型RRAM。
图3(a)-图3(d)为本发明实施例的1T1R存储器单元的制备过程示意图，其中：图3(a)是SOI衬底示意图；图3(b)是在SOI衬底上制备N型MOSFET作为选择管的示意图；图3(c)是在选择管上淀积一层起隔离作用的厚氧化层，并在漏端打出金属通孔的示意图；图3(d)是在厚氧化层上制作RRAM记忆体的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
如图1所示，本发明的阻变式存储器单元制作在SOI衬底上，其结构包括制作SOI衬底上的MOS选择管和制作在选择管上方的单极型RRAM，二者之间是一层厚的氧化隔离层8。其中，SOI衬底包括硅基底1、氧化硅层2和硅膜3；MOS选择管包括漏端4(连接金属通孔)，源端5(接地)，栅氧化层6和多晶硅栅7(与字线相连)；单极型RRAM包括两端的金属层9、11和中间的阻变氧化层10，其中金属层9通过金属通孔12连接MOS选择管的漏端4。由此构成一个1T1R单元，其电路示意图见图2，100是字线(接MOS选择管栅极)，200是位线(接RRAM的上金属层)，300虚框内部分是指制作在SOI衬底上的MOS选择管，400虚框内部分是指单极型RRAM。
上述SOI衬底上1T1R单元的制备过程如下：
(1)选用合适的SOI衬底，如图3(a)所示，包括硅基底1、氧化硅层2和硅膜3，要保证器件能够部分耗尽，硅膜3的厚度约为300nm，氧化硅层2的厚度约为800nm；
(2)在SOI衬底上制备作为选择管的N型MOSFET，如图3(b)所示，该MOSFET包括漏端4、源端5、栅氧化层6和多晶硅栅7；
(3)在选择管上淀积一层起隔离作用的厚氧化层8，并形成金属通孔12与漏端4连接，实现选择管和RRAM记忆体的串联，如图3(c)所示；
(4)在氧化层8上制作单极型RRAM记忆体，包括金属层9、11，以及夹在中间的阻变氧化层10，如图3(d)所示。所用材料可以选择但不限于：阻变氧化层10采用氧化镍，记忆体两端金属接触层9和11采用金属铂。
上述阻变式存储器单元的MOS选择管并非制作在传统的体硅衬底上，而是制作在SOI衬底上。如前所述，将1T1R结构中的MOS选择管制作在SOI衬底上能在一定的宽长比限制下有效提高选择管的源漏电流，进而提高阻变式非易失存储器件的集成度，从而提高存储器件的存储密度，提升存储器件性能。
上述阻变式1T1R存储器单元的电路连接如图2所示，在对RRAM记忆体进行编程/擦除过程中，加在位线200上的漏端电压足够大，能够引发SOI衬底上的MOS选择管的浮体效应，饱和电流大幅上升，为RRAM的编程/擦除提供足够大的电流，从而有效减少选择管占据的面积，有利于RRAM阵列的集成。
下面结合图2详细说明对图2中的RRAM 400进行编程的方法：
(1)将和RRAM 400串联的MOS选择管300的字线100接1.5V高电平，源端接地；
(2)将位线200接5～7V电压，引发MOS选择管的浮体效应；
(3)RRAM 400达到Set电压，被编程。
擦除方法是：
(1)字线100维持2.5V高电平，源端接地；
(2)将位线200接3～5V电压，引发MOS选择管的浮体效应；
(3)RRAM 400达到Reset电压，被擦除。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种阻变式存储器单元，包括单极型RRAM和与之串联的作为开关的MOS晶体管，其中MOS晶体管制作在部分耗尽SOI衬底上。
2.如权利要求1所述的阻变式存储器单元，其特征在于，所述SOI衬底中绝缘体上的硅膜厚度为200nm～500nm。
3.如权利要求1所述的阻变式存储器单元，其特征在于，所述SOI衬底中绝缘体层的厚度为800nm～1μm。
4.如权利要求1所述的阻变式存储器单元，其特征在于，所述SOI衬底中的绝缘体层材料是二氧化硅。
5.如权利要求1所述的阻变存储器单元，其特征在于，所述MOS晶体管包括源端、漏端、栅介质层和栅极；所述单极型RRAM包括上、下金属层和夹在上下金属层之间的阻变材料层；所述单极型RRAM位于所述MOS晶体管上方，二者之间为隔离层，隔离层中开有金属通孔，该金属通孔将MOS晶体管的漏端和单极型RRAM的下金属层电连接。
6.如权利要求5所述的阻变存储器单元，其特征在于，所述MOS晶体管和单极型RRAM之间的隔离层是二氧化硅层。
7.如权利要求5所述的阻变存储器单元，其特征在于，所述单极型RRAM的阻变材料层的材料是氧化镍、二氧化锆或掺杂铜的二氧化硅。
8.如权利要求5所述的阻变存储器单元，其特征在于，所述单极型RRAM的上下金属层采用金属铂、金或铜。
9.权利要求1～8任一所述阻变存储器单元的编程和擦除方法，将所述MOS晶体管的源端接地，栅极连接字线；所述单极型RRAM一端的金属层与MOS晶体管的漏端电连接，另一端的金属层连接位线；编程时首先字线接入1V～2V高电平使MOS晶体管开启，然后位线接入5～7V的高电平引发MOS晶体管的浮体效应，使得单极型RRAM达到编程电压进行编程；擦除时字线接入2V～3V高电平，位线接入4V～6V的高电平引发MOS晶体管的浮体效应，使得单极型RRAM达到擦除电压进行擦除。
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