CN102543174B - 半导体存储器件和半导体存储器件的驱动方法 - Google Patents

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Abstract

提供其功耗低的一种新颖半导体存储器件。写晶体管WTr_n_m的源极、读晶体管RTr_n_m的栅极和电容器CS_n_m的一个电极彼此连接。写晶体管WTr_n_m的栅极和漏极分别连接至写字线WWL_n和写位线WBL_m。电容器CS_n_m的另一电极连接至读字线RWL_n。读晶体管RTr_n_m的漏极连接至读位线RBL_m。在此，读位线RBL_m的电位被输入至诸如触发器电路FF_m的反相放大器电路以通过该反相放大器电路反相。该经反相的电位被输出至写位线WBL_m。

Description

半导体存储器件和半导体存储器件的驱动方法
技术领域
本发明涉及包括半导体的存储器件。
背景技术
作为在各种电子产品和电子仪器产品中使用的包括半导体的存储器件，可给出动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等。
在DRAM中，通过将电荷保持在设置于存储单元内的电容器中来储存数据。然而，即使当用于开关的晶体管处于截止状态时，也在源极和漏极之间产生微量漏电流；由此，数据在相对较短时间(最长为数十秒)内丢失。因此，数据需要以有规律循环(通常为每数十毫秒一次)重写(刷新)，并且甚至在待机时段中功耗也高。
尽管已尝试了电路的微型化，但由于电容器的电容需要保持恒定(一般而言为10fF或更高)，因此形成深孔(沟槽)或烟囱状凸起(叠层)以用作电容器。通过该微型化，其高宽比(高度/深度与基底之比)已变成50或更大。需要用于形成这种结构的特定技术(参见非专利文献1和非专利文献2)。
在SRAM中，通过利用触发器电路的双稳态来保持数据。当在SRAM的触发器电路中使用CMOS逆变器(互补逆变器)时，待机期间功耗的量显著小于DRAM(参见专利文献1)。因此，对于例如蜂窝电话的应用，替代DRAM使用SRAM，其中数据写入和数据读取的频率不那么高，且待机时段比执行数据写入和数据读取的时段长得多。然而，因为在一个存储单元中使用六个晶体管，所以集成程度比DRAM的低，每比特的单位成本是DRAM的10倍或更高。
近年来，已经设计了处于截止状态时源极和漏极之间的漏电流的量极小、且具有极佳电荷保持特性的晶体管，并且已提出了使用该晶体管的存储单元(参见专利文献2)。在使用此结构的晶体管的情形中，一个存储单元需要两个晶体管；然而，与DRAM不同，不需要具有大电容的电容器。此外，可在无需刷新操作的情况下将数据保持极长的时段。
[参考文献]
[专利文献]
[专利文献1]美国专利No.5744844
[专利文献2]美国专利申请公开No.2011/0101334
[非专利文献]
[非专利文献1]K.Kim在2005年国际电子器件会议的技术摘录中第333-336页的“亚50nm的DRAM和NAND闪存的制造技术”(Technologyforsub-50nmDRAMandNANDflashmanufacturing)。
[非专利文献2]W.Mueller等人在2005年国际电子器件会议的技术摘录中第347-350页的“对40nm大小DRAM单元的挑战”(ChallengesfortheDRAMcellscalingto40nm)。
发明内容
本发明的一个目的是提供一种新颖的半导体器件(具体而言为半导体存储器件)。另一个目的是提供新颖半导体器件的驱动方法(具体而言为半导体存储器件的驱动方法)。此外，又一个目的是提供新颖半导体器件的制造方法(具体而言为半导体存储器件的制造方法)。
根据本发明，提供了待机时段中的每比特功耗比DRAM低、且集成程度比SRAM高的半导体存储器件，在该半导体存储器件中使用的存储单元，其驱动方法，及其制造方法。
此外，根据本发明，提供了其中使用三个或更少晶体管且在待机时段中消耗1×10-20A或更小的电流的存储单元、以及包括这种存储单元的半导体器件。根据本发明，实现以上目的的至少之一。
以下将描述本发明；本说明书中使用的术语将作简短描述。首先，在本说明书中，当晶体管的源极和漏极之一称为漏极时，另一个称为源极。即，不根据电位水平来作区分。因此，本说明书中称为源极的部分可替代地称为漏极。
即使在本说明书中使用表述“连接”时，也存在不形成物理连接部分且布线仅在实际电路中延展的情形。例如，在包括场效应晶体管(FET)的电路中，在一些情形中一条布线用作多个FET的栅极。在该情形中，在电路图中可例示具有多个分支的一条布线。即使在该情形中，也可在本说明书中使用表述“布线连接至栅极”。
注意，在本说明书中，在引用矩阵中的具体行、具体列或具体位置时，在一些情形中附图标记伴有如下的表示坐标的标记，例如：“写晶体管WTr_n_m”、“位线BL_m”以及“写字线WWL_n”。在不指定行、列或位置的情形，在统指元件的情形，或者位置明确的情形中，可使用以下表述：“写晶体管WTr”、“位线BL”和“写字线WWL”或简单的“写晶体管”、“位线”和“写字线”。
表述“字线的电位被设置为H”(或“字线的电位被设置为L”)表示字线的电位被位置为其栅极连接至字线的晶体管导通(或截止)的电位。
在本发明的一个实施例中，一个存储单元包括作为写晶体管的晶体管、另一晶体管(读晶体管)和电容器，在写晶体管中处于截止状态时源极与漏极之间的漏电流小。此外，作为连接至这些器件的布线，准备四种布线，即写字线、写位线、读字线以及读位线。
写晶体管的源极连接至读晶体管的栅极和电容器的一个电极。在它们彼此连接的部分中，电荷只能通过写晶体管来传送；当写晶体管截止时，该部分与其周边绝缘且电荷被限于其中。因此，此部分被称为浮置节点，且读晶体管的一部分栅极被具体称为浮置栅。
此外，写晶体管的栅极连接至写字线。写晶体管的漏极连接至写位线。读晶体管的漏极连接至读位线。电容器的另一电极连接至读字线。
注意，由另一布线向读晶体管的源极供应适当电位。取决于读取方法，此电位中的波动可以较小。例如，可采用可保持恒定电位达1秒或更长时间的驱动方法。因此，连接至读晶体管的源极的布线的电阻并非必需为低。例如，可使用掺杂有杂质的硅，或掺杂有杂质且具有形成有硅化物的表面的硅。
作为写晶体管，优选使用这样的晶体管：在使用该晶体管时的环境温度(例如25℃)下源极和漏极之间流动的电流可以为1×10-21A或以下、优选为1×10-24A或以下的晶体管，或者在85℃下通过调节栅极的电位源极和漏极之间流动的电流可以为1×10-20A或以下、优选为1×10-23A或以下的晶体管。在这样的条件下，电容器的电容可比常规DRAM的电容小得多。此外，常规DRAM中必需的刷新操作之间的间隔可显著较长，并且该刷新操作实质上可以是不必要的。
例如，即使当电容器的电容为0.01fF，即为常规DRAM的电容的1/1000或更小时，在源极和漏极之间流动的电流为1×10-24A的情形中时间常数为1×107秒(115天)。由此，数据可长时间地保持，这在常规DRAM中是无法设想的。即，在使用普通个人计算机时，刷新操作可被视为是非必需的，或者刷新操作可每十天执行至少一次。
换言之，在平常使用中，常规DRAM中需要每秒执行10次或以上的刷新操作(为补偿电容器中所累积电荷的减少而重写数据)变得不必要了。
在一般硅半导体的情形中，实现具有这样的较小值的漏电流是困难的；然而，在其中在优选条件下处理其带隙为2.8电子伏特(eV)或以上的半导体(即宽带隙半导体，诸如氧化物半导体)的晶体管中可实现这样的值。因此，优选使用宽带隙半导体作为写晶体管的材料。不言而喻，在本发明中，不从用于写晶体管的半导体的示例中排除硅半导体。
尽管各种已知材料可被用作氧化物半导体，但带隙大于或等于3eV且小于3.6eV的材料是合乎需要的。此外，需要使用电子亲合性大于或等于4eV的材料，优选使用电子亲合性大于或等于4eV且小于4.9eV的材料。具体地，对于本发明的目的，含有镓和铟的氧化物是优选的。在这些材料中，从供体或受体处获得的载流子浓度小于1×10-14cm-3，优选小于1×10-11cm-3的材料是合乎需要的。
对于读晶体管，尽管对截止状态中源极和漏极之间的漏电流没有具体限制，但较小的漏电流是优选的，因为可降低功耗。此外，为了加快读取速度，高速工作的晶体管是合乎需要的。具体而言，优选使用开关速度为10纳秒或以下的晶体管。
此外，在写晶体管和读晶体管两者中，栅极漏电流(栅极和源极之间或栅极和漏极之间的漏电流)需要为极小。同样在电容器中，内部漏电流(电极之间的漏电流)需要为小。在使用晶体管或电容器的环境温度(例如25℃)下，各漏电流可以是1×10-21A或更小，优选为1×10-24A或更小。
读晶体管的栅极(浮置节点)的电位根据读字线的电位来改变。因此，读晶体管的栅极电容被改变。即，在读晶体管处于导通状态的情形中读晶体管的栅极电容比读晶体管处于截止状态的情形中的大。当读晶体管的栅极电容的变化比电容器的电容大时，在一些情形中会在存储单元的操作中引起问题。
因此，电容器的电容优选大于或等于读晶体管的栅极电容，更优选地大于或等于读晶体管的栅极电容的两倍。为此，电容器的电介质的介电常数优选比读晶体管的栅极绝缘体的大。注意，在电容器的电介质和写晶体管的栅极绝缘体由相同材料构成时，存在的有利效果是通过使用这种具有高介电常数的材料改进了写晶体管的电流驱动能力。
以此方式许多电容器并联连接至读字线；由此，增大读字线的电容，这在许多情形中并不会导致问题。原因如下。因为连接至读字线的电容对应于电容器的电容以及读晶体管的栅极电容(电容器和读晶体管串联连接)，所以组合电容总是比较小者(在以上条件下为读晶体管的栅极电容)小。
注意，在微型化的半导体电路中，为了在不制造具有极大高宽比的特定结构的情况下形成电容器，电容器的电容优选为1fF或更小，可能的话更优选为0.1fF或更小。然而，该电容可以是1fF或更大，因为为了降低数据因软差错而波动的概率优选电容较大。
注意，在以上结构中，因软差错产生的电容器电荷的波动是由写晶体管引起的。然而，当写晶体管的半导体层具有50nm或更小的小厚度时，即使当电容器的电容为0.1fF或更小时电荷因软差错而波动的概率也是可忽略的。因此，当写晶体管中使用的半导体层具有50nm或更小的厚度时，即使在电容器的电容为0.1fF或更小的情形中也可保持可靠性。
注意，为了抑制写晶体管的短沟道效应，半导体层优选较薄。当写晶体管的沟道长度、栅极绝缘体的厚度、栅极绝缘体的介电常数、半导体层的厚度、以及半导体层的介电常数分别表达为L，t1，ε1，t2和ε2时，优选满足L/5＞(ε2t1/ε1+t2)。例如，在L＝100nm、t1＝10nm且满足ε1＝ε2的情形中，优选t2小于10nm。当以此方式半导体层较薄时，可防止以上所述的软差错。
写字线、写位线、读字线、以及读位线被排列成矩阵。为了执行矩阵驱动，优选写字线和写位线正交，写字线和读字线平行，以及写位线和读位线平行。
即，矩阵中的每一行需要一条写字线和一条读字线，而矩阵中的每一列需要一条写位线和一条读位线。因此，对于存储器件的具有N行和M列的矩阵(N和M是2或以上的自然数)，至少(2N+2M)条布线是必需的。此外，需要连接至读晶体管RTr的源极的布线。
部分这些布线形成为具有三维结构，由此可减小布线所占据的面积。例如，连接至读晶体管RTr的源极的布线形成为与写字线或读字线重叠，或形成在写字线和读字线之间，由此可在不改变存储单元的实用面积的情况下形成存储单元。
读晶体管和写晶体管可分不同层形成。注意，采用其中一个存储单元的写字线还用作另一存储单元的读字线的结构，或其中一个存储单元的写位线还用作另一存储单元的读位线的结构，由此可减少所需布线的数量。
在这种存储单元中，数据写入可用以下方式执行：写字线的电位被设置为H，以使写晶体管导通，且与写位线的电位相对应的电荷被提供给存储单元的电容器。
大量存储单元的写晶体管连接至写字线。在一些情形中，数据需要被写至一些存储单元，但不需要被写至其它存储单元。当写字线的电位被设置成H时，连接至同一写字线的所有写晶体管导通，以使无需数据写入的存储单元的数据有可能被重写为假数据。
为防止这个，在数据写入之前执行数据读取操作。数据被读取以输出至读位线，并且该数据具有与所保持数据相反的相位。即，在保持数据“1”的情形中，要输出至读位线的数据对应于数据“0”。
来自读位线的输出由诸如反相器电路或触发器电路的反相放大器电路反相。即，在从读位线输出的数据对应于数据“0”的情形中，来自反相器电路的输出或来自触发器电路的另一输入电子的输出(统称为来自反相放大器电路的输出)对应于数据“1”。
如果不需要重写存储单元的数据，则来自反相放大器电路的输出被输出至写位线。如上所述，来自反相放大器电路的输出与初始保持的数据具有相同的相位。
在此状态中，当写字线的电位被设置为H以使写晶体管导通时，写晶体管的源极的电位与写位线的电位同相。即，写入与初始存储数据相等的数据。结果，“不重写数据”。
注意，在需要重写存储单元的数据的情形中，要重写的数据被输出至写位线，且通过将写字线的电位设置为H，写晶体管导通。
本发明的一个实施例是一种半导体存储器件，它包括一条或多条写位线；一条或多条写字线；一条或多条读位线；一条或多条读字线；一个或多个存储单元；以及其中每条读位线的电位被反相和放大以提供给相应的那条写位线的机制。每个存储单元包括写晶体管、读晶体管和电容器。写晶体管的源极、读晶体管的栅极和电容器的一个电极彼此连接。写晶体管的漏极连接至写位线之一。写晶体管的栅极连接至写字线之一。读晶体管的漏极连接至读位线之一。电容器的另一电极连接至读字线之一。
本发明的另一实施例是一种半导体存储器件，它包括两条或多条位线；两条或多条字线；一个或多个存储单元；以及其中位线之一的电位被反相和放大以提供给另一条位线的机制。每个存储单元包括写晶体管、读晶体管和电容器。写晶体管的源极、读晶体管的栅极和电容器的一个电极彼此连接。写晶体管的漏极连接至位线之一。写晶体管的栅极连接至字线之一。读晶体管的漏极连接至另一条位线。电容器的另一电极连接至另一条字线。
本发明的另一实施例是以上半导体存储器件的驱动方法，包括以下步骤：将写位线和读位线充电成不同电位；改变读字线的电位；以及用反相放大器电路将其相位与读位线的电位的相位相反的电位输出至写位线。
在以上存储单元中，写晶体管的电阻在截止状态中极高；由此，电容器中所累积的电荷保持足够长的时段，从而与常规DRAM不同，频繁的刷新操作是不必要的。例如，当截止状态中在写晶体管中源极和漏极之间流动的电流为1×10-26A且电容器的电容为0.01fF时，电荷可保持10年或更长时间。
当读位线的电位与待机时段中读晶体管的源极的电位相同时，此部分的功耗理想地为0W。此外，如上所述，通过电容器的漏电流足够低。因此，待机时段中一个存储单元所消耗的电流可以为1×10-20A或更小。
此外，如从以上描述中显而易见的，一个存储单元中所使用的晶体管的数量为三个或更少，通常为两个。这些晶体管分不同层提供，由此可减小存储单元所占据的面积。此外，如上所述，布线被排列成具有三维结构，或者布线由多个元件共享，由此可减少布线的数量。因此，可进一步提高集成度。
注意，甚至在如上所述在截止状态中在写晶体管的源极与漏极之间流动的电流并非极低的情形中，可如以下实施例中所述制造集成度极高的半导体存储器件。在此半导体存储器件中，与DRAM中不同，具有大电容的电容器是不必要的，且不易发生软差错。
附图说明
图1A-1E示出根据本发明的半导体存储器件的示例及其驱动方法的示例。
图2示出根据本发明的半导体存储器件的示例。
图3A-3D示出根据本发明的半导体存储器件的驱动方法的示例。
图4示出根据本发明的半导体存储器件的示例。
图5示出根据本发明的半导体存储器件的示例。
图6A-6D示出根据本发明的半导体存储器件的制造工艺的示例。
图7A-7C示出根据本发明的半导体存储器件的制造工艺的示例。
图8A-8F示出根据本发明的半导体存储器件的示例。
图9A-9E示出根据本发明的半导体存储器件的驱动方法的示例。
图10示出根据本发明的半导体存储器件的示例。
具体实施方式
下文中，将参考附图描述实施例。注意，诸实施例可以各种不同方式来实现，本领域技术人员将容易理解本实施例的诸模式与细节可按照各种方式改变而不背离本发明的精神及范围。因此，本发明不应被解释为限于以下诸实施例的描述。
注意，为了有助于理解本发明的技术思路，以下给出电位的具体值。不言而喻，这些值取决于晶体管、电容器等的不同特性而改变，或者为了实践者方便起见而改变。此外，在诸实施例中所描述的半导体存储器件中，通过使用与以下所述方法不同的方法来读或写数据。
为有助于理解，在一些电路图中，晶体管上的“×”标记表示该晶体管处于截止状态，而晶体管上的“○”标记表示该晶体管处于导通状态。
[实施方式1]
图1A示出本实施例的存储单元。在此，n和m是1或更大的自然数。在图1A中，示出包括写晶体管WTr_n_m，读晶体管RTr_n_m，以及电容器CS_n_m的存储单元。在此，写晶体管WTr_n_m的源极连接至读晶体管RTr_n_m的栅极和电容器CS_n_m的一个电极。
在图1A所示的存储单元中，写晶体管WTr_n_m和读晶体管RTr_n_m各自为n沟道晶体管；然而，不限于此，可采用以下结构，例如：写晶体管WTr_n_m和读晶体管RTr_n_m各自为p沟道晶体管；写晶体管WTr_n_m和读晶体管RTr_n_m分别为n沟道晶体管和p沟道晶体管；以及写晶体管WTr_n_m和读晶体管RTr_n_m分别为p沟道晶体管和n沟道晶体管。注意，当晶体管的导电类型改变时，栅极、源极和漏极的电位也需要相应地改变。
写字线WWL_n和读字线RWL_n平行，且写位线WBL_m和读位线RBL_m平行。写字线WWL_n和写位线WBL_m彼此交叉以形成矩阵。
写晶体管WTr_n_m的栅极连接至写字线WWL_n，写晶体管WTr_n_m的漏极连接至写位线WBL_m，读晶体管RTr_n_m的漏极连接至读位线RBL_m，而电容器CS_n_m的另一电极连接至读字线RWL_n。
读晶体管RTr_n_m的源极的电位保持为固定电位(在此为0V)。此外，写位线WBL_m的电位和读位线RBL_m的电位分别为0V或更大。注意，在此，写晶体管WTr_n_m的阈值取为+1V，而读晶体管RTr_n_m的阈值取为+0.5V。
在图1A所示的存储单元中，写字线WWL_n的电位被设置为H，由此写晶体管WTr_n_m导通。根据此时写位线WBL_m的电位，电荷被注入电容器CS_n_m。此时所注入电荷的量取决于写位线WBL_m的电位、读晶体管RTr_n_m的栅极电容、电容器CS_n_m的电容等来确定，且由此在条件相同的情形中结果总是几乎相同，且离差小。以此方式，写入数据。
然后，写字线WWL_n的电位被设置为L，由此写晶体管WTr_n_m截止。此时，在写晶体管WTr_n_m的源极和漏极之间流动的电流被设定为1×10-21A或更小，优选1×10-24A或更小，由此电容器CS_n_m中的电荷能保持极长时段。
在数据读取时，适当的电位被施加至读字线RWL_n，且读晶体管RTr_n_m的状态被监视；由此，可发现所写数据。在下文中，将参照图1B至1E描述数据写入和数据读取的具体示例。
在以下示例中，读晶体管RTr的栅极电容被视为比电容器CS的电容小得多。因此，在写晶体管WTr_n_m截止的情形中，当读字线RWL_n的电位降低1V时，不管读晶体管RTr_n_m的状态如何读晶体管RTr_n_m的栅极的电位都降低1V。
首先，将描述写方法的示例。写字线WWL_n的电位取为+2V，而读字线RWL_n的电位取为0V。(不分段)
在写入数据“1”的情形中，写位线WBL_m的电位被设置为+1V。在写入数据“0”的情形中，写位线WBL_m的电位被设置为0V。通过此操作，写晶体管WTr_n_m导通，而电荷在电容器CS_n_m中累积(参见图1B)。
注意，在此时，当读位线RBL_m的电位保持在0V时，不管要写的数据为何读晶体管RTr_n_m的源极与漏极之间都没有电流流动，这对减少功耗是有效的。以相似方式，当读位线RBL_m的电位被设置成其相位与写位线WBL_m的电位相反的电位(即，当写位线WBL_m的电位为+1V时读位线RBL_m的电位被设置为0V，而当写位线WBL_m的电位为0V时读位线RBL_m的电位被设置为+1V)时，在读晶体管RTr_n_m的源极与漏极之间没有电流流动。
之后，写字线WWL_n的电位取为-1V，而读字线RWL_n的电位取为-1V。通过此操作，写晶体管WTr_n_m截止，而电容器CS_n_m中的电荷保持。读晶体管RTr_n_m的栅极的电位(也是电容器CS_n_m的电位或浮置节点的电位)从写电位降低1V，降至0V或-1V；由此，不管所写数据为何读晶体管RTr_n_m都截止。
注意，向写位线WBL_m提供要写至另一行中存储单元的数据，以使写位线WBL_m的电位在0V与+1V之间波动(参见图1C)。以相似方式，在一些情形中读位线RBL_m的电位在0V与+1V之间波动。
接着，将描述读方法的示例。首先，读位线RBLm被充电至+1V(参见图1D)。以此方式在一操作之前对布线充电被称为预充电。然后，读字线RWL_n的电位被设置成0V(与数据写入时的电位相等)。然后，根据所写数据，读晶体管RTr_n_m的栅极的电位变成+1V(写入数据“1”时)或0V(写入数据“0”时)，或者变成接近这些值的值。在前一情形中读晶体管RTr_n_m导通，而在后一情形中读晶体管RTr_n_m保持截止。
当读晶体管RTr_n_m导通时，读位线RBL_m中的电荷被给予读晶体管RTr_n_m的源极(具有0V电位)；由此，读位线RBL_m的电位变成0V。另一方面，当读晶体管RTr_n_m截止时，读位线RBL_m的电位保持在+1V。因此，通过测量读位线RBL_m的电位，可判断所保持数据(参见图1E)。
在此，在数据写入时读位线RBL_m电位的相位与写位线WBL_m电位的相反。即，当写入数据“0”(数据“1”)时，写位线WBL_m的电位被设置成0V(+1V)，而读位线的电位在读取数据“0”(数据“1”)时为+1V(0V)。注意，因为在以上读操作期间写晶体管WTr_n_m保持截止，所以电容器CS_n_m中累积的电荷得以保持。
图2示出用于驱动包括多个存储单元的存储单元阵列的电路的示例，这些存储单元的结构与图1A所示的存储单元的结构相同。在此电路中，第二预充电晶体管CTr2_m的漏极连接至写位线WBL_m，而第一预充电晶体管CTr1_m的漏极连接至读位线RBL_m。第一预充电晶体管CTr1_m的源极的电位保持在+1V，而其栅极连接至第一预充电控制线CL1。第二预充电晶体管CTr2_m的源极的电位保持在+0.5V，而其栅极连接至第一预充电控制线CL1。
即，第一预充电控制线CL1的电位被设置成H，由此写位线WBL_m的电位可被设置成+0.5V，而读位线RBL_m的电位可被设置成+1V。
读位线RBL_m还连接至选择晶体管STr_m的漏极。选择晶体管STr_m的源极连接至触发器电路FF_m的一个输入/输出端子，而其栅极连接至数据选择线SL0_m。数据选择线SL0_m的电位被设置成H，由此选择晶体管STr_m导通，且读位线RBL_m的电位可被输入至触发器电路FF_m。
触发器电路FF_m的另一输入/输出端子连接至写位线WBL_m。注意，触发器电路FF_m的高电源电位被取为+1V，而其低电源电位被取为0V。写位线WBL_m还连接至数据输入/输出端子DATA_m。在数据读取时，测量数据输入/输出端子DATA_m的电位。如上所述，尽管读位线RBL_m的电位的相位与所写数据的相反，但通过触发器电路FF_m反相的电位(反相电位的相位与所写数据的相同)被输出至写位线WBL_m和数据输入/输出端子DATA_m。
在数据写入时，根据所写数据设置数据输入/输出端子DATA_m的电位。注意，在重写数据的列中，数据输入/输出端子DATA_m的电位优选在通过将数据选择线SL0_m的电位设置成L使选择晶体管STr_m截止的状态下改变。
例如，描述其中数据“1”储存在存储单元中且被重写成数据“0”的情形。在该情形中，数据输入/输出端子DATA_m的电位在其中选择晶体管STr_m截止的状态下被设置成0V。在其中数据“1”被储存在存储单元中的状态中，读晶体管RTr_n_m导通。因此，读位线RBL_m的电位为0V。
注意，当数据输入/输出端子DATA_m的电位在其中选择晶体管STr_m截止的状态下被设置为0V时，读位线RBL_m的电位被保持为0V，且在读晶体管RTr_n_m的源极与漏极之间没有电流流动。
使用这种驱动电路的情形中的驱动方法的示例将参照图3A至3D进行描述。如上所述，大量存储单元的写晶体管WTr连接至写字线WWL。在一些情形中，数据需要被写至一些存储单元，但不需要被写至其它存储单元。当写字线WWL的电位被设置成H时，连接至写字线WWL的所有写晶体管WTr导通，并且不必写入数据的存储单元的数据有可能被重写为假数据。
在具有图2所示电路的半导体器件中，将等于初始储存数据的数据写入不必写入数据的存储单元。在该情形中，在数据写入之前需要读所储存数据的过程。在此，描述数据“1”初始储存在第n行第m列中的存储单元内的情形。
首先，写位线WBL_m和读位线RBL_m分别被预充电至+0.5V和+1V(参见图3A)。为此，在其中图2中的选择晶体管STr_m截止的状态中，第一预充电控制线CL1的电位被设置成H，且第一预充电晶体管CTr1_m和第二预充电晶体管CTr2_m导通。
接着，读字线RWL_n的电位被设置成0V。结果，读晶体管RTr_n_m的栅极的电位变成+1V，而读晶体管RTr_n_m导通。读位线RBL_m的电位从+1V降至0V(参见图3B)。
之后，数据选择线SL0_m的电位被设置成H，而选择晶体管STr_m导通。因为选择晶体管STr_m导通，所以读位线RBL_m的电位被输入至触发器电路FF_m。在此，因为读位线RBL_m的电位(0V)低于写位线WBL_m的电位(+0.5V)，所以由于触发器电路FF_m的作用，读位线RBL_m的电位和写位线WBL_m的电位分别变成0V和+1V。连接至写位线WBL_m的数据输入/输出端子DATA_m的电位变成+1V(参见图3C)。
在此状态下，当写字线WWL_n的电位被设置成+2V时，写晶体管WTr_n_m导通且电容器CS_n_m被充电至+1V。即，写入与初始存储数据相等的数据。
注意，在此过程中，尽管读晶体管RTr_n_m导通，但源极与漏极之间并无电流流动，因为源极的电位和漏极的电位彼此相等(0V)。
以上描述初始储存数据“1”的情形；然而，同样在初始储存数据“0”的情形中，写位线WBL_m具有与初始储存数据相对应的电位(即0V)(参见图3D)。
然后，当写字线WWL_n的电位被设置成+2V时，写晶体管WTr_n_m导通且电容器CS_n_m被充电至0V。即，写入与初始存储数据相等的数据。
此时，在读晶体管RTr_n_m的源极与漏极之间没有电流流动。原因在于，在此情形中，读位线RBL_m的电位保持在预充电电位，即+1V，并且在读晶体管RTr_n_m的源极与漏极之间存在电位差，但是由于读晶体管RTr_n_m的栅极的电位为0V，所以读晶体管RTr_n_m截止。
不重写数据的情形如上所述，且在重写数据的情形中可执行以下过程。首先，如图3A所示，写位线WBL_m和读位线RBL_m分别被预充电至+0.5V和+1V。注意，数据不需要读取；由此，在可按列控制预充电的情形中，在重写数据的列中不执行预充电，这导致功耗减少。
之后，在选择晶体管保持截止的状态下，数据输入/输出端子DATA_m的电位被设置成与要写数据相对应的电位。写位线WBL_m的电位还被设置成与要写数据相对应的电位。在此状态下，当写字线WWL_n的电位被设置成+2V时，写晶体管WTr_n_m导通且电容器CS_n_m被充电至与所写数据相对应的电位。
[实施方式2]
图4是示出本实施例中半导体存储器件的存储单元阵列的一部分的电路图，而图5是示出本实施例中半导体存储器件的驱动电路的一部分的电路图。图9A-9E示出本实施例中半导体存储器件的驱动方法的示例。
在本实施例中的半导体存储器件中，如图4所示，包括第(n-1)行第m列中的存储单元、包括第n行第(m-1)列中的存储单元等的多个存储单元排列成矩阵。在此，n和m是2或更大的偶数。
在第n行第(m-1)列中的存储单元中，写晶体管WTr_n_m-1的源极、读晶体管RTr_n_m-1的栅极和电容器CS_n_m-1的一个电极彼此相连。在第(n-1)行第m列中的存储单元中，写晶体管WTr_n-1_m的源极、读晶体管RTr_n-1_m的栅极和电容器CS_n-1_m的一个电极彼此相连。
在此，可使用其特性与实施例1中的写晶体管WTr的相似的晶体管作为写晶体管WTr。使用导电类型与写晶体管WTr相反的晶体管(在此为p沟道晶体管)作为读晶体管RTr。
写晶体管WTr_n_m-1的栅极和电容器CS_n-1_m的另一电极连接至第n行中的字线WL_n。写晶体管WTr_n-1_m的栅极和电容器CS_n_m-1的另一电极连接至第(n-1)行中的字线WL_n-1。写晶体管WTr_n_m-1的漏极和读晶体管RTr_n-1m的漏极连接至第(m-1)列中的位线BL_m-1。写晶体管WTr_n-1_m的漏极和读晶体管RTr_n_m-1的漏极连接至第m列中的位线BL_m。
图4中的字线WL用作图1A至1E中的写字线WWL和读字线RWL。图4中的位线BL用作图1A至1E中的写位线WBL和读位线RBL。因此，可减少布线的数量，且可提高集成度。
具体而言，对于第n行第(m-1)列中的存储单元，字线WL_n、字线WL_n-1、位线BL_m-1和位线BL_m分别对应于图1A至1E中的写字线WWL_n、读字线RWL_n、写位线WBL_m、以及读位线RBL_m。
图5示出用于驱动图4中的存储单元阵列的电路的一部分。第一预充电晶体管CTr1_m-1的漏极和第二预充电晶体管CTr2_m-1的漏极连接至位线BL_m-1。第一预充电晶体管CTr1_m的漏极和第二预充电晶体管CTr2_m的漏极连接至位线BL_m。
类似地，第一预充电晶体管CTr1_m+1的漏极和第二预充电晶体管CTr2_m+1的漏极连接至位线BL_m+1，而第一预充电晶体管CTr1_m+2的漏极和第二预充电晶体管CTr2_m+2的漏极连接至位线BL_m+2。
第一预充电晶体管CTr1_m-1的栅极和第二预充电晶体管CTr2_m的栅极连接至第一预充电控制线CL1，且结合彼此进行操作。类似地，第二预充电晶体管CTr2_m-1的栅极和第一预充电晶体管CTr1_m的栅极连接至第二预充电控制线CL2。
类似地，第一预充电晶体管CTr1_m+1的栅极和第二预充电晶体管CTr2_m+2的栅极连接至第一预充电控制线CL1，且结合彼此进行操作。类似地，第二预充电晶体管CTr2_m+1的栅极和第一预充电晶体管CTr1_m+2的栅极连接至第二预充电控制线CL2。
注意，第一预充电晶体管CTr1_m-1，CTr1_m，CTr1_m+1和CTr1_m+2的源极的电位保持在0V，而第一预充电晶体管CTr2_m-1，CTr2_m，CTr2_m+1和CTr2_m+2的源极的电位保持在+0.5V。
因此，当第一预充电控制线CL1的电位被设置成H时，位线BL_m-1和BL_m+1的电位变成0V，而位线BL_m和BL_m+2的电位变成+0.5V。当第二预充电控制线CL2的电位被设置成H时，位线BL_m-1和BL_m+1的电位变成+0.5V，而位线BL_m和BL_m+2的电位变成0V。
选择晶体管STr_m-1和STr_m的漏极分别连接至位线BL_m-1和BL_m。选择晶体管STr_m-1和STr_m的源极分别连接至触发器电路FF_m的两个输入端子。选择晶体管STr_m-1和STr_m的源极还分别连接至数据输入/输出端子DATA_m-1和DATA_m。
类似地，选择晶体管STr_m+1和STr_m+2的漏极分别连接至位线BL_m+1和BL_m+2。选择晶体管STr_m+1和STr_m+2的源极分别连接至触发器电路FF_m+2的两个输入端子。选择晶体管STr_m+1和STr_m+2的源极还分别连接至数据输入/输出端子DATA_m+1和DATA_m+2。
选择晶体管STr_m-1，STr_m，STr_m+1和STr_m+2的栅极分别连接至第一数据选择线SL1；由此，当第一数据选择线SL1的电位被设置成H时选择晶体管STr_m-1，STr_m，STr_m+1和STr_m+2可导通。以此方式，位线BL与触发器电路FF可彼此相连。触发器电路FF的高电源电位被取为+1V，而触发器电路FF的低电源电位被取为0V。
这种电路的操作示例将参照图9A-9E进行描述。在此，将描述第(n-1)行第m列中的存储单元和第n行第(m-1)列中的存储单元的操作示例。在以下所述的操作中，位线BL的电位大于或等于0V。写晶体管WTr的阈值电压取为+1V，而读晶体管RTr的阈值电压取为-0.5V。注意，读晶体管RTr的源极的电位在以下所述的操作中保持为恒定电位(在此为+1V)。
首先，将描述读操作。描述其中数据“1”初始储存在第(n-1)行第m列中的存储单元中，而数据“0”初始储存在第n行第(m-1)列中的存储单元中的情形。在保持状态中，如图9A中所示，字线WL_n-1的电位和字线WL_n的电位取为-1V。如下所述，因为在数据写入时连接至电容器CS的字线WL的电位为-2V，所以在已储存了数据“1”的存储单元中读晶体管RTr的栅极的电位为+2V，且在已储存了数据“0”的存储单元中读晶体管RTr的栅极的电位为+1V。
因此，如图9A所示，读晶体管RTr_n_m-1的栅极的电位为+1V，读晶体管RTr_n-1_m的栅极的电位为+2V，且这两个读晶体管都截止。此外，写晶体管WTr_n-1_m和WTr_n_m-1也截止。
在读取第n行第(m-1)列中的存储单元中的数据之前，如图9A所示，位线BL_m-1和BL_m被分别预充电至+0.5V和0V。为此，图5中的第二预充电控制线CL2的电位可被设置成H。
接着，字线WL_n-1的电位被设置成-2V。结果，读晶体管RTr_n_m-1的栅极的电位变成0V，而读晶体管RTr_n_m-1导通。然后，电荷从读晶体管RTr_n_m-1的源极供应至位线BL_m，以使位线BL_m的电位从0V增至+1V(参见图9B)。
在此，图5中的第一数据选择线SL1的电位被设置成H，而触发器电路FF_m连接至位线BL_m-1和BL_m。在该情形中，连接至具有较高电位的位线BL_m的触发器电路FF_m的输入端子的电位变成高电位(+1V)。此外，连接至具有较低电位的位线BL_m-1的触发器电路FF_m的输入端子的电位变成低电位(0V)。因此，数据输入/输出端子DATA_m-1具有与第n行第(m-1)列中的存储单元中的数据相对应的电位(即0V)(参见图9C)。
以上描述了数据“0”已经储存在第n行第(m-1)列中的存储单元内的情形。此外，同样在已经储存数据“1”的情形中，数据输入/输出端子DATAm-1具有与存储单元中的数据相对应的电位(即+1V)。也就是说，在该情形中，在以上过程中，读晶体管RTr_n_m-1(栅极的电位为+1V)保持截止，且位线BL_m的电位保持为0V，并比位线BL_m-1的电位(+0.5V)低；因此，由于触发器电路FF_m的操作，位线BL_m的电位变成0V，而位线BL_m-1的电位(即数据输入/输出端子DATA_m-1的电位)变成+1V。
由此完成读操作。接着，将描述写操作。与实施方式1中一样，在数据写入之前执行数据读取。其过程如上所述。
如果不需要重写第n行第(m-1)列中的存储单元中的数据，则字线WL_n的电位被设置成+2V。然后，写晶体管WTr_n_m-1导通且电容器CS_n_m-1的电位变成0V，如图9D所示。此时，尽管读晶体管RTr_n_m导通，但源极与漏极之间并无电流流动，因为源极的电位和漏极的电位都为+1V。
在数据“1”已经储存在第n行第(m-1)列中的存储单元中的情形中，尽管读晶体管RTr_n_m-1的漏极的电位(位线BL_m的电位)为0V且与源极的电位(+1V)不同，但在源极与漏极之间并无电流流动，因为读晶体管RTr_n_m-1截止(参见图9E)。
如果重写第n行第(m-1)列中的存储单元中的数据，则在字线WL_n的电位被设置成+2V且写晶体管WTr_n_m-1导通的状态下，图5中的数据输入/输出端子DATA_m-1可具有与所重写数据相对应的电位。此时，当数据输入/输出端子DATA_m具有对应于与要写数据反相的数据的电位(即，在要写数据“0”的情形中其具有+1V的电位，且在要写数据“1”的情形中其具有0V的电位)时，可稳定地执行数据写入。
[实施方式3]
在本实施例中，将参照图6A-6D、图7A-7C和图8A-8F描述实施方式2中所述的半导体存储器件的布局和制造方法的示例。图6A-6D和图7A-7C是示出制造工艺的截面图，而图8A-8F示出主层中诸如主布线等的组件的布局。注意，线A-B标示图8A-8F中的相同位置。此外，图8A至8F中的虚线标示坐标，并且在参考不同层中结构之间的位置关系时可用作基准。
图8A示出设置在半导体衬底上的元件隔离绝缘体102的形状。这些元件隔离绝缘体102具有类似C的形状。连续区域101a在与附图中线A-B相交的方向上形成，且此区域是用作布线的杂质区104a。本实施例中所述的半导体存储器件的单位存储单元占据由图8A中点划线标示的区域。
图8B示出浮置栅103和第一接触孔106的布局。第一接触孔106各自设置在类似C形状的元件隔离绝缘体102的中心。浮置栅103各自设置成与两个元件隔离绝缘体重叠。
图8C示出设置成与浮置栅103和第一接触孔106接触的层间布线107的布局。图8D示出设置成与层间布线107接触的氧化物半导体层109的布局。图8E示出字线111和第二接触孔113的布局。图8F示出位线114的布局。第二接触孔113可设置在与各个第一接触孔106基本上相同的位置。
以下将参照图6A-6D和图7A-7C描述具有图8A-8F中所示的布局结构的半导体存储器件的制造工艺。注意，图6A-6D和图7A-7C是沿图8A-8F中的线A-B取得的截面图。
<图6A>
通过已知的半导体处理技术，在诸如硅或砷化锗的单晶半导体的衬底101的一个表面上形成元件隔离绝缘体102。如上所述，由图6A中虚线标示的区域101a是用作布线的杂质区104a。
<图6B>
通过已知的半导体处理技术，形成浮置栅103和p型杂质区104。此外，形成第一层间绝缘体105。注意，p型杂质区104的一部分(由图6B中的虚线标示)是用作布线的杂质区104a。用作布线的杂质区104a在与线A-B相交的方向(即字线111的方向)上延伸。
<图6C>
该第一层间绝缘体105通过诸如化学机械抛光(CMP)的手段来平面化。在露出浮置栅103的状态下可停止此平面化。平面化的第一层间绝缘体105a以此方式来获取。进一步地，蚀刻经平面化的第一层间绝缘体105a，由此形成第一接触孔106。
<图6D>
形成层间布线107和嵌入绝缘体108。第一层间绝缘体的形成方法可被称为嵌入绝缘体108的形成方法，且可执行平面化处理以便于露出层间布线107的表面。该嵌入绝缘体108优选使用氧化硅形成。该嵌入绝缘体108的厚度为100nm至500nm，并且在从嵌入绝缘体108的表面起有100nm厚度的区域中，氢浓度可低于1×1018cm-3，优选低于1×10-17cm-3。
<图7A>
形成氧化物半导体层109和覆盖氧化物半导体层109的栅绝缘体110。对于该氧化物半导体层109，优选使用其中铟占所有金属元素的20at％或以上的氧化物半导体。其厚度为1nm至20nm，优选为1nm至10nm。至于厚度的分散性，均方根(RMS)可被设置成0.01nm-1nm。
在形成氧化物半导体层109时，需要注意防止混合氢气，且氧化物半导体的沉积优选通过其中大气中的氢气和水与靶充分还原的溅射法来执行。该氧化物半导体层109中的氢浓度可低于1×1018cm-3，优选低于1×1017cm-3。注意，对于氧化物半导体层109及其形成方法，可参考专利文献2。
作为用于栅极绝缘体110的材料，可使用氧化硅、氧氮化硅、氧化铝、氧化铪、氧化锆等。其厚度为6nm至20nm，优选为10nm至16nm。至于厚度的分散性，均方根(RMS)可被设置成0.01nm-1nm。该栅绝缘体110中的氢浓度可低于1×1018cm-3，优选低于1×1017cm-3。
<图7B>
形成字线111。作为字线111的材料，优选使用其功函比诸如钨、氮化钨、铂、钯、镍或氮化铟的氧化物半导体的电子亲和力大的材料。替代地，可使用这种材料只形成与栅绝缘体110接触的字线111的一部分。
此外，形成第二层间绝缘体112，并蚀刻第二层间绝缘体112、栅绝缘体110、以及氧化物半导体层109。由此，形成第二接触孔113。
<图7C>
形成位线114。由此，可形成写晶体管115、读晶体管116和电容器117。如图7C所示，在本实施例中所述的存储单元中，其中氧化物半导体层109与字线111彼此重叠的部分(写晶体管115的沟道部分)的大部分在元件隔离绝缘体102上形成。
如果在杂质区104上形成了写晶体管115的沟道部分，则由于杂质区104的电位的改变，写晶体管115导通或基本上导通；然而，通过采用本实施例中所述的布局不会发生这种问题。即，即使在经平面化的第一层间绝缘体105a和嵌入绝缘体108各自具有200nm或更小的小厚度时，也不影响该存储器件的电荷保持操作。
当F用来表达最小特征尺寸时，本实施例中所揭示的半导体存储器件中的一个存储单元的面积可被表达为8F2，其表示此半导体存储器件具有与DRAM相同的集成度。此外，与DRAM不同，具有大电容的电容器是不必要的。通过使用如上所述其中在截止状态中源极与漏极之间所流动的电流的量极小的写晶体管，刷新操作之间的间隔可足够常，或者该刷新操作实质上是不必要的。
尽管氧化物半导体被用作以上示例中写晶体管中所使用的半导体，但可替换使用另一种半导体。例如，可使用单晶硅膜或通过激光结晶形成的多晶硅膜。
[实施方式4]
在实施方式1和实施方式2中，在数据读取时写位线WBL_m或位线BL_m-1被预充电至+0.5V；在本实施方式中，将描述其中这种预充电不必要的驱动方法的示例且因此将描述驱动电路的示例。由于预充电操作是不必要的，因此可降低功耗。
图10示出本实施方式中所使用的半导体存储器件的驱动电路的一部分。在此，m是2或更大的偶数。使用图4所示的存储单元阵列。用于将位线BL预充电至0V的第一预充电晶体管CTr1的漏极连接至各位线BL。第一预充电晶体管CTr1的源极被保持成+1V。奇数列中的第一预充电晶体管CTr1的栅极连接至第一预充电控制线CL1，而偶数列中的第一预充电晶体管CTr1的栅极连接至第二预充电控制线CL2。
即，当第一预充电控制线CL1的电位被设置成H时，奇数列中的位线被预充电至0V；当第二预充电控制线CL2的电位被设置成H时，偶数列中的位线被预充电至0V。
位线BL_m-1连接至选择晶体管STr_m-1的漏极和反相器INV_m的输出端子，而选择晶体管STr_m-1的源极连接至反相器INV_m-1的输入端子。
另一方面，位线BL_m连接至选择晶体管STr_m的漏极和反相器INV_m-1的输出端子，而选择晶体管STr_m的源极连接至反相器INV_m的输入端子。注意，反相器的高电源电位被取为+1V，而其低电源电位被取为0V。
选择晶体管STr_m-1的栅极连接至第一数据选择线SL1，而选择晶体管STr_m的栅极连接至第二数据选择线SL2。因此，当第一数据选择线SL1的电位被设置成H时，选择晶体管STr_m-1导通；当第二数据选择线SL2的电位被设置成H时，选择晶体管STr_m导通。
以相似方式，位线BL_m+1、位线BL_m+2、选择晶体管STr_m+1、选择晶体管STr_m+2、第一数据选择线SL1、第二数据选择线SL2、反相器INV_m+1以及反相器INV_m+2也形成以上连接关系。注意，各位线BL连接至数据输入/输出端子DATA。
数据读取如下地进行。例如，在读第n行第(m-1)列中的存储单元的数据时，首先将第m列预充电至0V。此操作可通过将第二预充电控制线CL2的电位设置成H以导通第一预充电晶体管来如上所述地执行。
接着，如实施方式2所述，字线WL_n-1的电位被设置成-2V，由此读晶体管RT_n_m-1的状态改变。当在存储单元中储存数据“1”时，因为读晶体管RT_n_m-1截止所以位线BL_m的电位不改变；然而，当在存储单元中储存数据“0”时，因为读晶体管RT_n_m-1导通所以位线BL_m的电位从0V增至+1V。
然后，图10中的第二数据选择线SL2的电位被设置成H，由此选择晶体管STr_m导通。结果，位线BL_m的电位被输入至反相器INV_m。从反相器INV_m，其相位与位线BL_m电位的反相的电位被输出至位线BL_m-1。即，当位线BL_m的电位为0V时位线BL_m-1的电位变成+1V，而当位线BL_m的电位为+1V时位线BL_m-1的电位变成0V。
在数据读取时，可读此时数据输入/输出端子DATA_m-1的电位。此外，在其中执行数据写入且存储单元中的数据不需要重写的情形中，可通过将字线WL_n的电位设置成+2V使写晶体管WTr_n_m-1导通。
另一方面，在执行数据写入且重写存储单元中的数据的情形中，在写晶体管WTr_n_m-1导通之后，图10中的数据输入/输出端子DATA_m-1的电位可被设置成与所重写数据对应的电位，或者可被设置成与要写数据反相的数据相对应的电位(即，在要写数据“0”的情形中它可被设置成+1V的电位，而在要写数据“1”的情形中它可被设置成0V的电位)。
本申请基于2010年11月8日向日本专利局提交的日本专利申请S/N.2010-249435，该申请的全部内容通过引用结合于此。

Claims (11)

1.一种半导体存储器件，包括：
开关；
写位线；
写字线；
读位线；
读字线；
存储单元；以及
反相放大器电路，配置成向所述写位线提供所述读位线的经反相和放大的电位，
其中所述开关设置在所述读位线与所述反相放大器电路的输入端子之间，
其中所述开关被配置成根据所述存储单元的数据是否被重新为新的数据而控制所述读位线与所述反相放大器电路的所述输入端子之间的连接，
其中所述存储单元包括写晶体管、读晶体管、以及包括第一电极和第二电极的电容器，
其中所述写晶体管的源极及漏极中的一个、所述读晶体管的栅极和所述电容器的所述第一电极彼此连接，
其中所述写晶体管的所述源极及所述漏极中的另一个连接至所述写位线，
其中所述写晶体管的栅极连接至所述写字线，
其中所述读晶体管的源极及漏极中的一个连接至所述读位线，以及
其中所述电容器的所述第二电极连接至所述读字线。
2.一种半导体存储器件，包括：
第一位线和第二位线；
第一字线和第二字线；
第一存储单元和第二存储单元；以及
反相放大器电路，配置成向所述第一位线提供所述第二位线的经反相和放大的电位，或者向所述第二位线提供所述第一位线的经反相和放大的电位，
其中所述第一存储单元和所述第二存储单元各自包括写晶体管、读晶体管、以及包括第一电极和第二电极的电容器，
其中所述第一存储单元的所述写晶体管的源极及漏极中的一个、所述第一存储单元的所述读晶体管的栅极以及所述第一存储单元的所述电容器的所述第一电极彼此连接，
其中所述第二存储单元的所述写晶体管的源极及漏极中的一个、所述第二存储单元的所述读晶体管的栅极以及所述第二存储单元的所述电容器的所述第一电极彼此连接，
其中所述第一存储单元的所述写晶体管的所述源极及所述漏极中的另一个连接至所述第一位线，
其中所述第二存储单元的所述写晶体管的所述源极及所述漏极中的另一个连接至所述第二位线，
其中所述第一存储单元的所述写晶体管的栅极连接至所述第二字线，
其中所述第二存储单元的所述写晶体管的栅极连接至所述第一字线，
其中所述第一存储单元的所述读晶体管的源极及漏极中的一个连接至所述第二位线，
其中所述第二存储单元的所述读晶体管的源极及漏极中的一个连接至所述第一位线，
其中所述第一存储单元的所述电容器的所述第二电极连接至所述第一字线，以及
其中所述第二存储单元的所述电容器的所述第二电极连接至所述第二字线。
3.如权利要求2所述的半导体存储器件，还包括：
设置在所述第一位线与所述反相放大器电路的第一输入端子之间的第一开关；以及
设置在所述第二位线与所述反相放大器电路的第二输入端子之间的第二开关。
4.一种半导体存储器件，包括：
开关；
写位线；
写字线；
读位线；
存储单元；以及
反相放大器电路，配置成向所述写位线提供所述读位线的经反相和放大的电位，
其中所述开关设置在所述读位线与所述反相放大器电路的输入端子之间，
其中所述开关被配置成根据所述存储单元的数据是否被重写为新的数据而控制所述读位线与所述反相放大器电路的所述输入端子之间的连接，
其中所述存储单元包括写晶体管及读晶体管，
其中所述写晶体管的源极及漏极中的一个与所述读晶体管的栅极彼此连接，
其中所述写晶体管的所述源极及所述漏极中的另一个连接至所述写位线，
其中所述写晶体管的栅极连接至所述写字线，以及
其中所述读晶体管的源极及漏极中的一个连接至所述读位线。
5.如权利要求1、2和4中任一项所述的半导体存储器件，其特征在于，
所述写晶体管和所述读晶体管设置在不同的层中。
6.如权利要求1、2和4中任一项所述的半导体存储器件，其特征在于，
所述写晶体管中所使用的半导体的类型与所述读晶体管中所使用的半导体的类型彼此不同。
7.如权利要求1、2和4中任一项所述的半导体存储器件，其特征在于，
所述反相放大器电路是触发器电路。
8.如权利要求1、2和4中任一项所述的半导体存储器件，其特征在于，
所述反相放大器电路是反相器。
9.一种半导体存储器件的驱动方法，该半导体存储器件包括：
开关；
写位线；
写字线；
读位线；
读字线；
存储单元；以及
反相放大器电路，配置成向所述写位线提供所述读位线的经反相和放大的电位，
其中所述开关设置在所述读位线与所述反相放大器电路的输入端子之间，
其中所述开关被配置成根据所述存储单元的数据是否被重写为新的数据而控制所述读位线与所述反相放大器电路的所述输入端子之间的连接，
其中所述存储单元包括写晶体管、读晶体管、以及包括第一电极和第二电极的电容器，
其中所述写晶体管的源极及漏极中的一个、所述读晶体管的栅极和所述电容器的所述第一电极彼此连接，
其中所述写晶体管的所述源极及所述漏极中的另一个连接至所述写位线，
其中所述写晶体管的栅极连接至所述写字线，
其中所述读晶体管的源极及漏极中的一个连接至所述读位线，以及
其中所述电容器的所述第二电极连接至所述读字线，
该半导体存储器件的驱动方法包括以下步骤：
将所述写晶体管的所述源极及所述漏极中的所述另一个和所述读晶体管的所述源极及所述漏极中的另一个预充电至不同电位；
改变所述读字线的电位；以及
用所述反相放大器电路将其相位与所述读晶体管的所述源极及所述漏极中的所述另一个的电位的相位相反的电位输出至所述写晶体管的所述源极及所述漏极中的所述另一个。
10.一种半导体存储器件的驱动方法，该半导体存储器件包括：
第一位线和第二位线；
第一字线和第二字线；
第一存储单元和第二存储单元；以及
反相放大器电路，配置成向所述第一位线提供所述第二位线的经反相和放大的电位，或者向所述第二位线提供所述第一位线的经反相和放大的电位，
其中所述第一存储单元和所述第二存储单元各自包括写晶体管、读晶体管、以及包括第一电极和第二电极的电容器，
其中所述第一存储单元的所述写晶体管的源极及漏极中的一个、所述第一存储单元的所述读晶体管的栅极以及所述第一存储单元的所述电容器的所述第一电极彼此连接，
其中所述第二存储单元的所述写晶体管的源极及漏极中的一个、所述第二存储单元的所述读晶体管的栅极以及所述第二存储单元的所述电容器的所述第一电极彼此连接，
其中所述第一存储单元的所述写晶体管的所述源极及所述漏极中的另一个连接至所述第一位线，
其中所述第二存储单元的所述写晶体管的所述源极及所述漏极中的另一个连接至所述第二位线，
其中所述第一存储单元的所述写晶体管的栅极连接至所述第二字线，
其中所述第二存储单元的所述写晶体管的栅极连接至所述第一字线，
其中所述第一存储单元的所述读晶体管的源极及漏极中的一个连接至所述第二位线，
其中所述第二存储单元的所述读晶体管的源极及漏极中的一个连接至所述第一位线，
其中所述第一存储单元的所述电容器的所述第二电极连接至所述第一字线，以及
其中所述第二存储单元的所述电容器的所述第二电极连接至所述第二字线，
该半导体存储器件的驱动方法包括以下步骤：
将所述第一位线与所述第二位线预充电至不同电位；
改变所述第一字线的电位；以及
用所述反相放大器电路将其相位与所述第二位线的电位的相位相反的电位输出至所述第一位线。
11.一种半导体存储器件的驱动方法，该半导体存储器件包括：
写位线；
写字线；
读位线；
存储单元；
反相放大器电路，配置成向所述写位线提供所述读位线的经反相和放大的电位；以及
开关，设置在所述读位线与所述反相放大器电路的输入端子之间，
其中所述存储单元包括写晶体管及读晶体管，
其中所述写晶体管的源极及漏极中的一个与所述读晶体管的栅极彼此连接，
其中所述写晶体管的源极及漏极中的另一个连接至所述写位线，
其中所述写晶体管的栅极连接至所述写字线，
其中所述读晶体管的源极及漏极中的一个连接至所述读位线，其中所述开关被配置成根据所述存储单元的数据是否被重写为新的数据而控制所述读位线与所述反相放大器电路的所述输入端子之间的连接，
该半导体存储器件的驱动方法包括以下步骤：
将所述读位线与所述写位线预充电至不同电位；
在所述预充电后导通所述开关；以及
在导通所述开关后用所述反相放大器电路将其相位与所述读位线的电位的相位相反的电位输出至所述写位线。
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